JPH0283473A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＬＳＩ試験用パターンの発生方式に係わり、特
に論理ＬＳＩを試験するテストパターンデータを効率よ
く編集・格納するに好適なデータ格納手段を持ったＩＣ
試験装置に関する。

〔従来の技術〕

論理ＬＳＩの大規模化に伴い、これを試験するためのテ
ストパターンの容量や複雑さは、増加の一途を辿ってい
る。そのため、完全に使いものになるテストパターンを
作るには、シュミレーション結果に基づくデザインオー
トメーション（ＤＡ）の出力データをＩＣ試験装置に入
力し、実際にテストしながらそのデータを修正すること
が、不可欠となってきている。

第３図は、従来のＩＣ試１ｊｌ装置の構成図である。

第３図において、大容量メモリ１は、テストシュミレー
ション結果に基づいて作られたデザインオートメーショ
ン（ＤＡ、ソフト処理による。）からのテストデータを
圧縮した形式で格納している。

この圧縮されているテストデータは、展開部３で展開さ
れた後に、パターン発生器６の高速パターンメモリ２に
格納される。この高速パターンメモリ２のテストデータ
は、バス１ｏを介してＣＰＵ９から送出されてくるテス
トスタート信号と共に、ピンコントロール７の波形発生
・比較器に高速に出力される。この波形発生・比較器へ
の出力は。

タイミング発生器５の動作速度で、且つパターン発生Ｆ
ａ６のシーケンス制御器の出力するアドレスに従って為
される。そして、ピンエレクトロニクス８のドライバコ
ンパレータを介して被試験ＬＳＩに供給される。

大容量データメモリ１に格納されているパターンデータ
をそのままテストに使用する場合の他。

パターンデータを修正した後に修正データを被試験ＬＳ
ＩＩＩに供給しなければならない場合がある。このテス
トパターンデータの修正は、圧縮形式のままでは容易に
行なえない為、高速パターンメモリ２上でＣＰＵ９の指
示で行なうことになる。

そして、修正したパターンデータは、上述と同様に被Ｌ
ＳＩＩＩに供給される。

テストに使用した高速パターンメモリ２上のパターンデ
ータを保存する場合は、バス１ｏを通して該パターンデ
ータを高速パターンメモリ２から読み出し、再度、大容
量データメモリ１に格納したり、あるいはＣＰＵ９に接
続された図示しないディスク等に格納している。このと
き、従来は、パターンデータをソフト的に圧縮しながら
バス１０を介して転送させている。

尚、従来の大容量データメモリからの展開転送について
は、アイ・イー・イー・イー、１９８５年インタナショ
ナル・テスト・コンファレンスのペーパー１２．３　第
４３１頁から第４３６頁（Ｉ　Ｅ　Ｅ　Ｅ　、　Ｉ　ｎ
ｔｅｒｎａｔｉｏｎａＬ　　Ｔｅ５ｔ　　Ｃｏｎｆｅｒ
ｅｎｃｅ。

Ｐａｐｅｒ１２．３ｐｐ、４３１−４３６　１９８５）
のＲ，タカギ、Ｒ，ヨシノ発表の「カスタムＶＬＳＩ　
テスト　システム（ＣＵＳＴＯＭ　　ＶＬＳＩＴＥＳＴ
　　ＳＹＳＴＥＭ）Ｊにて論じられている。

〔発明が解決しようとする課題〕

上記従来技術に係るＩＣ試験装置は、大量のデータをソ
フト的に圧縮しながらバスを転送させるため、多大な処
理時間を必要とし、テストのスループットを下げるとい
う問題がある。

本発明の課題は、テストスループットを向上させるＩＣ
試験装置を提供することにある。

〔課題を解決するための手段〕

上記課題は、高速パターンメモリ上に展開されたパター
ンデータを、要求されたフォーマットで圧縮しこれを大
容量データメモリに直接格納するハードウェア手段を設
けることで、達成される。

〔作用〕

高速パターンメモリ上のデータは、前記ハードウェア手
段によりハード的に圧縮され、再び大容量データメモリ
に直接格納される。データの圧縮はソフト的に行なうの
でないため、処理時間は短くなり、テストスルーブツト
が向上する。

〔実施例〕

以下、本発明の一実施例を第１図及び第２図は参照して
説明する。

先ず、第２図により、データの圧縮・展開の原理を説明
する。テストパターンデータは、使用されるＤＡにより
、その圧縮形フォーマットが異なるため、ここでは考え
方の１例を示す。

通常、イベントドリブン方式と呼ばれる論理回路シミュ
レーションの実行方式では、それから得られるテストパ
ターンの記述もデータがＯから１゜或は、１からＯに変
化する情報だけが残された、いわゆる圧縮形式と呼ばれ
るフォーマットで行なわれる。すなわち、大容量データ
メモリには、テストパターンデータとして、全ての実行
ステップに必要な１，０データが格納されるのではなく
。

第２図のように、ビン番号、データが変化する高速メモ
リのアドレスおよびその時のデータで表わされる。ＬＳ
Ｉテスタでは、これを右側に示す高速メモリに、実際の
テストパターンデータの形に戻して格納し、テスト実行
時にはこれを高速に出力する。この格納作業を展開格納
と呼ぶ。

すなわち、アドレスａにデータＯがかかれ、それ以後、
アドレスｂまでは同一データ（０）のため大容量データ
メモリからはデータが転送されず。

アドレスｂまでは高速パターンメモリ部で自ら。

アドレスａと同一データを書込むこととなる。

そして、アドレスｂでデータ１の情報を受け。

同様にパターンデータを展開格納する。

第１図は、本発明の一実施例に係るＩＣ試験装置の要部
構成図で、データ圧縮部、大容量データメモリ、データ
展開部、テスタ第１番目のピンへの高速パターンメモリ
およびＣＰＵ部を示している。一般的に、汎用論理ＬＳ
ｉテスタの高速パターンメモリは１ピン当り少なくとも
３ビツト幅で構成されているが、ここではデータの展開
および圧縮動作を説明することを主眼としたため、１ビ
ツトのみで表現している。又、データ展開動作は公知技
術のため高速パターンメモリへの書込信号（ＷＥ）の図
示は省略し、又、ＣＰＵ部も、大容量メモリや高速パタ
ーンメモリを始めとし各部のレジスタ（Ｒｅｇ）やカウ
ンタ等へアクセスしてデータの読書きすることもＬＳＩ
テスタでは一般的であり、ここでは各回路要素へ直接デ
ータバスやアドレスバスなどを接続することは省略した
。しかしながら、以下の動作説明において、各要素への
初期値セットやリセット、メモリへのデータ読書きは全
てＣＰＵの指示により実行される。尚。

第１図に示す実施例におけるデータの圧縮・展開は、第
２図で説明したフォーマットに従って行なわれる。

第１図において、データ展開部３は、ＬＳＩテスタのピ
ン番号を指定するためのピン番号デコーダ１１と、大容
量データメモリ１に格納された高速パターンメモリ２用
のデータ変化アドレス（Ｉ（アドレス）と現在アクセス
している高速パターンメモリ２用のＨアドレスを比較す
る比較器１２と、データ変化が発生しないアドレスでは
１ステツプ前のデータを繰返し高速パターンメモリ２に
書込むためのデータレジスタ（Ｒｃｇ）　１３と、これ
らアドレスが一致したとき（Ｙｅｓ）には大容量データ
メモリ１からのデータを新たなデータとして高速パター
ンメモリ２に書込むよう上記Ｒｅｇ１３の保持データと
の選択切換えを行なう選択器（Ｓｅ１．）１４と、高速
パターンメモリのアドレス（Ｈアドレス）を発生するＨ
アドレスカウンタ１５から植成される。

一方、データ圧縮部４は、データ展開部３の１（アドレ
スカウンタ１５からのＨアドレス出力を受けて高速パタ
ーンメモリ２の最大アドレスか否かを判定するＨアドレ
スＭａｘ判定器１６と２判定結果としてＭａｘ時にＭａ
ｘ信号を出力し、データ圧縮するピン番号を次に進める
ためのピン番号カウンタ１７と、高速パターンメモリ２
からの出力データを一時記憶する保持レジスタ（Ｒｅｇ
、）　１８と。

それに続く読出しデータと保持レジスタ１８内のデータ
とを比較し不一致であればデータの変化点と認識してそ
の時点での大容量データメモリ１のアドレスにピン番号
、■エアドレス、データを書込むための書込信号を発生
する比較器１９と、比較器１９が不一致信号を出力する
度にアドレスを１ステツプ進めるアドレスカウンタ２０
から構成される。

上述した構成において、第１図の大容量データメモリ１
内に記載された圧縮形式のデータは、比較器１２．レジ
スタ１３及び選択器１３により、第１図の高速パターン
メモリ２に記載された様に“ＯＯ１１１”と展開される
。このようにして展開されたパターンデータは、図示し
ない波形発生・比較器（第３図参照）に出力されるが、
この出力時にＨアドレスカウンタを動作させると、高速
パターンメモリ２からの展開データの読み出しに同期し
て該展開データがデータ圧縮部４に転送される。そして
、この展開データは圧縮されて大容量データメモリ１内
に自動的に格納される。

高速パターンメモリ２に展開されたデータを修正してか
ら後段の波形発生・比較器に出力したい場合には、操作
者は図示しないデイスプレィでこの展開データ゛’００
１１１”を見ながら、キーボードを操作し、例えばデー
タを”　ＯＯＯ１１”に修正する。つまり、アドレスｂ
のデータを１から０に修正する。尚、修正データにおい
てデータが０から１に変化するアドレスをＣとして以下
説明する。

修正データをＨアドレスカウンタ１５の動作させながら
後段の波形発生・比較器に出力すると。

これと同時に修正データはデータ圧縮部４に転送される
。比較器１９は、修正データが変化する場所で大容量デ
ータメモリ１への書込信号を出力し。

これにより、修正データの圧縮データが大容量データメ
モリ１に格納される。上述した修正データ”　０００１
１　”場合、第１図に図示する圧縮データのアドレスｂ
の表示が、アドレスＣとなる。

このように、修正データをソフト処理ではなくハード的
に圧縮して大容量データメモリ１に格納するので、デー
タの転送や圧縮に時間がかかりすぎることはなく、テス
トのスループットが向上する。

〔発明の効果〕

本発明によれば、ＬＳＩのピン単位に用意された高速パ
ターンメモリの格納データを、ハードウェアで大容量デ
ータメモリに高速圧縮格納できるため、ソフト的に圧縮
しながらＣＰＵバスを経由して大容量データメモリに戻
す以外の手段を持たない従来テスタに比較し、処理時間
として数十分の１にできる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＩＣ試験装置の要部構
成図、第２図は実施例におけるデータの圧縮・展開の原
理を説明する図、第３図は従来のＩＣ試験装置の構成図
である。 ｌ・・・大容量データメモリ、２・・・高速パターンメ
モリ、３・・・データ展開部、４・・・データ圧縮部、
５・・・タイミング発生器、６・・・パターン発生器、
７・・・ピンコントロール、８・・・ピンエレクトロニ
クス、９　・＝−ＣＰ　Ｕ、ｌ　Ｏ−ＣＰ　Ｕバス。 感２０

Claims (1)

【特許請求の範囲】
1. １、試験実行のタイミング発生手段と、該タイミング発
   生手段により動作制御されるテストシーケンス制御手段
   と、被試験ＩＣへの印加波形制御手段と、被試験ＩＣか
   らの出力信号を期待値と比較判定する手段と、圧縮され
   た形式のテストデータを格納する大容量データ記憶手段
   と、圧縮テストデータを展開したデータを格納し高速に
   出力する高速メモリと、上記各手段及びメモリを制御す
   る計算機から成るＩＣ試験装置において、前記高速メモ
   リの格納データを圧縮して前記大容量データ記憶手段に
   格納する圧縮手段を設けたことを特徴とするＩＣ試験装
   置。