JP4262789B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP4262789B2 JP4262789B2 JP33733796A JP33733796A JP4262789B2 JP 4262789 B2 JP4262789 B2 JP 4262789B2 JP 33733796 A JP33733796 A JP 33733796A JP 33733796 A JP33733796 A JP 33733796A JP 4262789 B2 JP4262789 B2 JP 4262789B2
- Authority
- JP
- Japan
- Prior art keywords
- predecode
- address
- wiring
- circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
【発明の属する技術分野】
本発明は、半導体記憶装置のデコーダ回路に関し、特にサイクル時間を短縮することができるアドレス配線やプリデコード配線の構成に関する。
【0002】
【従来の技術】
ダイナミックランダムアクセスメモリやスタティックメモリ等の半導体記憶装置は、大容量化の一途をたどっている。それに伴い、メモリの番地を指定する為のアドレスの数も増大している。従来のデコーダ回路は、増大したアドレスの数に対応して、アドレスバッファ等の負荷を軽減する為に、プリデコーダ回路とメインデコーダ回路に分けられている。更に、プリデコーダ回路も複数に分割され、分割されたアドレスがそれぞれのプリデコーダ回路に入力される。そして、プリデコードされた信号が更にメインデコーダ回路に入力される。
【0003】
【発明が解決しようとする課題】
ところで、アドレスの本数は、メモリの容量や出力回路の構成により決められる。従って、そのアドレスを複数に分割する場合に、分割後のアドレスの本数が均一にならないことは避けられない。その結果、アドレスバッファ回路の出力であるアドレス配線やプリデコーダ回路の出力であるプリデコード配線の容量負荷が、分割されたグループ毎にばらつきを有することになる。
【0004】
一般に、デコーダ回路は、入力されるアドレス信号が確定した後にアドレス取り込み信号等によりデコード出力を出力する。従って、1サイクルの時間は、アドレス信号が入力されてデコーダ回路の入力が確定するまでの待機時間(アドレス遷移時間)と、確定後にデコーダ回路の出力が有効化されるアドレス取り込み時間とを有する。
【0005】
上記の如く、プリデコーダ回路群が不均一に分割されると、メインデコーダ回路の入力であるプリデコード配線の確定のタイミングにばらつきが発生する。そのばらつきは、第一にプリデコード配線の立ち上がりと立ち下がりの開始時間のばらつき、第二に立ち上がり期間または立ち下がり期間のばらつき、そしてそれらに伴う立ち上がりと立ち下がり終了時間のばらつき等を伴う。そのようなばらつきは、メインデコーダ回路の入力信号の確定までの待機時間(アドレス遷移時間)を長くすることを要求し、その結果、サイクル時間を長くしたり、一定のサイクル時間においてはアドレス取り込み期間を短くしてしまうことを招いてしまう。
【0006】
そこで、本発明の目的は、複数に分割されたアドレス配線とプリデコード配線の負荷をほぼ均一にしたデコーダ回路を有する半導体記憶装置を提供することにある。
【0007】
更に、本発明の目的は、複数に分割されたアドレス配線とプリデコード配線の負荷を均一にし、且つ、それらの配線の効率を高くしたデコード回路を有する半導体記憶装置を提供することにある。
【0008】
【課題を解決するための手段】
上記の目的は、本発明によれば、複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に前記第二のプリデコーダ回路及び第二のプリデコード配線が少なくとも重複して設けられたことを特徴とする半導体記憶装置を提供することにより達成される。
【0009】
更に、上記において、前記メインデコーダ回路が第一のメインデコーダ回路群と第二のメインデコーダ回路群を有し、前記重複して設けられた第二のプリデコード配線の一方が、前記第一のメインデコーダ回路側に配置されてその入力端子に接続され、該第二のプリデコード配線の他方が、前記第二のメインデコーダ回路側に配置されてその入力端子に接続されることを特徴とする。
【0010】
上記の発明によれば、第一と第二のプリデコード配線に接続されるメインデコーダ回路の入力数を同じにすることができ、外部のアドレス信号の遷移時にプリデコード配線に出力されるプリデコード信号の遷移時間を短くすることができる。
【0011】
また上記の目的は、本発明によれば、複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に第二のプリデコード配線が少なくとも重複して設けられ、前記第二のプリデコーダ回路の複数の出力が前記重複した第二のプリデコーダ配線をそれぞれ駆動することを特徴とする半導体記憶装置を提供することにより達成される。
【0012】
上記発明によれば、第二のプリデコーダ回路が重複して出力端子を有し、第二のプリデコード配線が重複して設けられ、それぞれの出力端子で駆動されるので、第二のプリデコード配線がそれぞれ接続されるメインデコーダ回路の入力端子数を同等にすることができる。
【0013】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【0014】
図1は、一般的なデコーダ回路図である。この例では、7本の外部アドレス信号A1〜A7が、aグループA1〜A3、bグループA4,A5、cグループA6,A7に分割されている。
【0015】
各外部アドレス信号A1〜A7は、アドレスバッファ回路AB1〜AB7にて反転、非反転の内部アドレス信号a1x、a1zに変換され、アドレス配線12に供給される。a,b,cグループそれぞれのアドレス配線群ALa,ALb,ALcは、それぞれのプリデコーダ群に属するプリデコーダ回路PDa,PDb、PDcに入力されてプリデコードされる。また、プリデコーダ回路PDa,PDb、PDcの出力は、プリデコード配線14を駆動する。即ち、プリデコーダ回路PDa,PDb、PDcのそれぞれの出力は、各グループのプリデコード配線群PLa、PLb、PLcを駆動する。
【0016】
図中、プリデコード配線群PLaは、プリデコード信号aa0〜aa7の8本で構成され、プリデコード配線群PLbは、プリデコード信号ab0〜ab3の4本で構成され、プリデコード配線群PLcは、プリデコード信号ac0〜ac3の4本で構成される。尚、プリデコーダ回路PDcには、アドレス取り込み信号10も入力されていて、アドレス取り込み信号10の有効レベルによりプリデコーダ回路PDcの出力が有効化される。
【0017】
そして、最終的にメインデコーダ回路MDEC0〜127が、プリデコード配線群PLa、PLb、PLcから1本づつのプリデコード信号aa,ab,acを入力信号として供給され、最終デコード信号CL0〜CL123を出力する。この例では、最終デコード信号CL0〜CL127は例えばメモリセルアレイのコラム側のセンスアンプ回路の出力を選択する信号として使用される。勿論、最終デコード信号がワード線を駆動しても良い。
【0018】
さて、この一般的なデコーダ回路の例では、3本のアドレス信号A1,A2,A3に対しては8個のプリデコーダ回路PDaを設け、2本のアドレス信号A4,A5またはA6,A7に対してはそれぞれ4個のプリデコーダ回路PDb、PDcを設けている。即ち、論理的には最も単純な構成である。
【0019】
ところが、その結果、アドレス配線群ALaのそれぞれのアドレス配線12には、4個のプリデコーダ回路PDaの入力端子が接続される。一方、アドレス配線群ALbのそれぞれのアドレス配線には、2個のプリデコーダ回路PDbの入力端子が接続されるだけである。その結果、アドレス配線群ALaとALbのアドレス配線の負荷が異なり、アドレス配線12上のアドレス信号の遷移時間にばらつきが生じる。尚、プリデコーダ回路PDcの場合は、アドレス取り込み信号10によりその確定時間が制御されるので、説明の便宜上ここでの負荷のばらつきの説明から除外する。
【0020】
一方、メインデコーダ回路MDEC0〜127は、プリデコード信号ac0〜ac3により4つの群に分けられる。それぞれの群は、32個のメインデコーダ回路からなる。従って、プリデコーダ回路により駆動されるプリデコーダ配線14は、プリデコーダ配線群PLaがそれぞれ4x4=16個のメインデコーダ回路MDECの入力端子に接続され、プリデコーダ配線群PLbがそれぞれ8x4=32個のメインデコーダ回路MDECの入力端子に接続される。従って、プリデコーダ配線群PLaの負荷よりもPLbの負荷のほうが大きくなる。このようなプリデコーダ配線群のプリデコード配線の負荷のばらつきにより、プリデコード配線14上のプリデコード信号の遷移時間にもばらつきが生じる。
【0021】
アドレスバッファ回路の駆動能力、アドレス配線12の負荷、プリデコーダ回路の入力負荷等により、アドレス配線12上のアドレス信号の遷移時間が決まってくる。また、プリデコード配線14上のプリデコード信号の遷移時間も、同様にプリデコーダ回路の駆動能力、プリデコード配線14の負荷、メインデコーダ回路の入力負荷等により決まる。従って、上記の様に、アドレス配線12、プリデコード配線14でそれぞれ負荷が異なると、全体のアドレス信号の遷移時間が大きくばらつくことになる。
【0022】
図2は、そのアドレス遷移時間(待機時間)のばらつきを簡易的に示すタイミングチャート図である。図中(a)がプリデコード信号aa#、ab#、(b)がアドレス取り込み信号10によりタイミングが制御されるプリデコード信号ac#である。この例では、上記した通りアドレス配線群ALaがALbより重い負荷を有し、プリデコード配線群PLaがPLbより軽い負荷を有するので、プリデコード信号aa#の立ち上がりと立ち下がり時間がプリデコード信号ab#より遅く、プリデコード信号aa#の遷移時間がab#より短くなっている。従って、全体の遷移時間である待機時間t1は比較的長くなる。前述した通り、1サイクル時間はメインデコーダ回路の入力であるプリデコード信号の確定までの待機時間t1とその確定後のアドレス取り込み時間t2からなるので、サイクル時間も長くなる。或いは、サイクル時間が一定の場合にはアドレス取り込み時間t2が短くなり、メインデコーダ回路の出力CLの有効期間が短くなる。
【0023】
図3は、本発明によるデコード回路例を示す図である。この例では、プリデコーダ回路PDbを図1の回路例の2倍にしている点で異なる。そして、それぞれのプリデコーダ回路群PDb1とPDb2が、アドレスバッファAB4とAB5からのアドレス信号を入力され、プリデコード信号群PLb1とPLb2をそれぞれ駆動する。即ち、プリデコーダ回路PDb1とPDb2、及びその出力がそれぞれ駆動するプリデコード配線群PLb1とPLb2は、重複して設けられる。その結果、プリデコード配線群PLbの本数は8本に、4本のプリデコード信号ab0〜ab3の配線群が2セット(PLb1,PLb2)と2倍に増えているが、その配線群PLb1、PLb2のそれぞれの配線ab0〜ab3に接続されるメインデコーダ回路の数は、4x4=16と半減している。その結果、プリデコード配線群PLbの負荷は、図1の場合に比較して半減して、プリデコード配線群PLaに接続されるメインデコーダ回路の数と同じになる。それぞれの配線の太さや長さが同等とすると、両配線PLa,PLbの負荷は同等になる。
【0024】
逆に、アドレス配線群ALbには、それぞれ4個のプリデコーダ回路の入力端子が接続されることになり、図1に比較して入力端子の数は2倍に増えている。但し、アドレス配線群ALaの場合も4個のプリデコーダ回路PDaの入力端子が接続されているので、アドレス配線群ALaとALbとは同等の数の入力端子が接続されることになる。
【0025】
以上の様に、図3に示されたデコーダ回路では、アドレス配線12に接続されるプリデコーダ回路の入力端子数が全て等しく構成され、プリデコード配線14に接続されるメインデコーダ回路の入力端子数も全て等しく構成される。その結果、アドレスバッファ回路AB1〜AB5からメインデコーダ回路MDECまでの配線に接続される負荷が、ほぼ均等になる。
【0026】
更に違う見方をすれば、図3のデコーダ回路では、プリデコーダ回路PDbの数とプリデコーダ回路PDaの数が同じになっている。そして、それに伴い、プリデコード配線PLbの本数がプリデコード配線PLaの本数と同じになる。従って、プリデコード配線PLbに接続されるメインデコーダ回路の入力数を、プリデコード配線PLaに接続されるメインデコーダ回路の入力数と同じにすることができる。
【0027】
図4は、図3に示したデコーダ回路におけるタイミングチャート図である。図中,(a)(b)は図1のデコーダ回路におけるタイミングチャート図であり、図2と同じである。そして、図中(c)(d)が図3のデコーダ回路のタイミングチャート図である。両者を比較すると明らかな通り、図3のデコーダ回路では、プリデコード信号aa#とab#とがほとんど重なり合う特性となり、プリデコード信号が確定するまでの待機時間t1が図中(a)の場合よりも短くなる。従って、アドレスの取り込み時間t2を(b)の場合と同等にすると、トータルのサイクル時間が短くなる。
【0028】
図3の例では、プリデコード配線群PLbに接続されるメインデコーダ回路MDECの入力端子数を半減させた。その一方で、プリデコード回路PDbを重複して設けたため、アドレス配線群ALbに接続されるプリデコーダ回路の数は2倍になった。しかし、図4に示されたアドレス信号の遷移時における待機時間を短くする為には、全てのプリデコード配線14の動きが同等であり、その信号の変化のタイミングと遷移期間が均一であることが重要である。従って、一部の配線のみが高速であってもそのタイミングが他の配線とずれている場合は、図4中の遷移時間t1を短くすることはできない。その点で、図3のデコーダ回路では、アドレス配線12、プリデコード配線14の負荷がほぼ均一であるので、それぞれの駆動回路の駆動能力のプロセス上のばらつき等を無視すれば、プリデコード配線の波形はほぼ重なりあることになる。その結果、待機時間(遷移時間)t1を短くすることができる。
【0029】
図5は、図3のデコード回路を更に改良したデコード回路を示す図である。この例では、プリデコーダ回路PDbをPDb1とPDb2と2重にして、それぞれのプリデコーダ回路PDb1,PDb2が駆動するプリデコード配線群PLb1とPLb2の負荷をほぼ均等にしたことは、図3の場合と同じである。即ち、それぞれのプリデコード配線群PLb1,PLb2に接続されるメインデコーダ回路の入力端子の数は、4x4=16本である。そして、プリデコード配線群PLb1とPLb2とが左右に分岐され、プリデコード配線群PLb1はメインデコーダ回路MDEC0〜MDEC63の入力端子に接続され、プリデコード配線群PLb2はメインデコーダ回路MDEC64〜MDEC127の入力端子に接続されることが、図3の場合と異なる。
【0030】
その結果、プリデコード配線群PLbが占める領域を半減させることができると共に、それぞれのプリデコード配線群PLb1,PLb2の配線による寄生的な負荷容量を半減することができる。プリデコード配線群PLaは、メインデコーダ回路MDEC0〜127の全てで入力信号として使用されるので、その配線を左右に分岐させることはできない。従って、プリデコード配線群PLbの配線容量は半減しても、待機時間t2はプリデコード配線群PLa側のスピードで制約される可能性がある。従って、図5では、その配線容量の半減よりも、配線PLbが占める面積が半減したことに技術的意味を持つ。
【0031】
その結果、図5のプリデコード配線群PLbは、紙面の垂直方向では4本を配置するだけで良く、その点に限れば、図1の場合と同等の配線面積で配置することが可能になる。尚、図5の場合のプリデコード信号は図4の(c)と同等であるので、ここでは再度説明しない。
【0032】
図6は、さらに本発明を適用した場合の他のデコーダ回路の例を示す図である。この例では、プリデコーダ回路PDbは1セットしか設けられていないが、それぞれのプリデコーダ回路PDb01〜PDb04は、2つの出力端子により2本のプリデコード配線14を駆動する。即ち、アドレス配線群ALbは、2本のプリデコーダ回路PDbの入力端子に接続されただけであり、その負荷はアドレス配線群ALaよりも軽いままである。しかしながら、プリデコード配線群PLbについては、それぞれに接続されるメインデコード回路の入力端子が4x4=16本と、図1の場合よりも半減している。
【0033】
この例のプリデコーダ回路PDb01〜PDb04の出力段では、例えばインバータ回路やバッファ回路などを追加して、2本のプリデコード配線14をそれぞれの駆動トランジスタで駆動するように構成する。そうすることで、駆動能力が半減することを避ける。このプリデコーダ回路については後述する。
【0034】
図7は、図6のデコーダ回路の概略的なタイミングチャート図である。この図も,(a)(b)は図2のタイミングチャート図と同じであり、比較の為に示した。一方、(c)(d)は図6のデコーダ回路のタイミングチャート図である。上記した通り、図6のデコーダ回路では、アドレス配線群ALbにおけるプリデコーダ回路の入力数は2本でありアドレス配線群ALaよりも少ない。その分、プリデコーダ回路PDbの出力であるプリデコード配線群PLbの遷移開始は、プリデコード配線群PLaよりも多少早くなる。しかし、それらのプリデコード配線群PLa,PLbがそれぞれ同等の負荷であるので、その遷移期間は同等である。従って、図中(c)に示した通り、プリデコード信号ab#のほうがaa#よりも早く遷移する。しかし、両者の遷移期間(立ち上がりと立ち下がりにようする時間)は同程度である。その結果、プリデコード信号aa#とab#はほぼ重なり合い、待機時間t1を図1の場合よりも短くすることができる。
【0035】
図8は、図5の場合と同様に、図6に示したデコーダ回路のプリデコード配線群PLb1とPLb2とを左右に分けた例である。即ち、アドレス配線群ALbの負荷はアドレス配線群ALaの負荷よりも少ないが、プリデコーダ回路PDbの出力を2本にしてそれぞれがプリデコード配線群PLb1とPLb2とを駆動する。その結果、プリデコード配線群PLb1とPLb2は同等の負荷となる。しかも、それらのプリデコード配線群は左右に分岐され、それぞれメインデコーダ回路MDEC0〜63とMDEC64〜127の入力として供給される。従って、図3のデコーダ回路に対する図5の例と同様にプリデコード配線群PLbの占有面積を半分にすることができる。
【0036】
図8のデコーダ回路のタイミングチャート図は、図7と同等であり、ここでは説明を省略する。
【0037】
[アドレスバッファ回路]
図9は、アドレスバッファ回路の一例を示す図である。アドレスバッファ回路AB1〜AB7は全て同じであり、図9ではアドレスバッファ回路AB1を例にして示している。この回路では、アドレス信号a1と基準電圧Vrとを比較する比較回路を、イネーブル信号/enにより活性化するように構成されている。即ち、Pチャネルトランジスタ25,26とソースが共通接続されたNチャネルトランジスタ27,28により比較回路が構成されている。そして、イネーブル信号/enにより制御されるNチャネルトランジスタ29、Pチャネルトランジスタ23,24が更に付加されている。
【0038】
30,31,32は例えばCMOSのインバータ回路である。イネーブル信号/enがLレベルの時にトランジスタ29と23,24がオンとなり、比較回路を活性化する。そして、アドレス信号a1のH、Lに従って、波形整形された反転、非反転のアドレス信号a1x,a1zが出力される。イネーブル信号/enがHレベルになるとトランジスタ29,23,24がオフとなり、比較回路は非活性となり、電流を消費することはない。尚、各信号のzはHアクテイブを意味し、xはLアクティブを意味する。
【0039】
[プリデコーダ回路]
図10は、プリデコーダ回路の一例を示す図である。図中(a)はアドレス取り込み信号10とアドレス信号a6,a7を入力とするプリデコーダ回路PDcであり、図中(b)はアドレス信号a1,a2,a3を入力とするプリデコーダ回路PDaである。尚、プリデコーダ回路PDbはPDaと同等である。
【0040】
これらのプリデコーダ回路は、いずれもNANDゲート33,インバータ34,NANDゲート35及びインバータ36から構成される。図10(a)に示したプリデコーダ回路PDcの方は、NANDゲートの2つの入力にアドレス信号a6z,a7zが入力され、3つめの入力端子は電源電圧(Hレベル)に固定されている。そして、アドレス取り込み信号10zがNANDゲート35の入力に供給される。NANDゲート35の他の入力には、アドレス信号a6z,a7zをデコードしたインバータ34の出力と電源電圧(Hレベル)に接続される。従って、このプリデコーダ回路の出力であるプリデコード信号ac0zは、アドレス信号a6z,a7zが共にHレベルの時にアドレス取り込み信号10zのレベルへの立ち上がりのタイミングでHレベルに立ち上がる。
【0041】
図10(b)のプリデコーダ回路PDaは、上記と同等の回路構成である。但し、NANDゲート33の3入力端子にはアドレス信号a1z,a2z,a3zが入力される。そして,NANDゲート35の2入力端子には電源電圧(Hレベル)が接続されて、インバータとして動作する。プリデコーダ回路PDbの場合は、単にNANDゲートの2入力にアドレス信号が供給されて、もう1つの入力が電源電圧(Hレベル)に接続される点で異なるだけである。
【0042】
図11は、図6,8で使用されるプリデコーダ回路PDb00の一例を示す図である。このプリデコーダ回路は、2つの出力端子を有し、それぞれがプリデコード信号ab0zを出力し、プリデコード配線PLbを駆動する。この回路は、図10(b)とは、出力段で2つのインバータ回路361,362が設けられている点で異なる。それ以外は同等である。
【0043】
[メインデコーダ回路]
図12は、メインデコーダ回路MDECの一例を示す図である。図12(a)の例では、図3などに示した4つのメインデコーダ回路MDEC0〜3を1つの回路で実現している。即ち、通常メモリセル領域は、非常に狭い領域にビット線やワード線が配置されている。従って、メインデコーダ回路も、その狭いピッチに整合した回路構成をとる必要がある。そこで、この例では、4つのメインデコーダ回路を1つの回路で実現している。図12(b)は、メインデコーダ回路MDEC0だけについて示した詳細回路図である。
【0044】
図12(b)に示される回路は、3つのプリデコード信号ab0z,ac0z,aa0zを入力とするNANDゲートをCMOS回路で構成したものである。3入力全てHレベルになる時、出力CL0がHレベルになる。その場合、前述した通り、プリデコード信号ac0zはアドレス取り込み信号10によりタイミングが制御されているので、メインデコーダ回路も同様にアドレス取り込み信号10によりタイミングが制御される。
【0045】
図12(a)の例では、プリデコード信号ab0z,ab1z,ab2z,ab3zが入力される。従って、プリデコード信号ac0z,aa0zがいずれもHレベルの時にこの回路が選択され、4つのプリデコード信号ab0z,ab1z,ab2z,ab3zのうちHレベルの信号に対応した出力CL0〜3がHレベルとなり選択される。41〜44,55〜58はCMOSのインバータ回路であり。45〜54はトランジスタである。
【0046】
上記の実施の形態例では、コラム選択信号CLを生成するデコーダ回路を例にして説明したが、本発明はそれに限定されず、ワード選択信号を生成するデコーダ回路でも適用できる。
【0047】
本発明は、アドレス信号を複数に分割して複数のプリデコーダ回路とその出力を供給されるメインデコーダ回路で構成されるデコーダ回路において、分割されたアドレス信号の本数がそれぞれ異なる場合でも、アドレスバッファ回路の出力のアドレス信号の配線とプリデコーダ回路の出力のプリデコード信号の配線の負荷をできるだけ同等にすることで、プリデコード信号の遷移をほぼ同じタイミングにする。その為に、プリデコーダ回路を一見冗長ではあるが、重複して設け、あるいはプリデコーダ回路の出力を複数にして、プリデコード配線に接続されるメインデコーダ回路の入力端子数を同じにする。その結果、プリデコード配線の負荷はほぼ同等となる。
【0048】
【発明の効果】
以上説明した通り、本発明によれば、アドレス配線やプリデコード配線の負荷を全て同等にすることができる。その結果、全体のアドレスの遷移時間を短くすることができる。
【図面の簡単な説明】
【図1】一般的なデコード回路図である。
【図2】アドレス遷移時間(待機時間)のばらつきを簡易的に示すタイミングチャート図である。
【図3】本発明によるデコード回路例を示す図である。
【図4】図3に示したデコーダ回路におけるタイミングチャート図である。
【図5】図3のデコード回路を更に改良したデコード回路を示す図である。
【図6】本発明を適用した場合の他のデコード回路の例を示す図である。
【図7】図6のデコーダ回路の概略的なタイミングチャート図である。
【図8】本発明を適用した場合の他のデコード回路の例を示す図である。
【図9】アドレスバッファ回路の一例を示す図である。
【図10】プリデコーダ回路の一例を示す図である。
【図11】図6,8で使用されるプリデコーダ回路PDb00の一例を示す図である。
【図12】メインデコーダ回路MDECの一例を示す図である。
【符号の説明】
A1〜A7 外部アドレス信号
a1x,a1z 内部アドレス信号
ALa 第一のアドレス配線
ALb 第二のアドレス配線
AB1,2,3 第一のアドレスバッファ回路
AB4,5 第二のアドレスバッファ回路
PDa 第一のプリデコーダ回路
PDb 第二のプリデコーダ回路
PLa 第一のプリデコード配線
PLb 第二のプリデコード配線
MDEC メインデコーダ回路
Claims (8)
- 複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも互いに重複しない第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に前記第二のプリデコーダ回路及び第二のプリデコード配線が少なくとも重複して設けられ、前記第一のアドレス配線に接続される第一のプリデコーダ回路の入力端子の数が、前記第二のアドレス配線に接続される第二のプリデコーダ回路の入力端子の数とほぼ同じであることを特徴とする半導体記憶装置。 - 複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも互いに重複しない第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
前記メインデコーダ回路が第一のメインデコーダ回路群と第二のメインデコーダ回路群を有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第二のプリデコーダ回路が重複して設けられ、前記第一のアドレス配線に接続される第一のプリデコーダ回路の入力端子の数が、前記第二のアドレス配線に接続される第二のプリデコーダ回路の入力端子の数とほぼ同じであり、
前記重複して設けられた第二のプリデコーダ回路の一方に接続される第二のプリデコード配線が、前記第一のメインデコーダ回路側に配置されてその入力端子に接続され、第二のプリデコーダ回路の他方に接続される該第二のプリデコード配線が、前記第二のメインデコーダ回路側に配置されてその入力端子に接続され、
前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になることを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、前記第二のプリデコーダ回路の数が前記第一のプリデコーダ回路の数とほぼ同じであることを特徴とする半導体記憶装置。
- 請求項1または2に記載の半導体記憶装置において、前記第二のプリデコード配線の本数が前記第一のプリデコード配線の本数とほぼ同じであることを特徴とする半導体記憶装置。
- 請求項1または2に記載の半導体記憶装置において、前記メインデコーダ回路が、更にアドレス取り込み信号のタイミングで制御される入力信号を供給され、前記外部アドレス信号の遷移時に該アドレス取り込み信号が第一のレベルになってメインデコーダ回路の出力を非選択状態とし、前記外部アドレス信号の遷移に従って前記プリデコード信号の遷移が終了した後に該アドレス取り込み信号が第二のレベルになってメインデコーダ回路の出力を選択状態とすることを特徴とする半導体記憶装置。
- 複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも互いに重複しない第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第一のアドレス配線に接続される第一のプリデコーダ回路の入力端子の数が、前記第二のアドレス配線に接続される第二のプリデコーダ回路の入力端子の数とほぼ同じであり、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に前記第二のプリデコーダ回路及び第二のプリデコード配線が少なくとも重複して設けられ、前記第二のプリデコード配線の本数が前記第一のプリデコード配線の本数とほぼ同じになる様に該第二のプリデコード配線が設けられたことを特徴とする半導体記憶装置。 - 複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも互いに重複しない第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第一のアドレス配線に接続される第一のプリデコーダ回路の入力端子の数が、前記第二のアドレス配線に接続される第二のプリデコーダ回路の入力端子の数とほぼ同じであり、前記第二のプリデコーダ回路の個数が前記第一のプリデコーダ回路の個数とほぼ同じになり、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に前記第二のプリデコーダ回路及び第二のプリデコード配線が少なくとも重複して設けられることを特徴とする半導体記憶装置。 - 複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも互いに重複しない第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第一のアドレス配線に接続される第一のプリデコーダ回路の入力端子の数が、前記第二のアドレス配線に接続される第二のプリデコーダ回路の入力端子の数とほぼ同じであり、前記第二のプリデコーダ回路の出力の数が前記第一のプリデコーダ回路の出力の数とほぼ同じであり、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に前記第二のプリデコーダ回路及び第二のプリデコード配線が少なくとも重複して設けられることを特徴とする半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33733796A JP4262789B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体記憶装置 |
US08/915,332 US5889725A (en) | 1996-12-17 | 1997-08-20 | Decoder circuit for a semiconductor memory device |
KR1019970049489A KR100268650B1 (ko) | 1996-12-17 | 1997-09-29 | 반도체 기억 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33733796A JP4262789B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10188572A JPH10188572A (ja) | 1998-07-21 |
JP4262789B2 true JP4262789B2 (ja) | 2009-05-13 |
Family
ID=18307688
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33733796A Expired - Lifetime JP4262789B2 (ja) | 1996-12-17 | 1996-12-17 | 半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5889725A (ja) |
JP (1) | JP4262789B2 (ja) |
KR (1) | KR100268650B1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3942332B2 (ja) * | 2000-01-07 | 2007-07-11 | 富士通株式会社 | 半導体記憶装置 |
US6714467B2 (en) * | 2002-03-19 | 2004-03-30 | Broadcom Corporation | Block redundancy implementation in heirarchical RAM's |
US7257045B2 (en) * | 2005-11-28 | 2007-08-14 | Advanced Micro Devices, Inc. | Uni-stage delay speculative address decoder |
US7385858B2 (en) * | 2005-11-30 | 2008-06-10 | Mosaid Technologies Incorporated | Semiconductor integrated circuit having low power consumption with self-refresh |
US7509481B2 (en) * | 2006-03-03 | 2009-03-24 | Sun Microsystems, Inc. | Patchable and/or programmable pre-decode |
US7353363B2 (en) * | 2006-03-03 | 2008-04-01 | Microsystems, Inc. | Patchable and/or programmable decode using predecode selection |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0257987B1 (en) * | 1986-08-22 | 1991-11-06 | Fujitsu Limited | Semiconductor memory device |
JP3257860B2 (ja) * | 1993-05-17 | 2002-02-18 | 株式会社日立製作所 | 半導体メモリ装置 |
JP3159349B2 (ja) * | 1993-12-28 | 2001-04-23 | 日本電気株式会社 | 加算デコード装置 |
JP2689950B2 (ja) * | 1995-04-13 | 1997-12-10 | 日本電気株式会社 | 高速低電力型デコード回路 |
JP3431740B2 (ja) * | 1995-11-13 | 2003-07-28 | シャープ株式会社 | 半導体記憶装置 |
-
1996
- 1996-12-17 JP JP33733796A patent/JP4262789B2/ja not_active Expired - Lifetime
-
1997
- 1997-08-20 US US08/915,332 patent/US5889725A/en not_active Expired - Lifetime
- 1997-09-29 KR KR1019970049489A patent/KR100268650B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100268650B1 (ko) | 2000-10-16 |
US5889725A (en) | 1999-03-30 |
KR19980063494A (ko) | 1998-10-07 |
JPH10188572A (ja) | 1998-07-21 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100244371B1 (ko) | 휘발성 메모리 장치 및 그 리프레시 방법 | |
US5535169A (en) | Semiconductor memory device | |
JP2000011639A (ja) | 半導体記憶装置 | |
JPH0470717B2 (ja) | ||
KR20060027665A (ko) | 스택뱅크 구조를 갖는 반도체 메모리 장치 및 그것의워드라인 구동 방법 | |
KR19990006345A (ko) | 반도체 기억 장치 | |
US6130853A (en) | Address decoding scheme for DDR memory | |
JPH08190789A (ja) | ダイナミック型半導体記憶装置 | |
KR100214262B1 (ko) | 메모리 장치 | |
JP4262789B2 (ja) | 半導体記憶装置 | |
KR100431331B1 (ko) | 반도체 메모리장치의 입출력 센스 앰프 구동방법 및 그구동제어회로 | |
JP3185672B2 (ja) | 半導体メモリ | |
JP3948580B2 (ja) | マルチバンクを有する半導体メモリ装置 | |
JP2001195886A (ja) | 半導体記憶装置 | |
JP3279787B2 (ja) | 半導体記憶装置 | |
JPH0350454B2 (ja) | ||
US6088293A (en) | Low-power column decode circuit | |
JP2001338490A (ja) | 半導体記憶装置 | |
JP4125448B2 (ja) | 半導体メモリ装置 | |
JPH06309875A (ja) | 半導体メモリ装置のデコーディング回路及びデコーディング方法 | |
JP2000030451A (ja) | 半導体メモリ装置及びそのカラムデコ―ダ | |
KR100361863B1 (ko) | 반도체 메모리 장치 | |
JP2000021169A (ja) | 同期型半導体記憶装置 | |
JP2002150770A (ja) | 半導体記憶装置およびそのリフレッシュ方法 | |
JP2000132968A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050815 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050823 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051011 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060627 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090109 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090210 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120220 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130220 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140220 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
EXPY | Cancellation because of completion of term |