JP4262789B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置のデコーダ回路に関し、特にサイクル時間を短縮することができるアドレス配線やプリデコード配線の構成に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリやスタティックメモリ等の半導体記憶装置は、大容量化の一途をたどっている。それに伴い、メモリの番地を指定する為のアドレスの数も増大している。従来のデコーダ回路は、増大したアドレスの数に対応して、アドレスバッファ等の負荷を軽減する為に、プリデコーダ回路とメインデコーダ回路に分けられている。更に、プリデコーダ回路も複数に分割され、分割されたアドレスがそれぞれのプリデコーダ回路に入力される。そして、プリデコードされた信号が更にメインデコーダ回路に入力される。
【０００３】
【発明が解決しようとする課題】
ところで、アドレスの本数は、メモリの容量や出力回路の構成により決められる。従って、そのアドレスを複数に分割する場合に、分割後のアドレスの本数が均一にならないことは避けられない。その結果、アドレスバッファ回路の出力であるアドレス配線やプリデコーダ回路の出力であるプリデコード配線の容量負荷が、分割されたグループ毎にばらつきを有することになる。
【０００４】
一般に、デコーダ回路は、入力されるアドレス信号が確定した後にアドレス取り込み信号等によりデコード出力を出力する。従って、１サイクルの時間は、アドレス信号が入力されてデコーダ回路の入力が確定するまでの待機時間（アドレス遷移時間）と、確定後にデコーダ回路の出力が有効化されるアドレス取り込み時間とを有する。
【０００５】
上記の如く、プリデコーダ回路群が不均一に分割されると、メインデコーダ回路の入力であるプリデコード配線の確定のタイミングにばらつきが発生する。そのばらつきは、第一にプリデコード配線の立ち上がりと立ち下がりの開始時間のばらつき、第二に立ち上がり期間または立ち下がり期間のばらつき、そしてそれらに伴う立ち上がりと立ち下がり終了時間のばらつき等を伴う。そのようなばらつきは、メインデコーダ回路の入力信号の確定までの待機時間（アドレス遷移時間）を長くすることを要求し、その結果、サイクル時間を長くしたり、一定のサイクル時間においてはアドレス取り込み期間を短くしてしまうことを招いてしまう。
【０００６】
そこで、本発明の目的は、複数に分割されたアドレス配線とプリデコード配線の負荷をほぼ均一にしたデコーダ回路を有する半導体記憶装置を提供することにある。
【０００７】
更に、本発明の目的は、複数に分割されたアドレス配線とプリデコード配線の負荷を均一にし、且つ、それらの配線の効率を高くしたデコード回路を有する半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的は、本発明によれば、複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に前記第二のプリデコーダ回路及び第二のプリデコード配線が少なくとも重複して設けられたことを特徴とする半導体記憶装置を提供することにより達成される。
【０００９】
更に、上記において、前記メインデコーダ回路が第一のメインデコーダ回路群と第二のメインデコーダ回路群を有し、前記重複して設けられた第二のプリデコード配線の一方が、前記第一のメインデコーダ回路側に配置されてその入力端子に接続され、該第二のプリデコード配線の他方が、前記第二のメインデコーダ回路側に配置されてその入力端子に接続されることを特徴とする。
【００１０】
上記の発明によれば、第一と第二のプリデコード配線に接続されるメインデコーダ回路の入力数を同じにすることができ、外部のアドレス信号の遷移時にプリデコード配線に出力されるプリデコード信号の遷移時間を短くすることができる。
【００１１】
また上記の目的は、本発明によれば、複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に第二のプリデコード配線が少なくとも重複して設けられ、前記第二のプリデコーダ回路の複数の出力が前記重複した第二のプリデコーダ配線をそれぞれ駆動することを特徴とする半導体記憶装置を提供することにより達成される。
【００１２】
上記発明によれば、第二のプリデコーダ回路が重複して出力端子を有し、第二のプリデコード配線が重複して設けられ、それぞれの出力端子で駆動されるので、第二のプリデコード配線がそれぞれ接続されるメインデコーダ回路の入力端子数を同等にすることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１４】
図１は、一般的なデコーダ回路図である。この例では、７本の外部アドレス信号Ａ１〜Ａ７が、ａグループＡ１〜Ａ３、ｂグループＡ４，Ａ５、ｃグループＡ６，Ａ７に分割されている。
【００１５】
各外部アドレス信号Ａ１〜Ａ７は、アドレスバッファ回路ＡＢ１〜ＡＢ７にて反転、非反転の内部アドレス信号ａ１ｘ、ａ１ｚに変換され、アドレス配線１２に供給される。ａ，ｂ，ｃグループそれぞれのアドレス配線群ＡＬａ，ＡＬｂ，ＡＬｃは、それぞれのプリデコーダ群に属するプリデコーダ回路ＰＤａ，ＰＤｂ、ＰＤｃに入力されてプリデコードされる。また、プリデコーダ回路ＰＤａ，ＰＤｂ、ＰＤｃの出力は、プリデコード配線１４を駆動する。即ち、プリデコーダ回路ＰＤａ，ＰＤｂ、ＰＤｃのそれぞれの出力は、各グループのプリデコード配線群ＰＬａ、ＰＬｂ、ＰＬｃを駆動する。
【００１６】
図中、プリデコード配線群ＰＬａは、プリデコード信号ａａ０〜ａａ７の８本で構成され、プリデコード配線群ＰＬｂは、プリデコード信号ａｂ０〜ａｂ３の４本で構成され、プリデコード配線群ＰＬｃは、プリデコード信号ａｃ０〜ａｃ３の４本で構成される。尚、プリデコーダ回路ＰＤｃには、アドレス取り込み信号１０も入力されていて、アドレス取り込み信号１０の有効レベルによりプリデコーダ回路ＰＤｃの出力が有効化される。
【００１７】
そして、最終的にメインデコーダ回路ＭＤＥＣ０〜１２７が、プリデコード配線群ＰＬａ、ＰＬｂ、ＰＬｃから１本づつのプリデコード信号ａａ，ａｂ，ａｃを入力信号として供給され、最終デコード信号ＣＬ０〜ＣＬ１２３を出力する。この例では、最終デコード信号ＣＬ０〜ＣＬ１２７は例えばメモリセルアレイのコラム側のセンスアンプ回路の出力を選択する信号として使用される。勿論、最終デコード信号がワード線を駆動しても良い。
【００１８】
さて、この一般的なデコーダ回路の例では、３本のアドレス信号Ａ１，Ａ２，Ａ３に対しては８個のプリデコーダ回路ＰＤａを設け、２本のアドレス信号Ａ４，Ａ５またはＡ６，Ａ７に対してはそれぞれ４個のプリデコーダ回路ＰＤｂ、ＰＤｃを設けている。即ち、論理的には最も単純な構成である。
【００１９】
ところが、その結果、アドレス配線群ＡＬａのそれぞれのアドレス配線１２には、４個のプリデコーダ回路ＰＤａの入力端子が接続される。一方、アドレス配線群ＡＬｂのそれぞれのアドレス配線には、２個のプリデコーダ回路ＰＤｂの入力端子が接続されるだけである。その結果、アドレス配線群ＡＬａとＡＬｂのアドレス配線の負荷が異なり、アドレス配線１２上のアドレス信号の遷移時間にばらつきが生じる。尚、プリデコーダ回路ＰＤｃの場合は、アドレス取り込み信号１０によりその確定時間が制御されるので、説明の便宜上ここでの負荷のばらつきの説明から除外する。
【００２０】
一方、メインデコーダ回路ＭＤＥＣ０〜１２７は、プリデコード信号ａｃ０〜ａｃ３により４つの群に分けられる。それぞれの群は、３２個のメインデコーダ回路からなる。従って、プリデコーダ回路により駆動されるプリデコーダ配線１４は、プリデコーダ配線群ＰＬａがそれぞれ４ｘ４＝１６個のメインデコーダ回路ＭＤＥＣの入力端子に接続され、プリデコーダ配線群ＰＬｂがそれぞれ８ｘ４＝３２個のメインデコーダ回路ＭＤＥＣの入力端子に接続される。従って、プリデコーダ配線群ＰＬａの負荷よりもＰＬｂの負荷のほうが大きくなる。このようなプリデコーダ配線群のプリデコード配線の負荷のばらつきにより、プリデコード配線１４上のプリデコード信号の遷移時間にもばらつきが生じる。
【００２１】
アドレスバッファ回路の駆動能力、アドレス配線１２の負荷、プリデコーダ回路の入力負荷等により、アドレス配線１２上のアドレス信号の遷移時間が決まってくる。また、プリデコード配線１４上のプリデコード信号の遷移時間も、同様にプリデコーダ回路の駆動能力、プリデコード配線１４の負荷、メインデコーダ回路の入力負荷等により決まる。従って、上記の様に、アドレス配線１２、プリデコード配線１４でそれぞれ負荷が異なると、全体のアドレス信号の遷移時間が大きくばらつくことになる。
【００２２】
図２は、そのアドレス遷移時間（待機時間）のばらつきを簡易的に示すタイミングチャート図である。図中（ａ）がプリデコード信号ａａ＃、ａｂ＃、（ｂ）がアドレス取り込み信号１０によりタイミングが制御されるプリデコード信号ａｃ＃である。この例では、上記した通りアドレス配線群ＡＬａがＡＬｂより重い負荷を有し、プリデコード配線群ＰＬａがＰＬｂより軽い負荷を有するので、プリデコード信号ａａ＃の立ち上がりと立ち下がり時間がプリデコード信号ａｂ＃より遅く、プリデコード信号ａａ＃の遷移時間がａｂ＃より短くなっている。従って、全体の遷移時間である待機時間ｔ１は比較的長くなる。前述した通り、１サイクル時間はメインデコーダ回路の入力であるプリデコード信号の確定までの待機時間ｔ１とその確定後のアドレス取り込み時間ｔ２からなるので、サイクル時間も長くなる。或いは、サイクル時間が一定の場合にはアドレス取り込み時間ｔ２が短くなり、メインデコーダ回路の出力ＣＬの有効期間が短くなる。
【００２３】
図３は、本発明によるデコード回路例を示す図である。この例では、プリデコーダ回路ＰＤｂを図１の回路例の２倍にしている点で異なる。そして、それぞれのプリデコーダ回路群ＰＤｂ１とＰＤｂ２が、アドレスバッファＡＢ４とＡＢ５からのアドレス信号を入力され、プリデコード信号群ＰＬｂ１とＰＬｂ２をそれぞれ駆動する。即ち、プリデコーダ回路ＰＤｂ１とＰＤｂ２、及びその出力がそれぞれ駆動するプリデコード配線群ＰＬｂ１とＰＬｂ２は、重複して設けられる。その結果、プリデコード配線群ＰＬｂの本数は８本に、４本のプリデコード信号ａｂ０〜ａｂ３の配線群が２セット（ＰＬｂ１，ＰＬｂ２）と２倍に増えているが、その配線群ＰＬｂ１、ＰＬｂ２のそれぞれの配線ａｂ０〜ａｂ３に接続されるメインデコーダ回路の数は、４ｘ４＝１６と半減している。その結果、プリデコード配線群ＰＬｂの負荷は、図１の場合に比較して半減して、プリデコード配線群ＰＬａに接続されるメインデコーダ回路の数と同じになる。それぞれの配線の太さや長さが同等とすると、両配線ＰＬａ，ＰＬｂの負荷は同等になる。
【００２４】
逆に、アドレス配線群ＡＬｂには、それぞれ４個のプリデコーダ回路の入力端子が接続されることになり、図１に比較して入力端子の数は２倍に増えている。但し、アドレス配線群ＡＬａの場合も４個のプリデコーダ回路ＰＤａの入力端子が接続されているので、アドレス配線群ＡＬａとＡＬｂとは同等の数の入力端子が接続されることになる。
【００２５】
以上の様に、図３に示されたデコーダ回路では、アドレス配線１２に接続されるプリデコーダ回路の入力端子数が全て等しく構成され、プリデコード配線１４に接続されるメインデコーダ回路の入力端子数も全て等しく構成される。その結果、アドレスバッファ回路ＡＢ１〜ＡＢ５からメインデコーダ回路ＭＤＥＣまでの配線に接続される負荷が、ほぼ均等になる。
【００２６】
更に違う見方をすれば、図３のデコーダ回路では、プリデコーダ回路ＰＤｂの数とプリデコーダ回路ＰＤａの数が同じになっている。そして、それに伴い、プリデコード配線ＰＬｂの本数がプリデコード配線ＰＬａの本数と同じになる。従って、プリデコード配線ＰＬｂに接続されるメインデコーダ回路の入力数を、プリデコード配線ＰＬａに接続されるメインデコーダ回路の入力数と同じにすることができる。
【００２７】
図４は、図３に示したデコーダ回路におけるタイミングチャート図である。図中，（ａ）（ｂ）は図１のデコーダ回路におけるタイミングチャート図であり、図２と同じである。そして、図中（ｃ）（ｄ）が図３のデコーダ回路のタイミングチャート図である。両者を比較すると明らかな通り、図３のデコーダ回路では、プリデコード信号ａａ＃とａｂ＃とがほとんど重なり合う特性となり、プリデコード信号が確定するまでの待機時間ｔ１が図中（ａ）の場合よりも短くなる。従って、アドレスの取り込み時間ｔ２を（ｂ）の場合と同等にすると、トータルのサイクル時間が短くなる。
【００２８】
図３の例では、プリデコード配線群ＰＬｂに接続されるメインデコーダ回路ＭＤＥＣの入力端子数を半減させた。その一方で、プリデコード回路ＰＤｂを重複して設けたため、アドレス配線群ＡＬｂに接続されるプリデコーダ回路の数は２倍になった。しかし、図４に示されたアドレス信号の遷移時における待機時間を短くする為には、全てのプリデコード配線１４の動きが同等であり、その信号の変化のタイミングと遷移期間が均一であることが重要である。従って、一部の配線のみが高速であってもそのタイミングが他の配線とずれている場合は、図４中の遷移時間ｔ１を短くすることはできない。その点で、図３のデコーダ回路では、アドレス配線１２、プリデコード配線１４の負荷がほぼ均一であるので、それぞれの駆動回路の駆動能力のプロセス上のばらつき等を無視すれば、プリデコード配線の波形はほぼ重なりあることになる。その結果、待機時間（遷移時間）ｔ１を短くすることができる。
【００２９】
図５は、図３のデコード回路を更に改良したデコード回路を示す図である。この例では、プリデコーダ回路ＰＤｂをＰＤｂ１とＰＤｂ２と２重にして、それぞれのプリデコーダ回路ＰＤｂ１，ＰＤｂ２が駆動するプリデコード配線群ＰＬｂ１とＰＬｂ２の負荷をほぼ均等にしたことは、図３の場合と同じである。即ち、それぞれのプリデコード配線群ＰＬｂ１，ＰＬｂ２に接続されるメインデコーダ回路の入力端子の数は、４ｘ４＝１６本である。そして、プリデコード配線群ＰＬｂ１とＰＬｂ２とが左右に分岐され、プリデコード配線群ＰＬｂ１はメインデコーダ回路ＭＤＥＣ０〜ＭＤＥＣ６３の入力端子に接続され、プリデコード配線群ＰＬｂ２はメインデコーダ回路ＭＤＥＣ６４〜ＭＤＥＣ１２７の入力端子に接続されることが、図３の場合と異なる。
【００３０】
その結果、プリデコード配線群ＰＬｂが占める領域を半減させることができると共に、それぞれのプリデコード配線群ＰＬｂ１，ＰＬｂ２の配線による寄生的な負荷容量を半減することができる。プリデコード配線群ＰＬａは、メインデコーダ回路ＭＤＥＣ０〜１２７の全てで入力信号として使用されるので、その配線を左右に分岐させることはできない。従って、プリデコード配線群ＰＬｂの配線容量は半減しても、待機時間ｔ２はプリデコード配線群ＰＬａ側のスピードで制約される可能性がある。従って、図５では、その配線容量の半減よりも、配線ＰＬｂが占める面積が半減したことに技術的意味を持つ。
【００３１】
その結果、図５のプリデコード配線群ＰＬｂは、紙面の垂直方向では４本を配置するだけで良く、その点に限れば、図１の場合と同等の配線面積で配置することが可能になる。尚、図５の場合のプリデコード信号は図４の（ｃ）と同等であるので、ここでは再度説明しない。
【００３２】
図６は、さらに本発明を適用した場合の他のデコーダ回路の例を示す図である。この例では、プリデコーダ回路ＰＤｂは１セットしか設けられていないが、それぞれのプリデコーダ回路ＰＤｂ０１〜ＰＤｂ０４は、２つの出力端子により２本のプリデコード配線１４を駆動する。即ち、アドレス配線群ＡＬｂは、２本のプリデコーダ回路ＰＤｂの入力端子に接続されただけであり、その負荷はアドレス配線群ＡＬａよりも軽いままである。しかしながら、プリデコード配線群ＰＬｂについては、それぞれに接続されるメインデコード回路の入力端子が４ｘ４＝１６本と、図１の場合よりも半減している。
【００３３】
この例のプリデコーダ回路ＰＤｂ０１〜ＰＤｂ０４の出力段では、例えばインバータ回路やバッファ回路などを追加して、２本のプリデコード配線１４をそれぞれの駆動トランジスタで駆動するように構成する。そうすることで、駆動能力が半減することを避ける。このプリデコーダ回路については後述する。
【００３４】
図７は、図６のデコーダ回路の概略的なタイミングチャート図である。この図も，（ａ）（ｂ）は図２のタイミングチャート図と同じであり、比較の為に示した。一方、（ｃ）（ｄ）は図６のデコーダ回路のタイミングチャート図である。上記した通り、図６のデコーダ回路では、アドレス配線群ＡＬｂにおけるプリデコーダ回路の入力数は２本でありアドレス配線群ＡＬａよりも少ない。その分、プリデコーダ回路ＰＤｂの出力であるプリデコード配線群ＰＬｂの遷移開始は、プリデコード配線群ＰＬａよりも多少早くなる。しかし、それらのプリデコード配線群ＰＬａ，ＰＬｂがそれぞれ同等の負荷であるので、その遷移期間は同等である。従って、図中（ｃ）に示した通り、プリデコード信号ａｂ＃のほうがａａ＃よりも早く遷移する。しかし、両者の遷移期間（立ち上がりと立ち下がりにようする時間）は同程度である。その結果、プリデコード信号ａａ＃とａｂ＃はほぼ重なり合い、待機時間ｔ１を図１の場合よりも短くすることができる。
【００３５】
図８は、図５の場合と同様に、図６に示したデコーダ回路のプリデコード配線群ＰＬｂ１とＰＬｂ２とを左右に分けた例である。即ち、アドレス配線群ＡＬｂの負荷はアドレス配線群ＡＬａの負荷よりも少ないが、プリデコーダ回路ＰＤｂの出力を２本にしてそれぞれがプリデコード配線群ＰＬｂ１とＰＬｂ２とを駆動する。その結果、プリデコード配線群ＰＬｂ１とＰＬｂ２は同等の負荷となる。しかも、それらのプリデコード配線群は左右に分岐され、それぞれメインデコーダ回路ＭＤＥＣ０〜６３とＭＤＥＣ６４〜１２７の入力として供給される。従って、図３のデコーダ回路に対する図５の例と同様にプリデコード配線群ＰＬｂの占有面積を半分にすることができる。
【００３６】
図８のデコーダ回路のタイミングチャート図は、図７と同等であり、ここでは説明を省略する。
【００３７】
［アドレスバッファ回路］
図９は、アドレスバッファ回路の一例を示す図である。アドレスバッファ回路ＡＢ１〜ＡＢ７は全て同じであり、図９ではアドレスバッファ回路ＡＢ１を例にして示している。この回路では、アドレス信号ａ１と基準電圧Ｖｒとを比較する比較回路を、イネーブル信号／ｅｎにより活性化するように構成されている。即ち、Ｐチャネルトランジスタ２５，２６とソースが共通接続されたＮチャネルトランジスタ２７，２８により比較回路が構成されている。そして、イネーブル信号／ｅｎにより制御されるＮチャネルトランジスタ２９、Ｐチャネルトランジスタ２３，２４が更に付加されている。
【００３８】
３０，３１，３２は例えばＣＭＯＳのインバータ回路である。イネーブル信号／ｅｎがＬレベルの時にトランジスタ２９と２３，２４がオンとなり、比較回路を活性化する。そして、アドレス信号ａ１のＨ、Ｌに従って、波形整形された反転、非反転のアドレス信号ａ１ｘ，ａ１ｚが出力される。イネーブル信号／ｅｎがＨレベルになるとトランジスタ２９，２３，２４がオフとなり、比較回路は非活性となり、電流を消費することはない。尚、各信号のｚはＨアクテイブを意味し、ｘはＬアクティブを意味する。
【００３９】
［プリデコーダ回路］
図１０は、プリデコーダ回路の一例を示す図である。図中（ａ）はアドレス取り込み信号１０とアドレス信号ａ６，ａ７を入力とするプリデコーダ回路ＰＤｃであり、図中（ｂ）はアドレス信号ａ１，ａ２，ａ３を入力とするプリデコーダ回路ＰＤａである。尚、プリデコーダ回路ＰＤｂはＰＤａと同等である。
【００４０】
これらのプリデコーダ回路は、いずれもＮＡＮＤゲート３３，インバータ３４，ＮＡＮＤゲート３５及びインバータ３６から構成される。図１０（ａ）に示したプリデコーダ回路ＰＤｃの方は、ＮＡＮＤゲートの２つの入力にアドレス信号ａ６ｚ，ａ７ｚが入力され、３つめの入力端子は電源電圧（Ｈレベル）に固定されている。そして、アドレス取り込み信号１０ｚがＮＡＮＤゲート３５の入力に供給される。ＮＡＮＤゲート３５の他の入力には、アドレス信号ａ６ｚ，ａ７ｚをデコードしたインバータ３４の出力と電源電圧（Ｈレベル）に接続される。従って、このプリデコーダ回路の出力であるプリデコード信号ａｃ０ｚは、アドレス信号ａ６ｚ，ａ７ｚが共にＨレベルの時にアドレス取り込み信号１０ｚのレベルへの立ち上がりのタイミングでＨレベルに立ち上がる。
【００４１】
図１０（ｂ）のプリデコーダ回路ＰＤａは、上記と同等の回路構成である。但し、ＮＡＮＤゲート３３の３入力端子にはアドレス信号ａ１ｚ，ａ２ｚ，ａ３ｚが入力される。そして，ＮＡＮＤゲート３５の２入力端子には電源電圧（Ｈレベル）が接続されて、インバータとして動作する。プリデコーダ回路ＰＤｂの場合は、単にＮＡＮＤゲートの２入力にアドレス信号が供給されて、もう１つの入力が電源電圧（Ｈレベル）に接続される点で異なるだけである。
【００４２】
図１１は、図６，８で使用されるプリデコーダ回路ＰＤｂ００の一例を示す図である。このプリデコーダ回路は、２つの出力端子を有し、それぞれがプリデコード信号ａｂ０ｚを出力し、プリデコード配線ＰＬｂを駆動する。この回路は、図１０（ｂ）とは、出力段で２つのインバータ回路３６１，３６２が設けられている点で異なる。それ以外は同等である。
【００４３】
［メインデコーダ回路］
図１２は、メインデコーダ回路ＭＤＥＣの一例を示す図である。図１２（ａ）の例では、図３などに示した４つのメインデコーダ回路ＭＤＥＣ０〜３を１つの回路で実現している。即ち、通常メモリセル領域は、非常に狭い領域にビット線やワード線が配置されている。従って、メインデコーダ回路も、その狭いピッチに整合した回路構成をとる必要がある。そこで、この例では、４つのメインデコーダ回路を１つの回路で実現している。図１２（ｂ）は、メインデコーダ回路ＭＤＥＣ０だけについて示した詳細回路図である。
【００４４】
図１２（ｂ）に示される回路は、３つのプリデコード信号ａｂ０ｚ，ａｃ０ｚ，ａａ０ｚを入力とするＮＡＮＤゲートをＣＭＯＳ回路で構成したものである。３入力全てＨレベルになる時、出力ＣＬ０がＨレベルになる。その場合、前述した通り、プリデコード信号ａｃ０ｚはアドレス取り込み信号１０によりタイミングが制御されているので、メインデコーダ回路も同様にアドレス取り込み信号１０によりタイミングが制御される。
【００４５】
図１２（ａ）の例では、プリデコード信号ａｂ０ｚ，ａｂ１ｚ，ａｂ２ｚ，ａｂ３ｚが入力される。従って、プリデコード信号ａｃ０ｚ，ａａ０ｚがいずれもＨレベルの時にこの回路が選択され、４つのプリデコード信号ａｂ０ｚ，ａｂ１ｚ，ａｂ２ｚ，ａｂ３ｚのうちＨレベルの信号に対応した出力ＣＬ０〜３がＨレベルとなり選択される。４１〜４４，５５〜５８はＣＭＯＳのインバータ回路であり。４５〜５４はトランジスタである。
【００４６】
上記の実施の形態例では、コラム選択信号ＣＬを生成するデコーダ回路を例にして説明したが、本発明はそれに限定されず、ワード選択信号を生成するデコーダ回路でも適用できる。
【００４７】
本発明は、アドレス信号を複数に分割して複数のプリデコーダ回路とその出力を供給されるメインデコーダ回路で構成されるデコーダ回路において、分割されたアドレス信号の本数がそれぞれ異なる場合でも、アドレスバッファ回路の出力のアドレス信号の配線とプリデコーダ回路の出力のプリデコード信号の配線の負荷をできるだけ同等にすることで、プリデコード信号の遷移をほぼ同じタイミングにする。その為に、プリデコーダ回路を一見冗長ではあるが、重複して設け、あるいはプリデコーダ回路の出力を複数にして、プリデコード配線に接続されるメインデコーダ回路の入力端子数を同じにする。その結果、プリデコード配線の負荷はほぼ同等となる。
【００４８】
【発明の効果】
以上説明した通り、本発明によれば、アドレス配線やプリデコード配線の負荷を全て同等にすることができる。その結果、全体のアドレスの遷移時間を短くすることができる。
【図面の簡単な説明】
【図１】一般的なデコード回路図である。
【図２】アドレス遷移時間（待機時間）のばらつきを簡易的に示すタイミングチャート図である。
【図３】本発明によるデコード回路例を示す図である。
【図４】図３に示したデコーダ回路におけるタイミングチャート図である。
【図５】図３のデコード回路を更に改良したデコード回路を示す図である。
【図６】本発明を適用した場合の他のデコード回路の例を示す図である。
【図７】図６のデコーダ回路の概略的なタイミングチャート図である。
【図８】本発明を適用した場合の他のデコード回路の例を示す図である。
【図９】アドレスバッファ回路の一例を示す図である。
【図１０】プリデコーダ回路の一例を示す図である。
【図１１】図６，８で使用されるプリデコーダ回路ＰＤｂ００の一例を示す図である。
【図１２】メインデコーダ回路ＭＤＥＣの一例を示す図である。
【符号の説明】
Ａ１〜Ａ７ 外部アドレス信号
ａ１ｘ，ａ１ｚ 内部アドレス信号
ＡＬａ 第一のアドレス配線
ＡＬｂ 第二のアドレス配線
ＡＢ１，２，３ 第一のアドレスバッファ回路
ＡＢ４，５ 第二のアドレスバッファ回路
ＰＤａ 第一のプリデコーダ回路
ＰＤｂ 第二のプリデコーダ回路
ＰＬａ 第一のプリデコード配線
ＰＬｂ 第二のプリデコード配線
ＭＤＥＣ メインデコーダ回路
【発明の属する技術分野】
本発明は、半導体記憶装置のデコーダ回路に関し、特にサイクル時間を短縮することができるアドレス配線やプリデコード配線の構成に関する。
【０００２】
【従来の技術】
ダイナミックランダムアクセスメモリやスタティックメモリ等の半導体記憶装置は、大容量化の一途をたどっている。それに伴い、メモリの番地を指定する為のアドレスの数も増大している。従来のデコーダ回路は、増大したアドレスの数に対応して、アドレスバッファ等の負荷を軽減する為に、プリデコーダ回路とメインデコーダ回路に分けられている。更に、プリデコーダ回路も複数に分割され、分割されたアドレスがそれぞれのプリデコーダ回路に入力される。そして、プリデコードされた信号が更にメインデコーダ回路に入力される。
【０００３】
【発明が解決しようとする課題】
ところで、アドレスの本数は、メモリの容量や出力回路の構成により決められる。従って、そのアドレスを複数に分割する場合に、分割後のアドレスの本数が均一にならないことは避けられない。その結果、アドレスバッファ回路の出力であるアドレス配線やプリデコーダ回路の出力であるプリデコード配線の容量負荷が、分割されたグループ毎にばらつきを有することになる。
【０００４】
一般に、デコーダ回路は、入力されるアドレス信号が確定した後にアドレス取り込み信号等によりデコード出力を出力する。従って、１サイクルの時間は、アドレス信号が入力されてデコーダ回路の入力が確定するまでの待機時間（アドレス遷移時間）と、確定後にデコーダ回路の出力が有効化されるアドレス取り込み時間とを有する。
【０００５】
上記の如く、プリデコーダ回路群が不均一に分割されると、メインデコーダ回路の入力であるプリデコード配線の確定のタイミングにばらつきが発生する。そのばらつきは、第一にプリデコード配線の立ち上がりと立ち下がりの開始時間のばらつき、第二に立ち上がり期間または立ち下がり期間のばらつき、そしてそれらに伴う立ち上がりと立ち下がり終了時間のばらつき等を伴う。そのようなばらつきは、メインデコーダ回路の入力信号の確定までの待機時間（アドレス遷移時間）を長くすることを要求し、その結果、サイクル時間を長くしたり、一定のサイクル時間においてはアドレス取り込み期間を短くしてしまうことを招いてしまう。
【０００６】
そこで、本発明の目的は、複数に分割されたアドレス配線とプリデコード配線の負荷をほぼ均一にしたデコーダ回路を有する半導体記憶装置を提供することにある。
【０００７】
更に、本発明の目的は、複数に分割されたアドレス配線とプリデコード配線の負荷を均一にし、且つ、それらの配線の効率を高くしたデコード回路を有する半導体記憶装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記の目的は、本発明によれば、複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に前記第二のプリデコーダ回路及び第二のプリデコード配線が少なくとも重複して設けられたことを特徴とする半導体記憶装置を提供することにより達成される。
【０００９】
更に、上記において、前記メインデコーダ回路が第一のメインデコーダ回路群と第二のメインデコーダ回路群を有し、前記重複して設けられた第二のプリデコード配線の一方が、前記第一のメインデコーダ回路側に配置されてその入力端子に接続され、該第二のプリデコード配線の他方が、前記第二のメインデコーダ回路側に配置されてその入力端子に接続されることを特徴とする。
【００１０】
上記の発明によれば、第一と第二のプリデコード配線に接続されるメインデコーダ回路の入力数を同じにすることができ、外部のアドレス信号の遷移時にプリデコード配線に出力されるプリデコード信号の遷移時間を短くすることができる。
【００１１】
また上記の目的は、本発明によれば、複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に第二のプリデコード配線が少なくとも重複して設けられ、前記第二のプリデコーダ回路の複数の出力が前記重複した第二のプリデコーダ配線をそれぞれ駆動することを特徴とする半導体記憶装置を提供することにより達成される。
【００１２】
上記発明によれば、第二のプリデコーダ回路が重複して出力端子を有し、第二のプリデコード配線が重複して設けられ、それぞれの出力端子で駆動されるので、第二のプリデコード配線がそれぞれ接続されるメインデコーダ回路の入力端子数を同等にすることができる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態の例について図面に従って説明する。しかしながら、かかる実施の形態例が本発明の技術的範囲を限定するものではない。
【００１４】
図１は、一般的なデコーダ回路図である。この例では、７本の外部アドレス信号Ａ１〜Ａ７が、ａグループＡ１〜Ａ３、ｂグループＡ４，Ａ５、ｃグループＡ６，Ａ７に分割されている。
【００１５】
各外部アドレス信号Ａ１〜Ａ７は、アドレスバッファ回路ＡＢ１〜ＡＢ７にて反転、非反転の内部アドレス信号ａ１ｘ、ａ１ｚに変換され、アドレス配線１２に供給される。ａ，ｂ，ｃグループそれぞれのアドレス配線群ＡＬａ，ＡＬｂ，ＡＬｃは、それぞれのプリデコーダ群に属するプリデコーダ回路ＰＤａ，ＰＤｂ、ＰＤｃに入力されてプリデコードされる。また、プリデコーダ回路ＰＤａ，ＰＤｂ、ＰＤｃの出力は、プリデコード配線１４を駆動する。即ち、プリデコーダ回路ＰＤａ，ＰＤｂ、ＰＤｃのそれぞれの出力は、各グループのプリデコード配線群ＰＬａ、ＰＬｂ、ＰＬｃを駆動する。
【００１６】
図中、プリデコード配線群ＰＬａは、プリデコード信号ａａ０〜ａａ７の８本で構成され、プリデコード配線群ＰＬｂは、プリデコード信号ａｂ０〜ａｂ３の４本で構成され、プリデコード配線群ＰＬｃは、プリデコード信号ａｃ０〜ａｃ３の４本で構成される。尚、プリデコーダ回路ＰＤｃには、アドレス取り込み信号１０も入力されていて、アドレス取り込み信号１０の有効レベルによりプリデコーダ回路ＰＤｃの出力が有効化される。
【００１７】
そして、最終的にメインデコーダ回路ＭＤＥＣ０〜１２７が、プリデコード配線群ＰＬａ、ＰＬｂ、ＰＬｃから１本づつのプリデコード信号ａａ，ａｂ，ａｃを入力信号として供給され、最終デコード信号ＣＬ０〜ＣＬ１２３を出力する。この例では、最終デコード信号ＣＬ０〜ＣＬ１２７は例えばメモリセルアレイのコラム側のセンスアンプ回路の出力を選択する信号として使用される。勿論、最終デコード信号がワード線を駆動しても良い。
【００１８】
さて、この一般的なデコーダ回路の例では、３本のアドレス信号Ａ１，Ａ２，Ａ３に対しては８個のプリデコーダ回路ＰＤａを設け、２本のアドレス信号Ａ４，Ａ５またはＡ６，Ａ７に対してはそれぞれ４個のプリデコーダ回路ＰＤｂ、ＰＤｃを設けている。即ち、論理的には最も単純な構成である。
【００１９】
ところが、その結果、アドレス配線群ＡＬａのそれぞれのアドレス配線１２には、４個のプリデコーダ回路ＰＤａの入力端子が接続される。一方、アドレス配線群ＡＬｂのそれぞれのアドレス配線には、２個のプリデコーダ回路ＰＤｂの入力端子が接続されるだけである。その結果、アドレス配線群ＡＬａとＡＬｂのアドレス配線の負荷が異なり、アドレス配線１２上のアドレス信号の遷移時間にばらつきが生じる。尚、プリデコーダ回路ＰＤｃの場合は、アドレス取り込み信号１０によりその確定時間が制御されるので、説明の便宜上ここでの負荷のばらつきの説明から除外する。
【００２０】
一方、メインデコーダ回路ＭＤＥＣ０〜１２７は、プリデコード信号ａｃ０〜ａｃ３により４つの群に分けられる。それぞれの群は、３２個のメインデコーダ回路からなる。従って、プリデコーダ回路により駆動されるプリデコーダ配線１４は、プリデコーダ配線群ＰＬａがそれぞれ４ｘ４＝１６個のメインデコーダ回路ＭＤＥＣの入力端子に接続され、プリデコーダ配線群ＰＬｂがそれぞれ８ｘ４＝３２個のメインデコーダ回路ＭＤＥＣの入力端子に接続される。従って、プリデコーダ配線群ＰＬａの負荷よりもＰＬｂの負荷のほうが大きくなる。このようなプリデコーダ配線群のプリデコード配線の負荷のばらつきにより、プリデコード配線１４上のプリデコード信号の遷移時間にもばらつきが生じる。
【００２１】
アドレスバッファ回路の駆動能力、アドレス配線１２の負荷、プリデコーダ回路の入力負荷等により、アドレス配線１２上のアドレス信号の遷移時間が決まってくる。また、プリデコード配線１４上のプリデコード信号の遷移時間も、同様にプリデコーダ回路の駆動能力、プリデコード配線１４の負荷、メインデコーダ回路の入力負荷等により決まる。従って、上記の様に、アドレス配線１２、プリデコード配線１４でそれぞれ負荷が異なると、全体のアドレス信号の遷移時間が大きくばらつくことになる。
【００２２】
図２は、そのアドレス遷移時間（待機時間）のばらつきを簡易的に示すタイミングチャート図である。図中（ａ）がプリデコード信号ａａ＃、ａｂ＃、（ｂ）がアドレス取り込み信号１０によりタイミングが制御されるプリデコード信号ａｃ＃である。この例では、上記した通りアドレス配線群ＡＬａがＡＬｂより重い負荷を有し、プリデコード配線群ＰＬａがＰＬｂより軽い負荷を有するので、プリデコード信号ａａ＃の立ち上がりと立ち下がり時間がプリデコード信号ａｂ＃より遅く、プリデコード信号ａａ＃の遷移時間がａｂ＃より短くなっている。従って、全体の遷移時間である待機時間ｔ１は比較的長くなる。前述した通り、１サイクル時間はメインデコーダ回路の入力であるプリデコード信号の確定までの待機時間ｔ１とその確定後のアドレス取り込み時間ｔ２からなるので、サイクル時間も長くなる。或いは、サイクル時間が一定の場合にはアドレス取り込み時間ｔ２が短くなり、メインデコーダ回路の出力ＣＬの有効期間が短くなる。
【００２３】
図３は、本発明によるデコード回路例を示す図である。この例では、プリデコーダ回路ＰＤｂを図１の回路例の２倍にしている点で異なる。そして、それぞれのプリデコーダ回路群ＰＤｂ１とＰＤｂ２が、アドレスバッファＡＢ４とＡＢ５からのアドレス信号を入力され、プリデコード信号群ＰＬｂ１とＰＬｂ２をそれぞれ駆動する。即ち、プリデコーダ回路ＰＤｂ１とＰＤｂ２、及びその出力がそれぞれ駆動するプリデコード配線群ＰＬｂ１とＰＬｂ２は、重複して設けられる。その結果、プリデコード配線群ＰＬｂの本数は８本に、４本のプリデコード信号ａｂ０〜ａｂ３の配線群が２セット（ＰＬｂ１，ＰＬｂ２）と２倍に増えているが、その配線群ＰＬｂ１、ＰＬｂ２のそれぞれの配線ａｂ０〜ａｂ３に接続されるメインデコーダ回路の数は、４ｘ４＝１６と半減している。その結果、プリデコード配線群ＰＬｂの負荷は、図１の場合に比較して半減して、プリデコード配線群ＰＬａに接続されるメインデコーダ回路の数と同じになる。それぞれの配線の太さや長さが同等とすると、両配線ＰＬａ，ＰＬｂの負荷は同等になる。
【００２４】
逆に、アドレス配線群ＡＬｂには、それぞれ４個のプリデコーダ回路の入力端子が接続されることになり、図１に比較して入力端子の数は２倍に増えている。但し、アドレス配線群ＡＬａの場合も４個のプリデコーダ回路ＰＤａの入力端子が接続されているので、アドレス配線群ＡＬａとＡＬｂとは同等の数の入力端子が接続されることになる。
【００２５】
以上の様に、図３に示されたデコーダ回路では、アドレス配線１２に接続されるプリデコーダ回路の入力端子数が全て等しく構成され、プリデコード配線１４に接続されるメインデコーダ回路の入力端子数も全て等しく構成される。その結果、アドレスバッファ回路ＡＢ１〜ＡＢ５からメインデコーダ回路ＭＤＥＣまでの配線に接続される負荷が、ほぼ均等になる。
【００２６】
更に違う見方をすれば、図３のデコーダ回路では、プリデコーダ回路ＰＤｂの数とプリデコーダ回路ＰＤａの数が同じになっている。そして、それに伴い、プリデコード配線ＰＬｂの本数がプリデコード配線ＰＬａの本数と同じになる。従って、プリデコード配線ＰＬｂに接続されるメインデコーダ回路の入力数を、プリデコード配線ＰＬａに接続されるメインデコーダ回路の入力数と同じにすることができる。
【００２７】
図４は、図３に示したデコーダ回路におけるタイミングチャート図である。図中，（ａ）（ｂ）は図１のデコーダ回路におけるタイミングチャート図であり、図２と同じである。そして、図中（ｃ）（ｄ）が図３のデコーダ回路のタイミングチャート図である。両者を比較すると明らかな通り、図３のデコーダ回路では、プリデコード信号ａａ＃とａｂ＃とがほとんど重なり合う特性となり、プリデコード信号が確定するまでの待機時間ｔ１が図中（ａ）の場合よりも短くなる。従って、アドレスの取り込み時間ｔ２を（ｂ）の場合と同等にすると、トータルのサイクル時間が短くなる。
【００２８】
図３の例では、プリデコード配線群ＰＬｂに接続されるメインデコーダ回路ＭＤＥＣの入力端子数を半減させた。その一方で、プリデコード回路ＰＤｂを重複して設けたため、アドレス配線群ＡＬｂに接続されるプリデコーダ回路の数は２倍になった。しかし、図４に示されたアドレス信号の遷移時における待機時間を短くする為には、全てのプリデコード配線１４の動きが同等であり、その信号の変化のタイミングと遷移期間が均一であることが重要である。従って、一部の配線のみが高速であってもそのタイミングが他の配線とずれている場合は、図４中の遷移時間ｔ１を短くすることはできない。その点で、図３のデコーダ回路では、アドレス配線１２、プリデコード配線１４の負荷がほぼ均一であるので、それぞれの駆動回路の駆動能力のプロセス上のばらつき等を無視すれば、プリデコード配線の波形はほぼ重なりあることになる。その結果、待機時間（遷移時間）ｔ１を短くすることができる。
【００２９】
図５は、図３のデコード回路を更に改良したデコード回路を示す図である。この例では、プリデコーダ回路ＰＤｂをＰＤｂ１とＰＤｂ２と２重にして、それぞれのプリデコーダ回路ＰＤｂ１，ＰＤｂ２が駆動するプリデコード配線群ＰＬｂ１とＰＬｂ２の負荷をほぼ均等にしたことは、図３の場合と同じである。即ち、それぞれのプリデコード配線群ＰＬｂ１，ＰＬｂ２に接続されるメインデコーダ回路の入力端子の数は、４ｘ４＝１６本である。そして、プリデコード配線群ＰＬｂ１とＰＬｂ２とが左右に分岐され、プリデコード配線群ＰＬｂ１はメインデコーダ回路ＭＤＥＣ０〜ＭＤＥＣ６３の入力端子に接続され、プリデコード配線群ＰＬｂ２はメインデコーダ回路ＭＤＥＣ６４〜ＭＤＥＣ１２７の入力端子に接続されることが、図３の場合と異なる。
【００３０】
その結果、プリデコード配線群ＰＬｂが占める領域を半減させることができると共に、それぞれのプリデコード配線群ＰＬｂ１，ＰＬｂ２の配線による寄生的な負荷容量を半減することができる。プリデコード配線群ＰＬａは、メインデコーダ回路ＭＤＥＣ０〜１２７の全てで入力信号として使用されるので、その配線を左右に分岐させることはできない。従って、プリデコード配線群ＰＬｂの配線容量は半減しても、待機時間ｔ２はプリデコード配線群ＰＬａ側のスピードで制約される可能性がある。従って、図５では、その配線容量の半減よりも、配線ＰＬｂが占める面積が半減したことに技術的意味を持つ。
【００３１】
その結果、図５のプリデコード配線群ＰＬｂは、紙面の垂直方向では４本を配置するだけで良く、その点に限れば、図１の場合と同等の配線面積で配置することが可能になる。尚、図５の場合のプリデコード信号は図４の（ｃ）と同等であるので、ここでは再度説明しない。
【００３２】
図６は、さらに本発明を適用した場合の他のデコーダ回路の例を示す図である。この例では、プリデコーダ回路ＰＤｂは１セットしか設けられていないが、それぞれのプリデコーダ回路ＰＤｂ０１〜ＰＤｂ０４は、２つの出力端子により２本のプリデコード配線１４を駆動する。即ち、アドレス配線群ＡＬｂは、２本のプリデコーダ回路ＰＤｂの入力端子に接続されただけであり、その負荷はアドレス配線群ＡＬａよりも軽いままである。しかしながら、プリデコード配線群ＰＬｂについては、それぞれに接続されるメインデコード回路の入力端子が４ｘ４＝１６本と、図１の場合よりも半減している。
【００３３】
この例のプリデコーダ回路ＰＤｂ０１〜ＰＤｂ０４の出力段では、例えばインバータ回路やバッファ回路などを追加して、２本のプリデコード配線１４をそれぞれの駆動トランジスタで駆動するように構成する。そうすることで、駆動能力が半減することを避ける。このプリデコーダ回路については後述する。
【００３４】
図７は、図６のデコーダ回路の概略的なタイミングチャート図である。この図も，（ａ）（ｂ）は図２のタイミングチャート図と同じであり、比較の為に示した。一方、（ｃ）（ｄ）は図６のデコーダ回路のタイミングチャート図である。上記した通り、図６のデコーダ回路では、アドレス配線群ＡＬｂにおけるプリデコーダ回路の入力数は２本でありアドレス配線群ＡＬａよりも少ない。その分、プリデコーダ回路ＰＤｂの出力であるプリデコード配線群ＰＬｂの遷移開始は、プリデコード配線群ＰＬａよりも多少早くなる。しかし、それらのプリデコード配線群ＰＬａ，ＰＬｂがそれぞれ同等の負荷であるので、その遷移期間は同等である。従って、図中（ｃ）に示した通り、プリデコード信号ａｂ＃のほうがａａ＃よりも早く遷移する。しかし、両者の遷移期間（立ち上がりと立ち下がりにようする時間）は同程度である。その結果、プリデコード信号ａａ＃とａｂ＃はほぼ重なり合い、待機時間ｔ１を図１の場合よりも短くすることができる。
【００３５】
図８は、図５の場合と同様に、図６に示したデコーダ回路のプリデコード配線群ＰＬｂ１とＰＬｂ２とを左右に分けた例である。即ち、アドレス配線群ＡＬｂの負荷はアドレス配線群ＡＬａの負荷よりも少ないが、プリデコーダ回路ＰＤｂの出力を２本にしてそれぞれがプリデコード配線群ＰＬｂ１とＰＬｂ２とを駆動する。その結果、プリデコード配線群ＰＬｂ１とＰＬｂ２は同等の負荷となる。しかも、それらのプリデコード配線群は左右に分岐され、それぞれメインデコーダ回路ＭＤＥＣ０〜６３とＭＤＥＣ６４〜１２７の入力として供給される。従って、図３のデコーダ回路に対する図５の例と同様にプリデコード配線群ＰＬｂの占有面積を半分にすることができる。
【００３６】
図８のデコーダ回路のタイミングチャート図は、図７と同等であり、ここでは説明を省略する。
【００３７】
［アドレスバッファ回路］
図９は、アドレスバッファ回路の一例を示す図である。アドレスバッファ回路ＡＢ１〜ＡＢ７は全て同じであり、図９ではアドレスバッファ回路ＡＢ１を例にして示している。この回路では、アドレス信号ａ１と基準電圧Ｖｒとを比較する比較回路を、イネーブル信号／ｅｎにより活性化するように構成されている。即ち、Ｐチャネルトランジスタ２５，２６とソースが共通接続されたＮチャネルトランジスタ２７，２８により比較回路が構成されている。そして、イネーブル信号／ｅｎにより制御されるＮチャネルトランジスタ２９、Ｐチャネルトランジスタ２３，２４が更に付加されている。
【００３８】
３０，３１，３２は例えばＣＭＯＳのインバータ回路である。イネーブル信号／ｅｎがＬレベルの時にトランジスタ２９と２３，２４がオンとなり、比較回路を活性化する。そして、アドレス信号ａ１のＨ、Ｌに従って、波形整形された反転、非反転のアドレス信号ａ１ｘ，ａ１ｚが出力される。イネーブル信号／ｅｎがＨレベルになるとトランジスタ２９，２３，２４がオフとなり、比較回路は非活性となり、電流を消費することはない。尚、各信号のｚはＨアクテイブを意味し、ｘはＬアクティブを意味する。
【００３９】
［プリデコーダ回路］
図１０は、プリデコーダ回路の一例を示す図である。図中（ａ）はアドレス取り込み信号１０とアドレス信号ａ６，ａ７を入力とするプリデコーダ回路ＰＤｃであり、図中（ｂ）はアドレス信号ａ１，ａ２，ａ３を入力とするプリデコーダ回路ＰＤａである。尚、プリデコーダ回路ＰＤｂはＰＤａと同等である。
【００４０】
これらのプリデコーダ回路は、いずれもＮＡＮＤゲート３３，インバータ３４，ＮＡＮＤゲート３５及びインバータ３６から構成される。図１０（ａ）に示したプリデコーダ回路ＰＤｃの方は、ＮＡＮＤゲートの２つの入力にアドレス信号ａ６ｚ，ａ７ｚが入力され、３つめの入力端子は電源電圧（Ｈレベル）に固定されている。そして、アドレス取り込み信号１０ｚがＮＡＮＤゲート３５の入力に供給される。ＮＡＮＤゲート３５の他の入力には、アドレス信号ａ６ｚ，ａ７ｚをデコードしたインバータ３４の出力と電源電圧（Ｈレベル）に接続される。従って、このプリデコーダ回路の出力であるプリデコード信号ａｃ０ｚは、アドレス信号ａ６ｚ，ａ７ｚが共にＨレベルの時にアドレス取り込み信号１０ｚのレベルへの立ち上がりのタイミングでＨレベルに立ち上がる。
【００４１】
図１０（ｂ）のプリデコーダ回路ＰＤａは、上記と同等の回路構成である。但し、ＮＡＮＤゲート３３の３入力端子にはアドレス信号ａ１ｚ，ａ２ｚ，ａ３ｚが入力される。そして，ＮＡＮＤゲート３５の２入力端子には電源電圧（Ｈレベル）が接続されて、インバータとして動作する。プリデコーダ回路ＰＤｂの場合は、単にＮＡＮＤゲートの２入力にアドレス信号が供給されて、もう１つの入力が電源電圧（Ｈレベル）に接続される点で異なるだけである。
【００４２】
図１１は、図６，８で使用されるプリデコーダ回路ＰＤｂ００の一例を示す図である。このプリデコーダ回路は、２つの出力端子を有し、それぞれがプリデコード信号ａｂ０ｚを出力し、プリデコード配線ＰＬｂを駆動する。この回路は、図１０（ｂ）とは、出力段で２つのインバータ回路３６１，３６２が設けられている点で異なる。それ以外は同等である。
【００４３】
［メインデコーダ回路］
図１２は、メインデコーダ回路ＭＤＥＣの一例を示す図である。図１２（ａ）の例では、図３などに示した４つのメインデコーダ回路ＭＤＥＣ０〜３を１つの回路で実現している。即ち、通常メモリセル領域は、非常に狭い領域にビット線やワード線が配置されている。従って、メインデコーダ回路も、その狭いピッチに整合した回路構成をとる必要がある。そこで、この例では、４つのメインデコーダ回路を１つの回路で実現している。図１２（ｂ）は、メインデコーダ回路ＭＤＥＣ０だけについて示した詳細回路図である。
【００４４】
図１２（ｂ）に示される回路は、３つのプリデコード信号ａｂ０ｚ，ａｃ０ｚ，ａａ０ｚを入力とするＮＡＮＤゲートをＣＭＯＳ回路で構成したものである。３入力全てＨレベルになる時、出力ＣＬ０がＨレベルになる。その場合、前述した通り、プリデコード信号ａｃ０ｚはアドレス取り込み信号１０によりタイミングが制御されているので、メインデコーダ回路も同様にアドレス取り込み信号１０によりタイミングが制御される。
【００４５】
図１２（ａ）の例では、プリデコード信号ａｂ０ｚ，ａｂ１ｚ，ａｂ２ｚ，ａｂ３ｚが入力される。従って、プリデコード信号ａｃ０ｚ，ａａ０ｚがいずれもＨレベルの時にこの回路が選択され、４つのプリデコード信号ａｂ０ｚ，ａｂ１ｚ，ａｂ２ｚ，ａｂ３ｚのうちＨレベルの信号に対応した出力ＣＬ０〜３がＨレベルとなり選択される。４１〜４４，５５〜５８はＣＭＯＳのインバータ回路であり。４５〜５４はトランジスタである。
【００４６】
上記の実施の形態例では、コラム選択信号ＣＬを生成するデコーダ回路を例にして説明したが、本発明はそれに限定されず、ワード選択信号を生成するデコーダ回路でも適用できる。
【００４７】
本発明は、アドレス信号を複数に分割して複数のプリデコーダ回路とその出力を供給されるメインデコーダ回路で構成されるデコーダ回路において、分割されたアドレス信号の本数がそれぞれ異なる場合でも、アドレスバッファ回路の出力のアドレス信号の配線とプリデコーダ回路の出力のプリデコード信号の配線の負荷をできるだけ同等にすることで、プリデコード信号の遷移をほぼ同じタイミングにする。その為に、プリデコーダ回路を一見冗長ではあるが、重複して設け、あるいはプリデコーダ回路の出力を複数にして、プリデコード配線に接続されるメインデコーダ回路の入力端子数を同じにする。その結果、プリデコード配線の負荷はほぼ同等となる。
【００４８】
【発明の効果】
以上説明した通り、本発明によれば、アドレス配線やプリデコード配線の負荷を全て同等にすることができる。その結果、全体のアドレスの遷移時間を短くすることができる。
【図面の簡単な説明】
【図１】一般的なデコード回路図である。
【図２】アドレス遷移時間（待機時間）のばらつきを簡易的に示すタイミングチャート図である。
【図３】本発明によるデコード回路例を示す図である。
【図４】図３に示したデコーダ回路におけるタイミングチャート図である。
【図５】図３のデコード回路を更に改良したデコード回路を示す図である。
【図６】本発明を適用した場合の他のデコード回路の例を示す図である。
【図７】図６のデコーダ回路の概略的なタイミングチャート図である。
【図８】本発明を適用した場合の他のデコード回路の例を示す図である。
【図９】アドレスバッファ回路の一例を示す図である。
【図１０】プリデコーダ回路の一例を示す図である。
【図１１】図６，８で使用されるプリデコーダ回路ＰＤｂ００の一例を示す図である。
【図１２】メインデコーダ回路ＭＤＥＣの一例を示す図である。
【符号の説明】
Ａ１〜Ａ７ 外部アドレス信号
ａ１ｘ，ａ１ｚ 内部アドレス信号
ＡＬａ 第一のアドレス配線
ＡＬｂ 第二のアドレス配線
ＡＢ１，２，３ 第一のアドレスバッファ回路
ＡＢ４，５ 第二のアドレスバッファ回路
ＰＤａ 第一のプリデコーダ回路
ＰＤｂ 第二のプリデコーダ回路
ＰＬａ 第一のプリデコード配線
ＰＬｂ 第二のプリデコード配線
ＭＤＥＣ メインデコーダ回路
Claims (8)
- 複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも互いに重複しない第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に前記第二のプリデコーダ回路及び第二のプリデコード配線が少なくとも重複して設けられ、前記第一のアドレス配線に接続される第一のプリデコーダ回路の入力端子の数が、前記第二のアドレス配線に接続される第二のプリデコーダ回路の入力端子の数とほぼ同じであることを特徴とする半導体記憶装置。 - 複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも互いに重複しない第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
前記メインデコーダ回路が第一のメインデコーダ回路群と第二のメインデコーダ回路群を有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第二のプリデコーダ回路が重複して設けられ、前記第一のアドレス配線に接続される第一のプリデコーダ回路の入力端子の数が、前記第二のアドレス配線に接続される第二のプリデコーダ回路の入力端子の数とほぼ同じであり、
前記重複して設けられた第二のプリデコーダ回路の一方に接続される第二のプリデコード配線が、前記第一のメインデコーダ回路側に配置されてその入力端子に接続され、第二のプリデコーダ回路の他方に接続される該第二のプリデコード配線が、前記第二のメインデコーダ回路側に配置されてその入力端子に接続され、
前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になることを特徴とする半導体記憶装置。 - 請求項１または２に記載の半導体記憶装置において、前記第二のプリデコーダ回路の数が前記第一のプリデコーダ回路の数とほぼ同じであることを特徴とする半導体記憶装置。
- 請求項１または２に記載の半導体記憶装置において、前記第二のプリデコード配線の本数が前記第一のプリデコード配線の本数とほぼ同じであることを特徴とする半導体記憶装置。
- 請求項１または２に記載の半導体記憶装置において、前記メインデコーダ回路が、更にアドレス取り込み信号のタイミングで制御される入力信号を供給され、前記外部アドレス信号の遷移時に該アドレス取り込み信号が第一のレベルになってメインデコーダ回路の出力を非選択状態とし、前記外部アドレス信号の遷移に従って前記プリデコード信号の遷移が終了した後に該アドレス取り込み信号が第二のレベルになってメインデコーダ回路の出力を選択状態とすることを特徴とする半導体記憶装置。
- 複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも互いに重複しない第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第一のアドレス配線に接続される第一のプリデコーダ回路の入力端子の数が、前記第二のアドレス配線に接続される第二のプリデコーダ回路の入力端子の数とほぼ同じであり、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に前記第二のプリデコーダ回路及び第二のプリデコード配線が少なくとも重複して設けられ、前記第二のプリデコード配線の本数が前記第一のプリデコード配線の本数とほぼ同じになる様に該第二のプリデコード配線が設けられたことを特徴とする半導体記憶装置。 - 複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも互いに重複しない第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第一のアドレス配線に接続される第一のプリデコーダ回路の入力端子の数が、前記第二のアドレス配線に接続される第二のプリデコーダ回路の入力端子の数とほぼ同じであり、前記第二のプリデコーダ回路の個数が前記第一のプリデコーダ回路の個数とほぼ同じになり、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に前記第二のプリデコーダ回路及び第二のプリデコード配線が少なくとも重複して設けられることを特徴とする半導体記憶装置。 - 複数の外部アドレス信号を供給されてデコードするデコーダ回路を有する半導体記憶装置において、
前記複数の外部アドレス信号が少なくとも互いに重複しない第一、第二の外部アドレス信号群を有し、
前記第一の外部アドレス信号を供給されて第一の内部アドレス信号を第一のアドレス配線に出力する第一のアドレスバッファ回路と、
前記第二の外部アドレス信号を供給されて第二の内部アドレス信号を第二のアドレス配線に出力する第二のアドレスバッファ回路と、
前記第一のアドレス配線群に入力端子が接続されて第一のプリデコード信号を第一のプリデコード配線に出力する第一のプリデコーダ回路と、
前記第二のアドレス配線群に入力端子が接続されて第二のプリデコード信号を第二のプリデコード配線に出力する第二のプリデコーダ回路と、
前記第一のプリデコード配線と第二のプリデコード配線に入力端子が接続されてデコード信号を出力するメインデコーダ回路とを有し、
更に、該第一の外部アドレス信号群の信号数が該第二の外部アドレス信号群の信号数より大きく、前記第一のアドレス配線に接続される第一のプリデコーダ回路の入力端子の数が、前記第二のアドレス配線に接続される第二のプリデコーダ回路の入力端子の数とほぼ同じであり、前記第二のプリデコーダ回路の出力の数が前記第一のプリデコーダ回路の出力の数とほぼ同じであり、前記第二のプリデコード配線に接続されるメインデコーダ回路の入力数が前記第一のプリデコード配線に接続されるメインデコーダ回路の入力数と同等になる様に前記第二のプリデコーダ回路及び第二のプリデコード配線が少なくとも重複して設けられることを特徴とする半導体記憶装置。
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