JP3159349B2 - 加算デコード装置 - Google Patents
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/342—Extension of operand address space
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
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Description
【０００１】
【産業上の利用分野】本発明は、二つの固定小数点数の
加算を行なった後に、その加算結果に対してデコードを
行なうことが必要とされる半導体集積回路に関する。こ
のような半導体集積回路の重要な利用分野としてマイク
ロプロセッサ、ディジタルシグナルプロセッサ等があ
る。
加算を行なった後に、その加算結果に対してデコードを
行なうことが必要とされる半導体集積回路に関する。こ
のような半導体集積回路の重要な利用分野としてマイク
ロプロセッサ、ディジタルシグナルプロセッサ等があ
る。
【０００２】
【従来の技術】マイクロプロセッサやディジタルシグナ
ルプロセッサ等においては、記憶装置（以下メモリと呼
ぶ）からデータをロードする場合、及びメモリにデータ
をストアする場合に、そのデータのアドレスを計算する
必要がある。ここでアドレスの計算とは、一般に、二つ
の固定小数点数の加算である。例えば、ベースアドレス
とディスプレースメントによりアドレスを指定する場合
は、ベースアドレスとディスプレースメントの加算を行
なう必要がある。このようにして加算により生成された
アドレスを用いてメモリにアクセスする。メモリのアク
セスにおいては、加算により生成されたアドレスをデコ
ーダに入力し、デコード信号を生成し、これを用いる。
ルプロセッサ等においては、記憶装置（以下メモリと呼
ぶ）からデータをロードする場合、及びメモリにデータ
をストアする場合に、そのデータのアドレスを計算する
必要がある。ここでアドレスの計算とは、一般に、二つ
の固定小数点数の加算である。例えば、ベースアドレス
とディスプレースメントによりアドレスを指定する場合
は、ベースアドレスとディスプレースメントの加算を行
なう必要がある。このようにして加算により生成された
アドレスを用いてメモリにアクセスする。メモリのアク
セスにおいては、加算により生成されたアドレスをデコ
ーダに入力し、デコード信号を生成し、これを用いる。
【０００３】図４に、従来技術における加算とデコード
の処理装置の例を示す。二つの固定小数点数は固定小数
点数入力端子４０１から入力される。ここでは、例とし
て、二つの固定小数点数のビット数をそれぞれ１２ビッ
トとしておく。これらの固定小数点数は、加算器４１０
で加算され、加算結果４１１と桁上げ信号４１２が生成
される。桁上げ信号４１２は桁上げ信号出力端子４０２
から出力される。加算結果４１１は、図４の例では、３
つのデコーダ４２０−１〜４２０−３に入力される。一
つ一つのデコーダ４２０は４ビットのデコーダである。
それぞれのデコーダ４２０は１６ビットのデコード信号
４２３−１〜４２３−３を出力する。これらのデコード
信号４２３−１〜４２３−３は部分デコード信号出力端
子４０３−１〜４０３−３から出力される。ここで、デ
コード信号４２３−１〜４２３−３は、それぞれ加算結
果４１１のうち４ビットづつのデコードをしたものであ
り、１２ビットの加算結果４１１を完全にデコードした
ものではない。このように、入力固定小数点数の内の分
割された一部のビット列についてそれぞれデコードする
ことを部分デコードと呼ぶ。更にデコードを行なう必要
がある場合は、部分デコードされた結果を更に別のデコ
ーダに入力する。図４の従来技術の例においては、例え
ば、部分デコード信号４０３−２と部分デコード信号４
０３−３は更にデコードされメモリのワード線をそれぞ
れのデコード信号が駆動し、部分デコード信号４０３−
１はメモリのＸセレクタにそのまま入力されて、メモリ
から読み出された複数のデータの内の一つを選択する、
という構成が典型的な例である。ここで、このように部
分デコード信号４０３−２と４０２−３に関して、２段
階に分けてデコードが実行されるのは、主として、デコ
ードに要する時間を短くし、デコーダに要する面積を小
さくするためである。
の処理装置の例を示す。二つの固定小数点数は固定小数
点数入力端子４０１から入力される。ここでは、例とし
て、二つの固定小数点数のビット数をそれぞれ１２ビッ
トとしておく。これらの固定小数点数は、加算器４１０
で加算され、加算結果４１１と桁上げ信号４１２が生成
される。桁上げ信号４１２は桁上げ信号出力端子４０２
から出力される。加算結果４１１は、図４の例では、３
つのデコーダ４２０−１〜４２０−３に入力される。一
つ一つのデコーダ４２０は４ビットのデコーダである。
それぞれのデコーダ４２０は１６ビットのデコード信号
４２３−１〜４２３−３を出力する。これらのデコード
信号４２３−１〜４２３−３は部分デコード信号出力端
子４０３−１〜４０３−３から出力される。ここで、デ
コード信号４２３−１〜４２３−３は、それぞれ加算結
果４１１のうち４ビットづつのデコードをしたものであ
り、１２ビットの加算結果４１１を完全にデコードした
ものではない。このように、入力固定小数点数の内の分
割された一部のビット列についてそれぞれデコードする
ことを部分デコードと呼ぶ。更にデコードを行なう必要
がある場合は、部分デコードされた結果を更に別のデコ
ーダに入力する。図４の従来技術の例においては、例え
ば、部分デコード信号４０３−２と部分デコード信号４
０３−３は更にデコードされメモリのワード線をそれぞ
れのデコード信号が駆動し、部分デコード信号４０３−
１はメモリのＸセレクタにそのまま入力されて、メモリ
から読み出された複数のデータの内の一つを選択する、
という構成が典型的な例である。ここで、このように部
分デコード信号４０３−２と４０２−３に関して、２段
階に分けてデコードが実行されるのは、主として、デコ
ードに要する時間を短くし、デコーダに要する面積を小
さくするためである。
【０００４】このように二つの固定小数点数の加算を行
ない、その加算結果に対してデコードを行なうことを加
算デコードと呼ぶことにする。この場合のデコードには
部分デコードをも含むものとする。
ない、その加算結果に対してデコードを行なうことを加
算デコードと呼ぶことにする。この場合のデコードには
部分デコードをも含むものとする。
【０００５】
【発明が解決しようとする課題】このように、従来技術
では二つの固定小数点数の加算を行ない、その加算結果
をデコードする必要がある場合、加算器とデコーダを用
いてそれぞれ加算とデコードを順次実行していた。加算
器内で桁上げ信号が下位の桁から上位の桁に向かって伝
搬し、加算に時間がかかる上、その加算結果をデコード
するため、加算デコードに時間が掛かっていた。本発明
による加算デコード装置は、このような問題を解決し、
加算デコードをより高速に実行することを可能にするも
のである。
では二つの固定小数点数の加算を行ない、その加算結果
をデコードする必要がある場合、加算器とデコーダを用
いてそれぞれ加算とデコードを順次実行していた。加算
器内で桁上げ信号が下位の桁から上位の桁に向かって伝
搬し、加算に時間がかかる上、その加算結果をデコード
するため、加算デコードに時間が掛かっていた。本発明
による加算デコード装置は、このような問題を解決し、
加算デコードをより高速に実行することを可能にするも
のである。
【０００６】
【課題を解決するための手段】このような課題を解決す
るために、本発明による加算デコード装置は、２つのＮ
ビット（Ｎは正の整数）固定小数点数を入力とし、前記
固定小数点数間の加算を行ない、Ｎビットの加算結果と
１ビットのブロック桁上げ信号とを出力する加算器と、
Ｎビットの前記加算結果を入力とし、２のＮ乗ビットの
仮デコード結果を出力するデコーダと、２のＮ乗ビット
の前記仮デコード結果を入力とし、１ビットの入力桁上
げ信号の入力に応じて、前記入力桁上げ信号が１であれ
ば前記仮デコード結果を上位ビット方向に１ビットシフ
トしてデコード信号として出力し、前記入力桁上げ信号
が０であれば前記仮デコード信号をそのまま前記デコー
ド信号として出力するシフタと、前記ブロック桁上げ信
号と前記入力桁上げ信号とから出力桁上げ信号を生成す
る桁上げ信号生成器とから構成されることを特徴とする
加算デコード装置と、及び、前記加算デコード装置をＭ
個用い（Ｍは正の整数）、ｉ番目（ｉは１以上Ｍ以下の
整数）の前記加算デコード装置に２つのＮ（ｉ）ビット
の前記固定小数点数を入力し、ｊ番目（ｊは１以上Ｍ未
満の整数）の前記加算デコード装置の前記出力桁上げ信
号を（ｊ＋１）番目の前記加算デコード装置の前記入力
桁上げ信号とすることにより、｛Ｎ（１）＋Ｎ（２）＋
Ｎ（３）＋…＋Ｎ（Ｍ）｝ビットの二つの固定小数点数
の加算結果に対する部分デコード信号をそれぞれの前記
加算デコード装置のデコード信号として得ることを特徴
とする加算デコード装置として構成される。
るために、本発明による加算デコード装置は、２つのＮ
ビット（Ｎは正の整数）固定小数点数を入力とし、前記
固定小数点数間の加算を行ない、Ｎビットの加算結果と
１ビットのブロック桁上げ信号とを出力する加算器と、
Ｎビットの前記加算結果を入力とし、２のＮ乗ビットの
仮デコード結果を出力するデコーダと、２のＮ乗ビット
の前記仮デコード結果を入力とし、１ビットの入力桁上
げ信号の入力に応じて、前記入力桁上げ信号が１であれ
ば前記仮デコード結果を上位ビット方向に１ビットシフ
トしてデコード信号として出力し、前記入力桁上げ信号
が０であれば前記仮デコード信号をそのまま前記デコー
ド信号として出力するシフタと、前記ブロック桁上げ信
号と前記入力桁上げ信号とから出力桁上げ信号を生成す
る桁上げ信号生成器とから構成されることを特徴とする
加算デコード装置と、及び、前記加算デコード装置をＭ
個用い（Ｍは正の整数）、ｉ番目（ｉは１以上Ｍ以下の
整数）の前記加算デコード装置に２つのＮ（ｉ）ビット
の前記固定小数点数を入力し、ｊ番目（ｊは１以上Ｍ未
満の整数）の前記加算デコード装置の前記出力桁上げ信
号を（ｊ＋１）番目の前記加算デコード装置の前記入力
桁上げ信号とすることにより、｛Ｎ（１）＋Ｎ（２）＋
Ｎ（３）＋…＋Ｎ（Ｍ）｝ビットの二つの固定小数点数
の加算結果に対する部分デコード信号をそれぞれの前記
加算デコード装置のデコード信号として得ることを特徴
とする加算デコード装置として構成される。
【０００７】
【作用】Ｎビットの固定小数点数をデコードすると、２
のＮ乗ビットのデコード信号が生成される。これらのデ
コード信号の内、１つのビットのみが１であり、他のビ
ットは全て０である。ここで１ビット目のデコード信号
を入力された固定小数点数が０であるときに１であるデ
コード信号、２ビット目のデコード信号を入力された固
定小数点数が１であるときに１であるデコード信号、な
どと順に定義する。また、デコード信号の上位ビット方
向を、「ｎビット目（ｎは２のＮ乗以下の正整数）のデ
コード信号」と表記した時にｎが増える方向として定義
する。このような定義の下で、あるＮビットの固定小数
点数Ａをデコードした時に、ｎビット目のデコード信号
が１でその他のデコード信号は全て０であるとする。こ
の時、固定小数点数（Ａ＋１）をデコードすると、（ｎ
＋１）ビット目のデコード信号が１でその他のデコード
信号は０となる。このように、ある固定小数点数に１を
加算することは、それに対応するデコード信号を上位ビ
ット方向に一つシフトさせることになる。ただし、２の
Ｎ乗ビット目のデコード信号が１になっている場合のみ
は、１の加算により、１ビット目のデコード信号を１に
しなければならない。ここでは、この場合も含めて、上
位ビット方向に一つシフトさせるということに定義す
る。
のＮ乗ビットのデコード信号が生成される。これらのデ
コード信号の内、１つのビットのみが１であり、他のビ
ットは全て０である。ここで１ビット目のデコード信号
を入力された固定小数点数が０であるときに１であるデ
コード信号、２ビット目のデコード信号を入力された固
定小数点数が１であるときに１であるデコード信号、な
どと順に定義する。また、デコード信号の上位ビット方
向を、「ｎビット目（ｎは２のＮ乗以下の正整数）のデ
コード信号」と表記した時にｎが増える方向として定義
する。このような定義の下で、あるＮビットの固定小数
点数Ａをデコードした時に、ｎビット目のデコード信号
が１でその他のデコード信号は全て０であるとする。こ
の時、固定小数点数（Ａ＋１）をデコードすると、（ｎ
＋１）ビット目のデコード信号が１でその他のデコード
信号は０となる。このように、ある固定小数点数に１を
加算することは、それに対応するデコード信号を上位ビ
ット方向に一つシフトさせることになる。ただし、２の
Ｎ乗ビット目のデコード信号が１になっている場合のみ
は、１の加算により、１ビット目のデコード信号を１に
しなければならない。ここでは、この場合も含めて、上
位ビット方向に一つシフトさせるということに定義す
る。
【０００８】加算において、下位の桁から桁上げ信号が
入力される場合、この入力は１または０である。よっ
て、加算デコードを行なう場合、下位の桁から桁上げ信
号１が入力された時に、これを加算するのではなく、デ
コード信号を上位ビット方向に１ビットシフトすること
により、正しいデコード結果を得ることが出来る。本発
明による加算デコード装置は、加算とデコードのこのよ
うな作用を用いるものである。
入力される場合、この入力は１または０である。よっ
て、加算デコードを行なう場合、下位の桁から桁上げ信
号１が入力された時に、これを加算するのではなく、デ
コード信号を上位ビット方向に１ビットシフトすること
により、正しいデコード結果を得ることが出来る。本発
明による加算デコード装置は、加算とデコードのこのよ
うな作用を用いるものである。
【０００９】
【実施例】図１は本発明によるＮビットの加算デコード
装置の１実施例を示すブロック図である。図１におい
て、加算デコード装置は、２つのＮビットの固定小数点
数を入力する固定小数点数入力端子１０１と、入力され
た２つの固定小数点数の加算を行ない、Ｎビットの加算
結果１１１と１ビットのブロック桁上げ信号１１２を生
成する加算器１１０と、加算結果１１１をデコードして
２のＮ乗ビットの仮デコード信号１２１を出力するデコ
ーダ１２０と、桁上げ信号入力端子１０３から入力され
る入力桁上げ信号１３３と仮デコード信号１２１とを入
力として、２のＮ乗ビットのデコード信号１３４を出力
するシフタ１３０と、デコード信号１３４を出力するデ
コード信号出力端子１０４と、ブロック桁上げ信号１１
２と入力桁上げ信号１３３を入力として、出力桁上げ信
号１４５を出力する桁上げ信号生成器１４０と、出力桁
上げ信号１４５を出力する桁上げ信号出力端子１０５と
から構成されている。
装置の１実施例を示すブロック図である。図１におい
て、加算デコード装置は、２つのＮビットの固定小数点
数を入力する固定小数点数入力端子１０１と、入力され
た２つの固定小数点数の加算を行ない、Ｎビットの加算
結果１１１と１ビットのブロック桁上げ信号１１２を生
成する加算器１１０と、加算結果１１１をデコードして
２のＮ乗ビットの仮デコード信号１２１を出力するデコ
ーダ１２０と、桁上げ信号入力端子１０３から入力され
る入力桁上げ信号１３３と仮デコード信号１２１とを入
力として、２のＮ乗ビットのデコード信号１３４を出力
するシフタ１３０と、デコード信号１３４を出力するデ
コード信号出力端子１０４と、ブロック桁上げ信号１１
２と入力桁上げ信号１３３を入力として、出力桁上げ信
号１４５を出力する桁上げ信号生成器１４０と、出力桁
上げ信号１４５を出力する桁上げ信号出力端子１０５と
から構成されている。
【００１０】図２は、シフタ１３０のより詳細な実施例
を示す回路図である。図２では、例として、４ビットの
シフタを示している。これはＮが２であるときに対応す
る。以下図１および図２を参照しながらシフタ１３０の
動作を説明する。シフタ１３０は、仮デコード信号入力
端子３０１より仮デコード信号１２１の入力を受け、桁
上げ信号入力端子３０３より入力桁上げ信号１３３の入
力を受ける。出力結果として、デコード信号１３４を、
デコード信号出力端子３０４から出力する。ここで、仮
デコード信号入力端子３０１及びデコード出力端子３０
４は、左側が上位ビットになるように並んでいるものと
する。ＣＭＯＳパストランジスタ３１０は入力桁上げ信
号１３３が電源電圧レベルである時にオンとなり、接地
電圧レベルである時にオフとなる。また、ＣＭＯＳパス
トランジスタ３２０は入力桁上げ信号１３３が接地電圧
レベルである時にオンとなり、電源電圧レベルである時
にオフとなる。本実施例では信号レベルの１を電源電圧
レベル、信号レベルの０を接地電圧レベルであると定義
する。このようにして、シフタ１３０は、入力桁上げ信
号１３３の信号値に応じて、各ＣＭＯＳパストランジス
タ３１０及び３２０の組の排他的なオン／オフにより、
入力桁上げ信号１３３が１である時は仮デコード信号１
２１を上位ビット方向に１ビットシフトしてデコード信
号１３４として出力し、入力桁上げ信号１３３が０であ
る時は仮デコード信号１２１をそのままデコード信号１
３４として出力する。
を示す回路図である。図２では、例として、４ビットの
シフタを示している。これはＮが２であるときに対応す
る。以下図１および図２を参照しながらシフタ１３０の
動作を説明する。シフタ１３０は、仮デコード信号入力
端子３０１より仮デコード信号１２１の入力を受け、桁
上げ信号入力端子３０３より入力桁上げ信号１３３の入
力を受ける。出力結果として、デコード信号１３４を、
デコード信号出力端子３０４から出力する。ここで、仮
デコード信号入力端子３０１及びデコード出力端子３０
４は、左側が上位ビットになるように並んでいるものと
する。ＣＭＯＳパストランジスタ３１０は入力桁上げ信
号１３３が電源電圧レベルである時にオンとなり、接地
電圧レベルである時にオフとなる。また、ＣＭＯＳパス
トランジスタ３２０は入力桁上げ信号１３３が接地電圧
レベルである時にオンとなり、電源電圧レベルである時
にオフとなる。本実施例では信号レベルの１を電源電圧
レベル、信号レベルの０を接地電圧レベルであると定義
する。このようにして、シフタ１３０は、入力桁上げ信
号１３３の信号値に応じて、各ＣＭＯＳパストランジス
タ３１０及び３２０の組の排他的なオン／オフにより、
入力桁上げ信号１３３が１である時は仮デコード信号１
２１を上位ビット方向に１ビットシフトしてデコード信
号１３４として出力し、入力桁上げ信号１３３が０であ
る時は仮デコード信号１２１をそのままデコード信号１
３４として出力する。
【００１１】図３は図１の実施例のＮビットの固定小数
点数入力に対する加算デコード装置を複数個並べて、よ
り大きな固定小数点数入力に対する加算デコードを行な
う、本発明による加算デコード装置の第２の実施例を説
明するためのブロック図である。図３では、例として、
図１の加算デコード装置を３個並べる場合を示してい
る。
点数入力に対する加算デコード装置を複数個並べて、よ
り大きな固定小数点数入力に対する加算デコードを行な
う、本発明による加算デコード装置の第２の実施例を説
明するためのブロック図である。図３では、例として、
図１の加算デコード装置を３個並べる場合を示してい
る。
【００１２】図３において、本発明の加算デコード装置
の第２の実施例は、Ｎ（１）ビットの固定小数点数を入
力する固定小数点数入力端子３０１−１と、Ｎ（２）ビ
ットの固定小数点数を入力する固定小数点数入力端子３
０１−２とＮ（３）ビットの固定小数点数を入力する固
定小数点数入力端子３０１−３と、それぞれの固定小数
点数入力端子３０１−１〜３０１−３から入力された固
定小数点数の加算デコードを行なう加算デコード装置３
３０−１〜３３０−３と、それぞれの加算デコード装置
３３０−１〜３３０−３が出力するデコード信号を部分
デコード信号３３３−１〜３３３−３として出力する部
分デコード信号出力端子３０３−１〜３０３−３と、加
算デコード装置３３０−１に入力桁上げ信号３３１−１
を入力する桁上げ信号入力端子３０３と、加算デコード
装置３３０−３の桁上げ信号出力３３１−４を出力する
桁上げ信号出力端子３０２とから構成されている。加算
デコード装置３３０−１の出力桁上げ信号３３１−２の
出力桁上げ信号３３１−３は加算デコード装置３３０−
３の入力桁上げ信号として入力される。本実施例の加算
デコード装置に入力される二つの固定小数点数のビット
数は｛Ｎ（１）＋Ｎ（２）＋Ｎ（３）｝ビットである。
３０３−１は最下位のＮ（１）ビットに対する２のＮ
（１）乗ビットの部分デコード信号３３３−１、３０３
−２は中位のＮ（２）ビットに対する２のＮ（２）乗ビ
ットの部分デコード信号３３３−２、３０３−３は最上
位のＮ（３）ビットに対する２のＮ（３）乗ビットの部
分デコード信号３３３−３をそれぞれ出力する。
の第２の実施例は、Ｎ（１）ビットの固定小数点数を入
力する固定小数点数入力端子３０１−１と、Ｎ（２）ビ
ットの固定小数点数を入力する固定小数点数入力端子３
０１−２とＮ（３）ビットの固定小数点数を入力する固
定小数点数入力端子３０１−３と、それぞれの固定小数
点数入力端子３０１−１〜３０１−３から入力された固
定小数点数の加算デコードを行なう加算デコード装置３
３０−１〜３３０−３と、それぞれの加算デコード装置
３３０−１〜３３０−３が出力するデコード信号を部分
デコード信号３３３−１〜３３３−３として出力する部
分デコード信号出力端子３０３−１〜３０３−３と、加
算デコード装置３３０−１に入力桁上げ信号３３１−１
を入力する桁上げ信号入力端子３０３と、加算デコード
装置３３０−３の桁上げ信号出力３３１−４を出力する
桁上げ信号出力端子３０２とから構成されている。加算
デコード装置３３０−１の出力桁上げ信号３３１−２の
出力桁上げ信号３３１−３は加算デコード装置３３０−
３の入力桁上げ信号として入力される。本実施例の加算
デコード装置に入力される二つの固定小数点数のビット
数は｛Ｎ（１）＋Ｎ（２）＋Ｎ（３）｝ビットである。
３０３−１は最下位のＮ（１）ビットに対する２のＮ
（１）乗ビットの部分デコード信号３３３−１、３０３
−２は中位のＮ（２）ビットに対する２のＮ（２）乗ビ
ットの部分デコード信号３３３−２、３０３−３は最上
位のＮ（３）ビットに対する２のＮ（３）乗ビットの部
分デコード信号３３３−３をそれぞれ出力する。
【００１３】以下、図３の加算デコード装置の動作を図
１の図３を引用しながら説明する。それぞれの加算デコ
ード装置３３１−１〜３３１−３は、それぞれの入力固
定小数点の加算を加算器１１０で行なう。加算器１１０
は桁上げ信号入力を持たない。これは、下位の桁からの
桁上げは０であると仮定して加算を行なっていることに
対応する。それぞれの加算結果１１１はデコーダ１２０
でデコードされて仮デコード信号１２１が出力され、仮
デコード信号１２１は、シフタ１３０で下位の桁からの
入力桁上げ信号３３１−１〜３３１−３に応じて上位方
向にシフトされるかもしくはそのままデコード信号１３
４として出力される。これは、下位の桁からの入力桁上
げ信号３３１−１〜３３１−３の信号値を、加算器１１
０における加算にではなく、デコーダ１２０におけるデ
コードの後で用いていることを意味する。それぞれの加
算デコード装置３３１−１〜３３１−３の桁上げ信号生
成器１４０は、加算器１１０のブロック桁上げ信号１１
２と入力桁上げ信号１３３から、それぞれの加算デコー
ド装置３３１−１〜３３１−３が処理している桁以下の
加算に対する正しい桁上げ信号を生成し、出力桁上げ信
号１４５として出力する。出力桁上げ信号１４５は、よ
り上位の加算デコード装置３３１において、入力桁上げ
信号１３３として用いられる。
１の図３を引用しながら説明する。それぞれの加算デコ
ード装置３３１−１〜３３１−３は、それぞれの入力固
定小数点の加算を加算器１１０で行なう。加算器１１０
は桁上げ信号入力を持たない。これは、下位の桁からの
桁上げは０であると仮定して加算を行なっていることに
対応する。それぞれの加算結果１１１はデコーダ１２０
でデコードされて仮デコード信号１２１が出力され、仮
デコード信号１２１は、シフタ１３０で下位の桁からの
入力桁上げ信号３３１−１〜３３１−３に応じて上位方
向にシフトされるかもしくはそのままデコード信号１３
４として出力される。これは、下位の桁からの入力桁上
げ信号３３１−１〜３３１−３の信号値を、加算器１１
０における加算にではなく、デコーダ１２０におけるデ
コードの後で用いていることを意味する。それぞれの加
算デコード装置３３１−１〜３３１−３の桁上げ信号生
成器１４０は、加算器１１０のブロック桁上げ信号１１
２と入力桁上げ信号１３３から、それぞれの加算デコー
ド装置３３１−１〜３３１−３が処理している桁以下の
加算に対する正しい桁上げ信号を生成し、出力桁上げ信
号１４５として出力する。出力桁上げ信号１４５は、よ
り上位の加算デコード装置３３１において、入力桁上げ
信号１３３として用いられる。
【００１４】
【発明の効果】以上説明してきたように、本発明の加算
デコード装置においては、下位の桁からの入力桁上げ信
号が、加算の際に用いられるのではなく、桁上げ信号が
０であるとして加算デコードした結果をシフトするか否
かを決定するために用いられる。従来技術では、全ての
ビットに対して加算を行なってからデコードしていたた
め、下位の桁からの入力桁上げ信号は加算時に用いられ
ていた。図１からも明らかなように、加算時に入力桁上
げ信号を必要とする従来技術に比べ、本発明の加算デコ
ード装置では、より遅いタイミングで入力桁上げ信号が
必要とされることになる。一般に良く知られているよう
に、加算を実行する場合、下位の桁からの桁上げ信号を
伝搬するパスが処理に最も時間がかかるパスである。よ
って、桁上げ信号が入力された後に加算結果を生成し、
更に加算結果をデコードしていた従来技術に比べると、
桁上げ信号により１ビットシフトするか否かを決定して
デコード結果を出力する本発明の加算デコード装置はよ
り高速に加算デコードを行なうことが出来る。特に、図
２に例として示したように、シフタ１３０をＣＭＯＳパ
ストランジスタで構成すると高速に１ビットシフト動作
を実現することができ、更に高速化に寄与することが出
来る。
デコード装置においては、下位の桁からの入力桁上げ信
号が、加算の際に用いられるのではなく、桁上げ信号が
０であるとして加算デコードした結果をシフトするか否
かを決定するために用いられる。従来技術では、全ての
ビットに対して加算を行なってからデコードしていたた
め、下位の桁からの入力桁上げ信号は加算時に用いられ
ていた。図１からも明らかなように、加算時に入力桁上
げ信号を必要とする従来技術に比べ、本発明の加算デコ
ード装置では、より遅いタイミングで入力桁上げ信号が
必要とされることになる。一般に良く知られているよう
に、加算を実行する場合、下位の桁からの桁上げ信号を
伝搬するパスが処理に最も時間がかかるパスである。よ
って、桁上げ信号が入力された後に加算結果を生成し、
更に加算結果をデコードしていた従来技術に比べると、
桁上げ信号により１ビットシフトするか否かを決定して
デコード結果を出力する本発明の加算デコード装置はよ
り高速に加算デコードを行なうことが出来る。特に、図
２に例として示したように、シフタ１３０をＣＭＯＳパ
ストランジスタで構成すると高速に１ビットシフト動作
を実現することができ、更に高速化に寄与することが出
来る。
【００１５】なお、本発明の加算デコード装置の第２の
実施例の説明において、加算デコード装置の数を３つと
したが、これは説明を簡単化するためのものであり、本
発明の加算デコード装置を何ら限定するものではない。
また、第２の実施例の説明においては、一般的な構成を
説明するために、最下位の加算デコード装置３３０−１
も入力桁上げ信号３３１を入力され、最上位の加算デコ
ード装置３３０−３も出力桁上げ信号３３１−４を出力
するとした構成を示したが、これは本発明の加算デコー
ド装置を限定するものではない。容易に類推できるよう
に、デコードの範囲が真にこの範囲に限定されている場
合は、最下位の加算デコード装置３３０−１には入力桁
上げ信号３３１−１を入力する必要がなく、最上位の加
算デコード装置３３０−３は出力桁上げ信号３３１−４
を出力する必要がない。このような構成の場合は、最下
位の加算デコード装置３３０−１はシフタ１３０を必要
とせず、最上位の加算デコード装置３３０−３は桁上げ
信号生成器１４０を必要としない。
実施例の説明において、加算デコード装置の数を３つと
したが、これは説明を簡単化するためのものであり、本
発明の加算デコード装置を何ら限定するものではない。
また、第２の実施例の説明においては、一般的な構成を
説明するために、最下位の加算デコード装置３３０−１
も入力桁上げ信号３３１を入力され、最上位の加算デコ
ード装置３３０−３も出力桁上げ信号３３１−４を出力
するとした構成を示したが、これは本発明の加算デコー
ド装置を限定するものではない。容易に類推できるよう
に、デコードの範囲が真にこの範囲に限定されている場
合は、最下位の加算デコード装置３３０−１には入力桁
上げ信号３３１−１を入力する必要がなく、最上位の加
算デコード装置３３０−３は出力桁上げ信号３３１−４
を出力する必要がない。このような構成の場合は、最下
位の加算デコード装置３３０−１はシフタ１３０を必要
とせず、最上位の加算デコード装置３３０−３は桁上げ
信号生成器１４０を必要としない。
【図１】本発明による加算デコード装置の第１の実施例
を示したブロック図である。
を示したブロック図である。
【図２】図１の実施例のシフタ１３０の実施例を示した
回路図である。
回路図である。
【図３】本発明による加算デコード装置の第２の実施例
を示したブロック図である。
を示したブロック図である。
【図４】加算デコードを行なうための従来技術を示した
ブロック図である。
ブロック図である。
１０１ 固定小数点数入力端子 １０３ 桁上げ信号入力端子 １０４ デコード信号出力端子 １０５ 桁上げ信号出力端子 １１０ 加算器 １１１ 加算結果 １１２ ブロック桁上げ信号 １２０ デコーダ １２１ 仮デコード信号 １３０ シフタ １３３ 入力桁上げ信号 １３４ デコード信号 １４０ 桁上げ信号生成器 １４５ 出力桁上げ信号 ３０１−１〜３０１−３ 固定小数点数入力端子 ３０３−１〜３０３−３ 部分デコード信号出力端子 ３３０−１〜３３０−３ 加算デコード装置
Claims (2)
- 【請求項１】 ２つのＮビット（Ｎは正の整数）固定小
数点数を入力とし、前記固定小数点数間の加算を行な
い、Ｎビットの加算結果と１ビットのブロック桁上げ信
号とを出力する加算器と、Ｎビットの前記加算結果を入
力とし、２のＮ乗ビットの仮デコード結果を出力するデ
コーダと、２のＮ乗ビットの前記仮デコード結果を入力
とし、１ビットの入力桁上げ信号の入力に応じて、前記
入力桁上げ信号が１であれば前記仮デコード結果を上位
ビット方向に１ビットシフトしてデコード信号として出
力し、前記入力桁上げ信号が０であれば前記仮デコード
信号をそのまま前記デコード信号として出力するシフタ
と、前記ブロック桁上げ信号と前記入力桁上げ信号とか
ら出力桁上げ信号を生成する桁上げ信号生成器とから構
成されることを特徴とする加算デコード装置。 - 【請求項２】 請求項１に記載の加算デコード装置をＭ
個用い（Ｍは正の整数）、ｉ番目（ｉは１以上Ｍ以下の
整数）の前記加算デコード装置に２つのＮ（ｉ）ビット
の前記固定小数点数を入力し、ｊ番目（ｊは１以上Ｍ未
満の整数）の前記加算デコード装置の前記出力桁上げ信
号を（ｊ＋１）番目の前記加算デコード装置の前記入力
桁上げ信号とすることにより、｛Ｎ（１）＋Ｎ（２）＋
Ｎ（３）＋…＋Ｎ（Ｍ）｝ビットの二つの固定小数点数
の加算結果に対する部分デコード信号をそれぞれの前記
加算デコード装置のデコード信号として得ることを特徴
とする加算デコード装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33397393A JP3159349B2 (ja) | 1993-12-28 | 1993-12-28 | 加算デコード装置 |
| US08/359,733 US5467318A (en) | 1993-12-28 | 1994-12-20 | Address generating and decoding apparatus with high operation speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33397393A JP3159349B2 (ja) | 1993-12-28 | 1993-12-28 | 加算デコード装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07200258A JPH07200258A (ja) | 1995-08-04 |
| JP3159349B2 true JP3159349B2 (ja) | 2001-04-23 |
Family
ID=18272065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33397393A Expired - Fee Related JP3159349B2 (ja) | 1993-12-28 | 1993-12-28 | 加算デコード装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5467318A (ja) |
| JP (1) | JP3159349B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532947A (en) * | 1995-01-25 | 1996-07-02 | International Business Machines Corporation | Combined decoder/adder circuit which provides improved access speed to a cache |
| JP4262789B2 (ja) * | 1996-12-17 | 2009-05-13 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| WO1999064953A1 (en) * | 1998-06-08 | 1999-12-16 | Intel Corporation | Redundant form address decoder for cache system storing aligned data |
| US6341327B1 (en) | 1998-08-13 | 2002-01-22 | Intel Corporation | Content addressable memory addressable by redundant form input |
| US6172933B1 (en) * | 1998-09-04 | 2001-01-09 | Intel Corporation | Redundant form address decoder for memory system |
| FR2854747A1 (fr) * | 2003-05-09 | 2004-11-12 | St Microelectronics Sa | Dispositif et procede d'addition-comparaison-selection- ajustement dans un decodeur |
| US8688893B2 (en) * | 2009-06-23 | 2014-04-01 | Intel Mobile Communications GmbH | Memory device and memory interface |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254334A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | 演算器 |
| US5193071A (en) * | 1988-12-22 | 1993-03-09 | Digital Equipment Corporation | Memory apparatus for multiple processor systems |
-
1993
- 1993-12-28 JP JP33397393A patent/JP3159349B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-20 US US08/359,733 patent/US5467318A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5467318A (en) | 1995-11-14 |
| JPH07200258A (ja) | 1995-08-04 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |