JP3159349B2 - 加算デコード装置 - Google Patents
加算デコード装置Info
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Description
【0001】
【産業上の利用分野】本発明は、二つの固定小数点数の
加算を行なった後に、その加算結果に対してデコードを
行なうことが必要とされる半導体集積回路に関する。こ
のような半導体集積回路の重要な利用分野としてマイク
ロプロセッサ、ディジタルシグナルプロセッサ等があ
る。
加算を行なった後に、その加算結果に対してデコードを
行なうことが必要とされる半導体集積回路に関する。こ
のような半導体集積回路の重要な利用分野としてマイク
ロプロセッサ、ディジタルシグナルプロセッサ等があ
る。
【0002】
【従来の技術】マイクロプロセッサやディジタルシグナ
ルプロセッサ等においては、記憶装置(以下メモリと呼
ぶ)からデータをロードする場合、及びメモリにデータ
をストアする場合に、そのデータのアドレスを計算する
必要がある。ここでアドレスの計算とは、一般に、二つ
の固定小数点数の加算である。例えば、ベースアドレス
とディスプレースメントによりアドレスを指定する場合
は、ベースアドレスとディスプレースメントの加算を行
なう必要がある。このようにして加算により生成された
アドレスを用いてメモリにアクセスする。メモリのアク
セスにおいては、加算により生成されたアドレスをデコ
ーダに入力し、デコード信号を生成し、これを用いる。
ルプロセッサ等においては、記憶装置(以下メモリと呼
ぶ)からデータをロードする場合、及びメモリにデータ
をストアする場合に、そのデータのアドレスを計算する
必要がある。ここでアドレスの計算とは、一般に、二つ
の固定小数点数の加算である。例えば、ベースアドレス
とディスプレースメントによりアドレスを指定する場合
は、ベースアドレスとディスプレースメントの加算を行
なう必要がある。このようにして加算により生成された
アドレスを用いてメモリにアクセスする。メモリのアク
セスにおいては、加算により生成されたアドレスをデコ
ーダに入力し、デコード信号を生成し、これを用いる。
【0003】図4に、従来技術における加算とデコード
の処理装置の例を示す。二つの固定小数点数は固定小数
点数入力端子401から入力される。ここでは、例とし
て、二つの固定小数点数のビット数をそれぞれ12ビッ
トとしておく。これらの固定小数点数は、加算器410
で加算され、加算結果411と桁上げ信号412が生成
される。桁上げ信号412は桁上げ信号出力端子402
から出力される。加算結果411は、図4の例では、3
つのデコーダ420−1〜420−3に入力される。一
つ一つのデコーダ420は4ビットのデコーダである。
それぞれのデコーダ420は16ビットのデコード信号
423−1〜423−3を出力する。これらのデコード
信号423−1〜423−3は部分デコード信号出力端
子403−1〜403−3から出力される。ここで、デ
コード信号423−1〜423−3は、それぞれ加算結
果411のうち4ビットづつのデコードをしたものであ
り、12ビットの加算結果411を完全にデコードした
ものではない。このように、入力固定小数点数の内の分
割された一部のビット列についてそれぞれデコードする
ことを部分デコードと呼ぶ。更にデコードを行なう必要
がある場合は、部分デコードされた結果を更に別のデコ
ーダに入力する。図4の従来技術の例においては、例え
ば、部分デコード信号403−2と部分デコード信号4
03−3は更にデコードされメモリのワード線をそれぞ
れのデコード信号が駆動し、部分デコード信号403−
1はメモリのXセレクタにそのまま入力されて、メモリ
から読み出された複数のデータの内の一つを選択する、
という構成が典型的な例である。ここで、このように部
分デコード信号403−2と402−3に関して、2段
階に分けてデコードが実行されるのは、主として、デコ
ードに要する時間を短くし、デコーダに要する面積を小
さくするためである。
の処理装置の例を示す。二つの固定小数点数は固定小数
点数入力端子401から入力される。ここでは、例とし
て、二つの固定小数点数のビット数をそれぞれ12ビッ
トとしておく。これらの固定小数点数は、加算器410
で加算され、加算結果411と桁上げ信号412が生成
される。桁上げ信号412は桁上げ信号出力端子402
から出力される。加算結果411は、図4の例では、3
つのデコーダ420−1〜420−3に入力される。一
つ一つのデコーダ420は4ビットのデコーダである。
それぞれのデコーダ420は16ビットのデコード信号
423−1〜423−3を出力する。これらのデコード
信号423−1〜423−3は部分デコード信号出力端
子403−1〜403−3から出力される。ここで、デ
コード信号423−1〜423−3は、それぞれ加算結
果411のうち4ビットづつのデコードをしたものであ
り、12ビットの加算結果411を完全にデコードした
ものではない。このように、入力固定小数点数の内の分
割された一部のビット列についてそれぞれデコードする
ことを部分デコードと呼ぶ。更にデコードを行なう必要
がある場合は、部分デコードされた結果を更に別のデコ
ーダに入力する。図4の従来技術の例においては、例え
ば、部分デコード信号403−2と部分デコード信号4
03−3は更にデコードされメモリのワード線をそれぞ
れのデコード信号が駆動し、部分デコード信号403−
1はメモリのXセレクタにそのまま入力されて、メモリ
から読み出された複数のデータの内の一つを選択する、
という構成が典型的な例である。ここで、このように部
分デコード信号403−2と402−3に関して、2段
階に分けてデコードが実行されるのは、主として、デコ
ードに要する時間を短くし、デコーダに要する面積を小
さくするためである。
【0004】このように二つの固定小数点数の加算を行
ない、その加算結果に対してデコードを行なうことを加
算デコードと呼ぶことにする。この場合のデコードには
部分デコードをも含むものとする。
ない、その加算結果に対してデコードを行なうことを加
算デコードと呼ぶことにする。この場合のデコードには
部分デコードをも含むものとする。
【0005】
【発明が解決しようとする課題】このように、従来技術
では二つの固定小数点数の加算を行ない、その加算結果
をデコードする必要がある場合、加算器とデコーダを用
いてそれぞれ加算とデコードを順次実行していた。加算
器内で桁上げ信号が下位の桁から上位の桁に向かって伝
搬し、加算に時間がかかる上、その加算結果をデコード
するため、加算デコードに時間が掛かっていた。本発明
による加算デコード装置は、このような問題を解決し、
加算デコードをより高速に実行することを可能にするも
のである。
では二つの固定小数点数の加算を行ない、その加算結果
をデコードする必要がある場合、加算器とデコーダを用
いてそれぞれ加算とデコードを順次実行していた。加算
器内で桁上げ信号が下位の桁から上位の桁に向かって伝
搬し、加算に時間がかかる上、その加算結果をデコード
するため、加算デコードに時間が掛かっていた。本発明
による加算デコード装置は、このような問題を解決し、
加算デコードをより高速に実行することを可能にするも
のである。
【0006】
【課題を解決するための手段】このような課題を解決す
るために、本発明による加算デコード装置は、2つのN
ビット(Nは正の整数)固定小数点数を入力とし、前記
固定小数点数間の加算を行ない、Nビットの加算結果と
1ビットのブロック桁上げ信号とを出力する加算器と、
Nビットの前記加算結果を入力とし、2のN乗ビットの
仮デコード結果を出力するデコーダと、2のN乗ビット
の前記仮デコード結果を入力とし、1ビットの入力桁上
げ信号の入力に応じて、前記入力桁上げ信号が1であれ
ば前記仮デコード結果を上位ビット方向に1ビットシフ
トしてデコード信号として出力し、前記入力桁上げ信号
が0であれば前記仮デコード信号をそのまま前記デコー
ド信号として出力するシフタと、前記ブロック桁上げ信
号と前記入力桁上げ信号とから出力桁上げ信号を生成す
る桁上げ信号生成器とから構成されることを特徴とする
加算デコード装置と、及び、前記加算デコード装置をM
個用い(Mは正の整数)、i番目(iは1以上M以下の
整数)の前記加算デコード装置に2つのN(i)ビット
の前記固定小数点数を入力し、j番目(jは1以上M未
満の整数)の前記加算デコード装置の前記出力桁上げ信
号を(j+1)番目の前記加算デコード装置の前記入力
桁上げ信号とすることにより、{N(1)+N(2)+
N(3)+…+N(M)}ビットの二つの固定小数点数
の加算結果に対する部分デコード信号をそれぞれの前記
加算デコード装置のデコード信号として得ることを特徴
とする加算デコード装置として構成される。
るために、本発明による加算デコード装置は、2つのN
ビット(Nは正の整数)固定小数点数を入力とし、前記
固定小数点数間の加算を行ない、Nビットの加算結果と
1ビットのブロック桁上げ信号とを出力する加算器と、
Nビットの前記加算結果を入力とし、2のN乗ビットの
仮デコード結果を出力するデコーダと、2のN乗ビット
の前記仮デコード結果を入力とし、1ビットの入力桁上
げ信号の入力に応じて、前記入力桁上げ信号が1であれ
ば前記仮デコード結果を上位ビット方向に1ビットシフ
トしてデコード信号として出力し、前記入力桁上げ信号
が0であれば前記仮デコード信号をそのまま前記デコー
ド信号として出力するシフタと、前記ブロック桁上げ信
号と前記入力桁上げ信号とから出力桁上げ信号を生成す
る桁上げ信号生成器とから構成されることを特徴とする
加算デコード装置と、及び、前記加算デコード装置をM
個用い(Mは正の整数)、i番目(iは1以上M以下の
整数)の前記加算デコード装置に2つのN(i)ビット
の前記固定小数点数を入力し、j番目(jは1以上M未
満の整数)の前記加算デコード装置の前記出力桁上げ信
号を(j+1)番目の前記加算デコード装置の前記入力
桁上げ信号とすることにより、{N(1)+N(2)+
N(3)+…+N(M)}ビットの二つの固定小数点数
の加算結果に対する部分デコード信号をそれぞれの前記
加算デコード装置のデコード信号として得ることを特徴
とする加算デコード装置として構成される。
【0007】
【作用】Nビットの固定小数点数をデコードすると、2
のN乗ビットのデコード信号が生成される。これらのデ
コード信号の内、1つのビットのみが1であり、他のビ
ットは全て0である。ここで1ビット目のデコード信号
を入力された固定小数点数が0であるときに1であるデ
コード信号、2ビット目のデコード信号を入力された固
定小数点数が1であるときに1であるデコード信号、な
どと順に定義する。また、デコード信号の上位ビット方
向を、「nビット目(nは2のN乗以下の正整数)のデ
コード信号」と表記した時にnが増える方向として定義
する。このような定義の下で、あるNビットの固定小数
点数Aをデコードした時に、nビット目のデコード信号
が1でその他のデコード信号は全て0であるとする。こ
の時、固定小数点数(A+1)をデコードすると、(n
+1)ビット目のデコード信号が1でその他のデコード
信号は0となる。このように、ある固定小数点数に1を
加算することは、それに対応するデコード信号を上位ビ
ット方向に一つシフトさせることになる。ただし、2の
N乗ビット目のデコード信号が1になっている場合のみ
は、1の加算により、1ビット目のデコード信号を1に
しなければならない。ここでは、この場合も含めて、上
位ビット方向に一つシフトさせるということに定義す
る。
のN乗ビットのデコード信号が生成される。これらのデ
コード信号の内、1つのビットのみが1であり、他のビ
ットは全て0である。ここで1ビット目のデコード信号
を入力された固定小数点数が0であるときに1であるデ
コード信号、2ビット目のデコード信号を入力された固
定小数点数が1であるときに1であるデコード信号、な
どと順に定義する。また、デコード信号の上位ビット方
向を、「nビット目(nは2のN乗以下の正整数)のデ
コード信号」と表記した時にnが増える方向として定義
する。このような定義の下で、あるNビットの固定小数
点数Aをデコードした時に、nビット目のデコード信号
が1でその他のデコード信号は全て0であるとする。こ
の時、固定小数点数(A+1)をデコードすると、(n
+1)ビット目のデコード信号が1でその他のデコード
信号は0となる。このように、ある固定小数点数に1を
加算することは、それに対応するデコード信号を上位ビ
ット方向に一つシフトさせることになる。ただし、2の
N乗ビット目のデコード信号が1になっている場合のみ
は、1の加算により、1ビット目のデコード信号を1に
しなければならない。ここでは、この場合も含めて、上
位ビット方向に一つシフトさせるということに定義す
る。
【0008】加算において、下位の桁から桁上げ信号が
入力される場合、この入力は1または0である。よっ
て、加算デコードを行なう場合、下位の桁から桁上げ信
号1が入力された時に、これを加算するのではなく、デ
コード信号を上位ビット方向に1ビットシフトすること
により、正しいデコード結果を得ることが出来る。本発
明による加算デコード装置は、加算とデコードのこのよ
うな作用を用いるものである。
入力される場合、この入力は1または0である。よっ
て、加算デコードを行なう場合、下位の桁から桁上げ信
号1が入力された時に、これを加算するのではなく、デ
コード信号を上位ビット方向に1ビットシフトすること
により、正しいデコード結果を得ることが出来る。本発
明による加算デコード装置は、加算とデコードのこのよ
うな作用を用いるものである。
【0009】
【実施例】図1は本発明によるNビットの加算デコード
装置の1実施例を示すブロック図である。図1におい
て、加算デコード装置は、2つのNビットの固定小数点
数を入力する固定小数点数入力端子101と、入力され
た2つの固定小数点数の加算を行ない、Nビットの加算
結果111と1ビットのブロック桁上げ信号112を生
成する加算器110と、加算結果111をデコードして
2のN乗ビットの仮デコード信号121を出力するデコ
ーダ120と、桁上げ信号入力端子103から入力され
る入力桁上げ信号133と仮デコード信号121とを入
力として、2のN乗ビットのデコード信号134を出力
するシフタ130と、デコード信号134を出力するデ
コード信号出力端子104と、ブロック桁上げ信号11
2と入力桁上げ信号133を入力として、出力桁上げ信
号145を出力する桁上げ信号生成器140と、出力桁
上げ信号145を出力する桁上げ信号出力端子105と
から構成されている。
装置の1実施例を示すブロック図である。図1におい
て、加算デコード装置は、2つのNビットの固定小数点
数を入力する固定小数点数入力端子101と、入力され
た2つの固定小数点数の加算を行ない、Nビットの加算
結果111と1ビットのブロック桁上げ信号112を生
成する加算器110と、加算結果111をデコードして
2のN乗ビットの仮デコード信号121を出力するデコ
ーダ120と、桁上げ信号入力端子103から入力され
る入力桁上げ信号133と仮デコード信号121とを入
力として、2のN乗ビットのデコード信号134を出力
するシフタ130と、デコード信号134を出力するデ
コード信号出力端子104と、ブロック桁上げ信号11
2と入力桁上げ信号133を入力として、出力桁上げ信
号145を出力する桁上げ信号生成器140と、出力桁
上げ信号145を出力する桁上げ信号出力端子105と
から構成されている。
【0010】図2は、シフタ130のより詳細な実施例
を示す回路図である。図2では、例として、4ビットの
シフタを示している。これはNが2であるときに対応す
る。以下図1および図2を参照しながらシフタ130の
動作を説明する。シフタ130は、仮デコード信号入力
端子301より仮デコード信号121の入力を受け、桁
上げ信号入力端子303より入力桁上げ信号133の入
力を受ける。出力結果として、デコード信号134を、
デコード信号出力端子304から出力する。ここで、仮
デコード信号入力端子301及びデコード出力端子30
4は、左側が上位ビットになるように並んでいるものと
する。CMOSパストランジスタ310は入力桁上げ信
号133が電源電圧レベルである時にオンとなり、接地
電圧レベルである時にオフとなる。また、CMOSパス
トランジスタ320は入力桁上げ信号133が接地電圧
レベルである時にオンとなり、電源電圧レベルである時
にオフとなる。本実施例では信号レベルの1を電源電圧
レベル、信号レベルの0を接地電圧レベルであると定義
する。このようにして、シフタ130は、入力桁上げ信
号133の信号値に応じて、各CMOSパストランジス
タ310及び320の組の排他的なオン/オフにより、
入力桁上げ信号133が1である時は仮デコード信号1
21を上位ビット方向に1ビットシフトしてデコード信
号134として出力し、入力桁上げ信号133が0であ
る時は仮デコード信号121をそのままデコード信号1
34として出力する。
を示す回路図である。図2では、例として、4ビットの
シフタを示している。これはNが2であるときに対応す
る。以下図1および図2を参照しながらシフタ130の
動作を説明する。シフタ130は、仮デコード信号入力
端子301より仮デコード信号121の入力を受け、桁
上げ信号入力端子303より入力桁上げ信号133の入
力を受ける。出力結果として、デコード信号134を、
デコード信号出力端子304から出力する。ここで、仮
デコード信号入力端子301及びデコード出力端子30
4は、左側が上位ビットになるように並んでいるものと
する。CMOSパストランジスタ310は入力桁上げ信
号133が電源電圧レベルである時にオンとなり、接地
電圧レベルである時にオフとなる。また、CMOSパス
トランジスタ320は入力桁上げ信号133が接地電圧
レベルである時にオンとなり、電源電圧レベルである時
にオフとなる。本実施例では信号レベルの1を電源電圧
レベル、信号レベルの0を接地電圧レベルであると定義
する。このようにして、シフタ130は、入力桁上げ信
号133の信号値に応じて、各CMOSパストランジス
タ310及び320の組の排他的なオン/オフにより、
入力桁上げ信号133が1である時は仮デコード信号1
21を上位ビット方向に1ビットシフトしてデコード信
号134として出力し、入力桁上げ信号133が0であ
る時は仮デコード信号121をそのままデコード信号1
34として出力する。
【0011】図3は図1の実施例のNビットの固定小数
点数入力に対する加算デコード装置を複数個並べて、よ
り大きな固定小数点数入力に対する加算デコードを行な
う、本発明による加算デコード装置の第2の実施例を説
明するためのブロック図である。図3では、例として、
図1の加算デコード装置を3個並べる場合を示してい
る。
点数入力に対する加算デコード装置を複数個並べて、よ
り大きな固定小数点数入力に対する加算デコードを行な
う、本発明による加算デコード装置の第2の実施例を説
明するためのブロック図である。図3では、例として、
図1の加算デコード装置を3個並べる場合を示してい
る。
【0012】図3において、本発明の加算デコード装置
の第2の実施例は、N(1)ビットの固定小数点数を入
力する固定小数点数入力端子301−1と、N(2)ビ
ットの固定小数点数を入力する固定小数点数入力端子3
01−2とN(3)ビットの固定小数点数を入力する固
定小数点数入力端子301−3と、それぞれの固定小数
点数入力端子301−1〜301−3から入力された固
定小数点数の加算デコードを行なう加算デコード装置3
30−1〜330−3と、それぞれの加算デコード装置
330−1〜330−3が出力するデコード信号を部分
デコード信号333−1〜333−3として出力する部
分デコード信号出力端子303−1〜303−3と、加
算デコード装置330−1に入力桁上げ信号331−1
を入力する桁上げ信号入力端子303と、加算デコード
装置330−3の桁上げ信号出力331−4を出力する
桁上げ信号出力端子302とから構成されている。加算
デコード装置330−1の出力桁上げ信号331−2の
出力桁上げ信号331−3は加算デコード装置330−
3の入力桁上げ信号として入力される。本実施例の加算
デコード装置に入力される二つの固定小数点数のビット
数は{N(1)+N(2)+N(3)}ビットである。
303−1は最下位のN(1)ビットに対する2のN
(1)乗ビットの部分デコード信号333−1、303
−2は中位のN(2)ビットに対する2のN(2)乗ビ
ットの部分デコード信号333−2、303−3は最上
位のN(3)ビットに対する2のN(3)乗ビットの部
分デコード信号333−3をそれぞれ出力する。
の第2の実施例は、N(1)ビットの固定小数点数を入
力する固定小数点数入力端子301−1と、N(2)ビ
ットの固定小数点数を入力する固定小数点数入力端子3
01−2とN(3)ビットの固定小数点数を入力する固
定小数点数入力端子301−3と、それぞれの固定小数
点数入力端子301−1〜301−3から入力された固
定小数点数の加算デコードを行なう加算デコード装置3
30−1〜330−3と、それぞれの加算デコード装置
330−1〜330−3が出力するデコード信号を部分
デコード信号333−1〜333−3として出力する部
分デコード信号出力端子303−1〜303−3と、加
算デコード装置330−1に入力桁上げ信号331−1
を入力する桁上げ信号入力端子303と、加算デコード
装置330−3の桁上げ信号出力331−4を出力する
桁上げ信号出力端子302とから構成されている。加算
デコード装置330−1の出力桁上げ信号331−2の
出力桁上げ信号331−3は加算デコード装置330−
3の入力桁上げ信号として入力される。本実施例の加算
デコード装置に入力される二つの固定小数点数のビット
数は{N(1)+N(2)+N(3)}ビットである。
303−1は最下位のN(1)ビットに対する2のN
(1)乗ビットの部分デコード信号333−1、303
−2は中位のN(2)ビットに対する2のN(2)乗ビ
ットの部分デコード信号333−2、303−3は最上
位のN(3)ビットに対する2のN(3)乗ビットの部
分デコード信号333−3をそれぞれ出力する。
【0013】以下、図3の加算デコード装置の動作を図
1の図3を引用しながら説明する。それぞれの加算デコ
ード装置331−1〜331−3は、それぞれの入力固
定小数点の加算を加算器110で行なう。加算器110
は桁上げ信号入力を持たない。これは、下位の桁からの
桁上げは0であると仮定して加算を行なっていることに
対応する。それぞれの加算結果111はデコーダ120
でデコードされて仮デコード信号121が出力され、仮
デコード信号121は、シフタ130で下位の桁からの
入力桁上げ信号331−1〜331−3に応じて上位方
向にシフトされるかもしくはそのままデコード信号13
4として出力される。これは、下位の桁からの入力桁上
げ信号331−1〜331−3の信号値を、加算器11
0における加算にではなく、デコーダ120におけるデ
コードの後で用いていることを意味する。それぞれの加
算デコード装置331−1〜331−3の桁上げ信号生
成器140は、加算器110のブロック桁上げ信号11
2と入力桁上げ信号133から、それぞれの加算デコー
ド装置331−1〜331−3が処理している桁以下の
加算に対する正しい桁上げ信号を生成し、出力桁上げ信
号145として出力する。出力桁上げ信号145は、よ
り上位の加算デコード装置331において、入力桁上げ
信号133として用いられる。
1の図3を引用しながら説明する。それぞれの加算デコ
ード装置331−1〜331−3は、それぞれの入力固
定小数点の加算を加算器110で行なう。加算器110
は桁上げ信号入力を持たない。これは、下位の桁からの
桁上げは0であると仮定して加算を行なっていることに
対応する。それぞれの加算結果111はデコーダ120
でデコードされて仮デコード信号121が出力され、仮
デコード信号121は、シフタ130で下位の桁からの
入力桁上げ信号331−1〜331−3に応じて上位方
向にシフトされるかもしくはそのままデコード信号13
4として出力される。これは、下位の桁からの入力桁上
げ信号331−1〜331−3の信号値を、加算器11
0における加算にではなく、デコーダ120におけるデ
コードの後で用いていることを意味する。それぞれの加
算デコード装置331−1〜331−3の桁上げ信号生
成器140は、加算器110のブロック桁上げ信号11
2と入力桁上げ信号133から、それぞれの加算デコー
ド装置331−1〜331−3が処理している桁以下の
加算に対する正しい桁上げ信号を生成し、出力桁上げ信
号145として出力する。出力桁上げ信号145は、よ
り上位の加算デコード装置331において、入力桁上げ
信号133として用いられる。
【0014】
【発明の効果】以上説明してきたように、本発明の加算
デコード装置においては、下位の桁からの入力桁上げ信
号が、加算の際に用いられるのではなく、桁上げ信号が
0であるとして加算デコードした結果をシフトするか否
かを決定するために用いられる。従来技術では、全ての
ビットに対して加算を行なってからデコードしていたた
め、下位の桁からの入力桁上げ信号は加算時に用いられ
ていた。図1からも明らかなように、加算時に入力桁上
げ信号を必要とする従来技術に比べ、本発明の加算デコ
ード装置では、より遅いタイミングで入力桁上げ信号が
必要とされることになる。一般に良く知られているよう
に、加算を実行する場合、下位の桁からの桁上げ信号を
伝搬するパスが処理に最も時間がかかるパスである。よ
って、桁上げ信号が入力された後に加算結果を生成し、
更に加算結果をデコードしていた従来技術に比べると、
桁上げ信号により1ビットシフトするか否かを決定して
デコード結果を出力する本発明の加算デコード装置はよ
り高速に加算デコードを行なうことが出来る。特に、図
2に例として示したように、シフタ130をCMOSパ
ストランジスタで構成すると高速に1ビットシフト動作
を実現することができ、更に高速化に寄与することが出
来る。
デコード装置においては、下位の桁からの入力桁上げ信
号が、加算の際に用いられるのではなく、桁上げ信号が
0であるとして加算デコードした結果をシフトするか否
かを決定するために用いられる。従来技術では、全ての
ビットに対して加算を行なってからデコードしていたた
め、下位の桁からの入力桁上げ信号は加算時に用いられ
ていた。図1からも明らかなように、加算時に入力桁上
げ信号を必要とする従来技術に比べ、本発明の加算デコ
ード装置では、より遅いタイミングで入力桁上げ信号が
必要とされることになる。一般に良く知られているよう
に、加算を実行する場合、下位の桁からの桁上げ信号を
伝搬するパスが処理に最も時間がかかるパスである。よ
って、桁上げ信号が入力された後に加算結果を生成し、
更に加算結果をデコードしていた従来技術に比べると、
桁上げ信号により1ビットシフトするか否かを決定して
デコード結果を出力する本発明の加算デコード装置はよ
り高速に加算デコードを行なうことが出来る。特に、図
2に例として示したように、シフタ130をCMOSパ
ストランジスタで構成すると高速に1ビットシフト動作
を実現することができ、更に高速化に寄与することが出
来る。
【0015】なお、本発明の加算デコード装置の第2の
実施例の説明において、加算デコード装置の数を3つと
したが、これは説明を簡単化するためのものであり、本
発明の加算デコード装置を何ら限定するものではない。
また、第2の実施例の説明においては、一般的な構成を
説明するために、最下位の加算デコード装置330−1
も入力桁上げ信号331を入力され、最上位の加算デコ
ード装置330−3も出力桁上げ信号331−4を出力
するとした構成を示したが、これは本発明の加算デコー
ド装置を限定するものではない。容易に類推できるよう
に、デコードの範囲が真にこの範囲に限定されている場
合は、最下位の加算デコード装置330−1には入力桁
上げ信号331−1を入力する必要がなく、最上位の加
算デコード装置330−3は出力桁上げ信号331−4
を出力する必要がない。このような構成の場合は、最下
位の加算デコード装置330−1はシフタ130を必要
とせず、最上位の加算デコード装置330−3は桁上げ
信号生成器140を必要としない。
実施例の説明において、加算デコード装置の数を3つと
したが、これは説明を簡単化するためのものであり、本
発明の加算デコード装置を何ら限定するものではない。
また、第2の実施例の説明においては、一般的な構成を
説明するために、最下位の加算デコード装置330−1
も入力桁上げ信号331を入力され、最上位の加算デコ
ード装置330−3も出力桁上げ信号331−4を出力
するとした構成を示したが、これは本発明の加算デコー
ド装置を限定するものではない。容易に類推できるよう
に、デコードの範囲が真にこの範囲に限定されている場
合は、最下位の加算デコード装置330−1には入力桁
上げ信号331−1を入力する必要がなく、最上位の加
算デコード装置330−3は出力桁上げ信号331−4
を出力する必要がない。このような構成の場合は、最下
位の加算デコード装置330−1はシフタ130を必要
とせず、最上位の加算デコード装置330−3は桁上げ
信号生成器140を必要としない。
【図1】本発明による加算デコード装置の第1の実施例
を示したブロック図である。
を示したブロック図である。
【図2】図1の実施例のシフタ130の実施例を示した
回路図である。
回路図である。
【図3】本発明による加算デコード装置の第2の実施例
を示したブロック図である。
を示したブロック図である。
【図4】加算デコードを行なうための従来技術を示した
ブロック図である。
ブロック図である。
101 固定小数点数入力端子 103 桁上げ信号入力端子 104 デコード信号出力端子 105 桁上げ信号出力端子 110 加算器 111 加算結果 112 ブロック桁上げ信号 120 デコーダ 121 仮デコード信号 130 シフタ 133 入力桁上げ信号 134 デコード信号 140 桁上げ信号生成器 145 出力桁上げ信号 301−1〜301−3 固定小数点数入力端子 303−1〜303−3 部分デコード信号出力端子 330−1〜330−3 加算デコード装置
Claims (2)
- 【請求項1】 2つのNビット(Nは正の整数)固定小
数点数を入力とし、前記固定小数点数間の加算を行な
い、Nビットの加算結果と1ビットのブロック桁上げ信
号とを出力する加算器と、Nビットの前記加算結果を入
力とし、2のN乗ビットの仮デコード結果を出力するデ
コーダと、2のN乗ビットの前記仮デコード結果を入力
とし、1ビットの入力桁上げ信号の入力に応じて、前記
入力桁上げ信号が1であれば前記仮デコード結果を上位
ビット方向に1ビットシフトしてデコード信号として出
力し、前記入力桁上げ信号が0であれば前記仮デコード
信号をそのまま前記デコード信号として出力するシフタ
と、前記ブロック桁上げ信号と前記入力桁上げ信号とか
ら出力桁上げ信号を生成する桁上げ信号生成器とから構
成されることを特徴とする加算デコード装置。 - 【請求項2】 請求項1に記載の加算デコード装置をM
個用い(Mは正の整数)、i番目(iは1以上M以下の
整数)の前記加算デコード装置に2つのN(i)ビット
の前記固定小数点数を入力し、j番目(jは1以上M未
満の整数)の前記加算デコード装置の前記出力桁上げ信
号を(j+1)番目の前記加算デコード装置の前記入力
桁上げ信号とすることにより、{N(1)+N(2)+
N(3)+…+N(M)}ビットの二つの固定小数点数
の加算結果に対する部分デコード信号をそれぞれの前記
加算デコード装置のデコード信号として得ることを特徴
とする加算デコード装置。
Priority Applications (2)
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---|---|---|---|
JP33397393A JP3159349B2 (ja) | 1993-12-28 | 1993-12-28 | 加算デコード装置 |
US08/359,733 US5467318A (en) | 1993-12-28 | 1994-12-20 | Address generating and decoding apparatus with high operation speed |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33397393A JP3159349B2 (ja) | 1993-12-28 | 1993-12-28 | 加算デコード装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07200258A JPH07200258A (ja) | 1995-08-04 |
JP3159349B2 true JP3159349B2 (ja) | 2001-04-23 |
Family
ID=18272065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33397393A Expired - Fee Related JP3159349B2 (ja) | 1993-12-28 | 1993-12-28 | 加算デコード装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5467318A (ja) |
JP (1) | JP3159349B2 (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5532947A (en) * | 1995-01-25 | 1996-07-02 | International Business Machines Corporation | Combined decoder/adder circuit which provides improved access speed to a cache |
JP4262789B2 (ja) * | 1996-12-17 | 2009-05-13 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
WO1999064953A1 (en) * | 1998-06-08 | 1999-12-16 | Intel Corporation | Redundant form address decoder for cache system storing aligned data |
US6341327B1 (en) | 1998-08-13 | 2002-01-22 | Intel Corporation | Content addressable memory addressable by redundant form input |
US6172933B1 (en) * | 1998-09-04 | 2001-01-09 | Intel Corporation | Redundant form address decoder for memory system |
FR2854747A1 (fr) * | 2003-05-09 | 2004-11-12 | St Microelectronics Sa | Dispositif et procede d'addition-comparaison-selection- ajustement dans un decodeur |
US8688893B2 (en) * | 2009-06-23 | 2014-04-01 | Intel Mobile Communications GmbH | Memory device and memory interface |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0254334A (ja) * | 1988-08-18 | 1990-02-23 | Mitsubishi Electric Corp | 演算器 |
US5193071A (en) * | 1988-12-22 | 1993-03-09 | Digital Equipment Corporation | Memory apparatus for multiple processor systems |
-
1993
- 1993-12-28 JP JP33397393A patent/JP3159349B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-20 US US08/359,733 patent/US5467318A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5467318A (en) | 1995-11-14 |
JPH07200258A (ja) | 1995-08-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |