KR101932532B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 상기 반도체 장치는 기판 상에 형성된 층간 절연막, 상기 층간 절연막 내에 형성된 다수의 컨택, 및 상기 층간 절연막 내의 상기 다수의 컨택의 주변에, 상기 다수의 컨택의 길이 방향을 따라서 형성된 불순물 도핑 영역을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and fabricated method thereof}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 사이즈가 점점 줄어들면서, 게이트 전극과 게이트 전극 사이의 거리, 컨택과 컨택 사이의 거리 또는 게이트 전극과 컨택 사이의 거리 등이 매우 줄어들고 있다.
또한, 사이즈가 작은 반도체 장치는 전기적 특성을 높이기 위해서, 게이트 전극의 스페이서 또는 식각 정지막으로서 높은 유전 상수를 갖는 절연막이 사용될 수 있다.
따라서, 게이트 전극과 게이트 전극 사이, 컨택과 컨택 사이 또는 게이트 전극과 컨택 사이에 기생 커패시터의 크기가 클 수 있다. 이러한 기생 커패시터는 동작오류를 발생시키고 전기적 특성을 나쁘게 할 수 있다.
본 발명이 해결하려는 과제는, 기생 커패시터의 크기를 최소화한 유전상수를 갖는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 기생 커패시터의 크기를 최소화한 반도체 장치의 제공 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 면(aspect)은 기판 상에 형성된 층간 절연막, 상기 층간 절연막 내에 형성된 다수의 컨택, 및 상기 층간 절연막 내의 상기 다수의 컨택의 주변에, 상기 다수의 컨택의 길이 방향을 따라서 형성된 불순물 도핑 영역을 포함한다.
상기 불순물 도핑 영역은 불소, 탄소 중 적어도 하나를 포함할 수 있다.
상기 층간 절연막은 불순물 도핑 영역과, 불순물이 도핑되지 않은 비도핑 영역을 포함하고, 상기 불순물 도핑 영역의 유전상수는, 상기 비도핑 영역의 유전상수보다 작을 수 있다.
또한, 상기 다수의 컨택은 서로 바로 인접한 제1 컨택과 제2 컨택을 포함하고, 상기 불순물 도핑 영역은 상기 제1 컨택의 길이 방향을 따라 형성된 제1 불순물 도핑 영역과, 상기 제2 컨택의 길이 방향을 따라 형성된 제2 불순물 도핑 영역을 포함하고, 상기 비도핑 영역은 상기 제1 불순물 도핑 영역과 상기 제2 불순물 도핑 영역 사이에 위치할 수 있다.
상기 불순물 도핑 영역은 상기 층간 절연막의 표면에 형성된 제3 불순물 도핑 영역을 더 포함하고, 상기 비도핑 영역은 상기 제1 불순물 도핑 영역, 상기 제2 불순물 도핑 영역 및 상기 제3 불순물 도핑 영역에 의해 둘러싸일 수 있다.
상기 기판 상에 형성되고, 상기 비도핑 영역 내에 위치하는 게이트 전극을 더 포함할 수 있다.
상기 게이트 전극은 PMOS 트랜지스터의 게이트이고, 상기 제1 컨택과 상기 제2 컨택은 각각 상기 PMOS 트랜지스터의 소오스/드레인과 연결될 수 있다.
상기 비도핑 영역 바로 아래에 형성된 소자 분리 영역을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 면은 기판에 형성되고, 게이트 전극 및 소오스/드레인을 포함하는 트랜지스터, 상기 기판 상에, 상기 소오스/드레인과 연결된 컨택, 및 상기 기판 상에, 상기 컨택 및 상기 트랜지스터를 덮도록 형성된 층간 절연막을 포함하고, 상기 층간 절연막 내에 제1 위치와 제2 위치가 정의되되, 상기 제1 위치는 상기 컨택에서 상기 게이트 전극 방향으로 제1 길이만큼 떨어지고, 상기 제2 위치는 상기 컨택에서 상기 게이트 전극 방향으로 상기 제1 길이보다 먼 제2 길이만큼 떨어지고, 상기 제1 위치에서의 유전 상수는, 상기 제2 위치에서의 유전 상수보다 작을 수 있다.
상기 층간 절연막 내의 상기 컨택의 주변에, 상기 컨택의 길이 방향을 따라서 형성된 불순물 도핑 영역을 더 포함할 수 있다.
상기 층간 절연막은 불순물 도핑 영역과, 불순물이 도핑되지 않은 비도핑 영역을 포함하고, 상기 제1 위치는 상기 불순물 도핑 영역 내에 위치하고, 상기 제2 위치는 상기 비도핑 영역 내에 위치할 수 있다.
상기 불순물 도핑 영역은 불소, 탄소 중 적어도 하나를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 면은 제1 영역과 제2 영역이 정의된 기판, 상기 제1 영역에 형성되고, 서로 제1 수평 거리만큼 이격된 제1 게이트 전극과 제1 컨택, 상기 제2 영역에 형성되고, 서로 제2 수평 거리만큼 이격된 제2 게이트 전극과 제2 컨택, 상기 기판 상에 제1 게이트 전극, 제1 컨택, 제2 게이트 전극 및 제2 컨택을 덮도록 형성된 층간 절연막, 및 상기 층간 절연막 내의 상기 제1 컨택의 주변에, 상기 제1 컨택의 길이 방향을 따라서 형성된 제1 불순물 도핑 영역을 포함할 수 있다.
상기 불순물 도핑 영역은 불소, 탄소 중 적어도 하나를 포함할 수 있다.
상기 불소 또는 탄소는 상기 층간 절연막 내의 상기 제2 컨택 주변에 상기 제2 컨택의 길이 방향을 따라서 도핑되지 않을 수 있다.
상기 제1 영역은 PMOS 트랜지스터 형성 영역이고, 상기 제2 영역은 NMOS 트랜지스터 형성 영역일 수 있다.
상기 불소 또는 탄소는 상기 층간 절연막의 표면을 따라서 더 도핑될 수 있다.
상기 제2 수평 거리는 상기 제1 수평 거리보다 멀 수 있다.
상기 층간 절연막 내의 상기 제2 컨택의 주변에, 상기 제2 컨택의 길이 방향을 따라서 형성된 제2 불순물 도핑 영역을 더 포함할 수 있다.
상기 제1 영역은 코어 영역이고, 상기 제2 영역은 I/O 영역일 수 있다.
상기 제1 게이트 전극과 상기 제1 컨택 사이의 절연막들의 제1 평균 유전상수는, 상기 제2 게이트 전극과 상기 제2 컨택 사이의 절연막들의 제2 평균 유전상수보다 작을 수 있다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면은 제1 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막 내에 다수의 컨택홀을 형성하고, 상기 층간 절연막 내의 상기 다수의 컨택홀의 주변에, 상기 다수의 컨택홀의 길이 방향을 따라서 불순물 도핑 영역을 형성하고, 상기 컨택홀을 채우는 컨택을 형성하는 것을 포함할 수 있다.
상기 불순물 도핑 영역은 불소, 탄소 중 적어도 하나를 포함할 수 있다.
상기 불순물 도핑 영역을 형성하는 것은, 이온 임플란트를 이용할 수 있다.
상기 이온 임플란트의 공정 조건은 1 내지 10keV의 에너지와, 한 스텝당 1e14 내지 2e16 cm-2의 에너지 도즈와, 0 내지 30도의 틸트각일 수 있다.
상기 불순물 도핑 영역을 형성하는 것은, 플라즈마 도핑을 이용할 수 있다.
상기 불순물 도핑 영역을 형성한 후에, 드라이브인 어닐링(drive-in annealing)을 수행하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 도 5의 A영역을 확대한 것이다.
도 7은 도 5의 B영역을 확대한 것이다.
도 8는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 10은 도 9의 C - C를 따라서 절단한 단면도이다.
도 11은 도 9의 D - D를 따라서 절단한 단면도이다.
도 12 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 16 내지 도 19는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20 내지 도 23은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 24 내지 도 26은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 28 및 도 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 기판(100), 트랜지스터(101), 다수의 컨택(181, 182), 층간 절연막(165), 불순물 도핑 영역(190) 등을 포함한다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어질 수 있다. 또한, SOI(silicon on insulator) 기판을 사용하여도 무방하다. 또는, 기판(100)은 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드 (polyimide), 폴리에스테르 (polyester), 폴리카보네이트 (polycarbonate), 폴리에테르술폰 (polyethersulfone), 폴리메틸메타크릴레이트 (polymethylmethacrylate), 폴리에틸렌나프탈레이트 (polyethylenenaphthalate), 폴리에틸렌테레프탈레이트 (polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수도 있다.
소자 분리 영역(110)은 기판(100) 내에 형성되어, 액티브 영역을 정의한다. 도시된 것과 같이, 소자 분리 영역(110)은 STI(Shallow Trench Isolation)일 수 있으나, 이에 한정되는 것은 아니다.
트랜지스터(101)는 게이트 절연막(145), 게이트 전극(147), 스페이서(151), 소오스/드레인(175, 176), 실리사이드(171, 172) 등을 포함할 수 있다.
게이트 전극(147)은 poly-Si, poly-SiGe, 불순물이 도핑된 poly-Si, Ta, TaN, TaSiN, TiN, TiC, TaC, Mo, Ru, Ni, NiSi, W, Al 같은 금속, 금속 실리사이드 등의 단일막 또는 이들을 조합한 적층막일 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(145)은 실리콘 산화막, 실리콘 질화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등이 사용될 수 있으나, 이에 제한되지 않는다.
도면에서는 게이트 퍼스트(gate first) 구조를 예시하였으나, 이에 한정되는 것은 아니다. 즉, 게이트 절연막(145)이 게이트 전극(147)의 바닥면에만 위치하는 것으로 도시하였으나 이에 한정되는 것은 아니다. 예를 들어, 게이트 라스트(gate last) 구조일 수도 있다. 이 경우에는, 게이트 절연막(145)이 게이트 전극(147)의 바닥면, 측벽을 따라서 컨포말하게 형성될 수 있다.
스페이서(151)는 게이트 전극(147)의 측벽에 형성되고, SiO2, SiN, SiON, 저유전율 물질(예를 들어, SiOF, SiOC 등) 중 적어도 하나를 포함할 수 있다.
소오스/드레인(175, 176)은 기판(100) 내의 게이트 전극(147)의 양측에 위치한다. 소오스/드레인(175, 176)의 형상은 어떤 것이어도 무방하다. 예를 들어, 소오스/드레인(175, 176)은 LDD(Lightly Doped Drain), DDD(Double Diffused Drain), MIDDD(Mask Islanded Double Diffused Drain) 구조, MLDD(Mask LDD), LDMOS(Lateral Double-diffused MOS) 등일 수도 있다.
또한, 소오스/드레인(175, 176)은 도시된 것과 달리, 상승된 소오스/드레인(elevated source/drain)일 수 있다. 이 경우, 소오스/드레인(175, 176)의 상면이, 기판(100)의 상면보다 높을 수 있다. 또한, 소오스/드레인(175, 176)은 게이트 전극(147)의 양측에 형성된 리세스를 형성하고, 에피 공정을 통해서 형성할 수도 있다. 또한, 이와 같은 소오스/드레인(175, 176)은 SiGe, SiC를 포함할 수 있다.
실리사이드(171, 172)은 소오스/드레인(175, 176) 내에 형성될 수 있다. 실리사이드(171, 172)는 NiPtSi, NiSi, CoSi, TiSi 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다.
실리사이드(171, 172)는 도시된 것과 같이, 스페이서(151)와 오버랩되지 않도록 형성될 수 있다. 후술하겠으나, 컨택홀(181a, 182a)을 형성한 후, 컨택홀(181a, 182a)에 의해서 노출된 소오스/드레인(175, 176)에 실리사이드(171, 172)를 형성할 수 있다.
다수의 컨택(181, 182)은 기판(100) 상에 형성되고, 소오스/드레인(175, 176)과 연결되도록 형성된다. 컨택(181, 182)은 Cu, W, Al 등과 같은 물질로 형성될 수 있다.
또한, 도시하지 않았으나, 컨택(181, 182)의 주위에는 베리어막이 형성될 수 있다. 즉, 베리어막은 컨택홀(181a, 182a)의 측벽과 바닥면을 따라서 컨포말하게 형성될 수 있다. 베리어막은 Ti/TiN을 포함할 수 있으나, 이에 한정되는 것은 아니다.
층간 절연막(165)은 기판(100) 상에, 트랜지스터(101)와 다수의 컨택(181, 182)을 덮도록 형성할 수 있다. 층간 절연막(165)은 SiO2, SiN, SiON, 저유전율 물질(예를 들어, SiOF, SiOC 등) 중 적어도 하나를 포함할 수 있다. 층간 절연막(165)를 형성하기 전에, 식각 정지막(163)이 형성될 수 있다. 식각 정지막(163)은 실리콘 질화막일 수 있으나, 이에 한정되는 것은 아니다.
불순물 도핑 영역(190)은 층간 절연막(165) 내의 다수의 컨택(181, 182)의 주변에, 다수의 컨택(181, 182)의 길이 방향을 따라서 형성될 수 있다. 불순물 도핑 영역(190)은 불소(F), 탄소(C) 중 적어도 하나를 포함할 수 있다.
도시된 것과 같이, 다수의 컨택(181, 182)은 서로 바로 인접한 제1 컨택(181)과 제2 컨택(182)을 포함한다. 여기서, 제1 컨택(181)과 제2 컨택(182)이 바로 인접한다는 의미는, 제1 컨택(181)과 제2 컨택(182) 사이에 다른 컨택이 없다는 의미이다.
불순물 도핑 영역(190)은 제1 컨택(181)의 길이 방향을 따라 형성된 제1 불순물 도핑 영역(191)과, 제2 컨택(182)의 길이 방향을 따라 형성된 제2 불순물 도핑 영역(193)을 포함한다. 불순물 도핑 영역(190)은 층간 절연막(165)의 표면에 형성된 제3 불순물 도핑 영역(192)을 더 포함할 수 있다.
비도핑 영역(165a)은 제1 불순물 도핑 영역(191)과 상기 제2 불순물 도핑 영역(193) 사이에 위치할 수 있다. 더 구체적으로, 비도핑 영역(165a)은 제1 불순물 도핑 영역(191), 제2 불순물 도핑 영역(193) 및 제3 불순물 도핑 영역(192)에 의해 둘러싸인 영역일 수 있다. 도면에서, 비도핑 영역(165a)은 층간 절연막(165) 중에서 불순물 도핑 영역(190) 이외의 영역이다. 비도핑 영역(165a) 내에 게이트 전극(147)이 위치할 수 있다.
특히, 불순물 도핑 영역(190)의 유전상수는, 비도핑 영역(165a)의 유전상수보다 작을 수 있다. 불소(F), 탄소(C)와 같은 불순물을 층간 절연막(165)에 도핑하면, 불순물이 도핑된 영역의 유전 상수는 낮아진다.
반도체 장치(1)의 사이즈가 점점 줄어들면서, 게이트 전극(147)과 게이트 전극(147) 사이의 거리, 컨택(예를 들어, 181)과 컨택(예를 들어, 182) 사이의 거리, 게이트 전극(147)과 컨택(181, 182) 사이의 거리 등이 매우 줄어들고 있다.
또한, 사이즈가 작은 반도체 장치(1)는 전기적 특성을 높이기 위해서, 게이트 전극(147)의 스페이서(151) 또는 식각 정지막(163)로서 실리콘 질화막이 사용될 수 있다. 실리콘 질화막은 실리콘 산화막에 비해서 상대적으로 높은 유전 상수(dielectric constant)를 가지고 있다.
예를 들어, 게이트 전극(147)과 컨택(181, 182) 사이의 거리가 줄어들고, 게이트 전극(147)과 컨택(181, 182) 사이의 절연물질은 유전상수가 높은 실리콘 질화막을 쓰기 때문에, 게이트 전극(147)과 컨택(181, 182) 사이의 기생 커패시터의 크기가 클 수 있다. 이러한 기생 커패시터는 동작 오류를 발생시키고, 전기적 특성을 나쁘기 할 수 있다.
그런데, 본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 불순물 도핑 영역(190)은 컨택(181, 182)의 길이 방향을 따라서 길게 형성되어 있다. 즉, 게이트 전극(147)과 컨택(181, 182) 사이의 절연물질(즉, 스페이서(151), 식각 정지막(163), 층간 절연막(165) 등)이 불소, 탄소와 같은 불순물로 도핑된다. 전술한 것과 같이, 불소(F), 탄소(C)와 같은 불순물을 층간 절연막(165)에 도핑하면, 불순물이 도핑된 영역의 유전 상수는 낮아진다. 따라서, 게이트 전극(147)과 컨택(181, 182) 사이의 기생 커패시터의 크기를 줄일 수 있다.
한편, 트랜지스터(101)는 PMOS 트랜지스터일 수 있다. 컨디션을 조절함으로써, 소오스/드레인(175, 176)(또는 실리사이드(171, 172)) 내에 불순물 도핑 영역(190)을 동시에 형성하는 것도 가능하다. 따라서, 이 방법은 실리사이드 특성의 조절(modulation)을 가능하다. 불순물 도핑 영역(190)을 형성하기 위해 예를 들어, 불소를 도핑하는 것은, 실리사이드(171, 172)에 영향을 줄 수 있다. 실리사이드(171, 172)(예를 들어, NiSi)에 도핑된 불소는 실리사이드(171, 172)의 일함수에 좋은 영향을 줄 수 있다. 즉, 실리사이드(171, 172)의 오믹 컨택 기능이 향상될 수 있다. 실리사이드(171, 172)는 불순물 도핑 영역(190)을 형성하기 전에 형성할 수 있다.
도 2는 본 발명의 제2 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분은 생략한다.
도 2를 참조하면. 본 발명의 제2 실시예에 따른 반도체 장치(2)는 기판(100), 트랜지스터(102), 다수의 컨택(181, 182), 층간 절연막(165), 불순물 도핑 영역(190) 등을 포함한다. 트랜지스터(102)는 게이트 절연막(145), 게이트 전극(147), 스페이서(151), 소오스/드레인(175, 176), 실리사이드(173, 174) 등을 포함할 수 있다.
실리사이드(173, 174)는 소오스/드레인(175, 176) 내에 형성될 수 있다. 실리사이드(173, 174)는 NiSi, CoSi, TiSi 중 적어도 하나를 포함할 수 있다.
실리사이드(173, 174)는 후술하겠으나, 컨택홀(181a, 182a)을 형성하기 전에(또는 층간 절연막(165)을 형성하기 전에), 먼저 실리사이드(173, 174)를 형성할 수 있다. 따라서, 도 2에 도시된 실리사이드(173, 174)는, 도 1에 도시된 실리사이드(173, 174)에 비해서 폭이 넓음을 알 수 있다.
도 3은 본 발명의 제3 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제2 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분은 생략한다.
도 3을 참조하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 기판(100)에는 제1 영역(I)과 제2 영역(II)이 정의되어 있다.
제1 영역(I)에는 제1 트랜지스터(102)가 형성되고, 제2 영역(II)에는 제2 트랜지스터(201)가 형성될 수 있다.
제1 영역(I)에는, 기판(100), 트랜지스터(102), 다수의 컨택(181, 182), 층간 절연막(165), 불순물 도핑 영역(190) 등을 포함한다. 트랜지스터(102)는 게이트 절연막(145), 게이트 전극(147), 스페이서(151), 소오스/드레인(175, 176), 실리사이드(173, 174) 등을 포함할 수 있다.
제2 영역(II)에는 기판(200), 트랜지스터(201), 다수의 컨택(281, 282), 층간 절연막(265) 등을 포함한다. 트랜지스터(201)는 게이트 절연막(245), 게이트 전극(247), 스페이서(251), 소오스/드레인(275, 276), 실리사이드(273, 274) 등을 포함할 수 있다.
즉, 제1 영역(I)에는 불순물 도핑 영역(190)이 형성되어 있고, 제2 영역(II)에는 불순물 도핑 영역이 형성되지 않을 수 있다.
예를 들어, 제1 영역(I)에 형성된 트랜지스터(102)는 PMOS 트랜지스터이고, 제2 영역(II)에 형성된 트랜지스터(201)는 NMOS 트랜지스터일 수 있다. 전술한 것과 같이, 불소는 PMOS 트랜지스터의 실리사이드(173, 174)의 일함수에 좋은 영향을 줄 수 있다. 하지만, 불소는 NMOS 트랜지스터의 실리사이드(273, 274)의 일함수에는 좋은 영향을 주지 않을 수 있다. 따라서, NMOS 트랜지스터가 형성된 제2 영역(II)에는, 불순물 도핑 영역이 형성되지 않을 수 있다.
도 4는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의상, 본 발명의 제4 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분은 생략한다.
도 4을 참조하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 기판(100)에는 제1 영역(I)과 제2 영역(II)이 정의되어 있다. 제1 영역(I)에 형성된 트랜지스터(102)는 PMOS 트랜지스터이고, 제2 영역(II)에 형성된 트랜지스터(202)는 NMOS 트랜지스터일 수 있다. 제2 영역(II)에는 층간 절연막(265)의 표면에만 불순물 도핑 영역(292)이 형성될 수 있다. 후술하겠으나, 제1 영역(I)에는 컨택홀(181a, 182a)을 형성하고 제2 영역(II)에는 컨택홀(281a, 282a)을 형성하지 않은 상태에서, 불순물(예를 들어, 불소)을 도핑할 수 있다. 이런 경우, 불술물 도핑 영역(190)은 컨택홀(181a, 182a)의 길이 방향을 따라서 형성되고, 불순물 도핑 영역(292)은 컨택홀(281a, 282a)의 길이 방향을 따라서 형성되지 않고 층간 절연막(265)의 표면에만 형성된다. 즉, 불소는 NMOS 트랜지스터의 실리사이드(273, 274)에 거의 영향을 주지 않는다.
도 5는 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6은 도 5의 A영역을 확대한 것이고, 도 7은 도 5의 B영역을 확대한 것이다. 설명의 편의상, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분은 생략한다.
도 5 내지 도 7를 참조하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 기판(100)에는 제1 영역(I)과 제2 영역(II)이 정의되어 있다.
제1 영역(I)에는 제1 트랜지스터(101)가 형성되고, 제2 영역(II)에는 제2 트랜지스터(203)가 형성될 수 있다.
제1 영역(I)에는, 기판(100), 트랜지스터(102), 다수의 컨택(181, 182), 층간 절연막(165), 불순물 도핑 영역(190) 등을 포함한다. 트랜지스터(102)는 게이트 절연막(145), 게이트 전극(147), 스페이서(151), 소오스/드레인(175, 176), 실리사이드(171, 172) 등을 포함할 수 있다.
제2 영역(II)에는 기판(200), 트랜지스터(201), 다수의 컨택(281, 282), 층간 절연막(265), 불순물 도핑 영역(290) 등을 포함한다. 트랜지스터(201)는 게이트 절연막(245), 게이트 전극(273), 스페이서(251), 소오스/드레인(275, 276), 실리사이드(271, 272) 등을 포함할 수 있다.
불순물 도핑 영역(290)은 제3 컨택(281) 주변에 제3 컨택(281)의 길이를 따라서 형성된 제4 불순물 도핑 영역(291)과, 제4 컨택(282) 주변에 제4 컨택(282)의 길이 방향을 따라 형성된 제5 불순물 도핑 영역(293)을 포함한다. 또한, 불순물 도핑 영역(290)은 층간 절연막(265)의 표면에 형성된 제6 불순물 도핑 영역(292)을 더 포함할 수 있다.
여기서, 제1 영역(I)에는, 제1 게이트 전극(147)과 제1 컨택(181)이 서로 제1 수평 거리(G1)만큼 이격될 수 있다. 제2 영역(II)에는, 제2 게이트 전극(247)과 제4 컨택(282)이 서로 제2 수평 거리(G2)만큼 이격될 수 있다. 제2 수평 거리(G2)는 제1 수평 거리(G1)보다 더 멀 수 있다. 여기서, 수평 거리(G1, G2)는 기판(100)과 평행한 평면을 따라서, 측정된 거리일 수 있다.
이와 같은 제1 영역(I)은 코어 영역이고, 제2 영역(II)은 I/O 영역일 수 있다.
따라서, 도시된 것과 같이, 제1 불순물 도핑 영역(191)과 제2 불순물 도핑 영역(193)의 일부는 스페이서(151)와 오버랩될 수 있다. 하지만, 제4 불순물 도핑 영역(291)과 제5 불순물 도핑 영역(293)의 일부는 스페이서(251)와 오버랩되지 않을 수 있다.
구체적으로, 도 7에 도시된 것처럼, 층간 절연막(265) 내에 제1 위치(P1), 제2 위치(P2)가 정의되어 있다. 제1 위치(P1)는 컨택(예를 들어, 제4 컨택(282))에서 게이트 전극(247) 방향으로 제1 길이(L1)만큼 떨어지고, 제2 위치(P2)는 컨택(예를 들어, 제4 컨택(282))에서 게이트 전극(247) 방향으로 제1 길이(L1)보다 먼 제2 길이(L2)만큼 떨어진다. 제1 위치(P1)는 불순물 도핑 영역(293) 내에 위치하고, 제2 위치(P2)는 불순물이 도핑되지 않은 비도핑 영역(265a) 내에 위치할 수 있다. 전술한 것과 같이, 불순물 도핑 영역(290)의 유전상수는, 비도핑 영역(265a)의 유전상수보다 작을 수 있다. 따라서, 제1 위치(P1)에서의 유전 상수는, 제2 위치(P2)에서의 유전 상수보다 작을 수 있다.
따라서, 컨택(181, 182, 281, 282)과 게이트 전극(147, 247) 사이의 거리에 따라서, 컨택(181, 182, 281, 282)과 게이트 전극(147, 247) 사이의 절연막들의 평균 유전 상수의 값이 변할 수 있다.
구체적으로 설명하면, 도 6에서는, 컨택(예를 들어, 181)과 게이트 전극(147) 사이에는, 불순물 도핑 영역(191), 스페이서(151)가 위치할 수 있다. 불순물 도핑 영역(191)의 유전상수, 스페이서(151)의 유전상수의 평균을 계산하여, 컨택(181)과 게이트 전극(147) 사이의 절연막의 제1 평균 유전 상수를 구할 수 있다.
반면, 도 7에서는, 컨택(예를 들어, 282)과 게이트 전극(247) 사이에는, 불순물 도핑 영역(293), 층간 절연막(265) 중 비도핑 영역(265a), 스페이서(251)가 위치할 수 있다. 불순물 도핑 영역(293)의 유전상수, 비도핑 영역(265a)의 유전상수, 스페이서(251)의 유전상수의 평균을 계산하여, 컨택(282)과 게이트 전극(247) 사이의 절연막의 제2 평균 유전 상수를 구할 수 있다.
제1 평균 유전 상수는 제2 평균 유전 상수보다 작을 수 있다. 불순물 도핑 영역(293)의 유전상수는, 비도핑 영역(265a)의 유전상수보다 작을 수 있기 때문이다.
도 8는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 본 발명의 제1 실시예에 따른 반도체 장치를 설명한 것과 실질적으로 동일한 부분은 생략한다.
도 8을 참조하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 기판(100)에는 제1 영역(I)과 제2 영역(II)이 정의되어 있다.
제1 영역(I)에는 제1 트랜지스터(101)가 형성되고, 제2 영역(II)에는 제2 트랜지스터(204)가 형성될 수 있다. 제1 영역(I)에는 불순물 도핑 영역(190)이 형성되고, 제2 영역(II)에도 불순물 도핑 영역(290)이 형성된다.
소자 분리 영역(110, 210)이 넓은 경우, 비도핑 영역(166a) 아래에 소자 분리 영역(110, 210)이 위치할 수 있다.
도 9는 본 발명의 제7 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 10은 도 9의 C - C를 따라서 절단한 단면도이다. 도 11은 도 9의 D - D를 따라서 절단한 단면도이다. 도 9에서는 층간 절연막 및 불순물 도핑 영역을 도시하지 않았다.
도 9 내지 도 11을 참조하면, 본 발명의 제7 실시예에 따른 반도체 장치(7)에서, 제1 핀형 트랜지스터(103)는 제1 핀(F1), 제1 게이트 전극(147), 제1 리세스(125), 제1 소오스/드레인(175, 176) 등을 포함할 수 있다.
제1 핀(F1)은 제2 방향(Y1)을 따라서 길게 연장될 수 있다. 제1 핀(F1)은 기판(101)의 일부일 수도 있고, 기판(101)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 소자 분리막(110)은 제1 핀(F1)의 측면을 덮을 수 있다.
제1 게이트 전극(147)은 제1 핀(F1) 상에, 제1 핀(F1)과 교차하도록 형성될 수 있다. 제1 게이트 전극(147)은 제1 방향(X1)으로 연장될 수 있다.
제1 게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 제1 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 제1 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 제1 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
제1 게이트 절연막(145)은 제1 핀(F1)과 제1 게이트 전극(147) 사이에 형성될 수 있다. 제1 게이트 절연막(145)은 제1 핀(F)의 상면과 측면의 상부에 형성될 수 있다. 또한, 제1 게이트 절연막(145)은 제1 게이트 전극(147)과 소자 분리막(110) 사이에 배치될 수 있다. 이러한 제1 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 제1 게이트 절연막(145)은 HfO2, ZrO2 또는 Ta2O5을 포함할 수 있다.
제1 리세스(125)는 제1 게이트 전극(147) 양측의 제1 핀(F1) 내에 형성될 수 있다. 제1 리세스(125)의 측벽은 경사져 있어서, 제1 리세스(125)의 형상은 기판(100)에서 멀어질수록 넓어질 수 있다. 제1 리세스(125)의 폭은 제1 핀(F1)의 폭보다 넓을 수 있다.
제1 소오스/드레인(175, 176)은 제1 리세스(125) 내에 형성된다. 제1 소오스/드레인(175, 176)은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 제1 소오스/드레인(175, 176)의 상면은 제1 층간 절연막(155)의 하면보다 높을 수 있다. 또한, 제1 소오스/드레인(175, 176)과 제1 게이트 전극(147)은 스페이서(151)에 의하여 절연될 수 있다.
제1 핀형 트랜지스터(103)가 PMOS 트랜지스터인 경우, 제1 소오스/드레인(175, 176)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 제1 핀(F1)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
스페이서(151)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
층간 절연막(165)은 기판(100) 상에, 제1 핀형 트랜지스터(103)와 다수의 컨택(181, 182)을 덮도록 형성할 수 있다. 층간 절연막(165)은 SiN, SiO2 등의 물질로 형성될 수 있다.
불순물 도핑 영역(190)은 층간 절연막(165) 내의 다수의 컨택(181, 182)의 주변에, 다수의 컨택(181, 182)의 길이 방향을 따라서 형성될 수 있다. 불순물 도핑 영역(190)은 불소(F), 탄소(C) 중 적어도 하나를 포함할 수 있다.
이하에서, 도 12 내지 도 15, 도 1을 이용하여 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 12 내지 도 15는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
우선 도 12를 참조하면, 기판(100) 내에 소자 분리 영역(110)을 형성하여 액티브 영역을 정의한다. 액티브 영역에 트랜지스터(101)를 형성한다. 트랜지스터(101)는 게이트 절연막(145), 게이트 전극(147), 스페이서(151), 소오스/드레인(175, 176)을 포함할 수 있다. 도시된 것과 같이, 실리사이드(도 1의 171, 172 참조)는 형성되지 않는다. 트랜지스터(101)는 PMOS 트랜지스터일 수 있다.
도 13을 참조하면, 기판(100) 상에 식각 정지막(163), 층간 절연막(165)을 형성한다. 층간 절연막(165)은 SiN, SiO2 등의 물질로 형성될 수 있다.
도 14를 참조하면, 층간 절연막(165) 내에 다수의 컨택홀(181a, 182a)을 형성한다.
도 15를 참조하면, 층간 절연막(165) 내의 다수의 컨택홀(181a, 182a)의 주변에, 다수의 컨택홀(181a, 182a)의 길이 방향을 따라서 불순물 도핑 영역(190)을 형성한다.
여기서, 불순물 도핑 영역(190)은 불소, 탄소 중 적어도 하나를 포함할 수 있다.
또한, 불순물 도핑 영역(190)을 형성하는 것은, 이온 임플란트를 이용할 수 있다. 예를 들어, 이온 임플란트의 공정 조건은 1 내지 10keV의 에너지와, 한 스텝당 1e14 내지 2e16 cm-2의 에너지 도즈와, 0 내지 30도의 틸트각일 수 있다.
또는, 불순물 도핑 영역(190)을 형성하는 것은, 플라즈마 도핑을 이용할 수 있다.
불순물 도핑 영역(190)을 형성한 후에, 드라이브인 어닐링(drive-in annealing)을 수행하는 것을 더 포함할 수 있다.
여기서, 불순물 도핑 영역(190)의 유전상수는, 비도핑 영역(165a)의 유전상수보다 작을 수 있다. 불소(F), 탄소(C)와 같은 불순물을 층간 절연막(165)에 도핑하면, 불순물이 도핑된 영역의 유전 상수는 낮아진다.
다시 도 1을 참조하면, 컨택홀(181a, 182a)에 의해서 노출된 소오스/드레인 내에, 실리사이드(171, 172)를 형성할 수 있다. 실리사이드(171, 172)는 도시된 것과 같이, 스페이서(151)와 오버랩되지 않도록 형성될 수 있다. 실리사이드(171, 172)는 NiSi, CoSi, TiSi 중 적어도 하나를 포함할 수 있다.
이어서, 컨택홀(181a, 182a)을 채우는 컨택(181, 182)을 하여, 본 발명의 제1 실시예에 따른 반도체 장치(1)를 완성한다.
이어서, 도 16 내지 도 19, 도 2를 이용하여 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 16 내지 도 19는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 16을 참조하면, 기판(100) 내에 소자 분리 영역(110)을 형성하여 액티브 영역을 정의한다. 액티브 영역에 트랜지스터(102)를 형성한다. 트랜지스터(101)는 게이트 절연막(145), 게이트 전극(147), 스페이서(151), 소오스/드레인(175, 176), 실리사이드(173, 174)를 포함할 수 있다. 트랜지스터(101)는 PMOS 트랜지스터일 수 있다.
도 17을 참조하면, 기판(100) 상에 식각 정지막(163), 층간 절연막(165)을 형성한다.
도 18을 참조하면, 층간 절연막(165) 내에 다수의 컨택홀(181a, 182a)을 형성한다.
도 19를 참조하면, 층간 절연막(165) 내의 다수의 컨택홀(181a, 182a)의 주변에, 다수의 컨택홀(181a, 182a)의 길이 방향을 따라서 불순물 도핑 영역(190)을 형성한다.
도 2를 참조하면, 컨택홀(181a, 182a)을 채우는 컨택(181, 182)을 하여, 본 발명의 제2 실시예에 따른 반도체 장치(2)를 완성한다.
이어서, 도 20 내지 도 23, 도 3를 이용하여 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 20 내지 도 23은 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 20을 참조하면, 기판(100)에는 제1 영역(I)과 제2 영역(II)이 정의되어 있다. 제1 영역(I)에는 제1 트랜지스터(102)가 형성되고, 제2 영역(II)에는 제2 트랜지스터(201)가 형성될 수 있다. 제1 트랜지스터(101)는 PMOS 트랜지스터이고, 제2 트랜지스터(201)는 NMOS 트랜지스터일 수 있다.
도 21을 참조하면, 기판(100) 상에 식각 정지막(163), 층간 절연막(165)을 형성한다.
도 22를 참조하면, 층간 절연막(165) 내에 다수의 컨택홀(181a, 182a, 281a, 282a)을 형성한다.
도 23을 참조하면, 제2 영역(II)을 커버하고 제1 영역(I)을 노출하는 마스크(310)를 형성한다.
이어서, 층간 절연막(165) 내의 다수의 컨택홀(181a, 182a)의 주변에, 다수의 컨택홀(181a, 182a)의 길이 방향을 따라서 불순물 도핑 영역(190)을 형성한다.
도 3을 참조하면, 마스크(310)를 제거한 후, 컨택홀(181a, 182a, 281a, 282a)을 채우는 컨택(181, 182, 281, 282)을 하여, 본 발명의 제3 실시예에 따른 반도체 장치(3)를 완성한다.
한편, 도 23에서 마스크(310)를 형성한 후 불순물 도핑 영역(190)을 형성하는 이유는, 불소는 PMOS 트랜지스터의 실리사이드(173, 174)의 일함수에 좋은 영향을 줄 수 있으나, NMOS 트랜지스터의 실리사이드(273, 274)의 일함수에는 좋은 영향을 주지 않을 수 있기 때문이다.
이어서, 도 24 내지 도 26, 도 4를 이용하여 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 24 내지 도 26은 본 발명의 제4 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 24를 참조하면, 기판(100)에는 제1 영역(I)과 제2 영역(II)이 정의되어 있다. 제1 영역(I)에는 제1 트랜지스터(102)가 형성되고, 제2 영역(II)에는 제2 트랜지스터(202)가 형성될 수 있다. 제1 트랜지스터(102)는 PMOS 트랜지스터이고, 제2 트랜지스터(202)는 NMOS 트랜지스터일 수 있다.
이어서, 기판(100) 상에 층간 절연막(165)을 형성한다.
이어서, 제2 영역(II)을 커버하고 제1 영역(I)을 노출하는 마스크(미도시)를 이용하여, 제1 영역(I)의 층간 절연막(165) 내에 다수의 컨택홀(181a, 182a)을 형성한다. 즉, 제1 영역(I)에만 컨택홀(181a, 182a)을 형성하고, 제2 영역(II)에는 컨택홀(281a, 282a)을 형성하지 않을 수 있다.
도 25를 참조하면, 불순물을 도핑하여, 불순물 도핑 영역(190, 292)를 형성한다. 구체적으로, 제1 영역(I)에 형성된 불순물 도핑 영역(190)는 제1 불순물 도핑 영역(191)과, 제2 불순물 도핑 영역(193), 제3 불순물 도핑 영역(192)을 포함할 수 있다.
하지만, 제2 영역(II)에 형성된 불순물 도핑 영역(292)은 층간 절연막(265)의 표면에만 형성될 수 있다.
도 26을 참조하면, 제2 영역(II)의 층간 절연막(265) 내에 다수의 컨택홀(281a, 282a)을 형성한다.
도 4를 참조하면, 컨택홀(181a, 182a, 281a, 282a)을 채우는 컨택(181, 182, 281, 282)을 하여, 본 발명의 제4 실시예에 따른 반도체 장치(4)를 완성한다.
한편, 도 25에서 제1 영역(I)의 층간 절연막(165) 내에만 다수의 컨택홀(181a, 182a)을 형성한 후 불순물 도핑 영역(190)을 형성한다. 따라서, 불순물 도핑 영역(292)은 제2 영역(II)의 층간 절연막(265)의 표면에만 형성된다. 따라서, 불소는 NMOS 트랜지스터의 실리사이드(273, 274)에 거의 영향을 주지 않을 수 있다.
도 27은 본 발명의 몇몇 실시예에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 27을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 28 및 도 29는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 28은 태블릿 PC이고, 도 29는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~7) 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 101: 트랜지스터
145: 게이트 절연막 147: 게이트 전극
151: 스페이서 165: 층간 절연막
171, 172: 실리사이드 175, 176: 소오스/드레인
181, 182: 컨택 190: 불순물 도핑 영역

Claims (10)

  1. 기판;
    상기 기판 상의 식각 정지막;
    상기 식각 정지막 상에 형성되고, 불순물 도핑 영역과 비도핑 영역을 포함하는 층간 절연막; 및
    상기 층간 절연막 내에 형성된 제1 컨택과 제2 컨택을 포함하고,
    상기 식각 정지막은, 상기 층간 절연막과 상기 기판 사이에 배치되고,
    상기 불순물 도핑 영역의 상면과, 상기 제1 및 제2 컨택 중 적어도 하나의 상면은 동일 평면 상에 위치하고,
    상기 불순물 도핑 영역의 유전상수는, 상기 비도핑 영역의 유전상수보다 작고,
    상기 불순물 도핑 영역은 상기 제1 컨택의 길이 방향을 따라 형성된 제1 불순물 도핑 영역과, 상기 제2 컨택의 길이 방향을 따라 형성된 제2 불순물 도핑 영역을 포함하고,
    상기 비도핑 영역은 상기 제1 불순물 도핑 영역과 상기 제2 불순물 도핑 영역 사이에 위치하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 불순물 도핑 영역은 불소, 탄소 중 적어도 하나를 포함하는 반도체 장치.
  3. 삭제
  4. 삭제
  5. 제 1항에 있어서,
    상기 불순물 도핑 영역은 상기 층간 절연막의 표면에 형성된 제3 불순물 도핑 영역을 더 포함하고,
    상기 비도핑 영역은 상기 제1 불순물 도핑 영역, 상기 제2 불순물 도핑 영역 및 상기 제3 불순물 도핑 영역에 의해 둘러싸인 반도체 장치.
  6. 제 1항에 있어서,
    상기 기판 상에 형성되고, 상기 비도핑 영역 내에 위치하는 게이트 전극을 더 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 게이트 전극은 PMOS 트랜지스터의 게이트이고,
    상기 제1 컨택과 상기 제2 컨택은 각각 상기 PMOS 트랜지스터의 소오스/드레인과 연결되는 반도체 장치.
  8. 기판에 형성되고, 게이트 전극 및 소오스/드레인을 포함하는 트랜지스터;
    상기 기판 상에, 상기 소오스/드레인과 연결된 컨택; 및
    상기 기판 상에, 상기 컨택 및 상기 트랜지스터를 덮도록 형성된 층간 절연막을 포함하고,
    상기 층간 절연막 내에 제1 위치와 제2 위치가 정의되되, 상기 제1 위치는 상기 컨택에서 상기 게이트 전극 방향으로 제1 길이만큼 떨어지고, 상기 제2 위치는 상기 컨택에서 상기 게이트 전극 방향으로 상기 제1 길이보다 먼 제2 길이만큼 떨어지고,
    상기 제1 위치에서의 유전 상수는, 상기 제2 위치에서의 유전 상수보다 작은 반도체 장치.
  9. 제1 영역과 제2 영역이 정의된 기판;
    상기 제1 영역에 형성되고, 서로 제1 수평 거리만큼 이격된 제1 게이트 전극과 제1 컨택;
    상기 제2 영역에 형성되고, 서로 제2 수평 거리만큼 이격된 제2 게이트 전극과 제2 컨택;
    상기 기판 상의 식각 정지막; 및
    상기 식각 정지막 상에, 상기 제1 게이트 전극, 상기 제1 컨택, 상기 제2 게이트 전극 및 상기 제2 컨택을 덮도록 형성되고, 제1 불순물 도핑 영역, 제2 불순물 도핑 영역 및 비도핑 영역을 포함하는 층간 절연막을 포함하고,
    상기 제1 불순물 도핑 영역은, 상기 층간 절연막 내의 상기 제1 컨택의 주변에, 상기 제1 컨택의 길이 방향을 따라서 배치되고,
    상기 제2 불순물 도핑 영역은, 상기 층간 절연막 내의 상기 제2 컨택의 주변에, 상기 제2 컨택의 길이 방향을 따라서 배치되고,
    상기 비도핑 영역은, 상기 제1 불순물 도핑 영역과 상기 제2 불순물 도핑 영역 사이에 배치되고,
    상기 식각 정지막은 상기 층간 절연막과 상기 기판 사이에 배치되고,
    상기 제1 불순물 도핑 영역의 상면과, 상기 제1 컨택의 상면은 동일 평면 상에 위치하고,
    상기 제1 불순물 도핑 영역의 유전상수는, 상기 비도핑 영역의 유전상수보다 작은 반도체 장치.
  10. 기판 상에 식각 정지막을 형성하고,
    상기 식각 정지막 상에 층간 절연막을 형성하고,
    상기 층간 절연막 내에 제1 및 제2 컨택홀을 형성하고,
    상기 층간 절연막 내에, 상기 제1 컨택홀의 주변에, 상기 제1 컨택홀의 길이 방향을 따라서 제1 불순물 도핑 영역을 형성하고,
    상기 층간 절연막 내에, 상기 제2 컨택홀의 주변에, 상기 제2 컨택홀의 길이 방향을 따라서 제2 불순물 도핑 영역을 형성하고,
    상기 제1 불순물 도핑 영역과 상기 제2 불순물 도핑 영역 사이에 비도핑 영역을 형성하고,
    상기 제1 컨택홀을 채우는 제1 컨택과, 상기 제2 컨택홀을 채우는 제2 컨택을 형성하는 것을 포함하고,
    상기 식각 정지막은, 상기 층간 절연막과 상기 기판 사이에 배치되고,
    상기 제1 불순물 도핑 영역의 상면과, 상기 제1 컨택의 상면은 동일 평면 상에 위치하고,
    상기 제1 및 제2 불순물 도핑 영역의 유전상수는, 상기 비도핑 영역의 유전상수보다 작은 반도체 장치의 제조 방법.
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