KR100613585B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역에 게이트 절연막을 개재하며 게이트 전극이 형성되고, 상기 게이트 전극의 측벽에 스페이서가 형성되고, 상기 게이트 전극을 가운데 두고 상기 반도체 기판의 액티브 영역에 엘디디 영역을 갖는 소스/드레인 영역이 형성된 상태에서 게이트 전극과 소스/드레인 영역에 비정질화 이온으로서 Si 이온을 이온주입시키고, 상기 게이트 전극과 소스/드레인 영역을 포함하여 상기 반도체 기판의 전역 상에 Ti/TiN층을 형성하고, 상기 Ti/TiN층에 플로린(F) 이온을 이온주입시키고, 상기 Ti/TiN층을 열처리공정에 의해 실리사이드화 반응을 시킴으로써 상기 게이트 전극과 소스/드레인 영역에 티타늄 실리사이드층을 형성한다.
따라서, 본 발명은 상기 티타늄 실리사이드층의 저항을 저감시킬 수 있다. 또한, 상기 티타늄 실리사이드층의 열적 안정성을 향상시키므로 상기 티타늄 실리사이드층의 저항을 균일화시킬 수 있고, 상기 티타늄 실리사이드층의 응집(agglomeration)을 억제할 수 있다
실리사이드층, 비정질화 이온, 저항, 열적 안정성, 입계 사이즈
Description
도 1은 종래 기술에 의한 반도체 소자의 구조를 나타낸 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 전극과 소스/드레인 영역 상의 티타늄 실리사이드층의 저항을 저감시킴과 아울러 균일화시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 상기 반도체 소자의 미세화가 심화되므로 상기 반도체 소자를 위한 모스 트랜지스터도 미세화된다. 즉, 상기 모스 트랜지스터의 소스/드레인, 게이트 전극, 배선 등의 사이즈가 축소된다. 또한, 상기 소스/드레인과 배선 사이의 전기적인 연결을 위한 콘택홀 또는 상기 게이트 전극과 배선 사이의 전기적인 연결을 위한 콘택홀의 사이즈도 축소된다. 따라서, 상기 게이트 전극의 면 저항(sheet resistance)이 증가하고, 상기 콘택홀에서의 콘택 저항이 증가하므로 상기 모스 트랜지스터의 전기적인 신호 전달이 지연되고 나아가 상기 반도체 소자의 동작 속도가 저하된다.
그럼에도 불구하고, 상기 반도체 소자의 고속화에 대한 요구가 점차 증가하므로 이러한 요구를 충족시키기 위해 상기 콘택 저항을 저감시키기 위한 방안들이 제안되어왔다. 이러한 방안들 중에는 상기 콘택홀의 소스/드레인 상에 비저항이 낮은 실리사이드(Silicide)층을 형성시키는 방법이 널리 사용되고 있다. 초기의 실리사이드 공정은 상기 게이트 전극과 상기 소스/드레인에 실리사이드층 형성시키는 공정을 각각 별개의 단계로 진행하기 때문에 제조 공정이 복잡하고 제조 비용이 많이 소요되는 문제점을 갖고 있다.
최근에는 상기 실리사이드 공정의 단순화 및 제조 비용의 절감을 위하여 살리사이드(Salicide: Self Aligned Silicide) 공정이 도입되고 있다. 상기 살리사이드 공정은 상기 게이트 전극과 소스/드레인 상에 상기 실리사이드층을 하나의 동일 공정에 의해 동시에 형성시킨다. 즉, 상기 살리사이드 공정은 단결정 실리콘과 다결정 실리콘 및 절연막 상에 동시에 고융점 금속층을 적층하고 나서 상기 고융점 금속층을 열처리하면, 상기 단결정 실리콘 및 다결정 실리콘 상의 고융점 금속층은 실리사이드층으로 실리사이드화되지만, 상기 절연막 상의 고융점 금속은 실리사이드화되지 않고 그대로 유지된다. 이후, 상기 실리사이드화되지 않은 고융점 금속을 식각공정에 의해 제거시킴으로써 상기 실리사이드층을 상기 단결정 실리콘 및 다결정 실리콘 상에만 남겨둘 수가 있다.
이러한 살리사이드 공정은 금속의 전기적 저항 및 실리사이드층의 전기적 저항이 양호한 티타늄 살리사이드 공정 또는 코발트 살리사이드 공정 등이 반도체 소자의 제조 공정에 널리 사용되고 있다.
도 1은 종래 기술에 의한 반도체 소자를 나타낸 단면 구조도이다. 도 1에 도시된 바와 같이, 종래의 반도체 소자는 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(11)이 형성되고, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)을 개재하며 게이트 전극(15)의 패턴이 형성되고, 상기 게이트 전극(15)의 측벽에 스페이서(17)가 형성되고, 상기 반도체 기판(10)의 액티브 영역에 엘디디(LDD: lightly doped drain) 영역을 갖는 소스/드레인 영역(S/D)이 형성된다. 또한, 상기 소스/드레인 영역(S/D)과 게이트 전극(15)에 각각 TiSi2와 같은 티타늄 실리사이드층(21),(23)이 형성된다.
그런데, 종래에는 상기 티타늄 실리사이드층(21),(23)의 형성을 위한 고융점 금속층(미도시)과 게이트 전극(15) 및 소스/드레인 영역(S/D)이 비정질화되지 않은 상태에서 상기 티타늄 실리사이드층(21),(23)을 형성함으로써 금속층과 게이트 전극(15) 및 소스/드레인 영역(S/D)의 입계(grain boundary) 사이즈가 커지고, 상기 티타늄 실리사이드층(21),(23)의 저항이 커진다.
또한, 상기 티타늄 실리사이드층(21),(23)의 열적 안정성(thermal stability)이 저하되므로 상기 티타늄 실리사이드층(21),(23)의 저항이 불균일하고, 상기 티타늄 실리사이드층(21),(23)의 응집(agglomeration)이 발생한다.
따라서, 상기 소스/드레인 영역(S/D)의 콘택 저항이 증가하고 상기 게이트 전극(15)의 면 저항이 증가하므로 반도체 소자의 동작 속도가 저하된다.
따라서, 본 발명의 목적은 티타늄 실리사이드층의 저항을 저감시킴으로써 소스/드레인 영역의 콘택 저항과 게이트 전극의 면 저항을 저감시키는데 있다.
본 발명의 다른 목적은 티타늄 실리사이드층의 열적 안정성을 향상시킴으로써 티타늄 실리사이드층의 저항을 균일화시키고 티타늄 실리사이드층의 응집을 억제하는데 있다.
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따라서, 본 발명은 상기 게이트 전극의 다결정 실리콘층의 입계 사이즈를 감소시키므로 상기 게이트 전극의 면 저항과 콘택 저항을 저감시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2e는 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 반도체 기판(10), 예를 들어 제 1 도전형 단결정 실리콘 기판 등을 준비한다. 여기서, 상기 제 1 도전형으로는 p형 또는 n형이 사용 가능하지만, 설명의 편의상 상기 반도체 기판(10)이 p형인 경우를 기준으로 설명하기로 한다.
이어서, 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 소자 분리막(11)을 형성시킨다. 이때, 상기 소자 분리막(11)을 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 형성한다. 물론, 도면에 도시하지 않았지만, 상기 반도체 기판(10)의 소자 분리막을 로코스(LOCOS: local oxidation of silicon) 공정 등에 의해 형성하는 것도 가능하다.
이후, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)을 원하는 두께로 형성하고, 상기 게이트 절연막(13) 상에 게이트 전극(15)을 위한 도전층, 예를 들어 불순물이 도핑된 다결정 실리콘층을 원하는 두께로 형성한다. 이어서, 사진 식각 공정을 이용하여 상기 반도체 기판(10)의 액티브 영역의 게이트 전극 형성 영역 외측의 다결정 실리콘층과 게이트 절연막(13)을 제거함으로써 상기 반도체 기판(10)의 액티브 영역의 게이트 전극 형성 영역 상에 상기 다결정 실리콘층으로 이루어진 게이트 전극(15)과 게이트 절연막(13)을 형성한다.
그런 다음, 상기 게이트 전극(15)을 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 엘디디 형성 불순물, 예를 들어 n형 불순물을 저농도로 이온주입한다.
이후, 예를 들어 화학 기상 증착 공정을 이용하여 상기 게이트 전극(15)을 포함하여 상기 반도체 기판(10)의 전역 상에 절연막, 예를 들어 질화막을 적층한다. 이어서, 예를 들어 에치백(etch back) 공정을 이용하여 상기 절연막을 처리함으로써 상기 게이트 전극(15)의 좌, 우 양측벽에 상기 질화막으로 이루어진 스페이서(17)를 형성함과 아울러 상기 게이트 전극(15)의 상부면과, 상기 게이트 전극(15) 외측의 액티브 영역의 표면을 노출시킨다.
그 다음에, 상기 게이트 전극(15)과 스페이서(33)를 이온주입 마스크층으로 이용하여 상기 반도체 기판(10)의 액티브 영역에 소스/드레인 영역 형성 불순물, 예를 들어 n형 불순물을 고농도로 이온주입한다.
이어서, 열처리 공정을 이용하여 상기 이온주입된 불순물을 확산시킴으로써 상기 반도체 기판(10)의 액티브 영역에 상기 게이트 전극(15)을 가운데 두고 이격한, 엘디디 영역을 갖는 소스/드레인 영역(S/D)의 접합을 형성한다.
도 2b를 참조하면, 그 다음에, 예를 들어 스퍼터링 공정을 이용하여 상기 게이트 전극(15)을 포함하여 상기 반도체 기판(10)의 전역 상에 티타늄 실리사이드층을 위한 고융점 금속층, 예를 들어 Ti/TiN층(30)을 적층한다.
이때, 상기 Ti/TiN층(30)의 Ti층(31)과 TiN층(33)을 각각 100~500Å의 두께로 형성한다.
도 2c를 참조하면, 이후, 상기 Ti/TiN층(30)과 상기 게이트 전극(15) 및 반도체 기판(10)의 소스/드레인 영역(S/D)을 비정질화시키기 위한 비정질화 이온, 예를 들어 SiF3 이온(35)을 50~150KeV의 에너지와 1E14~5E14 ions/cm2 의 농도로 이온주입시킨다. 이때, 상기 SiF3 이온(35)의 이온주입층은 상기 소스/드레인 영역(S/D)과 게이트 전극(15)의 표면 근처에 형성된다.
따라서, 상기 Ti/TiN층(30)과 상기 게이트 전극(15) 및 소스/드레인 영역(S/D)은 비정질화됨으로써 상기 Ti/TiN층(30)과 상기 게이트 전극(15) 및 소스/드레인 영역(S/D)의 입계 사이즈가 상기 SiF3 이온(35)의 이온주입 전에 비하여 축소될 수 있다.
도 2d를 참조하면, 그런 다음, 제 1 열처리 공정, 예를 들어 급속 열처리 공정을 이용하여 도 2c의 Ti/TiN층(30)을 실리사이드화 반응시킴으로써 상기 소스/드레인 영역(S/D)과 게이트 전극(15) 상에 C-49 상태의 TiSi2와 같은 티타늄 실리사이드층(41),(43)을 형성한다. 이때, 상기 급속 열처리 공정을 600~800℃의 온도와 질소(N2) 가스의 분위기에서 10~60초 동안에 진행한다.
이어서, 예를 들어 습식 식각 공정을 이용하여 상기 실리사이드화 반응을 하지 않은 미반응 상태의 Ti/TiN층(30)을 모두 제거시킴으로써 상기 소스/드레인 영 역(S/D)과 게이트 전극(15) 상의 티타늄 실리사이드층(41),(43)을 남긴다. 이때, 상기 습식 식각 공정은 H2O와 H2O2 및 NH4OH를 예를 들어 5:1:1의 비율로 혼합한 식각액을 사용한다.
도 2e를 참조하면, 그런 다음, 제 2 열처리 공정, 예를 들어 급속 열처리 공정을 이용하여 도 2d의 티타늄 실리사이드층(41),(43)을 열처리함으로써 C-54 상태의 TiSi2와 같은 티타늄 실리사이드층(45),(47)으로 상변이시킨다. 이때, 상기 급속 열처리 공정을 650~850℃의 온도와 질소(N2) 가스의 분위기에서 10~60초 동안에 진행한다.
따라서, 상기 비정질화된 소스/드레인 영역(S/D)과 게이트 전극(15) 상에 상기 티타늄 실리사이드층(45),(47)이 형성되므로 상기 티타늄 실리사이드층(45),(47)의 입계 사이즈가 상기 SiF3 이온(35)의 이온주입하지 않는 종래에 비하여 축소될 수 있고 나아가 상기 티타늄 실리사이드층(45),(47)의 저항이 저감될 수 있다. 또한, 상기 SiF3 이온(35)의 플로린(F) 이온은 상기 티타늄 실리사이드층(45),(47)의 실리사이드화 반응 속도를 낮춤으로써 상기 티타늄 실리사이드층(45),(47)의 열적 안정성을 향상시키므로 상기 티타늄 실리사이드층(45),(47)의 저항을 균일화시킬 수 있고, 상기 티타늄 실리사이드층(45),(47)의 응집(agglomeration)을 억제할 수 있다.
따라서, 본 발명은 상기 소스/드레인 영역(S/D)의 콘택 저항과 게이트 전극 의 면 저항을 저감시키므로 반도체 소자의 동작 속도를 향상시킬 수가 있다.
이후, 도면에 도시하지 않았지만, 통상적인 공정을 이용하여 상기 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막에 상기 게이트 전극과 소스/드레인의 콘택홀을 각각 형성하고, 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층하고, 상기 콘택홀을 매립하도록 상기 장벽 금속층 상에 예를 들어 텅스텐층과 같은 도전층을 적층하고, 상기 텅스텐층을 평탄화 공정에 의해 상기 콘택홀에만 남기고, 상기 콘택홀의 텅스텐층에 전기적으로 연결되도록 상기 층간 절연막 상에 도전성 배선을 형성함으로써 본 발명의 반도체 소자의 제조 공정을 완료한다.
도 3a 내지 도 3e는 본 발명의 다른 실시예에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다. 본 발명의 실시예의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.
도 3a를 참조하면, 먼전, 도 2a의 과정을 동일하게 실시함으로써, 반도체 기판(10)의 필드 영역에 트렌치(11)를 형성하고, 상기 트렌치(11)에 소자 분리막(11)을 형성하고, 상기 반도체 기판(10)의 액티브 영역에 게이트 절연막(13)을 개재하며 게이트 전극(15)을 형성하고, 상기 게이트 전극(15)을 사이에 두고 상기 반도체 기판(10)의 액티브 영역에 엘디디 영역을 형성하고, 상기 게이트 전극(15)의 측벽에 스페이서(17)를 형성하고, 상기 게이트 전극(15)과 스페이서(17)를 사이에 두고 상기 반도체 기판(10)의 액티브 영역에 소스/드레인 영역(S/D)을 형성한다.
그런 다음, 상기 소스 드레인 영역(S/D)과 게이트 전극(15)의 표면 근처에 비정질화 이온, 예를 들어 Si 이온(51)을 10~60KeV의 에너지와 1E13~3E14 ions/cm2 의 농도로 이온주입시킴으로써 상기 소스 드레인 영역(S/D)과 게이트 전극(15)을 비정질화시킨다. 이때, 상기 Si 이온(51)의 이온주입층은 상기 소스/드레인 영역(S/D)과 게이트 전극(15)의 표면 근처에 형성된다.
따라서, 상기 Ti/TiN층(30)과 상기 게이트 전극(15) 및 소스/드레인 영역(S/D)이 비정질화됨으로써 상기 Ti/TiN층(30)과 상기 게이트 전극(15) 및 소스/드레인 영역(S/D)의 입계 사이즈가 상기 Si 이온(51)의 이온주입 전에 비하여 축소될 수 있다.
도 3b를 참조하면, 이후, 도 2b의 과정을 동일하게 실시함으로써 상기 게이트 전극(15)을 포함하여 상기 반도체 기판(10)의 전역 상에 티타늄 실리사이드층을 위한 고융점 금속층, 예를 들어 Ti/TiN층(30)을 적층한다. 이때, 상기 Ti/TiN층(30)의 Ti층(31)과 TiN층(33)을 각각 100~500Å의 두께로 형성한다.
그 다음에, 상기 Ti/TiN층(30)에 플로린(F) 이온을 10~50KeV의 에너지와 5E14~1E15 ions/cm2 의 농도로 이온주입시킨다. 이때, 상기 플로린(F) 이온의 이온주입층은 상기 Ti층(31)에 형성된다.
도 3c를 참조하면, 이어서, 도 2d의 과정을 동일하게 실시함으로써 상기 소스/드레인 영역(S/D)과 게이트 전극(15) 상에 C-49 상태의 TiSi2와 같은 티타늄 실리사이드층(61),(63)을 형성한다.
도 3d를 참조하면, 그런 다음, 도 2e의 과정을 동일하게 실시함으로써 도3c 에 도시된 C-49 상태의 TiSi2와 같은 티타늄 실리사이드층(61),(63)을 C-54 상태의 TiSi2와 같은 티타늄 실리사이드층(65),(67)으로 상변이시킨다.
따라서, 상기 비정질화된 소스/드레인 영역(S/D)과 게이트 전극(15) 상에 상기 티타늄 실리사이드층(65),(67)이 형성되므로 상기 티타늄 실리사이드층(65),(67)의 입계 사이즈가 상기 Si 이온(51)의 이온주입 전에 비하여 축소될 수 있고 나아가 상기 티타늄 실리사이드층(65),(67)의 저항이 저감될 수 있다. 또한, 상기 플로린(F) 이온(53)은 상기 티타늄 실리사이드층(65),(67)의 실리사이드화 반응 속도를 낮춤으로써 상기 티타늄 실리사이드층(65),(67)의 열적 안정성을 향상시키므로 상기 티타늄 실리사이드층(65),(67)의 저항을 균일화시킬 수 있고, 상기 티타늄 실리사이드층(65),(67)의 응집(agglomeration)을 억제할 수 있다.
따라서, 본 발명은 상기 소스/드레인 영역(S/D)의 콘택 저항과 게이트 전극의 면 저항을 저감시키므로 반도체 소자의 동작 속도를 향상시킬 수가 있다.
이후, 도면에 도시하지 않았지만, 통상적인 공정을 이용하여 상기 반도체 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막에 상기 게이트 전극과 소스/드레인의 콘택홀을 각각 형성하고, 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층하고, 상기 콘택홀을 매립하도록 상기 장벽 금속층 상에 예를 들어 텅스텐층과 같은 도전층을 적층하고, 상기 텅스텐층을 평탄화 공정에 의해 상기 콘택홀에만 남기고, 상기 콘택홀의 텅스텐층에 전기적으로 연결되도록 상기 층간 절연막 상에 도전성 배선을 형성함으로써 본 발명의 반도체 소자의 제조 공정 을 완료한다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역에 게이트 절연막을 개재하며 게이트 전극이 형성되고, 상기 게이트 전극의 측벽에 스페이서가 형성되고, 상기 게이트 전극을 가운데 두고 상기 반도체 기판의 액티브 영역에 엘디디 영역을 갖는 소스/드레인 영역이 형성된 상태에서 게이트 전극과 소스/드레인 영역에 비정질화 이온으로서 Si 이온을 이온주입시키고, 상기 게이트 전극과 소스/드레인 영역을 포함하여 상기 반도체 기판의 전역 상에 Ti/TiN층을 형성하고, 상기 Ti/TiN층에 플로린(F) 이온을 이온주입시키고, 상기 Ti/TiN층을 열처리공정에 의해 실리사이드화 반응을 시킴으로써 상기 게이트 전극과 소스/드레인 영역에 티타늄 실리사이드층을 형성한다.
따라서, 본 발명은 상기 티타늄 실리사이드층의 저항을 저감시킬 수 있다. 또한, 상기 티타늄 실리사이드층의 열적 안정성을 향상시키므로 상기 티타늄 실리사이드층의 저항을 균일화시킬 수 있고, 상기 티타늄 실리사이드층의 응집(agglomeration)을 억제할 수 있다.
따라서, 본 발명은 상기 소스/드레인 영역(S/D)의 콘택 저항과 게이트 전극의 면 저항을 저감시키므로 반도체 소자의 동작 속도를 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
Claims (9)
- 반도체 기판의 액티브 영역에 다결정 실리콘층의 게이트 전극을 가운데 두고 소스/드레인 영역을 형성하는 단계;상기 게이트 전극과 소스/드레인 영역을 포함하여 상기 반도체 기판의 전역 상에 임의의 금속층을 적층하는 단계;상기 게이트 전극과 소스/드레인 영역을 비정질화시키기 위해 상기 게이트 전극과 소스/드레인 영역에 비정질화 이온을 이온주입시키는 단계; 및상기 금속층을 실리사이드화시킴으로써 상기 소스/드레인 영역과 게이트 전극 상에 실리사이드층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 비정질화 이온으로서 SiF3 이온을 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 SiF3 이온을 50~150KeV의 에너지와 1E14~5E14 ions/cm2 의 농도로 이온주입시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 금속층을 Ti/TiN층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 반도체 기판의 액티브 영역에 다결정 실리콘층의 게이트 전극을 가운데 두고 소스/드레인 영역을 형성하는 단계;상기 게이트 전극과 소스/드레인 영역을 비정질화시키기 위해 상기 게이트 전극과 소스/드레인 영역에 비정질화 이온을 이온주입시키는 단계;상기 게이트 전극과 소스/드레인 영역을 포함하여 상기 반도체 기판의 전역 상에 임의의 금속층을 적층하는 단계;상기 금속층에 플로린(F) 이온을 이온주입시키는 단계; 및상기 금속층을 실리사이드화시킴으로써 상기 소스/드레인 영역과 게이트 전극 상에 실리사이드층을 형성하는 단계를 포함하며,상기 플로린 이온이 상기 실리사이드층의 열적 안정성을 향상시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서, 상기 비정질화 이온으로서 Si 이온을 이온주입하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서, 상기 Si 이온을 10~60KeV의 에너지와 1E13~3E14 ions/cm2 의 농도로 이온주입는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서, 상기 플로린(F) 이온을 10~50KeV의 에너지와 5E14~1E15 ions/cm2 의 농도로 이온주입시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 5 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 금속층을 Ti/TiN층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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