JP4235379B2 - エアギャップを有するsti構造体の製造方法 - Google Patents
エアギャップを有するsti構造体の製造方法 Download PDFInfo
- Publication number
- JP4235379B2 JP4235379B2 JP2001346132A JP2001346132A JP4235379B2 JP 4235379 B2 JP4235379 B2 JP 4235379B2 JP 2001346132 A JP2001346132 A JP 2001346132A JP 2001346132 A JP2001346132 A JP 2001346132A JP 4235379 B2 JP4235379 B2 JP 4235379B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- filler material
- range
- trench
- liner
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/764—Air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Chemical Vapour Deposition (AREA)
Description
【発明の属する技術分野】
本発明は、全体として、半導体デバイスの製造、より具体的には、浅いトレンチ分離(シャロー・トレンチ・アイソレーション:STI)構造体の製造、最も具体的には、エアギャップを有する浅いトレンチ分離(STI)構造体の製造に関する。
【0002】
【従来の技術】
浅いトレンチ分離(シャロー・トレンチ・アイソレーション:STI)構造体は、半導体基板の動作領域を隔離するために半導体デバイスを製造するときに一般的に使用される。通常、分離トレンチには誘電性材料が充填される。ポリシリコン、化学的気相成長(CVD)法により成長させた二酸化ケイ素、BSGガラス、及びポリイミドが従来技術のトレンチ充填材料の例である。これらの材料の各々は、空気の誘電定数よりも著しく大きい誘電定数を有する。
【0003】
現在、通常の浅いトレンチ分離(STI)構造体は、フィラー材料として高密度プラズマ化学的気相成長(HDPCVD)酸化物を使用する。酸化ケイ素のK値は、約4.0であるため、電界反転電圧を上昇させるため、通常、チャンネル・ストップ・インプラント(channel stop implants)が必要とされる。当該技術分野の当業者が理解し得るように、空気を充填したトレンチは、トレンチにより隔離されたデバイス間の寄生結合を最小にし、上述した型式のトレンチ充填材料と比較して電気的漏洩及び機械的応力を少なくする点にて有利である。空気充填による分離トレンチが従来技術にて提案されている。
【0004】
上述した種々の欠点を解決することの重要性は、関連する特許及び技術文献に記載されているように、本主題を対象とする広範囲に亙る技術開発により明らかである。特許文献における最も近く且つ最も関連すると考えられる技術開発は、ライン間のエアギャップを示す米国特許第6,071,805号(リュウ(Liu))を研究することにより理解することができる。このエアギャップは、有機系材料のフィラーを分解することにより形成される。米国特許第5,387,538号(モスリヒ(Moslehi))には、STIの横方向のエアギャップが図示されている。米国特許第5,953,626号(ハウス(Hause)ら)には、導電線用のエアギャップが図示されている。米国特許第6,001,705号(ゾンブラノ(Zombrano))及び米国特許第5,508,234号(デュサブロン(Dusablon)、Sr.ら)には、エアギャップを備えたSTI法が記載されている。米国特許第5,098,856号(ベイヤー(Beyer))には、犠牲層を除去することによりSTI構造体にエアギャップを形成する方法が記載されている。
【0005】
【発明が解決しようとする課題】
しかし、エアギャップSTI構造体を更に改良することが必要とされる。
本発明の1つの目的は、浅いトレンチ分離(STI)構造体を製造する方法を提供することである。
【0006】
本発明の1つの目的は、エアギャップを有する浅いトレンチ分離(STI)構造体を製造する方法を提供することである。
本発明の1つの目的は、透過性のキャップ層を通じてフィラー材料を蒸発させることにより形成されたエアギャップを有する浅いトレンチ分離(STI)構造体を製造する方法を提供することである。
【0007】
本発明の1つの目的は、インシトゥープロセスを使用して、透過性のキャップ層を通じてフィラー材料を蒸発させることにより形成されたエアギャップを有する浅いトレンチの独立(STI)構造体を製造する方法を提供することである。
【0008】
【課題を解決するための手段】
上記の目的を実現するため、本発明は、次のような特徴を有するエアギャップを備えた浅いトレンチ分離(STI)構造体を製造する方法を提供する。パッド層及びバリア層は、基板上に形成される。パッド層及びバリア層は、トレンチ開口部を形成し得るように、パターン化される。トレンチ開口部を通じてエッチング処理することにより基板にトレンチを形成する。第一のライナー層はトレンチの側壁に形成される。第二のライナー層は、バリア層及び第一のライナー層に形成される。トレンチを充填するため第二のライナー層にフィラー材料層が形成される。1つの重要なステップにおいて、フィラー材料及び第二のライナー層上にキャップ層を堆積させる。フィラー材料がキャップ層を通じて拡散し、エアギャップを形成するように、フィラー材料を蒸発させるべくフィラー材料を加熱する。キャップ層上に絶縁層を堆積させる。この絶縁層を平坦化する。バリア層を除去する。
【0009】
本発明の重要な要素は、フィラー材料が拡散してエアギャップを形成するためのキャップ層である。フィラー材料は、キャップ層にて覆われて、雰囲気中に曝されない。このことは、従来の技術と比べて重要な相違点である。また、フィラー材料は、高温度にてHDPCVDプラズマプロセスにより蒸発/分解させる。好ましくは、フィラー材料はポリブタジエン(PB)とする。
【0010】
【発明の実施の形態】
本発明の更なる目的及び有利な点は、以下の説明に記載され、また、その一部分は、以下の説明から明らかになり又は本発明を実施することにより理解することができる。本発明の目的及び有利な点は、特許請求の範囲に特に指摘した実施及び組み合わせにより実現し且つ得ることができる。
【0011】
本発明による半導体デバイスの特徴及び有利な点並びに本発明によるかかる半導体デバイスを製造する方法の更なる詳細は、同様の又は相応する要素、領域及び部分を同様の参照番号で表示する添付図面に関する以下の説明からより明確に理解することができよう。
【0012】
本発明は、添付図面を参照して詳細に説明する。
エアギャップを有するSTI構造体を製造する方法の、本発明の1つの好ましい実施の形態は、次のステップを備えている。
【0013】
図1に図示するように、基板上にパッド層20が形成される。パッド酸化物層上にバリア層30が形成される。パッド層は、酸化物から成り、約50Å乃至500Åの厚さを有する。バリア層30は、窒化物から成り、約1000Å乃至3000Åの範囲の厚さを有する。
【0014】
本発明の範囲内にて、基板は、非限定的に、集積回路のマイクロエレクトロニクスの製造、太陽電池のマイクロエレクトロニクスの製造、セラミック基板のマイクロエレクトロニクスの製造、平坦なパネルディスプレイのマイクロエレクトロニクスの製造を含む群から選んだマイクロエレクトロニクスの製造時に採用される基板とすることができる。図1の概略図的な断面図に特に図示していないが、基板10は、マイクロエレクトロニクスの製造時に採用される基板自体とし、又はこれと代替的に、基板は、タイルマイクロエレクトロニクスの製造時に採用される基板とすることができる。
【0015】
次に、トレンチ開口部を形成し得るように、パッド層20及びバリア層をパターン化する。このパターン化は、従来のフォトプロセスによって行うことができる。
【0016】
図1を更に参照すると、トレンチ開口部を通じてエッチング処理することにより基板10にトレンチ12を形成する。このトレンチ12は側壁を有する。このトレンチは、0.18μm乃至0.5μmの範囲の深さを有し、トレンチの角度13は70゜乃至85゜の範囲にあることが好ましい。
【0017】
その後に、トレンチ12の側壁に第一のライナー層32を形成する。この第一の層は、酸化物から成りその厚さは約100Å乃至500Åの範囲のあることが好ましい。
【0018】
図2に図示するように、バリア層30及び第一のライナー層32上に第二のライナー層34を形成する。該第二のライナー層34は、酸化物から成り、その厚さは約200Å乃至2000Åの範囲にあることが好ましい。
【0019】
フィラー材料40
1つの重要なステップにおいて、トレンチ12を充填し得るように第二のライナー層34上にフィラー材料40を形成する。
【0020】
フィラー材料40は、フッ化非結晶炭素(a−F−C)又はシリカゲル又はシロキサン、ポリブタジエン(PB)から成ることが好ましい。PBは、シグマ・アルドリッヒ(Sigma Aldrich)から購入することができる。フィラー材料は、熱的に不安定であり且つ選択エッチングする性質を有する任意の材料とすることができる。フィラー材料40は、第二のライナー層34よりも低い温度にて蒸発し(例えば、ガス状態になる)、又は分解する(より小さい分子に分離する)ことができる。蒸発とは、ガス相への変化を意味し、また、化学的変化を含むことができる。フィラー材料40は、350℃乃至1000℃の範囲の温度、より好ましくは、350℃乃至500℃の範囲の温度にて蒸発する熱的に不安定な有機系ポリマーから成るものであることが好ましい。
【0021】
フィラー材料40は、ポリブタジエン(PB)から成ることが最も好ましく、このフィラー材料は、トレンチ12を充填し得るようにスピン塗布される。当該発明者達は、PBのフィラー材料が、その他の方法と適合可能である点にて全ての他の有機系フィラーに優る利点を有することを発見した。
【0022】
図10には、温度の関数として、溶媒中の重量比としてPBの組成の分解温度(例えば、蒸発、すなわち液体又は固体からガス相への変化)のプロットが図示されている。図10の主要な点は、PB(100%)は、特定の温度範囲内で完全に(100%)分解可能なことである。
【0023】
次に、図4に図示するように、フィラー材料40をエッチバック処理することが好ましい。このエッチバック処理は、酸素プラズマを使用して行うことができる。
【0024】
エッチバック処理した後、フィラー材料40は約0.2μm乃至0.4μmの範囲の厚さを有する。このフィラー材料は、第二のライナー層の表面から500Å乃至3000Åの距離41だけ下方にエッチバック処理する。好ましくは、このエッチバックステップは、作動領域(例えば、トレンチ12の外側の基板)から全てのフィラー40を除去するようにする。
【0025】
インシトゥーステップ
図5、図6及び図7に示したステップは、HDPCVDすなわちプラズマ促進化学的気相成長(PECVD)装置内で元の位置で行われることが好ましい。本発明は、PECVD装置を使用することができるように、アスペクト比を小さくすることによりエアギャップの充填の必要性を軽減する(該ステップは、(1)キャップ層50を堆積させ、(2)フィラー層を蒸発させ、(3)絶縁層70を堆積させることを含む)。このことは、真空を破ることなく、ウェハは同一のチャンバ内に止まることを意味する。HDPCVD装置は、1E12cm-2(1×1012cm-2)以上の密度を有する低エネルギイオンを供給する高密度プラズマ源とすることのできる装置である。例えば、図5、図6及び図7に図示したステップは、アプライドマテリアルズ(Applied Materials)によるモデルセンチュリア(Centura)HDP又はネベリウス(Nvellus)によるスピード(Speed)IIシーケルによるHDPCVD装置又はPECVD装置(例えば、AMATからのP5000)を使用して行うことができる。
【0026】
キャップ層50の堆積
図5に図示するように、フィラー材料及び第二のライナー層34上にキャップ層50を堆積させる。このキャップ層は、酸化物、SiN又はシリコンオキシナイトライド(SiON)から成り且つHDPCVD酸化物から成ることが最も好ましい。
【0027】
PECVD又は高密度プラズマ化学的気相成長法(HDPCVD)を使用し、Siを含むガス(例えば、SiH4)、O2(又はTEOS)、N2O、NOガス及びArガスを使用してキャップ層(HDPCVD酸化物)を堆積させ、これが325℃乃至375℃の範囲の温度、3KW乃至3.5KWの範囲のソースプラズマ源、1E11乃至1E12の範囲のプラズマ密度及び300℃乃至350℃の範囲のチャック温度にて行われるようにする。PECVDの好ましいパラメータは、300℃乃至400℃の範囲の温度及び25W乃至300Wの範囲のRFパワーである。
【0028】
無機系の誘電性キャップ層50は、その後に形成されたフィラー材料40(例えば、PB)のベーパに対して透過性であることが重要である。このことは、酸化物キャップ層を薄くする(例えば、約20Å乃至1000Åの範囲の厚さ)ことで実現される。
【0029】
フィラー材料の蒸発
図6に図示するように、フィラー材料40がキャップ層50を通じて拡散しエアギャップ60を形成し得るようにフィラー材料を蒸発させるべくフィラー材料を分解させ且つ蒸発させる。
【0030】
フィラー材料を分解すると、有機系材料は蒸気相にて炭素Cを含む小さい分子に分解し、このことは分子がキャップ層を通じて拡散することを許容する。
フィラー材料40は、O2プラズマ及び熱、又は熱のみ(プラズマ無し)を使用して蒸発させることができる。
【0031】
この蒸発は、キャップ層の堆積温度と比べて比較的高温度にてプラズマ法により行うことができる。フィラー材料は、460℃乃至480℃の範囲の温度にてO2及びArを含むHPDCVDプラズマを作用させることが好ましい。PBから成るフィラー材料は、460乃至480℃の範囲の温度に加熱することが好ましい。460℃乃至480℃の範囲の温度にてO2プラズマを使用して、PBフィラーを蒸発させることが重要である。このプラズマは、チャンバ内のガスを加熱する働きをするが、このプラズマは必須ではない。
【0032】
SiH 4 及びチャック冷却水の流れの遮断
好ましい蒸発方法は、SiH4ガスを遮断し且つチャック冷却水を停止させる点を除いて、キャップの堆積ステップと同一である。このチャック冷却水はウェハチャックを通じてのHe冷却ループである(能動的冷却)。
【0033】
絶縁層70
図7に図示するように、キャップ層50上に絶縁層70を堆積させる。
前記絶縁層70は、それ以前の蒸発ステップからSiH4及びチャックのHe冷却を戻すことにより高密度プラズマ化学的気相成長法(HDPCVD)により堆積させた酸化物から成ることが好ましい。
【0034】
高密度プラズマ(HDP)酸化物の堆積は、シリコンを含み且つ酸素を含む非反応性ガス(例えば、貴ガス)の混合体を使用して同時的直流バイアススパッタリング法による化学的気相成長と規定される。高密度のプラズマ源は、1E12cm-2以上の密度を有する低エネルギイオンを供給する。HDP酸化物堆積において、電荷の蓄積を防止し得るよう基板に別個に印加させたrfバイアスによりバイアススパッタリング法が行われる。この堆積中、基板は、バイアススパッタリングを行い且つ膜の性質、堆積速度等を制御すべくArイオンを加速する働きをする直流電圧に自己バイアスされる。この方法は、全体として、優れた熱的安定性、低水分吸収性及び優れた機械的性質を有する高品質の酸化物を形成する。HDP−SiO2堆積技術は、エアギャップの充填を向上させるべく同時的な堆積及び直流バイアススパッタリング法を採用することが認識される。
【0035】
その後、HDPCVDチャンバ又はPECVDチャンバからウェハを除去することが好ましい。
図8に図示するように、絶縁層70を平坦化する。好ましくは、化学的機械研磨(CMP)ストップとしてバリア層を使用する化学的機械研磨法(CMP)を採用してこの絶縁層70を平坦化する。
【0036】
バリア層30は、選択エッチング法(例えば、高温のリン酸)により除去することが好ましい。また、露出した誘電層(例えば、パッド層20、第一及び第二の露出したライナー層20、34、キャップ層50及び絶縁層70のような層)をエッチバック処理するため酸化物浸漬エッチング処理法を行うことができる。
【0037】
従来技術
本発明は、フィラー材料の蒸発中、フィラー材料40を覆う重要なキャップ層50を有する(図5参照)。
【0038】
これに対して、米国特許第6,071,805号(リュウ)及び米国特許第5,098,856号並びにその他の米国特許はフィラー材料上にキャップ層を形成しない。本発明のキャップ層はその上方の誘電層70がエアギャップ60を充填するのを防止するためより優れたエアギャップを提供する。本発明の方法はより反復可能で且つ再現可能である。
【0039】
本発明の有利な点
本発明の重要な要素はフィラー層40が拡散してエアギャップ60を形成するキャップ層50である。このフィラー材料40は、キャップ層50により覆われており、雰囲気に対して露呈されない。このことは従来技術に比べて重要な相違点である。また、フィラー材料は高温度にてHDPCVDプラズマ法により蒸発させ/分解させる。
【0040】
また、本発明の3つのステップ、すなわち、(1)キャップ層50を堆積させること、(2)フィラー材料を蒸発させること、(3)絶縁層70を堆積させることが元の位置にて行われる。このことは、真空圧を失うことなくウェハは同一のチャンバ内に留まることを意味する。
【0041】
上記の説明において、本発明をより完全に理解し得るようにするため、流量、圧力設定値、厚さ等のような多数の特定の詳細を記載した。しかし、本発明はこれらの詳細無しで実施可能であることが当該技術分野の当業者に明らかであろう。その他の場合、本発明を不必要に不明確にしないよう周知の方法は詳細に説明していない。また、本明細書の流量は、当該技術分野の当業者に既知であるように寸法の異なる反応器に対応し得るよう同一のモル比又は比を保ちつつ加減可能である。
【0042】
本発明は、特定の絶縁材料、導電性材料及びこれら材料を堆積させ且つエッチング処理する装置に関して説明したが、本発明は、これら特定の材料又は装置にのみ限定されるものではなく、本発明を理解した後、マイクロエレクトロニクス技術分野の当業者に周知であるように、適合性及び非適合性のようなその特定の性質、堆積及びエッチング処理のような機能及びその他の材料及び装置にて置換することが可能である。
【0043】
本発明は、その好ましい実施の形態に関して特に図示し且つ説明したが、当該技術分野の当業者には、本発明の精神及び範囲から逸脱せずに形態及び細部の点で色々な変更が可能であることが理解されよう。色々な改変例及び同様の構成並びに方法を包含することを意図するものであり、従って特許請求の範囲は、かかる全ての改変例及び同様の構成並びに方法を包含し得るように最も広義に解釈されるべきである。
【図面の簡単な説明】
【図1】本発明の1つの好ましい実施の形態によるエアギャップを有するSTI構造体を製造する方法を示す断面図である。
【図2】STI構造体を製造する方法を示す別の断面図である。
【図3】STI構造体を製造する方法を示す別の断面図である。
【図4】STI構造体を製造する方法を示す別の断面図である。
【図5】STI構造体を製造する方法を示す別の断面図である。
【図6】STI構造体を製造する方法を示す別の断面図である。
【図7】STI構造体を製造する方法を示す別の断面図である。
【図8】STI構造体を製造する方法を示す別の断面図である。
【図9】STI構造体を製造する方法を示す別の断面図である。
【図10】重量%の関数としてポリブタジエン(PB)の分解温度を示すグラフである。
【符号の説明】
10 基板 12 トレンチ
13 トレンチの角度 20 パッド層
30 バリア層 32 第一のライナー層
34 第二のライナー層 40 フィラー材料
41 フィラー材料の第二のライナー層の表面からの距離
50 キャップ層 60 エアギャップ
70 絶縁層
Claims (15)
- エアギャップを有するSTI構造体の製造方法において、
a)基板上にパッド層及びバリア層を形成するステップと、
b)トレンチ開口部を形成し得るよう前記パッド層及び前記バリア層をパターン化するステップと、
c)前記トレンチ開口部を通じてエッチング処理することにより前記基板に側壁を有したトレンチを形成するステップと、
d)前記トレンチの前記側壁にライナー層を形成するステップと、
e)前記ライナー層よりも低温度にて蒸発可能であるフィラー材料を、前記ライナー層を形成した前記トレンチに充填するステップと、
f)酸素プラズマを使用して、前記フィラー材料が前記トレンチ内にのみ残るように前記フィラー材料の一部をエッチバック処理するステップと、
g)前記フィラー材料の前記トレンチ内に残った残りの部分及び前記ライナー層上にキャップ層を堆積させるステップと、
h)前記フィラー材料が前記キャップ層を通じて拡散しエアギャップを形成し得るよう前記フィラー材料を蒸発させるべく該フィラー材料を加熱するステップと、
i)前記キャップ層上に絶縁層を形成するステップとを備える、STI構造体の製造方法。 - 請求項1の方法において、ステップ(g)乃至(i)が同一のHDPCVDチャンバ内で行われる、方法。
- 請求項1の方法において、化学的機械研磨(CMP)ストップとして前記バリア層を使用して前記絶縁層を平坦化することと、該バリア層を除去することとを更に含む、方法。
- 請求項1の方法において、前記パッド層が酸化物から成り且つ50Å乃至500Åの範囲の厚さを有する、方法。
- 請求項1の方法において、前記バリア層が窒化物から成り、1000Å乃至3000Åの範囲の厚さを有する、方法。
- 請求項1の方法において、前記トレンチが0.18μm乃至0.4μmの範囲の深さを有する、方法。
- 請求項1の方法において、前記ライナー層が第一及び第二のライナー層から成り、該第一のライナー層が酸化物から成り、100Å乃至500Åの範囲の厚さを有する、方法。
- 請求項1の方法において、前記フィラー材料がポリブタジエン(PB)から成り、該フィラー材料が前記トレンチを充填し得るようスピン塗布される、方法。
- 請求項1の方法において、前記フィラー材料が350℃乃至500℃の範囲の温度にて蒸発する熱的に不安定なポリマーから成る、方法。
- 請求項1の方法において、前記フィラー材料が0.2μm乃至0.4μmの範囲のエッチバック処理後の厚さを有する、方法。
- 請求項1の方法において、前記フィラー材料が500Å乃至3000Åの範囲の距離だけ、前記ライナー層の表面から下方にエッチバック処理される、方法。
- 請求項1の方法において、前記キャップ層が、高密度プラズマ化学的気相成長法(HDPCVD)を使用し及びSiを含むガスを使用して325℃乃至375℃の範囲の温度にて堆積される、方法。
- 請求項1の方法において、前記フィラー材料が460℃乃至480℃の範囲の温度に加熱される、方法。
- 請求項1の方法において、前記絶縁層が、高密度プラズマ化学的気相成長法(HDPCVD)により堆積させた酸化物から成る、方法。
- エアギャップを有するSTI構造体の製造方法において、
a)酸化物から成り、50Å乃至500Åの範囲の厚さを有するパッド層と、窒化物から成り、1000Å乃至3000Åの範囲の厚さを有するバリア層とを基板上に形成するステップと、
b)トレンチ開口部を形成し得るよう前記パッド層及び前記バリア層をパターン化するステップと、
c)側壁を有するトレンチであって、0.18乃至0.5μmの範囲の深さ及び70゜乃至85゜の範囲のトレンチ角度を有する前記トレンチを、前記トレンチ開口部を通じてエッチング処理することにより前記基板に形成するステップと、
d)酸化物から成り、100Å乃至500Åの範囲の厚さを有する第一のライナー層を前記トレンチの前記側壁に形成するステップと、
e)酸化物から成り、200Å乃至2000Åの範囲の厚さを有する第二のライナー層を前記バリア層及び前記第一のライナー層上に形成するステップと、
f)前記第二のライナー層よりも低温度にて蒸発可能であるフィラー材料を、前記トレンチを充填し得るように前記第二のライナー層上に形成するステップであって、
前記フィラー材料が、ポリブタジエン(PB)から成り、前記トレンチを充填し得るようにスピン塗布された前記ステップと、
g)酸素プラズマを使用して、前記フィラー材料が前記トレンチ内にのみ残るように前記フィラー材料の一部をエッチバック処理するステップであって、
・ 前記フィラー材料は2000Å乃至4000Åの範囲のエッチバック処理後の厚さを有し;
・ 前記フィラー材料が500Å乃至3000Åの距離だけ前記第二のライナー層の表面よりも下方にエッチバック処理される;
前記ステップと、
h)前記基板をHDPCVDチャンバ内に配置するステップと、
i)キャップ層を前記フィラー材料及び前記第二のライナー層上に堆積させ、前記キャップ層が高密度プラズマ化学的気相成長法(HDPCVD)及びSiを含むガスを使用して、325℃乃至375℃の範囲の温度にて堆積されるようにするステップと、
j)前記フィラー材料が前記キャップ層を通じて拡散しエアギャップを形成し得るよう前記フィラー材料を蒸発させるべく該フィラー材料を460℃乃至480℃の範囲の温度まで加熱されるようにするステップと、
k)高密度プラズマ化学的気相成長法により堆積させた酸化物から成る絶縁層を前記キャップ層上に堆積させるステップと、
l)前記基板を前記HDPCVDチャンバから取り出すステップと、
m)化学的機械研磨ストップとして前記バリア層を使用して前記絶縁層を平坦化するステップと、
n)バリア層を除去するステップとを備え、
前記ステップ(i)からステップ(k)は、同一の同一のHDPCVDチャンバ内で行われる、STI構造体の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/721,718 US6406975B1 (en) | 2000-11-27 | 2000-11-27 | Method for fabricating an air gap shallow trench isolation (STI) structure |
US09/721718 | 2000-11-27 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002203896A JP2002203896A (ja) | 2002-07-19 |
JP4235379B2 true JP4235379B2 (ja) | 2009-03-11 |
Family
ID=24899014
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001346132A Expired - Fee Related JP4235379B2 (ja) | 2000-11-27 | 2001-11-12 | エアギャップを有するsti構造体の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6406975B1 (ja) |
EP (1) | EP1209738A3 (ja) |
JP (1) | JP4235379B2 (ja) |
KR (1) | KR20020041312A (ja) |
SG (1) | SG96243A1 (ja) |
TW (1) | TW490796B (ja) |
Families Citing this family (81)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7550794B2 (en) | 2002-09-20 | 2009-06-23 | Idc, Llc | Micromechanical systems device comprising a displaceable electrode and a charge-trapping layer |
US7297471B1 (en) | 2003-04-15 | 2007-11-20 | Idc, Llc | Method for manufacturing an array of interferometric modulators |
JP3519589B2 (ja) * | 1997-12-24 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体集積回路の製造方法 |
FR2823377B1 (fr) * | 2001-04-06 | 2004-07-16 | St Microelectronics Sa | Ligne conductrice haute frequence sur un circuit integre |
FR2830984B1 (fr) * | 2001-10-17 | 2005-02-25 | St Microelectronics Sa | Tranchee d'isolement et procede de realisation |
US6734094B2 (en) * | 2002-04-29 | 2004-05-11 | Intel Corporation | Method of forming an air gap within a structure by exposing an ultraviolet sensitive material to ultraviolet radiation |
JP2003348791A (ja) * | 2002-05-23 | 2003-12-05 | Aisin Seiki Co Ltd | モータ駆動装置 |
KR100481558B1 (ko) * | 2002-09-09 | 2005-04-08 | 동부아남반도체 주식회사 | 에어 갭 특성을 이용한 반도체 sti 형성 방법 |
US6791155B1 (en) * | 2002-09-20 | 2004-09-14 | Integrated Device Technology, Inc. | Stress-relieved shallow trench isolation (STI) structure and method for forming the same |
US7781850B2 (en) | 2002-09-20 | 2010-08-24 | Qualcomm Mems Technologies, Inc. | Controlling electromechanical behavior of structures within a microelectromechanical systems device |
TW554472B (en) * | 2002-09-23 | 2003-09-21 | Nanya Technology Corp | A method for forming shallow trench isolation |
JP2004342960A (ja) * | 2003-05-19 | 2004-12-02 | Sony Corp | 半導体装置および半導体装置の製造方法 |
TW570896B (en) | 2003-05-26 | 2004-01-11 | Prime View Int Co Ltd | A method for fabricating an interference display cell |
DE10339988B4 (de) * | 2003-08-29 | 2008-06-12 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer antireflektierenden Schicht |
US6921704B1 (en) | 2003-11-05 | 2005-07-26 | Advanced Micro Devices, Inc. | Method for improving MOS mobility |
FR2866471A1 (fr) | 2004-02-13 | 2005-08-19 | St Microelectronics Crolles 2 | Procede de realisation d'un circuit electronique integre et circuit electronique integre ainsi obtenu |
EP1589572B1 (fr) | 2004-04-21 | 2020-03-11 | Nxp B.V. | Procédé de fabrication d'un circuit intégré comprenant l'élaboration de tranchées d'isolation creuses |
US7176105B2 (en) * | 2004-06-01 | 2007-02-13 | Applied Materials, Inc. | Dielectric gap fill with oxide selectively deposited over silicon liner |
US7271431B2 (en) * | 2004-06-25 | 2007-09-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit structure and method of fabrication |
EP2246726B1 (en) | 2004-07-29 | 2013-04-03 | QUALCOMM MEMS Technologies, Inc. | System and method for micro-electromechanical operating of an interferometric modulator |
KR100610017B1 (ko) | 2004-11-26 | 2006-08-08 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
KR100688547B1 (ko) * | 2005-05-18 | 2007-03-02 | 삼성전자주식회사 | Sti 구조를 가지는 반도체 소자 및 그 제조 방법 |
KR100660030B1 (ko) * | 2005-05-27 | 2006-12-20 | 삼성전자주식회사 | 트렌치 소자분리 구조물 및 이의 형성 방법 |
EP2495212A3 (en) | 2005-07-22 | 2012-10-31 | QUALCOMM MEMS Technologies, Inc. | Mems devices having support structures and methods of fabricating the same |
EP1907316A1 (en) | 2005-07-22 | 2008-04-09 | Qualcomm Mems Technologies, Inc. | Support structure for mems device and methods therefor |
TWI299519B (en) * | 2005-09-28 | 2008-08-01 | Promos Technologies Inc | Method of fabricating shallow trench isolation structure |
US20070132056A1 (en) * | 2005-12-09 | 2007-06-14 | Advanced Analogic Technologies, Inc. | Isolation structures for semiconductor integrated circuit substrates and methods of forming the same |
US8501632B2 (en) * | 2005-12-20 | 2013-08-06 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
US7795061B2 (en) | 2005-12-29 | 2010-09-14 | Qualcomm Mems Technologies, Inc. | Method of creating MEMS device cavities by a non-etching process |
US7382515B2 (en) | 2006-01-18 | 2008-06-03 | Qualcomm Mems Technologies, Inc. | Silicon-rich silicon nitrides as etch stops in MEMS manufacture |
JP2007227761A (ja) * | 2006-02-24 | 2007-09-06 | Matsushita Electric Ind Co Ltd | 固体撮像装置用素子 |
US8936995B2 (en) | 2006-03-01 | 2015-01-20 | Infineon Technologies Ag | Methods of fabricating isolation regions of semiconductor devices and structures thereof |
US7450295B2 (en) | 2006-03-02 | 2008-11-11 | Qualcomm Mems Technologies, Inc. | Methods for producing MEMS with protective coatings using multi-component sacrificial layers |
US7888745B2 (en) * | 2006-06-21 | 2011-02-15 | International Business Machines Corporation | Bipolar transistor with dual shallow trench isolation and low base resistance |
US7763546B2 (en) | 2006-08-02 | 2010-07-27 | Qualcomm Mems Technologies, Inc. | Methods for reducing surface charges during the manufacture of microelectromechanical systems devices |
US7733552B2 (en) | 2007-03-21 | 2010-06-08 | Qualcomm Mems Technologies, Inc | MEMS cavity-coating layers and methods |
JP2010525379A (ja) | 2007-04-04 | 2010-07-22 | クォルコム・メムズ・テクノロジーズ・インコーポレーテッド | 犠牲層における界面改変によるリリースエッチアタックの排除 |
US8580651B2 (en) | 2007-04-23 | 2013-11-12 | Icemos Technology Ltd. | Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material |
US7723172B2 (en) * | 2007-04-23 | 2010-05-25 | Icemos Technology Ltd. | Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material |
US7960290B2 (en) * | 2007-05-02 | 2011-06-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a semiconductor device |
US7719752B2 (en) | 2007-05-11 | 2010-05-18 | Qualcomm Mems Technologies, Inc. | MEMS structures, methods of fabricating MEMS components on separate substrates and assembly of same |
TW200849462A (en) * | 2007-06-11 | 2008-12-16 | Taiwan Semiconductor Mfg | Isolation structure for image sensor device |
DE102007052820A1 (de) | 2007-11-06 | 2009-05-14 | Austriamicrosystems Ag | Verfahren zur Herstellung eines Isolationsgrabens in einem Halbleitersubstrat und Halbleiterbauelement mit einem Isolationsgraben |
US7846821B2 (en) * | 2008-02-13 | 2010-12-07 | Icemos Technology Ltd. | Multi-angle rotation for ion implantation of trenches in superjunction devices |
DE102008024949B3 (de) * | 2008-05-23 | 2009-12-10 | Infineon Technologies Ag | Verfahren zur Herstellung einer Feldplatte in einem Graben eines Leistungstransistors |
US7851239B2 (en) | 2008-06-05 | 2010-12-14 | Qualcomm Mems Technologies, Inc. | Low temperature amorphous silicon sacrificial layer for controlled adhesion in MEMS devices |
KR20100025107A (ko) * | 2008-08-27 | 2010-03-09 | 크로스텍 캐피탈, 엘엘씨 | 에어갭을 구비한 샐로우 트렌치 소자분리구조, 이를 이용한시모스 이미지 센서 및 그 제조방법 |
KR20100093349A (ko) * | 2009-02-16 | 2010-08-25 | 삼성전자주식회사 | 기상 박막 형성 방법 및 반도체 집적 회로 장치의 제조 방법 |
US7864403B2 (en) | 2009-03-27 | 2011-01-04 | Qualcomm Mems Technologies, Inc. | Post-release adjustment of interferometric modulator reflectivity |
US8030173B2 (en) * | 2009-05-29 | 2011-10-04 | Freescale Semiconductor, Inc. | Silicon nitride hardstop encapsulation layer for STI region |
JP5580563B2 (ja) * | 2009-09-25 | 2014-08-27 | 旭化成イーマテリアルズ株式会社 | エアギャップ構造体及びエアギャップ形成方法 |
US8450789B2 (en) | 2010-08-24 | 2013-05-28 | Micron Technology, Inc. | Memory array with an air gap between memory cells and the formation thereof |
JP5606961B2 (ja) * | 2011-02-25 | 2014-10-15 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP2012186417A (ja) * | 2011-03-08 | 2012-09-27 | Toshiba Corp | 半導体装置及びその製造方法 |
US8659816B2 (en) | 2011-04-25 | 2014-02-25 | Qualcomm Mems Technologies, Inc. | Mechanical layer and methods of making the same |
US8569130B2 (en) | 2011-07-28 | 2013-10-29 | Micron Technology, Inc. | Forming air gaps in memory arrays and memory arrays with air gaps thus formed |
JP2013089859A (ja) * | 2011-10-20 | 2013-05-13 | Toshiba Corp | 半導体装置の製造方法 |
JP5668006B2 (ja) | 2012-03-19 | 2015-02-12 | 株式会社東芝 | 半導体装置および半導体装置の製造方法 |
US8946814B2 (en) | 2012-04-05 | 2015-02-03 | Icemos Technology Ltd. | Superjunction devices having narrow surface layout of terminal structures, buried contact regions and trench gates |
US8941204B2 (en) * | 2012-04-27 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus and method for reducing cross talk in image sensors |
US9269609B2 (en) | 2012-06-01 | 2016-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor isolation structure with air gaps in deep trenches |
JP2014053502A (ja) * | 2012-09-07 | 2014-03-20 | Toshiba Corp | 半導体装置の製造方法 |
JP2015043367A (ja) * | 2013-08-26 | 2015-03-05 | 株式会社東芝 | 半導体装置の製造方法 |
US9312168B2 (en) * | 2013-12-16 | 2016-04-12 | Applied Materials, Inc. | Air gap structure integration using a processing system |
JP6194824B2 (ja) | 2014-03-18 | 2017-09-13 | 株式会社デンソー | 半導体装置およびその製造方法 |
US9953861B2 (en) | 2014-11-26 | 2018-04-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having a shallow trench isolation structure and methods of forming the same |
CN106409748B (zh) | 2015-08-03 | 2020-11-17 | 联华电子股份有限公司 | 半导体元件及其制作方法 |
US9660022B2 (en) | 2015-08-20 | 2017-05-23 | United Microelectronics Corp. | Semiconductive device with a single diffusion break and method of fabricating the same |
US9553019B1 (en) | 2016-04-15 | 2017-01-24 | International Business Machines Corporation | Airgap protection layer for via alignment |
FR3082661B1 (fr) | 2018-06-19 | 2020-12-25 | Aledia | Dispositif optoelectronique a diodes electroluminescentes |
KR20200028070A (ko) * | 2018-09-05 | 2020-03-16 | 삼성전자주식회사 | 갭필막, 그 형성 방법, 및 그 형성 방법에 의해 제조된 반도체 소자 |
CN110970345A (zh) * | 2018-09-29 | 2020-04-07 | 长鑫存储技术有限公司 | 半导体结构及制备方法 |
US10818541B2 (en) * | 2018-12-27 | 2020-10-27 | Nanya Technology Corporation | Semiconductor structure |
US10777637B2 (en) * | 2019-01-24 | 2020-09-15 | Globalfoundries Inc. | Integrated circuit product with a multi-layer single diffusion break and methods of making such products |
FR3101480B1 (fr) * | 2019-09-30 | 2021-10-29 | St Microelectronics Tours Sas | Tranchées isolantes pour les circuits ESD |
JP2021108353A (ja) * | 2019-12-27 | 2021-07-29 | 東京エレクトロン株式会社 | 半導体装置の製造方法および半導体装置の製造システム |
CN113990800A (zh) | 2020-07-27 | 2022-01-28 | 长鑫存储技术有限公司 | 半导体器件的制备方法及半导体器件 |
CN112366205B (zh) * | 2020-11-09 | 2021-10-22 | 长江存储科技有限责任公司 | 一种半导体器件及其制备方法 |
US11764258B2 (en) | 2020-12-01 | 2023-09-19 | Globalfoundries U.S. Inc. | Airgap isolation structures |
CN113054093B (zh) * | 2021-03-04 | 2024-01-30 | 苏州汉天下电子有限公司 | 填充层和包括其的谐振器以及制造方法 |
US11881506B2 (en) | 2021-07-27 | 2024-01-23 | Globalfoundries U.S. Inc. | Gate structures with air gap isolation features |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4994404A (en) * | 1989-08-28 | 1991-02-19 | Motorola, Inc. | Method for forming a lightly-doped drain (LDD) structure in a semiconductor device |
US5098856A (en) | 1991-06-18 | 1992-03-24 | International Business Machines Corporation | Air-filled isolation trench with chemically vapor deposited silicon dioxide cap |
US5387538A (en) | 1992-09-08 | 1995-02-07 | Texas Instruments, Incorporated | Method of fabrication of integrated circuit isolation structure |
US5559367A (en) * | 1994-07-12 | 1996-09-24 | International Business Machines Corporation | Diamond-like carbon for use in VLSI and ULSI interconnect systems |
US5508234A (en) | 1994-10-31 | 1996-04-16 | International Business Machines Corporation | Microcavity structures, fabrication processes, and applications thereof |
TW366367B (en) * | 1995-01-26 | 1999-08-11 | Ibm | Sputter deposition of hydrogenated amorphous carbon film |
DE69533773D1 (de) | 1995-03-31 | 2004-12-23 | Cons Ric Microelettronica | Verfahren zur Herstellung von Isolationsgraben |
JP3666106B2 (ja) * | 1996-02-29 | 2005-06-29 | ソニー株式会社 | 半導体装置の製造方法 |
US5953626A (en) | 1996-06-05 | 1999-09-14 | Advanced Micro Devices, Inc. | Dissolvable dielectric method |
US6130102A (en) * | 1997-11-03 | 2000-10-10 | Motorola Inc. | Method for forming semiconductor device including a dual inlaid structure |
KR100252866B1 (ko) * | 1997-12-13 | 2000-04-15 | 김영환 | 반도체소자 및 이의 제조방법 |
US6004864A (en) * | 1998-02-25 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company Ltd. | Ion implant method for forming trench isolation for integrated circuit devices |
US6004863A (en) * | 1998-05-06 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company | Non-polishing sacrificial layer etchback planarizing method for forming a planarized aperture fill layer |
US6071805A (en) | 1999-01-25 | 2000-06-06 | Chartered Semiconductor Manufacturing, Ltd. | Air gap formation for high speed IC processing |
-
2000
- 2000-11-27 US US09/721,718 patent/US6406975B1/en not_active Expired - Fee Related
-
2001
- 2001-04-13 TW TW090108869A patent/TW490796B/zh not_active IP Right Cessation
- 2001-09-28 SG SG200105960A patent/SG96243A1/en unknown
- 2001-11-12 JP JP2001346132A patent/JP4235379B2/ja not_active Expired - Fee Related
- 2001-11-23 EP EP01480116A patent/EP1209738A3/en not_active Withdrawn
- 2001-11-27 KR KR1020010074167A patent/KR20020041312A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
SG96243A1 (en) | 2003-11-27 |
US6406975B1 (en) | 2002-06-18 |
EP1209738A2 (en) | 2002-05-29 |
KR20020041312A (ko) | 2002-06-01 |
JP2002203896A (ja) | 2002-07-19 |
EP1209738A3 (en) | 2004-02-11 |
TW490796B (en) | 2002-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4235379B2 (ja) | エアギャップを有するsti構造体の製造方法 | |
US10177222B2 (en) | Semiconductor device and method of fabricating the same | |
US7030034B2 (en) | Methods of etching silicon nitride substantially selectively relative to an oxide of aluminum | |
US9293520B2 (en) | Method of forming substrate contact for semiconductor on insulator (SOI) substrate | |
US5192708A (en) | Sub-layer contact technique using in situ doped amorphous silicon and solid phase recrystallization | |
KR100621888B1 (ko) | 소자 분리막 형성 방법 및 이를 이용 핀형 전계 효과트랜지스터의 제조방법 | |
US7714325B2 (en) | Trench isolation structure | |
JP2002217293A (ja) | 導電線間に空隙を有する導電線構造体の製造方法 | |
WO2004101840A1 (en) | Gapfill process using a combination of spin-on-glass deposition and chemical vapor deposition techniques | |
US20090036629A1 (en) | Polysilazane perhydride solution and method of manufacturing a semiconductor device using the same | |
US7211499B2 (en) | Methods of forming silicon dioxide layers, and methods of forming trench isolation regions | |
US6090683A (en) | Method of etching thermally grown oxide substantially selectively relative to deposited oxide | |
KR20040050971A (ko) | 반도체 소자를 제조하기 위한 갭 필 방법 | |
US20040072400A1 (en) | Method of forming a shallow trench isolation structure | |
JP4154471B2 (ja) | 半導体装置の製造方法 | |
US20010051408A1 (en) | Method for providing improved step coverage of deep trenches and use thereof | |
JP2976442B2 (ja) | 絶縁膜の形成方法 | |
KR100670670B1 (ko) | 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법 | |
JP2705593B2 (ja) | 半導体装置の製造方法 | |
Ghezzo et al. | Laterally sealed LOCOS isolation | |
JP3631391B2 (ja) | 半導体装置の製造方法 | |
KR20050069074A (ko) | 반도체 소자의 제조 방법 | |
JPH08227885A (ja) | 半導体装置の製造方法 | |
KR101168637B1 (ko) | 반도체 소자의 절연막 형성방법 | |
KR100517351B1 (ko) | 반도체 소자의 소자 분리막 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040615 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050107 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060511 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060810 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060815 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061110 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071129 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20080228 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20080304 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080526 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081119 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081215 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111219 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |