JP2007227761A - 固体撮像装置用素子 - Google Patents

Abstract

【課題】ＭＯＳ型固体撮像装置用素子において、ＳＴＩ構造の素子分離部付近に発生する応力に起因するリーク電流を削減する。
【解決手段】第１導電型の半導体基板またはウェル内部に設けられ光電変換して得られた信号電荷を蓄積する第２導電型の信号蓄積部と、上記基板またはウェル上に設けられたゲート電極と、上記基板またはウェルの上記ゲート電極側表面部に設けられた第２導電型のドレイン領域と、上記基板またはウェルの上記ゲート電極側表面部に設けられた素子分離部とを備える。素子分離部は、ＳＴＩ構造を有し、この素子分離部内には空洞部が形成されている。
【選択図】図２

Description

本発明は、固体撮像装置用素子に関するものであり、特に、微細加工プロセスにおける素子の問題を解決する素子分離部構造に関するものである。

固体撮像装置の分野において、近年、増幅型ＭＯＳイメージセンサの構造に関する数多くの技術が提案されている。増幅型ＭＯＳイメージセンサは、ＣＣＤイメージセンサと比較して消費電力が低いという利点がある。また、増幅型ＭＯＳイメージセンサは、センサ部分と周辺回路の実装過程において双方で同じＣＭＯＳプロセスを使うので、センサ部分と周辺回路の統合が容易であるという利点も有している。

まず、図４、図５を用いて、特許文献１に示された従来技術の固体撮像装置用素子について説明する。図４は従来技術の固体撮像装置用素子を示す平面図であり、１画素分の光電変換部および信号読み出し部を示している。図５は図４におけるＹ１−Ｙ２線断面図である。

図４に示されるように、この１画素では、信号蓄積部（フォトダイオード）１０２と、ゲート電極１０４と、ドレイン領域１０５とで１つのＭＯＳトランジスタが構成されている。

また、図５に示されるように、ゲート電極１０４は、Ｐ型ウェル１０１上にゲート酸化膜１０３を介して設けられている。ドレイン領域１０５は、Ｎ型拡散層から構成されており、Ｐ型ウェルのゲート電極１０４側表面部に形成されている。信号蓄積部１０２は、光を電荷に変換して蓄積するＮ型拡散層から構成されており、半導体基板（図示せず）内に形成されたＰ型ウェル１０１の内部に形成されている。ドレイン領域１０５は、ゲート電極１０４から見て信号蓄積部１０２とは反対側に位置している。

Ｐ型ウェル１０１の表面部には、表面シールド層１０６が形成されている。表面シールド層１０６は、Ｐ型ウェル１０１を介して少なくとも一部が信号蓄積部１０２に対向している。表面シールド層１０６は、Ｐ型拡散層から構成されている。

Ｐ型ウェル１０１の表面部には、素子分離部１０７が設けられている。素子分離部１０７は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有している。素子分離部１０７は、隣の画素との絶縁を行う部分である。このＳＴＩ構造は、Ｐ型ウェル１０１を掘り込んで溝（トレンチ）を形成し、この溝にシリコン酸化物１０８を埋め込むことにより形成される。

このようなＳＴＩ構造を用いたＭＯＳ型固定撮像装置用素子では、素子分離部１０７とその周辺部分との界面付近に結晶欠陥が発生し、更には、熱処理時にその界面付近で素子中最も大きな応力が発生することが判明している。この応力は、素子分離部１０７内の材料（例えばシリコン酸化物）とＰ型ウェル１０１の熱膨張係数の差に起因して発生するものである。この結晶欠陥及び応力が原因となって、素子分離部１０７から信号蓄積部１０２にリーク電流が流れる。信号蓄積部１０２へリーク電流が流れると、その電荷が、本来の信号電荷に加算される。よって、画像再生時に画面上に白キズや小さな不均一のムラが発生する。

このような白キズや小さな不均一のムラのうち、結晶欠陥によるものは、該欠陥の数が比較的少ないこともあって、最近のデジタル技術の進歩による画像補正により解決できるようになった。しかし、上記応力は殆どの画素で発生、つまり画面全体にわたって発生するため、画像補正で対処するには大容量のメモリが必要となる。その結果、撮像装置全体の小型化、消費電力の低減等が難しくなり、またメモリ製造に要する工程及び時間の増大を招き、コストの増大をも招くという問題があった。

この問題を解決するため、特許文献２では、図６に示されるように、Ｐ型拡散層からなる欠陥抑制層１０９を、素子分離部１０７の側面および底面外側に隣接して設ける技術が提案されている。欠陥抑制層１０９は、Ｐ型のホールで満たされている。この欠陥抑制層１０９を形成することにより、上記リーク電流を削減し、ノイズを低減することが可能になる。

また特許文献２では、図７に示されるように、欠陥抑制層１０９を形成する工程が開示されている。図７は、欠陥抑制層１０９を形成する際のイオン注入工程を示す模式的断面図である。図７に示されるように、半導体基板１０１を掘り込んで溝（トレンチ）１１０を形成した後、この溝１１０の内壁面にイオン注入することで、溝１１０の側面と底面の外側に隣接して欠陥抑制層１０９が形成される。イオン注入は、図中の矢印で示されるように、Ｐ型ウェル１０１表面に対して斜め方向に行われる。
特開２０００−１５０８４７号公報 特開２００４−２５３７２９号公報

しかしながら、特許文献２の従来技術は、以下のような問題を抱えていた。すなわち、素子の微細化が進み素子分離部１０７の溝幅が狭くなると、図８に示されるように、Ｐ型ウェル１０１表面に対して斜め方向にイオン注入を行う際、溝の側面下部及び底面にイオン注入を行うことができない場合があった。従って、特許文献２の従来の固体撮像装置用素子は、欠陥抑制層１０９を十分に形成できなくなる場合があるという第１の課題を有していた。

また、欠陥抑制層１０９を形成した場合、図９に示されるように、信号蓄積部１０２は欠陥抑制層１０９により幅が減少してしまう。このため特許文献２の技術は、欠陥抑制層１０９の形成により、信号蓄積部１０２の容量低下を招くという問題があった。この問題は、素子の微細化により信号蓄積部１０２の体積が小さくなると、信号蓄積部１０２の容量が小さい分、容量低下の割合が顕著になるという第２の課題を有していた。

これらの課題に鑑み、本発明の固体撮像装置用素子はＳＴＩ構造による応力発生に起因するリーク電流を削減し、また信号蓄積部の容量低下を抑えて飽和電子数の減少を抑制することができる高性能な固体撮像装置用素子を提供することを目的とする。

本発明の固体撮像装置用素子は、第１導電型の半導体基板またはウェル内部に設けられ光電変換して得られた信号電荷を蓄積する第２導電型の信号蓄積部と、上記基板またはウェル上に設けられたゲート電極と、上記基板またはウェルの表面部に形成された第２導電型のドレイン領域と、上記基板またはウェルの表面部に形成された素子分離部とを備え、上記素子分離部は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有し、この素子分離部内に空洞部が形成されていることを特徴とする。

本発明によれば、素子分離部内に空洞部を形成することで、素子分離部内に埋め込まれた材料の歪と基板等の歪の差は、その殆どが空洞部に吸収される。従って、ＳＴＩ構造とその周辺部分との界面付近に発生する応力を低減し、同応力に起因するリーク電流の発生を抑制することができる。よって、リーク電流抑制のために欠陥抑制層を設ける必要がなくなる。これにより、素子の微細化によって素子分離部の幅が狭くなり素子分離部の側面下部及び底面外側に欠陥抑制層を形成することができなくなっても、応力発生により発生するリーク電流を削減することができる。また、欠陥抑制層を形成しないで済むので信号蓄積部の容量低下を抑制することができ、信号蓄積部の飽和電子数の減少を抑制することができる。

ここで、本発明においては、上記素子分離部の幅が深さよりも小さいことが好ましい。

この特徴を備えることにより、素子の集積密度を向上させることができる。素子分離部の深さが大きくなる程、素子分離機能つまり絶縁機能は向上する。よって、素子分離部の幅をその深さよりも小さくすることで、素子分離機能の向上と、素子分離部の幅削減ひいては集積度向上の双方を達成することができる。

また、本発明においては、上記基板またはウェルの表面部に、上記基板を介して少なくとも一部が上記信号蓄積部に対向する表面シールド層が設けられ、この表面シールド層は、上記基板またはウェルよりも不純物濃度が高い第１導電型の不純物領域であり、上記ゲート電極は、その一部が上記基板またはウェルを介して上記信号蓄積部に対向していることが好ましい。

この特徴を備えることで、界面準位に起因する白キズを抑制し、上記信号蓄積部から上記ドレイン領域に信号を転送し易くすることができるという作用効果を奏することができる。

本発明によれば、素子分離部内に空洞部を形成することで、素子分離部内に埋め込まれた材料の歪と基板等の歪の差は、その殆どが空洞部に吸収される。従って、素子分離部とその周辺部分の界面付近に生じる応力を低減し、同応力によるリーク電流の発生を抑制することができる。これにより、リーク電流抑制のために欠陥抑制層を設ける必要がなくなる。よって、素子分離部の幅が狭くなり素子分離部の側面下部及び底面の外側に欠陥抑制層を形成することができなくなっても、上記応力によるリーク電流を削減することができる。また、欠陥抑制層の形成に起因する信号蓄積部の容量低下を抑制することができ、これにより信号蓄積部の飽和電子数の減少を抑制することができる。

以下、本発明の実施形態に係る固体撮像装置用素子について図面を参照しつつ説明する。

特許請求の範囲では「第１導電型」「第２導電型」なる文言を使用しているが、これらは導電性の種類を示しており、互いに逆性の関係にある。従って、例えば第１導電型をＰ型としたとき第２導電型はＮ型となり、逆に、第１導電型をＮ型としたとき第２導電型はＰ型となる。本発明において「第１導電型」「第２導電型」はそのいずれであっても良いが、以下、第１導電型をＰ型、第２導電型をＮ型とした場合を例にとって実施形態を説明する。

また、本発明においては、信号蓄積部と、ゲート領域と、ドレイン領域とで１つのトランジスタ、例えばＭＯＳトランジスタが構成される。これらトランジスタ構成要素は、導電型半導体基板内に直接設けられてもよいし、或いは、導電型半導体基板内に形成されたウェル内に設けられてもよい。以下、導電型半導体基板内に形成されたウェル内にトランジスタ構成要素を設けた場合を例にとって説明する。尚、基板とウェルは、互いに同一の導電型を有している。

図１は、本発明の実施形態に係る固体撮像装置用素子の平面図である。図２は、図１に示される固体撮像装置用素子のＹ１−Ｙ２線断面図である。本実施形態に係る固体撮像装置用素子は、固体撮像装置の１画素を構成するものである。図１及び２に例示されるように、固体撮像装置用素子は、第１導電型のウェル１０１内部に設けられた第２導電型の信号蓄積部１０２と、ゲート電極１０４と、第２導電型のドレイン領域１０５と、素子分離部２０１とを備えている。

信号蓄積部１０２は、光を電荷に変換して蓄積するものであり、Ｎ型拡散層から構成されている。信号蓄積部１０２は、Ｐ型ウェル１０１内部に設けられている。Ｐ型ウェル１０１は、Ｐ型拡散層からなる。

ゲート電極１０４は、Ｐ型ウェル１０１上に設けられている。ゲート電極１０４は、図示例では、Ｐ型ウェル１０１を介して少なくとも一部が信号蓄積部１０２に対向する位置に設けられている。ゲート電極１０４は、Ｐ型ウェル１０１上にゲート酸化膜１０３を介して設けられている。

ドレイン領域１０５は、Ｎ型拡散層から構成されている。ドレイン領域１０５は、Ｐ型ウェル１０１の表面部に形成されている。またドレイン領域１０５は、ゲート電極１０４から見て信号蓄積部１０２とは反対側に位置している。

Ｐ型ウェル１０１の表面部に表面シールド層１０６が形成されている。表面シールド層１０６は、Ｐ型ウェル１０１を介して少なくとも一部が信号蓄積部１０２に対向する位置にある。

Ｐ型ウェル１０１の表面部に、素子分離部２０１が形成されている。素子分離部２０１は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有している。素子分離部２０１は、Ｐ型ウェル１０１を掘り込んで形成された溝（トレンチ）内にシリコン酸化物１０８を埋め込むことにより形成されている。素子分離部２０１内には、空洞部（エアーギャップ）２０２が形成されている。

ＳＴＩ構造の素子分離部２０１内に空洞部２０２を形成することにより、Ｐ型ウェル１０１とシリコン酸化物１０８の熱膨張係数の差から生じる応力を低減することができる。つまり、素子分離部２０１内に空洞部２０２を形成することで、素子分離部２０１内に埋め込まれたシリコン酸化物１０８の熱歪とＰ型ウェル１０１の熱歪の差は、その殆どが空洞部２０２に吸収される。従って、素子分離部２０１とその周辺部分との界面付近に生じる応力を低減し、同応力によるリーク電流の発生を抑制することができる。これは特に、素子の微細化が進み、素子分離部の幅が小さくなる一方で深さが大きくなったときに有効である（図８参照）。これは、溝（トレンチ）の幅が小さく深さが大きい状態において、ウェル１０１表面に対して斜め方向にイオン注入する場合、溝の奥深くまでイオン注入し溝の奥深くに欠陥抑制層１０９を形成することは困難であることによる。

図３は、図１に示される本実施形態に係る固体撮像装置用素子のＸ１−Ｘ２線断面図である。図３は、具体的には１画素分の光電変換部および信号読み出し部を示している。

なお、図３に示される構造との比較対象となる従来例の構造を図９に示す。

図３に示されるように、素子分離部２０１内に空洞部（エアーギャップ）２０２が存在することで、Ｐ型ウェル１０１とシリコン酸化物１０８の熱膨張係数の差から生じる応力を上記の如く低減することができる。これにより、欠陥抑制層１０９（図９参照）をなくす、或いは、これを従来よりも薄くすることができる。また、素子分離部２０１を深く形成した場合には、それだけで素子分離機能が向上する。

また、欠陥抑制層１０９（図９参照）をなくし、或いは、これを従来よりも薄く形成することにより、従来例の信号蓄積部（フォトダイオード）１０２（図９参照）よりも信号蓄積部（フォトダイオード）１０２（図３参照）の体積を大きくとることができる。信号蓄積部１０２の体積を大きくとることで、素子の微細化により信号蓄積部１０２の容量（単位はファラッド（Ｆ））が低下するのを抑制することができる。

さらに、本実施形態では素子分離部２０１内に空洞部２０２が存在するので、ウェル１０１とシリコン酸化物１０８の熱膨張係数の差から生じる応力を低減し、応力に起因するリーク電流を削減することができる。これにより、映像出力時に画面全体にわたって発生する白キズやムラを抑制することができる。

次に、実施形態に係る固体撮像装置用素子の製造方法を説明する。

本発明においては、素子分離部２０１以外の部分については、従来と同様の製造方法を採用することができるので、素子分離部２０１以外の製造方法については説明を省略し、素子分離部２０１の製造方法について重点的に説明する。

まず、（ａ）素子分離をする部位において、Ｐ型ウェル１０１を掘り込んで溝（トレンチ）２０４を形成する。（ｂ）この溝２０４内にＳｉＯ₂膜を成長させて溝２０４を埋め込む。（ｃ）その後、ＳｉＯ₂膜上にＳｉＮ膜を形成する。（ｄ）次いで、空洞部２０２を形成したい部位の直上箇所のＳｉＮ膜を除去する。（ｅ）次いで、残ったＳｉＮ膜をレジストとしてＳｉＯ₂酸化膜を異方性エッチングする。（ｆ）次いで、エッチング部分に再度ＳｉＯ₂膜を成長させる。予め溝２０４のアスペクト比（溝深さ／溝幅）を大きく設定しておけば、工程（ｆ）でＳｉＯ₂膜を成長させたとき、溝２０４の少なくとも下部に空洞部２０２を形成することができる。尚、溝２０４のアスペクト比は、空洞部２０２を形成することができる範囲ならば特に限定されるものではないが、例えば、０．８〜５．０の範囲に設定することができる。

尚、固体撮像装置用素子の製造方法の実施形態は、上記した形態に限定されるものではなく、素子分離部２０１内に空洞部２０２を形成できればその具体的形態は特に問われるものではない。

本発明は、固体撮像装置用素子の微細化の実現等に寄与する。また、本発明は、当該素子を搭載した各種撮影装置、或いはカメラ付携帯電話機に代表される撮影装置付きモバイル機器の高機能化等に貢献することができる。

本発明の固体撮像装置用素子の実施形態を示す平面図 図１に示す固体撮像装置用素子のＹ１−Ｙ２線断面図 図１に示す固体撮像装置用素子のＸ１−Ｘ２線断面図 従来の固体撮像装置用素子を示す平面図 図４に示す従来の固体撮像装置用素子のＹ１−Ｙ２線断面図 従来の固体撮像装置の素子分離部付近を示す断面図 従来の固体撮像装置用素子の製造方法を示す図であって、欠陥抑制層を形成するためにイオンを注入する工程を示す模式的断面図 従来の固体撮像装置用素子の製造方法を示す図であって、欠陥抑制層を形成するためのイオン注入が困難になる場合を示す模式的断面図 図４に示す従来の固体撮像装置用素子のＸ１−Ｘ２線断面図

符号の説明

１０１ Ｐ型ウェル
１０２ 信号蓄積部（フォトダイオード）
１０３ ゲート酸化膜
１０４ ゲート電極
１０５ ドレイン領域
１０６ 表面シールド層
１０７ 素子分離部（ＳＴＩ）
１０８ シリコン酸化物
１０９ 欠陥抑制層
２０１ 素子分離部（ＳＴＩ）
２０２ 空洞部（エアーギャップ）
２０３ 信号蓄積部（フォトダイオード）
２０４ 溝（トレンチ）

Claims (3)

1. 第１導電型の半導体基板またはウェル内部に設けられ光電変換して得られた信号電荷を蓄積する第２導電型の信号蓄積部と、
   前記基板またはウェル上に設けられたゲート電極と、
   前記基板またはウェルの表面部に形成された第２導電型のドレイン領域と、
   前記基板またはウェルの表面部に形成された素子分離部とを備え、
   前記素子分離部は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造を有し、この素子分離部内に空洞部が形成されていることを特徴とする固体撮像装置用素子。
2. 前記素子分離部の幅が深さよりも小さいことを特徴とする請求項１記載の固体撮像装置用素子。
3. 前記基板またはウェルの表面部に、前記基板またはウェルを介して少なくとも一部が前記信号蓄積部に対向する表面シールド層が形成され、
   この表面シールド層は、前記基板またはウェルよりも不純物濃度が高い第１導電型の不純物領域であり、前記ゲート電極は、その一部が前記基板またはウェルを介して前記信号蓄積部に対向していることを特徴とする請求項１記載の固体撮像装置用素子。
   

Images