KR100481558B1 - 에어 갭 특성을 이용한 반도체 ｓｔｉ 형성 방법 - Google Patents

에어 갭 특성을 이용한 반도체 ｓｔｉ 형성 방법 Download PDF

Info

Publication number
KR100481558B1
KR100481558B1 KR10-2002-0054202A KR20020054202A KR100481558B1 KR 100481558 B1 KR100481558 B1 KR 100481558B1 KR 20020054202 A KR20020054202 A KR 20020054202A KR 100481558 B1 KR100481558 B1 KR 100481558B1
Authority
KR
South Korea
Prior art keywords
ion implantation
forming
nitride film
porous silicon
sti
Prior art date
Application number
KR10-2002-0054202A
Other languages
English (en)
Other versions
KR20040022596A (ko
Inventor
서영훈
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2002-0054202A priority Critical patent/KR100481558B1/ko
Priority to US10/657,082 priority patent/US6727157B2/en
Publication of KR20040022596A publication Critical patent/KR20040022596A/ko
Application granted granted Critical
Publication of KR100481558B1 publication Critical patent/KR100481558B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76227—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials the dielectric materials being obtained by full chemical transformation of non-dielectric materials, such as polycristalline silicon, metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 반도체 STI 형성 방법에 관한 것으로, 실리콘 기판 상에 산화막과 질화막을 순차 적층한 후 포토레지스트를 패턴으로 하여 모트 패터닝 공정을 실시하는 단계와, 모트 패터닝 단계에 의해 형성된 모트 패턴을 따라 질화막과 산화막을 식각하는 단계와, 질화막을 마스크로 사용하여 이온주입 공정을 실시하여 이온주입 농도와 에너지를 조절하도록 하되, 이온주입 조건을 상이하게 다수 회 반복 수행함으로써 농도가 다른 이온주입 층을 형성하는 단계와, 실리콘 기판을 양극산화반응시킴으로써, 다공성 실리콘을 형성하되, 이온주입 공정에 의해 다공성 실리콘 하부면에 에어 갭이 형성되어 이온주입 농도에 의해 다공성 실리콘의 다공성도가 조절되는 단계와, 단계에서 형성된 다공성 실리콘을 산화반응시키는 단계와, 질화막을 제거하는 제 6 단계를 포함한다. 본 발명에 의하면, 후속하는 산화 공정에서의 공정 용이성을 높이고, 미세한 STI 스페이스에서도 보다 균일한 STI 영역을 확보할 수 있으며, CMP 공정을 제거함으로써 공정의 단순화와 게이트 프로파일을 균일하게 형성하는 효과가 있다.

Description

에어 갭 특성을 이용한 반도체 ＳＴＩ 형성 방법{METHOD FOR FORMING A SHALLOW TRENCH ISOLATION USING OF AIR GAP}
본 발명은 반도체 STI(Shallow Trench Isolation) 형성 기술에 관한 것으로, 특히, STI를 균일하게 형성하고 공정을 단순화하는데 적합한 에어 갭(air gap) 특성을 이용한 반도체 STI 형성 방법에 관한 것이다.
종래의 STI 공정에서는, 식각 기법을 변화시켜 가면서 누설 전류를 최소화하여 폭(width) 및 깊이(depth)가 균일한 STI를 구현하고자 하였다.
도 1a 내지 도 1e는 이러한 전형적인 STI 공정 과정을 설명하기 위한 도면이다.
먼저, 도 1a에서는, 실리콘 기판(100) 상에 산화막(102)과 질화막(104)을 순차 적층한 후, 포토레지스트(106)를 패턴으로 하여 모트(moat) 패터닝 공정을 실시한다.
도 1b에서는 이러한 모트 패턴을 따라 질화막(104)과 산화막(102)을 식각하고, 실리콘 기판(100)을 순차 식각하여 STI 영역을 형성한다. 이때, 이러한 질화막(104)과 산화막(102)의 식각은, 예컨대, 엔드 포인트(End-point) 장비를 이용하여 구현될 수 있으며, 실리콘 기판(100)의 식각은 시간(time)을 이용하여 구현될 수 있을 것이다.
그런 다음, 도 1c에서는 이러한 STI 영역 상에 SiO2를 증착함으로써 절연층(108)을 형성한다.
그리고, 도 1d에 도시한 바와 같이, 과도 증착된 SiO2 절연층(108)을 예를 들어, CMP(Chemical Mechanical Polishing) 공정을 통해 제거한다. 이때, 이러한 CMP 공정의 진행 여부는 상부에 존재하는 질화막의 접촉 저항으로 확인될 수 있다.
끝으로, 도 1e에서는 질화막(104)을 제거하여 최종 STI 형성 공정을 완료한다.
이상과 같이, 종래의 STI 공정에서는 식각 기법만을 변화시켜 균일한 STI 층을 구현하고자 하였다.
그러나, 0.24um, 0.21um, 0.18um 등으로 STI 스페이스(space)가 줄어듦에 따라 이러한 식각 기법만으로 균일성을 개선하는데에는 여러 가지 제약, 예를 들어, 공정 마진이 현저히 줄어들고 폴리머 형성이 복잡해 질 수밖에 없다는 제약이 따른다.
즉, 도 1b에서와 같이, 0.18um 기법까지는 STI의 스페이스가 0.24um로 밀집(dense) 영역과 절연(isolation) 영역의 깊이 균일도가 나빠질 가능성이 크지 않지만, 향후, 0.15um, 0.13um 등으로 공정 기술이 변화되면서 요구되어지는 STI 스페이스는 0.21um, 0.18um 등으로 줄어들게 되어 현 기술로는 이러한 요구 사항들을 충족시킬 수 없다는 문제가 제기되었다.
또한, 도 1d에 도시한 바와 같이, 종래의 STI 공정에서는 STI 형성 후 과도 증착되는 SiO2 층을 제거하기 위해서 상술한 바와 같은 CMP 공정 등과 같은 일련의 공정이 필수적으로 수반되는데, 이러한 CMP 공정은 미세한 STI 스페이스에 따른 균일도를 유지하기가 용이하지 않을뿐더러, 스페이스의 차이에 따라서 SiO2가 과도 CMP되는 영역이 있어, 향후 게이트 형성 공정 중에 프로파일에 영향을 미치는 단차를 유발시킬 소지가 있다.
게다가, CMP 공정 추가로 인해 전체 공정이 복잡해질 수 밖에 없다는 문제가 제기되었다.
따라서, 다양한 스페이스에서도 균일한 두께의 STI 깊이를 유지하고, 공정 단순화를 구현할 수 있는 기술이 요망된다.
본 발명은 상술한 요망에 부응하여 안출한 것으로, 질화막을 식각하고 이온주입(implant) 공정을 실시한 후, 양극산화(anodizing)기법을 통해 형성된 다공성 실리콘(porous silicon)의 하부면에 에어 갭(air gap)을 형성하여 이 에어 갭을 통해 이온주입 농도를 변화시켜 다공성도를 조절함으로써, 보다 균일한 STI 영역을 확보하고 공정 단순화를 꾀하도록 에어 갭 특성을 이용한 반도체 STI 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 반도체 STI 형성 방법에 있어서, 실리콘 기판 상에 산화막과 질화막을 순차 적층한 후 포토레지스트를 패턴으로 하여 모트 패터닝 공정을 실시하는 단계와, 모트 패터닝 단계에 의해 형성된 모트 패턴을 따라 질화막과 산화막을 식각하는 단계와, 질화막을 마스크로 사용하여 이온주입 공정을 실시하여 이온주입 농도와 에너지를 조절하도록 하되, 이온주입 조건을 상이하게 다수 회 반복 수행함으로써 농도가 다른 이온주입 층을 형성하는 단계와, 실리콘 기판을 양극산화반응시킴으로써, 다공성 실리콘을 형성하되, 이온주입 공정에 의해 다공성 실리콘 하부면에 에어 갭이 형성되어 이온주입 농도에 의해 다공성 실리콘의 다공성도가 조절되는 단계와, 단계에서 형성된 다공성 실리콘을 산화반응시키는 단계와, 질화막을 제거하는 단계를 포함하는 에어 갭 특성을 이용한 반도체 STI 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
설명에 앞서, 본 발명의 핵심 기술 요지는, 질화막을 식각하고 이온주입 공정을 실시하여 후속 양극산화반응시 다공성도를 조절하는 이온주입 층을 형성한 후 양극산화기법을 통하여 다공성 실리콘을 형성하는데, 이때, 로딩 효과(loading effect)가 없는, 즉, 스페이스에 따른 깊이의 불균일성이 없는 균일한 STI 영역을 형성하는 것이다. 또한, 본 발명은, 이온주입 층으로 인해 표면은 다공성 실리콘이 형성되고, 중간층은 빈공간으로, 즉, 공기로만 채워지는 층(air gap)이 형성되는데, 이온주입 농도에 따라 다공성도를 조절하여 실리콘을 제거함으로써 CMP 공정이 삭제된 공정 단순화를 구현한다는 것으로, 이러한 기술 사상으로부터 본 발명에서 목적으로 하는 바를 용이하게 구현할 수 있을 것이다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 에어 갭 특성을 이용한 반도체 STI 형성 과정을 나타낸 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(200) 상에 산화막(202)과 질화막(204)을 순차 적층한 후 포토레지스트(206)를 패턴으로 하여 모트 패터닝 공정을 실시한다. 그리고, 이러한 모트 패턴을 따라 질화막(204)과 산화막(202)을 엔드 포인트 장비를 이용하여 식각한다. 이때, 본 실시예에서는, 식각으로 인해 형성되는 질화막 마스크에 슬로프(slope)를 주거나 추가 SW 질화막 공정을 추가함으로써, 형성된 패턴보다 작은 스페이스를 형성시킬 수 있도록 하였다.
도 2b에서는, 도 2a의 질화막(204)을 마스크로 하여 본 실시예에 따른 이온주입 공정을 실시한다.
이때, 본 발명은, 이러한 이온주입 공정에 의한 이온주입 농도와 에너지를 조절함으로써, 계단식으로 표면에서 기판 아래까지 이온주입 농도를 상이하게 조절하는 것을 특징으로 한다.
또한, 본 발명은, 이러한 이온주입 공정에 의해 후속되는 양극산화 공정에서 다공성도의 조절이 가능한 것을 특징으로 한다.
또한, 본 발명은, 이러한 이온주입 공정의 이온주입 조건을 상이하게 다수 회 반복 수행함으로써 농도가 다른 이온주입 층을 형성하는 것을 특징으로 한다.
또한, 본 발명은, 이러한 이온주입 공정을 이용하여 N-타입 또는 P-타입의 물질이 주입되는 것을 특징으로 한다.
이후, 도 2c에서는, 질화막(204)을 마스크로 사용하여 노출된 반도체 실리콘 기판(200)을 양극산화반응시킴으로써, 다공성 실리콘(208)을 형성한다.
이때, 본 실시예에서는, 상술한 도 2b에서 형성된 계단형 이온주입 층으로 인하여 표면에는 일정한 기공을 갖는 다공성 실리콘(208)이 형성되지만, 기판(200) 아래쪽에는 높은 이온주입 농도로 인한 에어 갭(210)이 형성되는 것을 특징으로 한다. 즉, 이러한 에어 갭(210)으로 인해 실리콘이 완전히 제거될 수 있는 것이다.
또한, 본 실시예에서는 반응시간, 전류 량, HF 농도 등의 변수에 따라 이러한 다공성 실리콘 층(208)의 두께와 다공성도를 조절할 수 있도록 구현하였다.
한편, 도 2d에서는 상술한 도 2c에서 형성된 표면 다공성 실리콘(208)을 산화반응시킴으로써 산화 반응된 다공성 실리콘(212)을 형성한다.
끝으로, 도 2e에서는 질화막(204)을 제거하여 최종 STI 형성 공정을 완료한다.
따라서, 본 발명은 디바이스 크기가 감소함에 따라 0.25um, 0.21um로 점차 줄어드는 STI 스페이스의 감소시 발생할 수 있는 밀집 영역과 절연 영역의 STI 깊이 불균일성을 개선함으로써, 누설 전류를 감소시키고 나아가서 반도체 수율을 높일 수 있는 효과가 있다. 또한, 본 발명은 CMP 공정을 제거함으로써 공정의 단순화와 게이트 프로파일을 균일하게 형성하는 효과가 있다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 후술하는 특허청구범위내에서 여러 가지 변형이 가능한 것은 물론이다.
도 1a 내지 도 1e는 종래의 전형적인 STI 공정 과정을 나타낸 단면도,
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 다공성 실리콘의 증발을 이용한 반도체 STI 형성 과정을 나타낸 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20 : 실리콘 기판 12, 22 : 산화막
14, 24 : 질화막 16, 26 : 포토레지스트
18, 32 : 절연층 28 : 측벽 폴리실리콘
30 : 다공성 실리콘

Claims (6)

  1. 반도체 STI 형성 방법에 있어서,
    실리콘 기판 상에 산화막과 질화막을 순차 적층한 후 포토레지스트를 패턴으로 하여 모트 패터닝 공정을 실시하는 단계와,
    상기 모트 패터닝 공정에 의해 형성된 모트 패턴을 따라 상기 질화막과 산화막을 식각하는 단계와,
    상기 질화막을 마스크로 사용하여 이온주입 공정을 실시하여 이온주입 농도와 에너지를 조절하도록 하되, 이온주입 조건을 상이하게 다수 회 반복 수행함으로써 농도가 다른 이온주입 층을 형성하는 단계와,
    상기 실리콘 기판을 양극산화반응시킴으로써, 다공성 실리콘을 형성하되, 상기 이온주입 공정에 의해 상기 다공성 실리콘 하부면에 에어 갭이 형성되어 상기 이온주입 농도에 의해 상기 다공성 실리콘의 다공성도가 조절되는 단계와,
    상기 단계에서 형성된 다공성 실리콘을 산화반응시키는 단계와,
    상기 질화막을 제거하는 단계
    를 포함하는 에어 갭 특성을 이용한 반도체 STI 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 2 단계는,
    상기 식각 공정으로 인해 형성되는 질화막 마스크에 슬로프(slope)를 주거나 추가 SW 질화막 공정을 추가함으로써, 형성된 패턴보다 작은 스페이스를 형성하도록 하는 단계인 것을 특징으로 하는 에어 갭 특성을 이용한 반도체 STI 형성 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 이온주입 공정에는 N-타입 또는 P-타입 물질이 주입되는 것을 특징으로 하는 에어 갭 특성을 이용한 반도체 STI 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 4 단계는,
    매개변수에 따라 상기 다공성 실리콘의 두께와 다공성도를 조절하는 것을 특징으로 하는 에어 갭 특성을 이용한 반도체 STI 형성 방법.
  6. 제 5 항에 있어서,
    상기 매개 변수는 반응시간, 전류 량, HF 농도 중 적어도 하나 이상인 것을 특징으로 하는 에어 갭 특성을 이용한 반도체 STI 형성 방법.
KR10-2002-0054202A 2002-09-09 2002-09-09 에어 갭 특성을 이용한 반도체 ｓｔｉ 형성 방법 KR100481558B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR10-2002-0054202A KR100481558B1 (ko) 2002-09-09 2002-09-09 에어 갭 특성을 이용한 반도체 ｓｔｉ 형성 방법
US10/657,082 US6727157B2 (en) 2002-09-09 2003-09-09 Method for forming a shallow trench isolation using air gap

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0054202A KR100481558B1 (ko) 2002-09-09 2002-09-09 에어 갭 특성을 이용한 반도체 ｓｔｉ 형성 방법

Publications (2)

Publication Number Publication Date
KR20040022596A KR20040022596A (ko) 2004-03-16
KR100481558B1 true KR100481558B1 (ko) 2005-04-08

Family

ID=31987332

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0054202A KR100481558B1 (ko) 2002-09-09 2002-09-09 에어 갭 특성을 이용한 반도체 ｓｔｉ 형성 방법

Country Status (2)

Country Link
US (1) US6727157B2 (ko)
KR (1) KR100481558B1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4564272B2 (ja) * 2004-03-23 2010-10-20 株式会社東芝 半導体装置およびその製造方法
CN100459141C (zh) * 2004-07-07 2009-02-04 松下电器产业株式会社 固体摄像装置、其制造方法及使用它的摄像机
KR100656295B1 (ko) 2004-11-29 2006-12-11 (주)웨이브닉스이에스피 선택적 양극 산화된 금속을 이용한 패키지 및 그 제작방법
US20070241459A1 (en) * 2006-04-13 2007-10-18 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a cavity structure and related methods
US7659178B2 (en) * 2006-04-21 2010-02-09 International Business Machines Corporation Semiconductor device structures with reduced junction capacitance and drain induced barrier lowering and methods for fabricating such device structures and for fabricating a semiconductor-on-insulator substrate
US7984408B2 (en) * 2006-04-21 2011-07-19 International Business Machines Corporation Structures incorporating semiconductor device structures with reduced junction capacitance and drain induced barrier lowering
US8450789B2 (en) 2010-08-24 2013-05-28 Micron Technology, Inc. Memory array with an air gap between memory cells and the formation thereof
US8569130B2 (en) 2011-07-28 2013-10-29 Micron Technology, Inc. Forming air gaps in memory arrays and memory arrays with air gaps thus formed
JP2013089859A (ja) * 2011-10-20 2013-05-13 Toshiba Corp 半導体装置の製造方法
FR2991504A1 (fr) * 2012-05-30 2013-12-06 St Microelectronics Tours Sas Composant de puissance vertical haute tension
US9214377B2 (en) * 2013-10-31 2015-12-15 Applied Materials, Inc. Methods for silicon recess structures in a substrate by utilizing a doping layer
US11764258B2 (en) 2020-12-01 2023-09-19 Globalfoundries U.S. Inc. Airgap isolation structures
US11881506B2 (en) 2021-07-27 2024-01-23 Globalfoundries U.S. Inc. Gate structures with air gap isolation features

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02137353A (ja) * 1988-11-04 1990-05-25 Ncr Corp シリコン基板上に絶縁構造を形成する方法
KR910006591A (ko) * 1989-09-30 1991-04-29 박창성 듀얼 톤 다중 주파수 도어록 방법 및 그장치
KR970053381A (ko) * 1995-12-08 1997-07-31 김주용 반도체소자의 소자분리막 제조방법
KR100226488B1 (ko) * 1996-12-26 1999-10-15 김영환 반도체 소자 격리구조 및 그 형성방법
KR20010037692A (ko) * 1999-10-19 2001-05-15 박종섭 반도체 장치의 분리구조 형성방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5098856A (en) * 1991-06-18 1992-03-24 International Business Machines Corporation Air-filled isolation trench with chemically vapor deposited silicon dioxide cap
US6406975B1 (en) * 2000-11-27 2002-06-18 Chartered Semiconductor Manufacturing Inc. Method for fabricating an air gap shallow trench isolation (STI) structure
US6576558B1 (en) * 2002-10-02 2003-06-10 Taiwan Semiconductor Manufacturing Company High aspect ratio shallow trench using silicon implanted oxide

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02137353A (ja) * 1988-11-04 1990-05-25 Ncr Corp シリコン基板上に絶縁構造を形成する方法
KR910006591A (ko) * 1989-09-30 1991-04-29 박창성 듀얼 톤 다중 주파수 도어록 방법 및 그장치
KR970053381A (ko) * 1995-12-08 1997-07-31 김주용 반도체소자의 소자분리막 제조방법
KR100226488B1 (ko) * 1996-12-26 1999-10-15 김영환 반도체 소자 격리구조 및 그 형성방법
KR20010037692A (ko) * 1999-10-19 2001-05-15 박종섭 반도체 장치의 분리구조 형성방법

Also Published As

Publication number Publication date
KR20040022596A (ko) 2004-03-16
US6727157B2 (en) 2004-04-27
US20040048444A1 (en) 2004-03-11

Similar Documents

Publication Publication Date Title
US6576558B1 (en) High aspect ratio shallow trench using silicon implanted oxide
KR101003496B1 (ko) 소자분리 구조 및 리세스 게이트를 포함하는 반도체 소자 및 제조 방법
US8211779B2 (en) Method for forming isolation layer in semiconductor device
KR100481558B1 (ko) 에어 갭 특성을 이용한 반도체 ｓｔｉ 형성 방법
KR100980058B1 (ko) 메모리 소자의 소자분리 구조 및 형성 방법
US4533429A (en) Method of manufacturing a semiconductor device
US20030170964A1 (en) Oxidation of ion implanted semiconductors
US7067387B2 (en) Method of manufacturing dielectric isolated silicon structure
KR20010106718A (ko) 반도체 소자의 소자분리막 형성 방법
KR20010065186A (ko) 플래쉬 메모리 소자의 제조방법
KR100481549B1 (ko) 다공성 실리콘의 증발을 이용한 반도체 ｓｔｉ 형성 방법
KR100489534B1 (ko) 다공성 실리콘의 증발을 이용한 반도체 ｓｔｉ 형성 방법
KR20100020792A (ko) 반도체장치의 트렌치 갭필 방법
KR100588643B1 (ko) 셀로우 트렌치 소자 분리막 제조 방법
KR100511925B1 (ko) 반도체소자의 소자분리막 형성방법
KR20080060348A (ko) 반도체 소자의 소자분리막 형성방법
KR100290901B1 (ko) 반도체소자의격리막형성방법
US10796943B2 (en) Manufacturing method of semiconductor structure
KR20040059998A (ko) 반도체 장치의 소자 분리막 형성방법
KR100269276B1 (ko) 트렌치형성방법,이를이용한소자분리방법및반도체장치의제조방법
KR20000045299A (ko) 반도체 소자의 제조방법
KR100672768B1 (ko) 반도체 소자의 소자분리막 형성 방법
KR100762230B1 (ko) 반도체 장치의 제조방법
KR100348305B1 (ko) 반도체소자의 격리막 형성방법
KR20000039592A (ko) 반도체소자의 소자분리막 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120221

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee