KR100670670B1

KR100670670B1 - 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법

Info

Publication number: KR100670670B1
Application number: KR1020000075064A
Authority: KR
Inventors: 구자춘; 오수진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2000-12-11
Filing date: 2000-12-11
Publication date: 2007-01-17
Also published as: KR20020045448A

Abstract

본 발명은 반도체 제조 기술에 관한 것으로, 특히 랜딩 플러그 콘택(landing plug contact, LPC) 구조를 가진 반도체 소자 제조 공정에 관한 것이며, 열적부담의 증가시키거나 공정을 복잡화시키지 않으면서 랜딩 플러그 콘택 형성을 위한 폴리실리콘 CMP 공정에 의해 발생하는 단차에 기인한 비트라인 콘택 크기의 증가를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다. 본 발명의 특징적인 반도체 소자 제조방법은, 소자분리막이 형성된 반도체 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 워드라인을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 상부에 제1 층간절연막을 형성하는 제2 단계; 랜딩 플러그 콘택 형성 영역의 상기 제1 층간절연막을 선택 식각하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 폴리실리콘막을 형성하는 제4 단계; 화학적·기계적 평탄화 공정을 실시하여 상기 마스크 절연막이 노출되도록 상기 제1 층간절연막 및 상기 폴리실리콘막을 연마하는 제5 단계; SiH₄ 가스와 H₂O₂ 가스를 소오스 가스로 사용한 화학기상증착법을 사용하여 상기 제5 단계를 마친 전체 구조 상부에 제2 층간절연막을 증착하는 제6 단계; 상기 제2 층간절연막 상에 바텀 반사방지막 및 포토레지스트를 형성하는 제7 단계; 비트라인 콘택 마스크를 사용하여 포토레지스트 패턴을 형성하는 제8 단계; 및 상기 포토레지스트 패턴을 사용하여 상기 바텀 반사방지막 및 상기 제2 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 제9 단계를 포함하여 이루어진다.

비트라인 콘택, 랜딩 플러그 콘택, 폴리실리콘, 단차, 바텀 반사방지막

Description

랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법{A method for fabricating semiconductor device with landing plug contact structure}

도 1a 내지 도 1d는 종래기술에 따른 랜딩 플러그 콘택 구조를 이용한 비트라인 콘택 형성 공정도.

도 2는 활성영역, 워드라인 및 LPC 영역의 레이아웃도.

도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 랜딩 플러그 콘택 구조를 이용한 비트라인 콘택 형성 공정도.

* 도면의 주요 부분에 대한 부호의 설명

38 : 플로우-필 박막

39 : 바텀 반사방지막

40 : 포토레지스트 패턴

본 발명은 반도체 제조 기술에 관한 것으로, 특히 랜딩 플러그 콘택(landing plug contact, LPC) 구조를 가진 반도체 소자 제조 공정에 관한 것이다.

반도체 소자의 집적도가 증가함에 따라 전도라인 간의 간극이 좁아지고 있으며, 이에 따라 콘택 공정 마진이 줄어들고 있다. 이러한 콘택 공정 마진을 확보하기 위하여 자기정렬 콘택 공정을 진행하고 있다. 한편, 통상의 자기정렬 콘택 공정은 베리어 질화막을 사용하여 콘택 식각 공정의 마진을 증대시키는 방법과 랜딩 플러그 콘택을 사용하여 오버레이 마진을 증대시키는 방법을 사용하고 있다.

첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 랜딩 플러그 콘택 구조를 이용한 비트라인 콘택 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

종래기술에 따르면, 우선 도 1a에 도시된 바와 같이 실리콘 기판(10) 상에 소자분리막(11) 및 워드라인(12)을 형성하고, 전체 구조 표면을 따라 자기정렬 식각을 위한 베리어 질화막(15)을 증착한 다음, 전체 구조 상부에 층간절연막(16)을 증착한다. 워드라인(12)은 그 상부에 마스크 질화막(14)을 구비하며, 그 측벽에 스페이서 질화막(13)을 구비한다. 이어서, LPC 마스크를 사용하여 층간절연막(16) 상에 포토레지스트 패턴(17)을 형성한다. LPC 마스크로는 첨부된 도면 도 2에 도시된 바와 같은 리버스 I-타입 마스크를 사용하였다. 도 2를 참조하면, 활성영역(100) 및 워드라인(200)에 대한 LPC 영역(300)의 레이아웃을 참조할 수 있으며, 하나의 LPC 영역(300)에 3개의 워드라인 간극이 포함됨을 알 수 있다.

다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(17)을 사용하여 층간절연막(16) 및 베리어 질화막(15)을 식각하여 콘택 영역을 오픈시키고, 포토레지 스트 패턴(17)을 제거한다. 이때, 베리어 질화막(15)을 사용한 자기정렬 콘택 식각을 실시한다.

계속하여, 도 1c에 도시된 바와 같이 콘택 세정을 실시하고, 전체 구조 상부에 폴리실리콘막을 증착한 다음, CMP 공정을 실시하여 랜딩 플러그 콘택(18)을 형성한다.

이어서, 도 1d에 도시된 바와 같이 후속 비트라인과의 절연을 위하여 전체 구조 상부에 PECVD 산화막(19)을 500∼1000Å 두께로 증착하고, 그 상부에 바텀 반사방지막(bottom ARC)(20)을 도포한 다음, 그 상부에 비트라인 콘택 마스크 공정을 통해 포토레지스트 패턴(21)을 형성한다. 이후, 후속 공정을 진행한다.

상기와 같이 랜딩 플러그 콘택(18)형성을 위해 CMP 공정시 마스크 질화막(14)이 노출되면 질화막에 비해 폴리실리콘의 연마 속도가 빠르기 때문에 300∼500Å 정도의 단차가 발생하게 되며, 이 상태에서 PECVD 산화막(19)를 증착하더라도 표면을 따라 증착되기 때문에 단차가 유지된다. 한편, 이후에 도포되는 바텀 반사방지막(20)은 통상 유기물계 물질을 사용하는 바, 유동성이 커서 대부분의 단차를 해소하게 된다. 그런데, 후속 포토레지스트 패턴(21) 형성을 위한 노광 공정시 바텀 반사방지막(20)의 두께가 불균일하게 형성되고, 후속 비트라인 콘택 형성을 위한 바텀 반사방지막(20) 식각시 포토레지스트 패턴(21)의 측벽 손실을 유발하여 콘택 크기를 증가시키 된다. 이러한 콘택 크기의 증가는 인접 비트라인 사이의 단락 가능성을 증가키는 문제점이 있다.

이러한 종래기술의 문제점을 해결하기 위하여 PECVD 산화막을 대신하여 플로 우 특성이 우수한 BPSG막을 사용하는 방안이 제시되었으나, BPSG막은 플로우를 위해 750℃ 이상의 고온 열처리를 수행해야 하기 때문에 하부층에 기 형성된 소자에 대한 열적부담을 증가시키는 문제점이 있다.

또한, 갭필 특성이 우수한 고밀도플라즈마(HDP) 산화막을 사용하는 방안이 제시되었다. HDP 산화막은 그 증착 두께가 두꺼우면 자체 평탄화되어 별 문제가 없으나, 필요한 층간절연막의 두께가 1000Å 이하이기 때문에 3000Å 이상 증착한 후 2000Å 이상의 두께를 다시 에치백하는 번거로움이 있어 양산 측면에서 부적합한 문제점이 있다.

상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 열적부담의 증가시키거나 공정을 복잡화시키지 않으면서 랜딩 플러그 콘택 형성을 위한 폴리실리콘 CMP 공정에 의해 발생하는 단차에 기인한 비트라인 콘택 크기의 증가를 방지할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 특징적인 반도체 소자 제조방법은, 소자분리막이 형성된 반도체 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 워드라인을 형성하는 제1 단계; 상기 제1 단계를 마친 전체 구조 상부에 제1 층간절연막을 형성하는 제2 단계; 랜딩 플러그 콘택 형성 영역의 상기 제1 층간절연막을 선택 식각하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 폴리실리콘막을 형성하는 제4 단계; 화학적·기계적 평탄화 공정을 실시하여 상기 마스크 절연막이 노출되도록 상기 제1 층간절연막 및 상기 폴리실리콘막을 연마하는 제5 단계; SiH₄ 가스와 H₂O₂ 가스를 소오스 가스로 사용한 화학기상증착법을 사용하여 상기 제5 단계를 마친 전체 구조 상부에 제2 층간절연막을 증착하는 제6 단계; 상기 제2 층간절연막 상에 바텀 반사방지막 및 포토레지스트를 형성하는 제7 단계; 비트라인 콘택 마스크를 사용하여 포토레지스트 패턴을 형성하는 제8 단계; 및 상기 포토레지스트 패턴을 사용하여 상기 바텀 반사방지막 및 상기 제2 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 제9 단계를 포함하여 이루어진다.

바람직하게, 상기 제2 층간절연막의 두께는 500∼1000Å으로 한다.

바람직하게, 상기 제2 층간절연막은, 소오스 가스로 10∼300sccm의 SiH₄와 0.1∼3g/분의 H₂0₂의 혼합가스를 사용한다.

바람직하게, 상기 제2 층간절연막은, 반응실 압력 0.1∼3Torr, 기판 온도 -20∼20℃, 상기 혼합 가스가 유입되는 샤워헤드의 온도 50∼150℃의 조건을 사용하여 형성한다.

바람직하게, 상기 제6 단계 수행 후, 상기 제2 층간절연막 내의 수분을 제거하기 위하여 어닐을 실시하는 제10 단계를 더 포함하여 이루어진다.

바람직하게, 상기 어닐은, 반응실 압력 10^-6∼10^-1Torr, 기판 온도 300∼500℃ 조건에서 분위기 가스 없이 수행한다.

바람직하게, 상기 어닐은, 반응실 압력 10^-4∼20 Torr, 기판 온도 300∼500℃ 조건에서 분위기 기체로 50000sccm 이하의 N₂가스를 흘려주면서 수행한다.

바람직하게, 상기 제6 단계 수행 후, 상기 제2 층간절연막 내의 수분을 제거하기 위하여 플라즈마 처리를 실시하는 제10 단계를 더 포함하여 이루어진다.

바람직하게, 상기 플라즈마 처리는, 용량성 결합 플라즈마 장비에서 반응 가스로 10∼10000sccm의 O₂ 또는 N₂O 가스를 사용하여 수행한다.

바람직하게, 상기 플라즈마 처리는, 상기 O₂ 또는 N₂O 가스에 10000sccm 이하의 불활성 가스를 혼합하여 실시한다.

바람직하게, 상기 플라즈마 처리는, 반응실 압력 0.01∼10 Torr, RF 전력 50∼1000W, 기판 온도 200∼450℃의 조건을 사용하여 실시한다.

이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.

첨부된 도면 도 3a 내지 도 3c는 본 발명의 일 실시예에 따른 랜딩 플러그 콘택 구조를 이용한 비트라인 콘택 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.

본 실시예에 따르면, 우선 도 3a에 도시된 바와 같이 실리콘 기판(30) 상에 소자분리막(31) 및 워드라인(32)을 형성하고, 전체 구조 표면을 따라 자기정렬 식 각을 위한 베리어 질화막(35)을 증착한 다음, 전체 구조 상부에 층간절연막(36)을 증착한다. 워드라인(32)은 그 상부에 마스크 질화막(34)을 구비하며, 그 측벽에 스페이서 질화막(33)을 구비한다. 이어서, 리버스 I-타입 LPC 마스크를 사용하여 층간절연막(36) 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 노출된 층간절연막(36) 및 베리어 질화막(35)을 식각하여 콘택 영역을 오픈시키고, 포토레지스트 패턴을 제거한다. 이때, 베리어 질화막(35)을 사용한 자기정렬 콘택 식각을 실시한다. 계속하여, 콘택 세정을 실시하고, 전체 구조 상부에 폴리실리콘막을 증착한 다음, CMP 공정을 실시하여 랜딩 플러그 콘택(37)을 형성한다. 이때, 폴리실리콘의 리세스에 의해 300∼500Å 정도의 단차가 유발된다. 여기까지의 공정은 종래기술과 같다.

다음으로, 도 3b에 도시된 바와 같이 후속 비트라인과의 절연을 위하여 전체 구조 상부에 플로우-필(flow-fill) 박막(38)을 500∼1000Å 두께로 증착한다. 플로우-필 박막(38)은 소오스 가스로 10∼300sccm의 SiH₄와 0.1∼3g/분의 H₂0₂의 혼합가스를 사용하는 CVD 증착법에 의해 증착하며, 반응실 압력은 0.1∼3Torr, 기판 온도는 -20∼20℃, 혼합 가스가 유입되는 샤워헤드(shower head)의 온도는 50∼150℃의 범위에서 각각 결정하는 것이 바람직하며, 증착 직후 어닐(anneal)을 실시하여 수분을 제거한다. 어닐시 반응실 압력은 10^-6∼10^-1Torr의 진공 상태가 바람직하며, 기판 온도를 300∼500℃로 하여 분위기 가스 없이 수행하거나, 10^-4∼20 Torr의 압력 및 300∼500℃의 기판 온도 조건에서 분위기 기체로 N₂를 최대 50000sccm까지 흘려 주면서 수행할 수 있다. 한편, 어닐을 대신하여 플라즈마 처리를 실시할 수 있는데, 용량성 결합(capacitive-coupled plasma) 플라즈마 장비에서 13.56㎒ 고주파 전원을 이용하고, 반응 가스로 O₂ 혹은 N₂O 기체를 10∼10000sccm 사용하거나, 이 가스에 Ar, He 등의 불활성 가스를 최대 10000sccm까지 혼합하여 실시할 수 있다. 이때, 플라즈마 처리시 반응실 압력은 0.01∼10 Torr, RF 전력은 50∼1000W, 기판 온도는 200∼450℃ 범위에서 각각 결정하는 것이 바람직하다. 또한, 플라즈마 처리시 금속성 반응실 내부에서 스퍼터(sputter) 되어 나오는 금속성 물질에 의한 오염을 방지하기 위해서 플라즈마 처리 전 웨이퍼가 놓이는 전극을 포함한 양 전극 및 반응실 내부를 PECVD법을 사용하여 산화막으로 덮고 난 후 플라즈마 처리하는 것이 바람직하다.

다음으로, 도 3c에 도시된 바와 같이 평탄화된 플로우-필 박막(38) 상부에 바텀 반사방지막(bottom ARC)(39)을 도포한 다음, 그 상부에 비트라인 콘택 마스크 공정을 통해 포토레지스트 패턴(40)을 형성한다. 여기서 바텀 반사방지막(39)으로는 유기물계 ARC를 사용하거나 200∼1000Å의 SiON막을 사용할 수 있다. 이후, 후속 비트라인 콘택 공정을 진행한다.

상기와 같은 공정을 진행하는 경우, 플로우-필 박막에 의해 평탄화된 기판에 대해 마스크 공정을 진행하기 때문에 바텀 반사방지막의 두께 불균일에 따른 비트라인 콘택 크기의 증가를 방지할 수 있게 된다.

한편, 플로우-필 박막에 대한 열처리 또는 산소 플라즈마 처리는 플로우-필 박막 표면에 존재하는 수분기(-OH)의 표면 탈착 속도를 증가시키는 작용을 한다. 표면에서의 수분기가 제거되면 깊이 방향 수분기의 밀도 기울기가 발생되면서 밀도 기울기에 의한 수분기의 확산이 표면 방향으로 보다 가속된다. 여기에 표면 국부적 가열에 의한 깊이 방향 온도 차이에 의하여 더욱 급속히 플로우-필 박막 내의 수분이 탈착하게 되고, 플로우-필 박막 내에 존재하는 수분기를 완벽히 제거할 수 있게 되어 BOE(buffered oxide etchant), HF 등의 산화막 식각제에 대해 PECVD 산화막 보다 낮은 습식 식각률을 갖게 된다. 이는 비트라인 콘택 식각 후 사용된 포토레지스트 패턴을 제거하고 300:1 BOE 등을 사용하여 콘택 세정을 실시할 때 플로우-필 박막의 손실을 최소화하여 비트라인 콘택의 크기 증가를 최소화할 수 있도록 한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명은 플로우-필 박막을 층간절연막으로 사용하여 후속 비트라인 콘택 공정시 콘택 크기의 증가를 방지하는 효과가 있으며, 이로 인하여 인접 비트라인 사이의 단락을 방지할 수 있어 소자의 신뢰도 및 수율 향상을 기대할 수 있다.

Claims

소자분리막이 형성된 반도체 기판 상에 마스크 절연막 및 측벽 스페이서 절연막을 구비한 워드라인을 형성하는 제1 단계;

상기 제1 단계를 마친 전체 구조 상부에 제1 층간절연막을 형성하는 제2 단계;

랜딩 플러그 콘택 형성 영역의 상기 제1 층간절연막을 선택 식각하는 제3 단계;

상기 제3 단계를 마친 전체 구조 상부에 폴리실리콘막을 형성하는 제4 단계;

화학적·기계적 평탄화 공정을 실시하여 상기 마스크 절연막이 노출되도록 상기 제1 층간절연막 및 상기 폴리실리콘막을 연마하는 제5 단계;

SiH₄ 가스와 H₂O₂ 가스를 소오스 가스로 사용한 화학기상증착법을 사용하여 상기 제5 단계를 마친 전체 구조 상부에 제2 층간절연막을 증착하는 제6 단계;

상기 제2 층간절연막 상에 바텀 반사방지막 및 포토레지스트를 형성하는 제7 단계;

비트라인 콘택 마스크를 사용하여 포토레지스트 패턴을 형성하는 제8 단계; 및

상기 포토레지스트 패턴을 사용하여 상기 바텀 반사방지막 및 상기 제2 층간절연막을 식각하여 비트라인 콘택홀을 형성하는 제9 단계

를 포함하여 이루어진 반도체 소자 제조방법.
제1항에 있어서,

상기 제2 층간절연막은,

500∼1000Å 두께인 것을 특징으로 하는 반도체 소자 제조방법.
제2항에 있어서,

상기 제2 층간절연막은,

소오스 가스로 10∼300sccm의 SiH₄와 0.1∼3g/분의 H₂0₂의 혼합가스를 사용하는 것을 특징으로 하는 반도체 소자 제조방법.
제3항에 있어서,

상기 제2 층간절연막은,

반응실 압력 0.1∼3Torr, 기판 온도 -20∼20℃, 상기 혼합 가스가 유입되는 샤워헤드의 온도 50∼150℃의 조건을 사용하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
제2항 내지 제5항 중 어느 한 항에 있어서,

상기 제6 단계 수행 후,

상기 제2 층간절연막 내의 수분을 제거하기 위하여 어닐을 실시하는 제10 단계를 더 포함하여 이루어진 반도체 소자 제조방법.
제5항에 있어서,

상기 어닐은,

반응실 압력 10^-6∼10^-1Torr, 기판 온도 300∼500℃ 조건에서 분위기 가스 없이 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
제5항에 있어서,

상기 어닐은,

반응실 압력 10^-4∼20 Torr, 기판 온도 300∼500℃ 조건에서 분위기 기체로 50000sccm 이하의 N₂가스를 흘려주면서 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
제2항 내지 제5항 중 어느 한 항에 있어서,

상기 제6 단계 수행 후,

상기 제2 층간절연막 내의 수분을 제거하기 위하여 플라즈마 처리를 실시하는 제10 단계를 더 포함하여 이루어진 반도체 소자 제조방법.
제8항에 있어서,

상기 플라즈마 처리는,

용량성 결합 플라즈마 장비에서 반응 가스로 10∼10000sccm의 O₂ 또는 N₂O 가스를 사용하여 수행하는 것을 특징으로 하는 반도체 소자 제조방법.
제9항에 있어서,

상기 플라즈마 처리는,

상기 O₂ 또는 N₂O 가스에 10000sccm 이하의 불활성 가스를 혼합하여 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
제10항에 있어서,

상기 플라즈마 처리는,

반응실 압력 0.01∼10 Torr, RF 전력 50∼1000W, 기판 온도 200∼450℃의 조건을 사용하여 실시하는 것을 특징으로 하는 반도체 소자 제조방법.