JP2009158015A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】任意のページにつきランダムにページアドレスを指定したキャッシュリード動作を行うことができ、読み出し速度の高速化に有利な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１プレーン（Plane0）を備える第１メモリセルアレイ10-1と、センス回路12-1と、シーケンサ17と、外部からアドレスが入力される第１アドレスレジスタ26と、前記第１アドレスレジスタの出力アドレスが入力される第２アドレスレジスタ27とを具備し、メモリセルのデータ読み出し動作の際に、前記シーケンサは、第２アドレスレジスタに格納されていたアドレスに従いページｎを読み出した後、ページｎのデータを外部に出力するのと同時並行して、前記第１アドレスレジスタに格納されたアドレスを第２アドレスレジスタに転送し、第２アドレスレジスタに保持したページｍのアドレスに従い任意のページｍのデータを読み出す。
【選択図】 図１

Description

この発明は、不揮発性半導体記憶装置に関し、例えば、ＮＡＮＤ型フラッシュメモリ等に適用されるものである。

従来の不揮発性半導体記憶装置、例えば、ＮＡＮＤ型フラッシュメモリのキャッシュリード動作では、まず、先頭ページのアドレスを指定しリードを開始したのち、指定した一ブロック内のページについて順にページアドレスをインクリメントすることにより、連続したページに対してデータ読み出しを行う方式である（例えば、特許文献１参照）。

しかし、この方式であると、例えば、単一ブロックに含まれる複数のページデータを連続して読み出すことしかできない。そのため、ページデータに対してランダムにアクセスすることができない。特に、各ブロックの特定のページに記憶された情報を複数のブロックをまたいで読み出す際にキャッシュリード動作が使用できず、ページ毎にメモリセルからデータレジスタへの転送時間と、データレジスタにある読み出しデータを外部に出力する動作を順次行う通常の読み出し動作を各ブロックの特定のページに対して行わなければならず、読み出し速度の高速化に対して不利である。

ここで、ＮＡＮＤ型フラッシュメモリを用いたアプリケーションにおいては、ユーザデータとその管理データを記憶する。通常、ユーザデータは、複数のブロックにまたがり連続して記憶される。付随する管理データは、ユーザデータのある単位ごとに記憶される。この場合、管理データは、メモリ空間上に散在して存在することになる。言い換えると、ランダムなブロック、ページに存在することになる。また場合によっては、ユーザデータ自体も必ずしも連続したページに存在するわけではなく、複数のブロックにまたがり散在することもある。

このように、アドレス空間内のランダムなアドレスに存在するデータもまた高速に読み出す必要があるところ、従来のキャッシュリード方式においては、複数のブロックに分散して存在するデータを読み出す場合には使用することができず、読み出し速度の高速化に不利であり、ひいてはメモリシステム全体のデータ転送速度が低減するという問題があった。

上記のように、従来の不揮発性半導体記憶装置は、任意のページにつきランダムにページアドレスを指定したキャッシュリード動作を行うことができず、読み出し速度が増大するという問題があった。
特開２００７−２１３８０６号公報

この発明は、任意のページにつきランダムにページアドレスを指定したキャッシュリード動作を行うことができ、読み出し速度の高速化に有利な不揮発性半導体記憶装置を提供する。

この発明の一態様によれば、複数のビット線と複数のワード線の交差位置にマトリクス状に配置された複数のメモリセルをそれぞれ有する複数のブロックにより構成される第１プレーンを備える第１メモリセルアレイと、前記メモリセルのデータを読み出すセンス回路と、外部からのコントロール信号が入力されるシーケンサと、外部からアドレスが入力される第１アドレスレジスタと、前記第１アドレスレジスタの出力アドレスが入力され、前記シーケンサから出力されるアドレス制御信号によりアドレス信号を出力する第２アドレスレジスタとを具備し、前記メモリセルのデータ読み出し動作の際に、前記第２アドレスレジスタに格納されたアドレスに従いページｎを読み出した後、前記ページｎの読み出しの外部へのデータ出力と同時並行して、前記第１アドレスレジスタに格納されていたアドレスを前記第２アドレスレジスタに転送し、このアドレスに従い任意のページｍを読み出す不揮発性半導体記憶装置を提供できる。

この発明によれば、任意のページにつきランダムにページアドレスを指定したキャッシュリード動作を行うことができ、読み出し速度の高速化に有利な不揮発性半導体記憶装置が得られる。

以下、この発明の実施形態について図面を参照して説明する。以下では、不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュメモリを一例に挙げて説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態］
＜１．構成例＞
１−１．全体構成例
まず、図１を用いて、この発明の第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を説明する。本例では、２つのプレーン（plane 0, plane 1）を有するマルチプレーンの場合を一例に挙げて説明する。図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリを示すブロック図である。

図示するように、本例に係るＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１０−１，１０−２、ロウデコーダ１１−１，１１−２、センスアンプ（センス回路）１２−１，１２−２、データキャッシュ１３−１，１３−２、コントロールバッファ１５、コマンドデコーダ１６、シーケンサ１７、コアコントロールレジスタ１８、コントロールゲートドライバ１９、ロウドライバ２０、カラムドライバ２１、ポンプ回路２２、ＩＯバッファ２５、第１アドレスレジスタ２６、第２アドレスレジスタ２７、およびデータバッファ２８を備えている。

メモリセルアレイ（Memory Cell Array）１０−１，１０−２は、後述するが、プレーン（Plane 0, Plane 1）によりそれぞれ構成されている。プレーン（Plane 0, Plane 1）のそれぞれは、複数のブロック（Block A, …, Block Z）により構成される。ブロックのそれぞれは、複数のワード線と複数のビット線との交差位置にマトリクス状に配置された複数のメモリセルトランジスタを備える。

ロウデコーダ（Row Decoder）１１−１，１１−２は、メモリセルアレイ１０−１，１０−２に隣接してそれぞれ配置され、例えば、データ読み出し動作（Data Cache Read）の際に、コントロールゲートドライバ１９、ロウドライバ２０、カラムドライバ２１等の制御に従い、ワード線およびビット線に所定の電圧を与える。

センスアンプ（Ｓ／Ａ：センス回路）１２−１，１２−２は、データ読み出し動作の際に、ビット線からのセル電流を増幅し、メモリセルのデータを読み出す。

データキャッシュ（Cache）１３−１，１３−２は、メモリセルの読み出し／書き込みデータを一時的に保持する。

コントロールバッファ（Control Buf）１５は、複数のコントロールピン（ＣＥｎｘ，ＷＥｎｘ，ＲＥｎｘ，ＣＬＥｘ，ＡＬＥｘ，ＷＰｎｘ，ＲＢｎｘ）に接続され、外部から上記複数のコントロールピンに入力されたコントロール信号を増幅し、保持する。

＜コントロール信号＞
ここで、上記複数のコントロールピンに入力されるコントロール信号は、以下の通りである。
コントロールピン（ＣＥｎｘ）には、チップイネーブル（ＣＥｎ）信号が入力される。このチップイネーブル（ＣＥｎ）信号は、このＮＡＮＤ型ラッシュメモリのデバイス選択信号である。レディ（Ready）状態では、チップイネーブル（ＣＥｎ）信号を“Ｈ”レベルにすると、ローパワーのスタンバイモードになる。また、プログラム、消去、キャッシュリード動作の実行中のビジィ（Busy）状態（ＲＹ／−ＢＹ＝“Ｌ”）のとき、チップイネーブル（ＣＥｎ）信号は“Ｈ”、“Ｌ”のいずれの状態も許容される。

コントロールピン（ＷＥｎｘ）には、ライトイネーブル（ＷＥｎ）信号が入力される。ライトイネーブル（−ＷＥ）信号は、ＩＯピン（ＩＯｘ＜７：０＞）から各データをデバイス内部に取り込むための信号である。

コントロールピン（ＲＥｎｘ）には、リードイネーブル（ＲＥｎ）信号が入力される。リードイネーブル（ＲＥｎ）信号は、ＩＯピン（ＩＯｘ＜７：０＞）からデータをシリアル出力させる信号である。

コントロールピン（ＣＬＥｘ）には、コマンドラッチイネーブル（ＣＬＥ）信号が入力される。コマンドラッチイネーブル（ＣＬＥ）信号は、動作コマンドのデバイス内部への取り込みを制御するための信号である。そのため、例えば、ライトイネーブル（ＷＥｎ）信号の立ち上がり、立ち下がり時に、コマンドラッチイネーブル（ＣＬＥ）信号を“Ｈ”レベルにすることにより、ＩＯピン（ＩＯｘ＜７：０＞）上のデータがコマンドとして取り込まれる。

コントロールピン（ＡＬＥｘ）には、アドレスラッチイネーブル（ＡＬＥ）信号が入力される。アドレスラッチイネーブル（ＡＬＥ）信号は、アドレスデータのデバイス内部の第１アドレスレジスタ２６への取り込みを制御するための信号である。そのため、例えば、ライトイネーブル（ＷＥｎ）信号の立ち上がり時に、アドレスラッチイネーブル（ＡＬＥ）信号を“Ｈ”レベルにすることで、ＩＯピン（ＩＯｘ＜７：０＞）からのデータが、アドレスデータとして対応する第１アドレスレジスタ２６に取り込まれる。

コントロールピン（ＷＰｎｘ）には、ライトプロテクト（ＷＰｎ）信号が入力される。ライトプロテクト（ＷＰｎ）信号は、書き込み、消去動作を強制的に禁止させるための信号である。そのため、例えば、ＷＰｎ＝“Ｌ”レベルでは、内部高電圧発生回路の動作がリセットされる。ＷＰｎ＝“Ｈ”レベルで使用するが、電源投入遮断時等の入力信号が不確定なときには、ＷＰｎ＝“Ｌ”レベルに制御し、期待しない動作から保存データを保護するために用いる。

コントロールピン（ＲＢｎｘ）には、レディ／ビジー（ＲＹ／−ＢＹ）信号が入力される。レディ／ビジー（ＲＹ／−ＢＹ：以下、Ｒ／Ｂと表記する）信号は、記憶装置１１の内部動作状態を外部に知らせるための出力信号である。プログラム・消去・リード時、内部で実行動作中はビジーを出力（Ｒ／Ｂ＝“Ｌ”）、完了するとレディ（Ｒ／Ｂ＝“Ｈ”）を自動的に出力する。

コマンドデコーダ（Cmd dec.）１６は、コントロールバッファ１５から入力されたコマンドをデコードし、コマンド（Cmd30，Cmd3x等）をＦＳＭ信号発生回路１７に送信する。

ＦＳＭ信号発生回路１７は、シーケンサ（sequencer）として働き、コマンドデコーダ１６からのコマンド（Cmd30，Cmd3x等）を受け、コントロールレジスタに１８に、データ読み出し動作、データ書き込み動作、データ消去動作を制御するコントロール信号fsm[read], fsm[write], fsm[era]を送信し、上記データ書き込み動作等を制御する。また、シーケンサ１７は、所定のタイミングに同期したクロック（CLK）信号であるアドレス制御信号（addfetch）を第２アドレスレジスタ２７に出力し、第２アドレスレジスタ２７から所定のアドレス信号（AC[page]，AC[block]，AC[plane]）を出力させる。

コアコントロールレジスタ１８は、上記コントロール信号fsm[read]等を一時的に保持し、コントロール信号を、コントロールゲートドライバ１９等に送信する。

コントロールゲートドライバ１９は、コアコントロールレジスタ１８からの上記コントロール信号fsm[read]等を受け、第２アドレスレジスタからのアドレス信号AC[page]に従い、メモリセルアレイ１０−１，１０−２のワード線（コントロールゲート）に所定の読み出し電圧等を与える。

ロウドライバ２０は、コアコントロールレジスタ１８からの上記コントロール信号fsm[read]等を受け、ロウ方向のメモリセルに所定の電圧を与える。

カラムドライバ２１は、コアコントロールレジスタ１８からの上記コントロール信号fsm[read]等を受け、ビット線に所定の電圧を与え、S/Aでの読み出し動作を行う。

ポンプ回路２２は、メモリセルアレイ１０−１，１０−２のロウデコーダ１１−１，１１−２に電気的に接続され、ロウデコーダ１１−１，１１−２に所定の所圧した電圧を与える。

ＩＯバッファ（IO Buf）２５は、ＩＯピン（ＩＯｘ＜７：０＞）に接続され、外部から入力される書き込みデータや、外部に出力する読み出しデータを増幅し、保持する。

第１アドレスレジスタ（Add Reg. A）２６は、ＩＯバッファ２５から入力されたアドレスを一時的に保持する。

第２アドレスレジスタ（Add Reg. B）２７は、シーケンサ１７からのアドレス制御信号（addfetch）に従い、コントロールゲートドライバ１９にページアドレス信号（AC[page]）を出力し、ロウデコーダ１１−１，１１−２にブロックおよびプレーンアドレス信号（AC[block]，AC[plane]）を出力する。ここで、本例の場合、上記第１，第２アドレスレジスタに保持するアドレスは、例えば、ページアドレスAdd[page]、ブロックアドレスAdd[block]、プレーンアドレスAdd[plane]等の任意のアドレスである。

データバッファ２８は、ＩＯバッファ２５に接続され、ＩＯバッファ２５から出力された書き込みデータ、およびメモリセルアレイ１０−１，１０−２から読み出された読み出しデータを増幅し、保持する。

上記のように、本例に係るＮＡＮＤ型フラッシュメモリは、第１アドレスレジスタ２６と、第１アドレスレジスタの出力アドレスが入力されシーケンサ１７から出力されるアドレス制御信号によりアドレス信号を出力する第２アドレスレジスタ２６とを具備している。

そのため、詳述するが、メモリセルのデータ読み出し動作の際に、シーケンサ１７は、第２アドレスレジスタに格納されたアドレスに従いページｎを読み出した後、ページｎの読み出しデータの外部への出力の際に、同時に第１アドレスレジスタに格納されていたアドレスを第２アドレスレジスタに転送し、そのアドレス値に従い任意のページｍを読み
読み出すことができる。

そのため、本例のように、コントロールゲートドライバ１９がメモリセルアレイ１０−１，１０−２で共通である構成であっても、プレーン毎に任意のブロックアドレスをもつ複数のページにつきランダムにページアドレスを指定したキャッシュリード動作を行うことができ、読み出し速度の高速化に対して有利である。この場合ページアドレスは２つのプレーンで共通となる。コントロールゲートドライバ１９をプレーン毎に設ける構成をとるならば、ページアドレスについてもプレーン毎に任意に指定しキャッシュリード動作が可能となる。

１−２．メモリセルアレイの構成例
次に、図２を用いて、この実施形態に係る不揮発性半導体記憶装置が有するメモリセルアレイ１０−１、１０−２の構成例を説明する。ここでは、図１中のメモリセルアレイ１０−１を例に挙げて説明する。

図示するように、メモリセルアレイ１０−１は、プレーン(plane 0)３０−１を備えている。プレーン(plane 0)３０−１は、複数のブロック（Block A，…，Block Z）により構成されている。ここで、本例のＮＡＮＤ型フラッシュメモリにおいて、データ消去は、ブロック（Block A，…，Block Z）ごとに行われる。そのため、ブロック（Block A，…，Block Z）は、消去単位である。

１−３．プレーンのメモリ空間の構成例
次に、図３および図４を用いて、この実施形態に係る不揮発性半導体記憶装置が有するメモリセルアレイ１０−１、１０−２のプレーンのメモリ空間を説明する。ここでは、図１中のメモリセルアレイ１０−１のプレーン（Plane 0）を一例に挙げて説明する。

図示するように、プレーン（Plane 0）が有する複数のブロック（Block A，…，Block Z）のそれぞれは、ワード線ごとに設けられた複数のページ（ＰＡＧＥ）により構成される。本例のＮＡＮＤ型フラッシュメモリにおいては、ページ（ＰＡＧＥ）単位で一括して読み出しおよび書き込みが行われる。そのため、ページ（ＰＡＧＥ）は、読み出し単位および書き込み単位である。

ページ（ＰＡＧＥ）のそれぞれは、データ領域２２−１と冗長領域２２−２により構成される。データ領域２２−１には、例えば、画像データ等のように一般的なデータが記憶される。冗長領域２２−２には、例えば、誤り訂正符号（ＥＣＣ：Error Correcting Code）等が記憶される。

ここで、ＮＡＮＤ型フラッシュメモリを用いたアプリケーションにおいては、ユーザデータとその管理データを記憶する。通常、ユーザデータは、複数のブロックにまたがり連続して記憶される。付随する管理データはユーザデータのある単位ごとに記憶される。ここで、ユーザデータとは、例えば、画像データ等のユーザが自由にアクセス可能である一般的なデータである。管理データとは、例えば、セキュリティ情報やＩＤ等のメモリの管理に必要な情報である。

図３に示す場合では、ユーザデータＵＤ１は、３つのブロック（Block X〜Block Z）にまたがり連続してデータ記憶領域２２−１に記憶されている。付随する管理データＣＤ１〜ＣＤ４は、ユーザデータのある単位ごとに冗長領域２２−２に記憶されている。

このように、管理データＣＤ１〜ＣＤ４は、プレーン（Plane 0）のメモリ空間上に散在して存在することになる。言い換えるとランダムなブロック、ページに存在することになる。

また、図４に示すように、メモリシステムのアプリケーションに依存して、管理データＣＤ５〜ＣＤ８であってもデータ領域２２−１に存在する場合がある。この場合では、連続した数ページにわたり存在するが、複数のブロックにまたがり存在する。このような管理データＣＤ５〜ＣＤ８は、ユーザデータとは別に、管理データのみを全チップあるいは、チップ内のある領域すべてにわたって一度に連続して読み出す必要がある場合がある。

このように、メモリ空間内のランダムなアドレスに存在する管理データもまた高速に読み出す必要があるところ、従来のキャッシュリード方式においては複数のブロックに分散して存在するデータを読み出す場合には使用することができない。このような場合にはＮＡＮＤ型フラッシュメモリのアプリケーション全体において、データ読み出し動作の高速化に対して不利であり、利便性が低下する点で不利である。

一方、後述するように、本例に係る構成では、ユーザデータおよび管理データ等が、マルチプレーン（Plane 0, Plane 1）のメモリ空間上に散在して存在する場合であっても、キャッシュリードを行うことができる点で、データ読み出し動作の高速化でき、ひいてはメモリシステム全体のデータ転送速度が向上できる点で有利である。

１−４．ブロックの構成例
次に、図５を用いて、この実施形態に係る不揮発性半導体記憶装置が有するブロック（Block A，…，Block Z）の構成例を説明する。ここでは、図２中のブロックを例に挙げて説明する。

図示するように、ブロックBlock Aは、ＷＬ方向に配置された複数のメモリセルユニットＭＵおよびメモリセルユニットを選択する選択トランジスタＳＴ１，ＳＴ２を備えている。

メモリセルユニットＭＵは、電流経路が直列接続される８個のメモリセルトランジスタＭＴから構成される。選択トランジスタＳＴ１の電流経路の一端は、メモリセルユニットＭＵの電流経路の一端に接続される。選択トランジスタＳＴ２の電流経路の一端は、メモリセルユニットＭＵの電流経路の他端に接続される。本例では、メモリセルユニットＭＵは、８個のメモリセルＭＴから構成されるが、２つ以上のメモリセルから構成されていればよく、特に、８個に限定されるというものではない。

ＮＡＮＤ型フラッシュメモリの読み出し動作および書き込み動作は、図中に示す、ページ（ＰＡＧＥ）単位で一括して行われる。そのため、ページＰＡＧＥは、読み出しおよび書き込み単位である。

選択トランジスタＳＴ１の電流経路の他端は、ソース線ＳＬに接続される。選択トランジスタＳＴ２の電流経路の他端は、ビット線ＢＬに接続される。

ワード線ＷＬは、ＷＬ方向に延び、ＷＬ方向の複数のメモリセルトランジスタＭＴの制御電極に共通に接続される。セレクトゲート線ＳＧＳは、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳＴ１のゲート電極に共通に接続される。セレクトゲート線ＳＧＤも、ＷＬ方向に延び、ＷＬ方向の複数の選択トランジスタＳＴ２のゲート電極に共通に接続される。

メモリセルトランジスタＭＴのそれぞれは、半導体基板上に、順次、ゲート絶縁膜、電荷蓄積層としての浮遊電極ＦＧ、ゲート間絶縁膜、制御電極ＣＧからなる積層構造である。浮遊電極ＦＧは、メモリセルトランジスタＭＴごとに分離され、制御電極ＣＧはＷＬ方向に共通に配置され、ワード線に接続される。

１−５．第１，第２アドレスレジスタの構成例
次に、図６を用いて、この実施形態に係る不揮発性半導体記憶装置が有する第１，第２アドレスレジスタ２６、２７の構成例を説明する。図示するように、本例に係るアドレスレジスタは、例えば、ページｎのデータ読み出しにおいて、内部読み出しのページアドレスAdd[page]およびブロックアドレスAdd[Block]を保持する第２アドレスレジスタ２７が有する内部アドレスレジスタ３５、３６−１、３６−２を更に具備している。そのため、ページｎのデータ読み出し動作において、後述するが、ビジィ期間中に、次のページｍの読み出しを行うためのページｍのページアドレスAdd[page]およびブロックアドレスAdd[Block]を保持できる構成とされている。

図示するように、第１アドレスレジスタ（Add Reg. A）２６は、ページアドレスレジスタ３０、およびブロックアドレスレジスタ３２、３３−１、３３−２により構成されている。第１アドレスレジスタ２６は、後述するが、データ読み出し動作の際の“レディ期間”中に、外部より入力される次のページアドレスAdd[page]およびブロックアドレスAdd[Block]の入力を受け付け、一時的に保持する。尚、本例では、ブロックアドレスAdd[Block]については、プレーンplane0, plane1毎に任意のアドレス保持するように２セットのブロックアドレスレジスタ３３−１、３３−２が設けられている。

ページアドレスレジスタ３０は、入力がＩＯバッファ２５に接続され、入力されたページアドレスを一時的に保持し、第２アドレスレジスタ２７内の内部アドレスレジスタ３５に出力する。

ブロックアドレスレジスタ３２は、入力がＩＯバッファ２５に接続され、入力されたブロックアドレスを一時的に保持し、ブロックアドレスレジスタ３３−１，３３−２に出力する。ブロックアドレスレジスタ３３−１，３３−２は、入力がブロックアドレスレジスタ３２に接続され、ブロックアドレスを第２アドレスレジスタ２７内の内部アドレスレジスタ３６−１，３６−２にそれぞれ出力する。

第２アドレスレジスタ（Add Reg. B）２７は、内部ブロックアドレスレジスタ３５、３６−１、３６−２により構成されている。第２アドレスレジスタ２７は、後述するが、データ読み出し動作の際の“ビジィ期間”中に、シーケンサ１７からのアドレス制御信号（addfetch）に従い、コントロールゲートドライバ１９にページアドレス信号（AC[page]）を出力し、ロウデコーダ１１−１，１１−２にブロックおよびプレーンアドレス信号（AC[block]，AC[plane]）を出力する。そのため、プレーンごとに任意のブロックに存在するプレーン間で共通のページアドレスをもつ複数のページを選択し読み出すことができる。

内部ブロックアドレスレジスタ３５は、入力されたブロックアドレスを一時的に保持し、コントロールゲートドライバ１９に出力する。ブロックアドレスレジスタ３６−１，３６−２は、入力されたブロックアドレスを、ロウデコーダ１１−１，１１−２にそれぞれ出力する。

外部であるＩＯバッファ２５よりコマンドデコーダ１６に入力された各コマンドは、アコマンドレジスタ１６にてラッチされ、シーケンサであるシーケンサ１７を起動する。メモリチップの内部動作を制御するシーケンサ１７は、センスアンプ中のラッチ回路（SALatch）からキャッシュ（Cache）へのデータ転送、セルアレイ１０−１、１０−２からラッチ回路（SALatch）への読み出し動作、第１アドレスレジスタ２６から第２アドレスレジスタ２７へのアドレス転送動作等を制御する。

上記の構成によれば、詳述するが、データ読み出し動作の際に、専用の第２アドレスレジスタ２７により、プレーンplane0,plane1毎に、任意のブロックアドレスおよびプレーン間で共通なページアドレスを保持することができる。そのため、上記の動作と同時に、外部に接続される第１アドレスレジスタ２６に対して、ユーザシステム側は、次ページのアドレスを入力することが可能である。

後述する比較例に係る不揮発性半導体記憶装置の構成では、データ読み出し動作の際に、ブロック内の連続したアドレスからなる連続した複数のページにのみ実行可能であった。しかし、上記のように本例では、複数のプレーンについてそれぞれ任意のブロックアドレスにあるページに対して、データ読み出し動作（キャッシュリード）を実行することができ、読み出し速度の高速化、および利便性の向上に対して有利である。

＜２．キャッシュリード動作＞
次に、図７乃至図１０を用いて、この実施形態に係る不揮発性半導体記憶装置のキャッシュリード動作（データ読み出し動作）について説明する。この説明では、図７のフローに則して説明する。ここでは、図８に示すように、プレーンPlane 0, Plane 1中のブロックBlock A〜Block D中のページｎおよびページｍを読み出す場合を一例に挙げて、以下説明する。

２−１．キャッシュリードフロー
（ステップＳＴ１（データ転送））
キャッシュリード動作においては先頭ページのデータ読み出しを最初に行う。例えばページｎのデータは、メモリセルからセンスアンプ（Ｓ／Ａ）１２−１に読み出されてある状態であるとする。この状況は図１０のｔ３までの動作を経過しその後R/Bはレディに戻った状態である。ここでキャッシュリード動作が起動されると、
まず、センスアンプ（Ｓ／Ａ）１２−１から先に読み出したページｎのページデータを、データキャッシュ１３−１に転送する。

尚、このステップの間は、図示するように、制御信号ピン（ＲＢｎｘ）からは、“Busy”状態のＲ／Ｂ信号を送信する。

（ステップＳＴ２（アドレスフェッチ））
続いて、次に読み出すページｍのページアドレスAdd[page m]を、第２アドレスレジスタ（Add Reg. B）２７に転送する。より具体的には、ページｍのページアドレスAdd[page m]を、第２アドレスレジスタ２７中の内部アドレスレジスタ３５に転送する。

（ステップＳＴ３）
第２アドレスレジスタ２７は、ページアドレス信号AC[page m]を、コントロールゲートドライバ１９に送信する。

続いて、次に読み出すページｍのページアドレス信号AC[page m]に従った、ページ読み出しを行い、セルデータを、センスアンプ（Ｓ／Ａ）１２−１に読み出す。

尚、このステップの間は、図示するように、制御信号ピン（ＲＢｎｘ）からは、“Ready”状態のＲ／Ｂ信号を送信する。一方、この間、ユーザシステムは先に読み出したページｎのページデータを、外部に転送する。このステップＳＴ３の間、外部ユーザは、ページｎのページデータを自由に出力することができる。

２−２．コマンドシーケンス
次に、図８および図９を用いて、この実施形態に係る不揮発性半導体記憶装置のキャッシュリード動作のコマンドシーケンスについて説明する。この説明では、図８中の２つのプレーンPlane 0, Plane 1中のブロックBlock AおよびBlock B中のページｎ，ｍについてそれぞれパラレルに読み出す場合を一例として説明する。この説明において、その他のコントロール信号の図示を省略する。

まず、図９の上段に示すように、ページｎ（Page n）についての１回目のデータリードを行う。即ち、Ｒ／Ｂ信号が“Ｈ”レベル（“Ready”）の状態で、ＩＯピンからプレーンごとに順次、先頭コマンド６０ｈ、ページ、ブロック、プレーンアドレスが図示しないＷＥｎｘクロックの３サイクルによりチップに取り込まれる。この入力シーケンスは2つのプレーンに対してそれぞれ１回おこなわれ、最後にリード動作起動コマンド３０ｈを内部に取り込む。

続いて、時間ｔＲの間、Ｒ／Ｂ信号が“Ｌ”レベル（“Busy”）の状態で、入力されたアドレスに従った、データ読み出しを行う。

続いて、図９の中段に示すように、次に読み出すページｍ（Page m）についてアドレス入力とキャッシュリード起動コマンド入力を行う。即ち、Ｒ／Ｂ信号が“Ｈ”レベル（“Ready”）の状態で、ＩＯピンから順次、先頭コマンド６０ｈ、ページ、ブロック、プレーンアドレスが図示しないＷＥｎｘクロックの３サイクルにより、チップに取り込む。この入力シーケンスは2つのプレーンに対してそれぞれ１回おこなわれ、最後にキャッシュリード動作起動コマンド３ｘｈを内部に取り込む。ここで、この際、上記のように、次のページｍのブロックアドレスアドレス、ページアドレスアドレスを指定すると共に、起動コマンド３ｘを入力する。従って、アドレス入力はコマンド６０ｈにて、プレーンPlane 0, Plane 1ごとに指定することができる。その結果、アドレスはプレーンPlane 0, Plane 1ごとに、ブロックについて任意に指定できる点で、読み出し速度の高速化および利便性の向上に対して有利である。

続いて、時間ｔＤＣＢＳＹＲ１の間、Ｒ／Ｂ信号が“Ｌ”レベル（“Busy”）の状態で、読み出したページｎの読み出しデータを、センスアンプ（Ｓ／Ａ）１２−１，１２−２からデータキャッシュ（Cache）１３−１，１３−２へデータ転送を行うと、チップはＲ／Ｂ信号が“Ｈ”レベル（“Ready”）の状態となる。

これに続いて読み出しページデータは、プレーンごとに、読み出しコマンドによりコントロールピン（ＲＥｎｘ）に入力されるリードイネーブル（ＲＥ）信号に同期して転送される。

即ち、図９の下段に示すように、Ｒ／Ｂ信号が“Ｈ”レベル（“Ready”）の状態で、ＩＯピンから順次、先頭コマンド００ｈ、プレーン（Plane 0）アドレスAdd×5、コマンド０５ｈ、カラム（Col.）アドレスAdd×2、コマンドＥ０ｈ、および読み出しコマンドSerial Outを内部に取り込むことにより、データ転送される。

続いて、同様に、図９の下段に示すように、Ｒ／Ｂ信号が“Ｈ”レベル（“Ready”）の状態で、ＩＯピンから順次、先頭コマンド００ｈ、プレーン（Plane 1）アドレスAdd×5、コマンド０５ｈ、カラム（Col.）アドレスAdd×2、コマンドＥ０ｈ、および読み出しコマンドSerial Outを内部に取り込むことにより、データ転送される。

これと同時にチップ内部では図９中段でしめされたプレーンアドレス、ブロックアドレス、ページアドレスに従って、ページｍのデータ読み出しを行う。

２−３．キャッシュリードタイミングチャート
次に、図１０を用いて、この実施形態に係る不揮発性半導体記憶装置のキャッシュリード動作の際の内部シーケンサのタイミングチャートについて説明する。この説明では、プレーンPlane 0におけるブロックBlock A中のページｎ，ｍについて読み出す場合を一例に挙げて説明する。

図示するように、まず、時刻ｔ１の際、Ｒ／Ｂ信号が“Ｈ”レベル（“Ready”）、ＲＥ信号が“Ｈ”レベルの状態で、ＷＥ信号の立ち上がりエッジにて、ＩＯピン（ＩＯｉ）からコマンド６０ｈを取り込んだ後、ページアドレスAdd[page]、ブロックアドレスAdd[block]、プレーンアドレスAdd[plane]をそれぞれ取り込む。これらは２つのプレーンについてそれぞれ繰り返される。

時刻ｔ２の際、ＩＯピンからコマンドデコーダ１６は、コマンド信号Cmd30をシーケンサ１７に出力する。これにより、Ｒ／Ｂ信号が“Ｌ”レベル（“Busy”）となる。

続いて、シーケンサ１７は、所定のタイミングに同期したクロック（CLK）信号であるアドレス制御信号（addfetch）を第２アドレスレジスタ２７に出力する。これにより第１アドレスレジスタ２６のアドレスデータは第２アドレスレジスタ２７に転送される。

続いて、第２アドレスレジスタ２７は、ページアドレス信号（AC[page]）をコントロールゲートドライバ１９に出力し、ブロックアドレス信号（AC[block]）およびプレーンアドレス信号（AC[plane]）をロウデコーダ１１−１に出力する。

続いて、上記のアドレス信号（AC[page] 、AC[block]、AC[plane]）に従い、ページｎ（Page:n）のデータ読み出しを行い、ｔ３において読み出しデータがSAにラッチされ保持される。この後Ｒ／Ｂ信号が“Ｈ”レベル（“Ready”）となる。

続いて、時刻ｔ４の際、ＲＥ信号が“Ｈ”レベルの状態で、ＷＥ信号の立ち上がりエッジにて、ＩＯピン（ＩＯｉ）からページアドレスAdd[page]、ブロックアドレスAdd[Block]、プレーンアドレスAdd[plane]を上記と同様に、それぞれ取り込む。

続いて、時刻ｔ５の際、ランダムキャッシュリードを行うに際して、上記のようにコマンド３ｘｈがＩＯピン（ＩＯｉ）から取り込まれると、この際、取り込まれたコマンド３ｘｈのタイミングで、コマンドデコーダ１６は、コマンド信号Ｃｍｄ３ｘをシーケンサ１７に出力する。これにより、Ｒ／Ｂ信号が“Ｌ”レベル（“Busy”）となる。

先に読み出したページｎのページデータをセンスアンプ中のラッチ回路（SALatch(plane0)）からデータキャッシュ（Cache(plane0)）１３−１へ転送する。

続いて、シーケンサ１７は、所定のタイミングに同期したクロック（CLK）信号であるアドレス制御信号（addfetch）を第２アドレスレジスタ２７に出力する。これにより第１アドレスレジスタ２６のアドレスデータは第２アドレスレジスタ２７に転送される。

続いて、第２アドレスレジスタ２７は、アドレス制御信号（addfetch）に従い、ページアドレス信号（AC[page]）をコントロールゲートドライバ１９に出力し、ブロックアドレス信号（AC[block]）およびプレーンアドレス信号（AC[plane]）をロウデコーダ１１−１に出力する。

ここで、図６に示したように、本例では、第１，第２アドレスレジスタ２６、２７を備えている。そのため、時刻ｔ４〜ｔ５の間のＲ／Ｂ信号が“Ｈ”レベル（“Ready”状態）において、第１アドレスレジスタ（Add Reg. A）２６は、コマンド３ｘｈとともに外部より入力されるアドレス（Add[page]等）を保持する。

一方、時刻ｔ５の際のＲ／Ｂ信号が“Ｌ”レベル（“Busy”状態）において、第２アドレスレジスタ２７は、アドレス制御信号（addfetch）に従い、アドレス信号（AC[page]等）を転送する。

この内部の第２アドレスレジスタ２７に転送されたアドレスに従い、次のページｍ（Page:m）のデータ読み出しを行う。続いて、第２アドレスレジスタ２７からのアドレス信号（AC[page]等）の転送が終わると、Ｒ／Ｂ信号が“Ｈ”レベル（“Ready”状態）となり、チップはレディ状態に戻る。

これにより、ユーザシステム側であっては、データを出力できる状態となる。ここで、この一連の動作は、内部シーケンサであるシーケンサ１７により制御される。

続いて、チップは、次ページのセルアレイからのセンスアンプ中のラッチ回路（SALatch(plane0)）への読み出し動作を行う。この間、チップはレディ状態であり、ユーザはデータを出力することができる。ユーザは、２つのプレーンplane0,plane1について、それぞれデータを出力できる。これと同時に、チップは次ページのデータをセルアレイからセンスアンプ中のラッチ回路（SALatch(plane0)）に読み出す動作を同時並行して行う。

即ち、続いて、時刻ｔ６の際、Ｒ／Ｂ信号が“Ｈ”レベル（“Ready”）、ＲＥ信号が“Ｈ”レベルの状態で、ＲＥｎピンに入力されたリードイネーブル（ＲＥ）信号の立ち下がりエッジにて、先に読み出したページｎの読み出しを、データＩＯピン（ＩＯｉ）から外部にシリアル出力する。

続いて、時刻ｔ７以降、本例のように、内部シーケンサであるシーケンサ１７は、セルからの読み出し動作が終了し、さらに次のコマンド３ｘｈコマンドが入力されていなければ動作を停止する。

一方、時刻ｔ６の際に、本例では図示しないが、セルからの読み出し動作が終了しないうちに、次のコマンド３ｘｈが入力されると、セルからの読み出し動作が終了次第引き続き連続して、Ｓ／Ａラッチ（SALatch(plane0)）からデータキャッシュ（Cache(plane0)）へのデータ転送と、第１アドレスレジスタ２６（Add Reg. A）から第２アドレスレジスタ（Add Reg. B）へのアドレスデータ転送を行う。

ここで、図６に示したように、本例では、第１，第２アドレスレジスタ２６、２７を備えている。そのため、時刻ｔ６の際にＲ／Ｂ信号が“Ｈ”レベル（“Ready”状態）において、第１アドレスレジスタ（Add Reg. A）２６は、コマンド３ｘｈとともに外部より入力されるアドレス（Add[page] 、AC[block]、AC[plane]）を保持する。

一方、時刻ｔ６の際同時に、第２アドレスレジスタ２７は、アドレス制御信号（addfetch）に従い、アドレス信号（AC[page]等）を内部に転送しており、セルからの読み出し動作は同時に続行可能である。

続いて、時刻ｔ８の際、次のページを読み出すコマンド３ｘｈが入力された後、再びＲ／Ｂ信号が“Ｈ”レベル（“Ready”）、ＲＥ信号が“Ｈ”レベルの状態で、ＲＥｎピンに入力されたリードイネーブル（ＲＥ）信号の立ち下がりエッジにて、次に読み出したページｍの読み出しデータを、データＩＯピン（ＩＯｉ）から外部にシリアル出力する。

＜３．この実施形態に係る効果＞
この実施形態に係る不揮発性半導体記憶装置によれば、少なくとも下記（１）および（２）の効果が得られる。

（１）任意のページにつきランダムにブロックアドレスおよびページアドレスを指定したキャッシュリード動作を行うことができ、読み出し速度の高速化に対して有利である。

上記のように、本例に係る構成によれば、キャッシュリード動作（データ読み出し動作）の際において、内部読み出しのためのアドレス（Add[page]、Add[block]、Add[plane]）を保持する第２アドレスレジスタ２７を具備している。

そのため、データ読み出し動作の際に、専用の上記第２アドレスレジスタ２７により、プレーンplane0,plane1毎に、読み出しページ（本例では、ページｎ）における任意のブロックアドレスおよびページアドレスを保持することができる。その結果、上記の動作と同時に、外部に接続される第１アドレスレジスタ２６に対して、ユーザシステム側は、次の読み出しページ（本例では、ページｍ）のアドレスを入力することが可能である。

そのため、本例では、任意のページアドレス、ブロックアドレスにあるページに対して、キャッシュリード動作（データ読み出し動作）を実行することができる点で、データ読み出し動作の高速化に対して有利である。

一方、後述する比較例に係る不揮発性半導体記憶装置の構成では、専用のアドレスレジスタを備えていない。そのため、データ読み出し動作の際に、ブロック内の連続したアドレスからなる連続した複数のページにしか実行できない。よって、比較例に係るキャッシュリード動作では、単一ブロックに含まれる複数のページを連続して読み出す方式である。ここで、近年のメモリセルの読み出し時間は増加する傾向にあり、キャッシュリードは必須の機能となっている。比較例に係る方式では、ランダムにページをアクセスすることができない。特に、各ブロックの特定のページに記憶された情報を複数のブロックをまたいで読み出す際に制約となっている。そのため、比較例に係る構成では、複数のブロックにまたがり存在するデータを読む出す場合にキャッシュリードが使用できず、読み出し時間が増大する点で不利である。

（２）利便性の向上に対して有利である。

上記のように、本例に係る構成によれば、任意のページにつきランダムにページアドレスを指定したキャッシュリード動作を行うことができる。

ここで、図３に示すように、本例の場合、ユーザデータＵＤ１は、３つのブロック（Block X〜Block Z）にまたがり連続してデータ記憶領域２２−１に記憶されている。付随する管理データＣＤ１〜ＣＤ４は、ユーザデータのある単位ごとに冗長領域２２−２に記憶されている。

このように、管理データＣＤ１は、プレーン（Plane 0）のメモリ空間上に散在して存在することになる。言い換えるとランダムなブロック、ページに存在することになる。

このように、メモリ空間内のランダムなアドレスに存在する管理データＣＤ１〜ＣＤ４等もまた高速に読み出す必要があるところ、後述する比較例のキャッシュリード方式においては複数のブロックに分散して存在するデータを読み出す場合には使用することができない。このような場合にはＮＡＮＤ型フラッシュメモリのアプリケーション全体において、データ読み出し動作の高速化に対して不利であり、利便性が低下する点で不利である。

一方、上記のように、本例に係る構成では、ユーザデータおよび管理データ等が、マルチプレーン（Plane 0, Plane 1）のメモリ空間上に散在して存在する場合であっても、キャッシュリードを行うことができる点で、上記のようにデータ読み出し動作の高速化に対して、また利便性を向上に対して有利である。

［比較例（第２アドレスレジスタを備えていない一例）］
次に、図１１乃至図１４を用いて、上記第１の実施形態に係る不揮発性半導体記憶装置と比較するために、比較例に係る不揮発性半導体記憶装置について説明する。本比較例は、第２アドレスレジスタを備えていない一例に関する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜アドレスレジスタの構成例＞
まず、図１１を用いて、本比較例に係る不揮発性半導体記憶装置が有するアドレスレジスタの構成例について説明する。

図示するように、本比較例に係るアドレスレジスタは、第２内部アドレスレジスタを備えていない点で、上記第１の実施形態と相違する。

即ち、本比較例に係るアドレスレジスタは、ページアドレスレジスタ１３０、１３１、およびブロックアドレスレジスタ１３２、１３３−１、１３３−２により構成されるものである。そのため、ＩＯバッファから入力されたページアドレスおよびブロックアドレスは、直接に内部デコーダに出力される。

＜キャッシュリード動作＞
次に、図１２乃至図１４を用いて、比較例に係る不揮発性半導体記憶装置のキャッシュリード動作ついて説明する。キャッシュリード動作のフローは、図１２のように示される。また、この動作の際のプレーンPlane 0、Plane 1は、図１３のように示される。

（ステップＳＴ１（データフェッチ））
まず、センスアンプ（Ｓ／Ａ）から読み出した、例えば、ページｎのページデータを、アドレスレジスタに転送する。

尚、このステップＳＴ１の間は、図示するように、制御信号ピン（ＲＢｎｘ）からは、“Busy”状態のＲ／Ｂ信号を送信する。

（ステップＳＴ２（アドレスインクリメント））
続いて、図１１に示すように、次に読み出す、例えば、ページｎ＋１（任意のページｍではない）のページアドレスレジスタ１３１中のページアドレスを、１つインクリメント（ｎ＝ｎ＋１）する。

尚、このステップＳＴ２以降は、図示するように、制御信号ピン（ＲＢｎｘ）からは、“Ready”状態のＲＢ信号を送信する。

（ステップＳＴ３（リード））
続いて、インクリメントしたページｎ＋１のページアドレスに従って、ページ読み出しを行い、セルデータを、センスアンプに読み出す。

上記のように、比較例に係る構成によるキャッシュリード動作では、先頭ページのアドレスを指定しリードを開始した（ステップＳＴ１）のち、指定した一ブロック内のページについて順にページアドレスをインクリメント（ステップＳＴ２）することにより、連続したページに対して読み出しを行う方式である。

そのため、ページデータに対してランダムにアクセスすることができない。特に、各ブロックの特定のページあるいは、特定のページの一部分に記憶された情報を複数のブロックをまたいで読み出す際にキャッシュリード動作が使用できず、ページ毎にメモリセルからデータレジスタへの転送時間と、データレジスタにある読み出しデータを外部に出力する動作を順次行う通常の読み出し動作を各ブロックの特定のページに対して行わなければならず、読み出し速度の高速化に対して不利である。

＜キャッシュリード動作のコマンドシーケンス＞
次に、図１４を用いて、比較例に係る不揮発性半導体記憶装置のキャッシュリード動作のコマンドシーケンスついて説明する。

図示するように、まず、Ｒ／Ｂ信号が“Ｈ”レベル（“Ready”）の状態で、ＩＯピンに先頭コマンド００ｈが入力されると、続くアドレス（Add×5）の入力サイクルで、読み出しを行うブロックアドレスとページアドレスを指定しコマンド３０ｈを入力する。これにより、先頭ページの読み出しが開始され、先頭ページのデータはセルアレイからセンスアンプに読み出される。

続いて、この内部動作が終了すると、Ｒ／Ｂ信号が“Ｈ”レベル（“Ready”）の状態となる。

続いて、Ｒ／Ｂ信号が“Ｈ”レベル（“Ready”）の状態で、ユーザシステム側が発行したコマンド３１ｈ取り込む。これにより、前の読み出しデータが、センスアンプからデータキャッシュにデータが転送される。これによりユーザシステムは読み出しデータを外部に出力することが可能となり、読み出しデータはシリアルに外部出力される。

これと同時にチップ内部では再び、Ｒ／Ｂ信号が“Ｌ”レベル（“Busy”）の状態で、アドレスがインクリメント（ｎ＝ｎ＋１）された次のページｎ＋１のデータ読み出し動作をユーザのデータ出力と並行して行う。

以後、同様の動作を行う。
ここで、ＮＡＮＤ型フラッシュメモリを用いたアプリケーションにおいてはユーザデータ領域とその管理データを記憶する。通常ユーザデータ領域は、複数のブロックにまたがり連続して記憶される。付随する管理データは、ユーザデータのある単位ごとに記憶される。この場合管理データはメモリ空間上に散在して存在することになる。言い換えると、ランダムなブロック、ページに存在することになる。このように、アドレス空間内のランダムなアドレスに存在する管理データもまた高速に読み出す必要がある。

そのため、比較例に係る構成のキャッシュリード方式においては、複数のブロックに分散して存在するデータを読み出す場合には使用することができない点で、ＮＡＮＤ型フラッシュメモリのアプリケーション全体において、データ読み出しの高速化に対して不利であり、かつ利便性に対しても不利と言える。

尚、上記第１の実施形態では、フローティングゲート電極（浮遊電極ＦＧ）及びコントロールゲート電極（制御電極ＣＧ）を有する２層ゲート構造のＮＡＮＤ型フラッシュメモリを例に説明した。しかし、これには限られず、電荷蓄積層としてフローティングゲート電極の代わりにシリコン窒化膜（Ｓｉ３Ｎ４膜）を使用するmetal-oxide-nitride-oxide-silicon（ＭＯＮＯＳ）型不揮発性半導体記憶装置、タンタル窒化膜のコントロールゲート電極と高誘電率絶縁膜、例えばアルミナ膜（Ａｌ２Ｏ３膜）を電荷蓄積層として使用するtantalum nitride-aluminum oxide- oxide-nitride-oxide-silicon（ＴＡＮＯＳ）型不揮発性半導体記憶装置等にも同様に適用でき、同様の効果を得ることが可能である。

以上、第１の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る不揮発性半導体記憶装置の全体構成例を示すブロック図。 第１の実施形態に係るメモリセルアレイの構成例を示す図。 第１の実施形態に係るプレーンのメモリ空間の一例を示す図。 第１の実施形態に係るプレーンのメモリ空間の一例を示す図。 第１の実施形態に係るブロックの構成例を示す等価回路図。 第１の実施形態に係る第１，第２アドレスレジスタを示すブロック図。 第１の実施形態に係る不揮発性半導体記憶装置のキャッシュリード動作を説明するためのフロー図。 第１の実施形態に係る不揮発性半導体記憶装置のキャッシュリード動作を説明するための図。 第１の実施形態に係る不揮発性半導体記憶装置のキャッシュリード動作のコマンドシーケンスを示す図。 第１の実施形態に係る不揮発性半導体記憶装置のキャッシュリード動作のタイミングチャートを説明するためのタイミングチャート図。 比較例に係る不揮発性半導体記憶装置のアドレスレジスタの構成例を示す図。 比較例に係る不揮発性半導体記憶装置のキャッシュリード動作を説明するためのフロー図。 比較例に係る不揮発性半導体記憶装置のキャッシュリード動作を説明するための図。 比較例に係る不揮発性半導体記憶装置のキャッシュリード動作のコマンドシーケンスを示す図。

符号の説明

１０−１，１０−２…メモリセルアレイ、１１−１，１１−２…ロウデコーダ、１２−１，１２−２…センス回路（Ｓ／Ａ）、１３−１，１３−２…データキャッシュ、１５…コントロールバッファ、１６…コマンドデコーダ、１７…シーケンサ（シーケンサ）、１８…コアコントロールレジスタ、１９…コントロールゲートドライバ、２０…ロウデコーダ、２１…カラムデコーダ、２５…ＩＯバッファ、２６…第１アドレスレジスタ、２７…第２アドレスレジスタ、２８…データバッファ。

Claims (5)

1. 複数のビット線と複数のワード線の交差位置にマトリクス状に配置された複数のメモリセルをそれぞれ有する複数のブロックにより構成される第１プレーンを備える第１メモリセルアレイと、
   前記メモリセルのデータを読み出すセンス回路と、
   外部からのコントロール信号が入力されるシーケンサと、
   外部からアドレスが入力される第１アドレスレジスタと、
   前記第１アドレスレジスタの出力アドレスが入力され、前記シーケンサから出力されるアドレス制御信号によりアドレス信号を出力する第２アドレスレジスタとを具備し、
   前記メモリセルのデータ読み出し動作の際に、前記シーケンサは、
   前記第２アドレスレジスタに格納されたアドレスに従いページｎを読み出した後、
   前記ページｎの読み出しの外部へのデータ出力と同時並行して、前記第１アドレスレジスタに格納されていたアドレスを前記第２アドレスレジスタに転送し、このアドレスに従い任意のページｍを読み出すこと
   を特徴とする不揮発性半導体記憶装置。
2. 複数のビット線と複数のワード線の交差位置にマトリクス状に配置された複数のメモリセルをそれぞれ有する複数のブロックにより構成される第２プレーンを備える第２メモリセルアレイを更に具備すること
   を特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 前記第１アドレスレジスタは、
   入力からページアドレスが入力される第１ページアドレスレジスタと、
   入力からブロックアドレスが入力される第１ブロックアドレスレジスタと、入力が前記第１ブロックアドレスレジスタの出力に接続される第２ブロックアドレスレジスタと、入力が前記第１ブロックアドレスレジスタの出力に接続される第３ブロックアドレスレジスタとを備え、
   前記第２アドレスレジスタは、
   入力が前記第１ページアドレスレジスタの出力に接続される第１内部アドレスレジスタと、入力が前記第２ブロックアドレスレジスタの出力に接続される第２内部アドレスレジスタと、入力が前記第３ブロックアドレスレジスタの出力に接続される第３内部アドレスレジスタとを備えること
   を特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記複数のブロックのそれぞれは、前記ワード線に沿ってそれぞれ設けられ、データ領域と冗長領域とにより構成される複数のページを有し、
   前記複数のページに格納されるユーザデータおよび管理データは、前記第１，第２プレーンの前記複数のブロックにまたがりメモリ空間上に散在して存在すること
   を特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
5. 前記第１，第２ページアドレスレジスタに格納されるページアドレス，ブロックアドレス，およびプレーンアドレスは任意であること
   を特徴とする請求項１乃至４のいずれか１項に記載の不揮発性半導体記憶装置。

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