JP2009158015A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【解決手段】不揮発性半導体記憶装置は、第1プレーン(Plane0)を備える第1メモリセルアレイ10-1と、センス回路12-1と、シーケンサ17と、外部からアドレスが入力される第1アドレスレジスタ26と、前記第1アドレスレジスタの出力アドレスが入力される第2アドレスレジスタ27とを具備し、メモリセルのデータ読み出し動作の際に、前記シーケンサは、第2アドレスレジスタに格納されていたアドレスに従いページnを読み出した後、ページnのデータを外部に出力するのと同時並行して、前記第1アドレスレジスタに格納されたアドレスを第2アドレスレジスタに転送し、第2アドレスレジスタに保持したページmのアドレスに従い任意のページmのデータを読み出す。
【選択図】 図1
Description
<1.構成例>
1−1.全体構成例
まず、図1を用いて、この発明の第1の実施形態に係る不揮発性半導体記憶装置の全体構成例を説明する。本例では、2つのプレーン(plane 0, plane 1)を有するマルチプレーンの場合を一例に挙げて説明する。図1は、第1の実施形態に係るNAND型フラッシュメモリを示すブロック図である。
ここで、上記複数のコントロールピンに入力されるコントロール信号は、以下の通りである。
コントロールピン(CEnx)には、チップイネーブル(CEn)信号が入力される。このチップイネーブル(CEn)信号は、このNAND型ラッシュメモリのデバイス選択信号である。レディ(Ready)状態では、チップイネーブル(CEn)信号を“H”レベルにすると、ローパワーのスタンバイモードになる。また、プログラム、消去、キャッシュリード動作の実行中のビジィ(Busy)状態(RY/−BY=“L”)のとき、チップイネーブル(CEn)信号は“H”、“L”のいずれの状態も許容される。
読み出すことができる。
次に、図2を用いて、この実施形態に係る不揮発性半導体記憶装置が有するメモリセルアレイ10−1、10−2の構成例を説明する。ここでは、図1中のメモリセルアレイ10−1を例に挙げて説明する。
次に、図3および図4を用いて、この実施形態に係る不揮発性半導体記憶装置が有するメモリセルアレイ10−1、10−2のプレーンのメモリ空間を説明する。ここでは、図1中のメモリセルアレイ10−1のプレーン(Plane 0)を一例に挙げて説明する。
次に、図5を用いて、この実施形態に係る不揮発性半導体記憶装置が有するブロック(Block A,…,Block Z)の構成例を説明する。ここでは、図2中のブロックを例に挙げて説明する。
次に、図6を用いて、この実施形態に係る不揮発性半導体記憶装置が有する第1,第2アドレスレジスタ26、27の構成例を説明する。図示するように、本例に係るアドレスレジスタは、例えば、ページnのデータ読み出しにおいて、内部読み出しのページアドレスAdd[page]およびブロックアドレスAdd[Block]を保持する第2アドレスレジスタ27が有する内部アドレスレジスタ35、36−1、36−2を更に具備している。そのため、ページnのデータ読み出し動作において、後述するが、ビジィ期間中に、次のページmの読み出しを行うためのページmのページアドレスAdd[page]およびブロックアドレスAdd[Block]を保持できる構成とされている。
次に、図7乃至図10を用いて、この実施形態に係る不揮発性半導体記憶装置のキャッシュリード動作(データ読み出し動作)について説明する。この説明では、図7のフローに則して説明する。ここでは、図8に示すように、プレーンPlane 0, Plane 1中のブロックBlock A〜Block D中のページnおよびページmを読み出す場合を一例に挙げて、以下説明する。
(ステップST1(データ転送))
キャッシュリード動作においては先頭ページのデータ読み出しを最初に行う。例えばページnのデータは、メモリセルからセンスアンプ(S/A)12−1に読み出されてある状態であるとする。この状況は図10のt3までの動作を経過しその後R/Bはレディに戻った状態である。ここでキャッシュリード動作が起動されると、
まず、センスアンプ(S/A)12−1から先に読み出したページnのページデータを、データキャッシュ13−1に転送する。
続いて、次に読み出すページmのページアドレスAdd[page m]を、第2アドレスレジスタ(Add Reg. B)27に転送する。より具体的には、ページmのページアドレスAdd[page m]を、第2アドレスレジスタ27中の内部アドレスレジスタ35に転送する。
第2アドレスレジスタ27は、ページアドレス信号AC[page m]を、コントロールゲートドライバ19に送信する。
次に、図8および図9を用いて、この実施形態に係る不揮発性半導体記憶装置のキャッシュリード動作のコマンドシーケンスについて説明する。この説明では、図8中の2つのプレーンPlane 0, Plane 1中のブロックBlock AおよびBlock B中のページn,mについてそれぞれパラレルに読み出す場合を一例として説明する。この説明において、その他のコントロール信号の図示を省略する。
次に、図10を用いて、この実施形態に係る不揮発性半導体記憶装置のキャッシュリード動作の際の内部シーケンサのタイミングチャートについて説明する。この説明では、プレーンPlane 0におけるブロックBlock A中のページn,mについて読み出す場合を一例に挙げて説明する。
この実施形態に係る不揮発性半導体記憶装置によれば、少なくとも下記(1)および(2)の効果が得られる。
次に、図11乃至図14を用いて、上記第1の実施形態に係る不揮発性半導体記憶装置と比較するために、比較例に係る不揮発性半導体記憶装置について説明する。本比較例は、第2アドレスレジスタを備えていない一例に関する。この説明において、上記第1の実施形態と重複する部分の詳細な説明を省略する。
まず、図11を用いて、本比較例に係る不揮発性半導体記憶装置が有するアドレスレジスタの構成例について説明する。
次に、図12乃至図14を用いて、比較例に係る不揮発性半導体記憶装置のキャッシュリード動作ついて説明する。キャッシュリード動作のフローは、図12のように示される。また、この動作の際のプレーンPlane 0、Plane 1は、図13のように示される。
まず、センスアンプ(S/A)から読み出した、例えば、ページnのページデータを、アドレスレジスタに転送する。
続いて、図11に示すように、次に読み出す、例えば、ページn+1(任意のページmではない)のページアドレスレジスタ131中のページアドレスを、1つインクリメント(n=n+1)する。
続いて、インクリメントしたページn+1のページアドレスに従って、ページ読み出しを行い、セルデータを、センスアンプに読み出す。
次に、図14を用いて、比較例に係る不揮発性半導体記憶装置のキャッシュリード動作のコマンドシーケンスついて説明する。
ここで、NAND型フラッシュメモリを用いたアプリケーションにおいてはユーザデータ領域とその管理データを記憶する。通常ユーザデータ領域は、複数のブロックにまたがり連続して記憶される。付随する管理データは、ユーザデータのある単位ごとに記憶される。この場合管理データはメモリ空間上に散在して存在することになる。言い換えると、ランダムなブロック、ページに存在することになる。このように、アドレス空間内のランダムなアドレスに存在する管理データもまた高速に読み出す必要がある。
Claims (5)
- 複数のビット線と複数のワード線の交差位置にマトリクス状に配置された複数のメモリセルをそれぞれ有する複数のブロックにより構成される第1プレーンを備える第1メモリセルアレイと、
前記メモリセルのデータを読み出すセンス回路と、
外部からのコントロール信号が入力されるシーケンサと、
外部からアドレスが入力される第1アドレスレジスタと、
前記第1アドレスレジスタの出力アドレスが入力され、前記シーケンサから出力されるアドレス制御信号によりアドレス信号を出力する第2アドレスレジスタとを具備し、
前記メモリセルのデータ読み出し動作の際に、前記シーケンサは、
前記第2アドレスレジスタに格納されたアドレスに従いページnを読み出した後、
前記ページnの読み出しの外部へのデータ出力と同時並行して、前記第1アドレスレジスタに格納されていたアドレスを前記第2アドレスレジスタに転送し、このアドレスに従い任意のページmを読み出すこと
を特徴とする不揮発性半導体記憶装置。 - 複数のビット線と複数のワード線の交差位置にマトリクス状に配置された複数のメモリセルをそれぞれ有する複数のブロックにより構成される第2プレーンを備える第2メモリセルアレイを更に具備すること
を特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1アドレスレジスタは、
入力からページアドレスが入力される第1ページアドレスレジスタと、
入力からブロックアドレスが入力される第1ブロックアドレスレジスタと、入力が前記第1ブロックアドレスレジスタの出力に接続される第2ブロックアドレスレジスタと、入力が前記第1ブロックアドレスレジスタの出力に接続される第3ブロックアドレスレジスタとを備え、
前記第2アドレスレジスタは、
入力が前記第1ページアドレスレジスタの出力に接続される第1内部アドレスレジスタと、入力が前記第2ブロックアドレスレジスタの出力に接続される第2内部アドレスレジスタと、入力が前記第3ブロックアドレスレジスタの出力に接続される第3内部アドレスレジスタとを備えること
を特徴とする請求項1または2に記載の不揮発性半導体記憶装置。 - 前記複数のブロックのそれぞれは、前記ワード線に沿ってそれぞれ設けられ、データ領域と冗長領域とにより構成される複数のページを有し、
前記複数のページに格納されるユーザデータおよび管理データは、前記第1,第2プレーンの前記複数のブロックにまたがりメモリ空間上に散在して存在すること
を特徴とする請求項2または3に記載の不揮発性半導体記憶装置。 - 前記第1,第2ページアドレスレジスタに格納されるページアドレス,ブロックアドレス,およびプレーンアドレスは任意であること
を特徴とする請求項1乃至4のいずれか1項に記載の不揮発性半導体記憶装置。
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