JPH08256044A - 記憶回路およびフリップフロップ回路 - Google Patents

Abstract

(57)【要約】 【目的】 トランジスタ数削減、消費電力低減を図っ
た記憶回路を実現する。 【構成】 ２個のインバータを使用した記憶回路にお
いて、フィードバックパス側のインバータを、電源と接
地間に直列接続される複数のＭＯＳトランジスタ２〜５
により構成し、該ＭＯＳトランジスタ群の内のインバー
タとして機能するＭＯＳトランジスタ以外のＭＯＳトラ
ンジスタ２、５を常時オン状態に設定して抵抗成分とし
て機能させ、そのインバータの負荷駆動能力を低減させ
た。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、回路規模が小さく、高
性能な記憶回路およびフリップフロップ回路に関するも
のである。

【０００２】

【従来の技術】フリップフロップ回路（以下、ＦＦ回路
という。）は、ＬＳＩ等の回路構成で最も使用頻度の高
い回路の１つであり、その機能もデータを保持する機能
のみでなく、保持しているデータのクリア（消去）機
能、データの書込みを許可／禁止するライトイネーブル
／ディスイネーブル機能、回路のテスト用のスキャン機
能等、多枝にわたっている。また、機能の増加に伴って
ＦＦ回路の回路規模も増大してきている。

【０００３】（１）．レベルホールド機能 図１１は記憶回路の従来例を示す図である。４１、４２
はインバータ、４３、４４はパスゲート（ｐＭＯＳトラ
ンジスタとｎＭＯＳトランジスタからなる伝送ゲート、
以下同じ。）、６はデータ出力端子、７はデータ入力端
子である。インバータ４１、４２、およびパスゲート４
３がレベルホールド回路を構成し、これにパスゲート４
４をデータ注入用として追加することで記憶回路が構成
されている。

【０００４】この回路では、データ入力時は、クロック
ＣＫ１、反転クロックＣＫ１Ｂによって、パスゲート４
４をオンし、パスゲート４３をオフして、入力端子７か
ら入力するデータを取り込み、ホールド時は逆にパスゲ
ート４４をオフし、パスゲート４３をオンして、フィー
ドバックループを機能させてデータを保持する。このよ
うに、パスゲート４３、４４をクロックＣＫ１、反転ク
ロックＣＫ１Ｂによって交互にオン／オフさせることに
より、データの取り込みとそのデータのホールドを行な
うことができる。

【０００５】ところが、ここでは、クロックＣＫ１と反
転クロックＣＫ１Ｂをレベルホールド回路のパスゲート
４３に制御信号として入力する必要があり、このためレ
ベルホールド回路のトランジスタの入力端子のファンイ
ン係数が大きなものとなる。このファンイン係数とは、
ある入力端子についてその同じ端子が多数接続された場
合に負荷がどのように増加するかの割合を示した係数で
あり、その値が大きいほど負荷が大きくなる。

【０００６】以下では、上記のようにフィードバックパ
スをもちレベルホールド機能を有する記憶回路をスタテ
ィック型と呼び、レベルホールド機能を有さない記憶回
路をダイナミック型と呼ぶ。

【０００７】図１２は図１１に示したスタティック型の
記憶回路を２個縦続接続してスタティック型マスタスレ
ーブＦＦ回路を実現した回路である。「’」のついた符
号のものはそれが付かない符号のものと同じものであ
る。これに対し、図１３はマスタ側をダイナミック型の
記憶回路で、スレーブ側を図１１に示したスタティック
型の記憶回路で構成した疑似スタティック型マスタスレ
ーブＦＦ回路を示す図であり、上記図１２に示したスタ
ティック型マスタスレーブＦＦ回路から、マスタ側のフ
ィードバックループ（インバータとパスゲート）を取り
除いて、パスゲート４４”、インバータ４１”のみとし
た回路構成としたものである。

【０００８】スタティック型のマスタスレーブＦＦ回路
に比べてて疑似スタティック型のマスタスレーブＦＦ回
路は高速であり回路規模も小さいが、クロックＣＫ１、
反転クロックＣＫ１Ｂを停止するとき、それを特定の状
態（「０」または「１」）に固定しないとデータが保持
されないという使用上の制約がある。

【０００９】（２）．クリア機能、ライトイネーブル機
能 図１４はクリア機能とライトイネーブル／ディスイネー
ブル機能（以下では「ライトイネーブル機能」と省略す
る。）を実現する回路の従来であり、ＦＦ回路の前段に
接続される回路である。９はクリア端子、１２はライト
イネーブル端子、４５、７０はインバータ、４６、４７
はパスゲート、４８は論理積演算部、４９はフィードバ
ックパスである。

【００１０】クリア機能とは、保持するデータの値とし
てクリア信号により「０」を設定する機能であり、ライ
トイネーブル機能とはライトイネーブル信号によりデー
タの書き込みを許可／禁止する機能である。両方とも信
号はロウ「０」イネーブルである。クリア機能は入力デ
ータとの論理積により実現でき、ライトイネーブル機能
は通常の入力データと保持しているデータのフィードバ
ック信号とをセレクトする機能である。

【００１１】この図１４ではパスゲート４６、４７がセ
レクタを構成し、ライトイネーブル端子１２を「０」に
設定してライトイネーブル状態にすると、パスゲート４
６がオフしてパスゲート４７がオンし、フィードバック
パス４９が遮断され、データ入力端子７に入力している
データが取り込まれる。クリア端子９を「０」に設定す
ると、論理積演算部４８によってその出力側に「０」が
出力される。

【００１２】このように、この回路では、入力端子７か
ら入力されたデータは、ライトイネーブルのためのセレ
クタ部のパスゲート４７を通過したあとクリアのための
論理積演算部４８を通過することになる。すなわち、デ
ータの入力から出力までのパスにクリア機能の論理回路
を組み込んだ回路構造となっている。

【００１３】（３）．スキャン機能 図１５はスキャン機能をもつマスタスレーブＦＦ回路の
回路図である。２７はスキャン入力端子、５０〜５３は
インバータ、５４〜５７はクロックＣＫ１、反転クロッ
クＣＫ１Ｂで動作するパスゲート、５８、５９は第１ス
キャンクロックＳＣＫ１、第１スキャン反転クロックＳ
ＣＫ１Ｂで動作るすパスゲート、６０、６１は第２スキ
ャンクロックＳＣＫ２、第２スキャン反転クロックＳＣ
Ｋ２Ｂで動作するパスゲートである。

【００１４】図１６はスキャン機能をもつ別のマスタス
レーブＦＦ回路の回路図である。ここでは、マスタ側の
記憶回路をスキャン用とデータ取り込み用とで個別に構
成している。すなわち、前述の図１２のＦＦ回路に対し
て、インバータ６２、６３、第１スキャンクロックＳＣ
Ｋ１と第１スキャン反転クロックＳＣＫ１Ｂで動作する
パスゲート６４、６５、第２スキャンクロックＳＣＫ２
と第２スキャン反転クロックＳＣＫ２Ｂで動作するパス
ゲート６６、６７からなるスキャン用のマスタ側回路を
組み込んだものである。

【００１５】図１５の回路構成では、回路規模は小さい
が通常動作時にスキャン用のパスゲートも通過するので
動作速度が遅くなるのに対して、図１６の回路構成では
これがないので動作速度が速くなる。しかし回路規模が
大きくなる。

【００１６】

【発明が解決しようとする課題】従来のＦＦ回路では、
各機能に次に述べる問題があった。 （１）．記憶回路のうち、レベルホールド回路の部分
は、フィードバック用のパスゲートの開閉をクロックま
たはスキャンクロックで制御しているため、クロックの
反転に多くのバッファが必要となって回路規模が増大
し、しかも常時変化するクロックで駆動されるノードも
多いので、消費電力も大きくなるという問題がある。

【００１７】（２）．クリア機能をデータ入力のパスに
組み込んでいるため、データのセットアップ時間にクリ
ア機能との論理をとる時間が加算され、通常動作が遅く
なるという問題がある。

【００１８】（３）．スキャン機能付きのＦＦ回路で
は、トランジスタ数が図１１の基本回路の通常のレジス
タの倍近く必要となったり、通常動作が遅くなったりす
る問題がある。

【００１９】本発明は以上のような諸点に鑑みてなされ
たものであり、その目的上記した問題点をすべて解決し
た記憶回路およびＦＦ回路を提供することである。

【００２０】

【課題を解決するための手段】第１の発明は、入力側と
出力側との間のパスに接続される第１のインバータと、
該第１のインバータに対するフィードバックパスに接続
される第２のインバータとを含むレベルホールド回路
と、該レベルホールド回路の入力側に接続されるデータ
注入用のパスゲートとからなるスタティック型の記憶回
路において、上記第２のインバータを、第１の電源と第
２の電源との間に直列接続される複数のＭＯＳトランジ
スタにより構成し、該ＭＯＳトランジスタ群の内のイン
バータとして機能するＭＯＳトランジスタ以外のＭＯＳ
トランジスタの少なくとも１個を常時オン状態に設定し
て構成した。

【００２１】第２の発明は、第１、第２の記憶回路を縦
続接続して構成されるマスタスレーブフリップフロップ
回路であって、少なくとも後段の記憶回路を上記第１の
発明の記憶回路で構成した。

【００２２】第３の発明は、第２の発明において、後段
の記憶回路のレベルホールド回路の入力側に、ｎＭＯＳ
トランジスタあるいはｐＭＯＳトランジスタのどちらか
一方のトランジスタからなるパスゲートを介して、スキ
ャン用の第３の記憶回路の出力を注入できるように構成
した。

【００２３】第４の発明は、上記第３の発明の第３の記
憶回路を、レベルホールド機能のないダイナミック型の
記憶回路で構成した。

【００２４】第５の発明は、出力データを入力側にフィ
ードバックすることで保持モードを実現するマスタスレ
ーブフリップフロップ回路において、上記フィードバッ
クのパスにパスゲートおよびクリア回路又はプリセット
回路を組み込み、クリア又はプリセット時に、該パスゲ
ートをオフすると共にクリア回路又はプリセット回路に
より固定のデータをセットするように構成した。

【００２５】

【作用】第１の発明では、第２のインバータの常時オン
状態にあるＭＯＳトランジスタのインピーダンス成分に
より、その駆動能力をデータ注入用のパスゲートを介在
する外部ゲートの駆動能力に比べて大きく低下させるこ
とができる。このため、第２のインバータをパスゲート
を介在することなく第１のインバータに接続しても、デ
ータ書き込みにはデータ注入用のパスゲートを介在する
駆動能力の大きな入力側ゲートが第２のインバータの駆
動力に打ち勝って書き込みが行なわれるようになる。よ
って、フィードバックパスをオン／オフさせるパスゲー
トおよびそれを制御するクロックが必要なくなる。

【００２６】第２の発明では、第１の発明の記憶回路を
使用するので、マスタスレーブＦＦ回路自体もフィード
バックパスをオン／オフさせるパスゲートやそれを制御
するクロックが必要なくなる。

【００２７】第３の発明では、スキャン用のマスタ側と
スレーブ側との間を接続するパスゲートが片チャンネル
のトランジスタであるので、トランジスタ数が通常のＣ
ＭＯＳに比べて低減される。

【００２８】第４の発明では、データ入力用とスキャン
用に共通のスレーブ側をスタティック型の記憶回路で、
マスタ側のデータ入力用の部分をダイナミック型の記憶
回路で、マスタ側のスキャン用の部分をダイナミック型
の記憶回路で構成できるので、トランジスタ数を削減で
きる。

【００２９】第５の発明では、フィードバックパスを使
用してクリア又はプリセットを行なうので、データ入力
パスにクリアやプリセットのための論理部を組み込む必
要がなくなり、動作速度を高速化できる。

【００３０】

【実施例】

［第１実施例］図１は第１の実施例の記憶回路Ａを示す
回路図である。１はインバータ（第１のインバータ）で
あって、おのおの通常のゲート長Ｌｐ、Ｌｎ、通常のゲ
ート幅Ｗｐ、ＷｎをもつＣＭＯＳ構成のｎＭＯＳトラン
ジスタ、ｐＭＯＳトランジスタからなる。ｐＭＯＳトラ
ンジスタ２、３、ｎＭＯＳトランジスタ４、５はフィー
ドバックパスのインバータ（第２のインバータ）を構成
し、そのうちｐＭＯＳトランジスタ２はゲートが接地に
接続され、ｎＭＯＳトランジスタ５はゲートが高電位電
源に接続されて、おのおの常時オンである。

【００３１】トランジスタ３、４はゲートがデータ出力
端子６に共通接続され、ドレインがインバータ１の入力
側に共通接続されて実質的なインバータとして機能す
る。８はインバータ１と同様のゲート長、ゲート幅のｐ
ＭＯＳトランジスタ、ｎＭＯＳトランジスタで構成され
るパスゲートで、インバータ１と入力端子７との間に接
続されている。

【００３２】ここでは、トランジスタ２〜５のゲート長
Ｌ２〜Ｌ５、ゲート幅Ｗ２〜Ｗ５に以下の関係を持たせ
ることにより、その第２インバータの負荷駆動力を通常
のインバータに比べて低減させる。 Ｗｐ＞Ｗ２、Ｗ３ Ｗｎ＞Ｗ４、Ｗ５ Ｌ２＞Ｌｐ、Ｌ３ Ｌ５＞Ｌｎ、Ｌ４ ゲート容量は、通常のトランジスタに比べてトランジス
タ２、５は大きくなるものの、トランジスタ３、４は小
さくなる。

【００３３】そして、出力端子６に負荷として加わるゲ
ート容量はトランジスタ３、４についてのもののみであ
り、トランジスタ２、５のものは直接負荷として加わら
ないので、出力端子６に対する負荷容量は小さく抑えら
れ、出力端子６までのパスの遅延が低減される。また、
このトランジスタ２〜５からなる第２のインバータの駆
動力はパスゲート８の入力側に接続されるゲート（図示
せず）の駆動力に比べて非常に小さくなるので、データ
入力端子７へのデータの書込み時は、パスゲート８を介
在する通常の形式で容易に行なうことができる。さら
に、クロックを制御入力として使用せずにレベルホール
ド機能が実現される。

【００３４】図２〜図４は図１の記憶回路Ａの改変例を
示す回路図である。まず、図２は常時オンするトランジ
スタをフィードバック用のインバータの内側のトランジ
スタ３、４としたものであり、ここではこのトランジス
タ３、４のゲート長を他のトランジスタより長く設定す
る。

【００３５】図３は図１の記憶回路Ａからトランジスタ
２を削除して、トランジスタ５だけが常時オンするよう
にしたもので、これはトランジスタ５を削除しトランジ
スタ２はそのままとすることもできる。

【００３６】図４はクリア端子９にゲートが接続される
ｐＭＯＳトランジスタ１０をトランジスタ２と３の間に
直列に接続し、同クリア端子９にゲートが接続されるｎ
ＭＯＳトランジスタ１１をトランジスタ４に並列に接続
することにより、ＮＯＲ回路を構成して、クロックに非
同期のクリア機能を持たせたものである。

【００３７】［第２実施例］図５は第２の実施例のマス
タスレーブＦＦ回路Ｂを示す回路図である。ここでは、
図１に示した記憶回路ＡをＡ、Ａ’として２個縦続接続
し、パスゲート８、８’の開閉をクロック信号ＣＫ１、
クロック反転信号ＣＫ１Ｂで制御するよう構成してい
る。「’」のついた符号のものはそれが付かない符号の
ものと同じものである。従来の回路（図１２）に比べ
て、クロックを制御入力として必要とするパスゲートが
低減されるので、ＦＦ回路に起因するクロックによる消
費電力が大きく低減できる。

【００３８】［第３実施例］図６は第３の実施例のマス
タスレーブＦＦ回路を示す回路図である。ここでは、上
記第２の実施例で説明した回路（図５）から、マスタ側
をフィードバックパスの部分を取り除いて、パスゲート
８”、インバータ１”のみとしたダイナミック型の記憶
回路構成となっている。なお、同様に、スレーブ側のフ
ィードバックパスの部分を取り外した構成も可能であ
る。

【００３９】［第４実施例］図７は第４の実施例のクリ
ア機能とライトイネーブル機能付きのマスタスレーブＦ
Ｆ回路を示す回路図である。１２はライトイネーブル端
子、１３はノアゲート、１４、１５はインバータ、１６
〜１８はパスゲート、１９はｎＭＯＳトランジスタ、２
０は図５に示した記憶回路Ａ、Ａ’からなるマスタスレ
ーブＦＦ回路Ｂ、２１はデータのライトイネーブル時の
フィードバックのパスである。ここでは、パスゲート１
７、１８およびインバータ１５がノアゲート１３の出力
に応じて、入力端子７に入力するデータ、又はフィード
バックのパス２１の信号を選択するセレクタとして機能
する。

【００４０】まず、ライトイネーブル時は、クリア端子
９は「１」であり、ライトイネーブル端子１２に「０」
が設定されるので、オアゲート１３の出力が「１」とな
り、パスゲート１７がオフ、パスゲート１８がオンとな
って、入力端子７のデータがマスタスレーブＦＦ回路２
０に取り込まれる。

【００４１】ライトディスイネーブル時は、クリア端子
９は「１」であり、ライトイネーブル端子１２に「１」
が設定されるので、オアゲート１３の出力が「０」とな
り、パスゲート１７がオン、パスゲート１８がオフとな
り、しかもパスゲート１６もオンしているので、フィー
ドバックパス２１が、マスタスレーブＦＦ回路２０に接
続される。

【００４２】クリア動作時は、ライトイネーブル端子１
２「１」であり、クリア端子９が「０」に設定されるの
で、パスゲート１７がオン、パスゲート１８がオフとな
り、しかもトランジスタ１９がオンとなり、マスタスレ
ーブＦＦ回路２０に「０」が書き込まれる。

【００４３】図８は図７に示した第４実施例の変形例を
示す図である。図７と異なることろは、パスゲート１７
の入力側と接地との間に接続されていたｎＭＯＳトラン
ジスタ１９を、パスゲート１７の入力側と電源との間に
接続したｐＭＯＳトランジスタ２２に置換した点であ
る。この変形例では、ライトイネーブル端子１２を
「１」に設定してクリア端子９を「０」に設定したと
き、マスタスレーブＦＦ回路２０に「１」が書き込まれ
るので、同期プリセット付きＦＦとして機能する。

【００４４】［第５実施例］図９は第５の実施例のスキ
ャン機能付きのマスタスレーブＦＦ回路を示す回路図で
ある。これは、図６に示した回路に、第１スキャンクロ
ックＳＣＫ１がゲートに入力するｎＭＯＳトランジスタ
２３、第２スキャンクロックＳＣＫ２がゲートに入力す
るｎＭＯＳトランジスタ２４、ｐＭＯＳトランジスタ２
５、インバータ２６、およびスキャンデータ入力端子２
７の経路を追加したものである。

【００４５】この回路は、データ入力端子７からデータ
出力端子６までの系が通常のマスタスレーブＦＦ回路と
して、スキャンデータ入力端子２７からデータ出力端子
６までの系がスキャン系のマスタスレーブＦＦ回路とし
て機能する。

【００４６】図から明らかなように、スキャン系、通常
系で共有するスレーブ側にのみ本発明の第１実施例の記
憶回路Ａを使用し、共有できないマスタ側はともにダイ
ナミック型の記憶回路として、疑似スタティック型スキ
ャン機能付きのマスタスレーブＦＦ回路を構成してい
る。

【００４７】この構成では、トランジスタ数の多いスタ
ティック回路の使用が最小限となるので、全体の構成ト
ランジスタ数が大幅に低減される。また、スレーブ側に
本発明の第１実施例の記憶回路Ａを用いたため、そのス
レーブ側との間のパスゲート２４が片チャンネルで済
む。すなわち、本発明の記憶回路Ａ自体（スレーブ側）
がレベル補償機能をもっているので、スキャン系のマス
タ側のダイナミック型の記憶回路のｐＭＯＳトランジス
タ２５のようなレベル補償用のトランジスタを付加する
必要がない。

【００４８】また、図１６との比較からもわかるよう
に、スレーブ側に本発明の記憶回路Ａを用いることよ
り、ホールド機能を実現するためのパスゲートが通常系
とスキャン系の両方で不要となっており、これによって
構成トランジスタ数が減るだけでなく、ノード２８の負
荷容量が大きく低減され、スキャン機能なしのマスタス
レーブＦＦ回路と同等の動作速度が実現される。なお、
この構成ではスキャン系の動作速度が低減するが、通常
動作にくらべて動作速度の要求がゆるいので問題は起こ
らない。

【００４９】［第６実施例］図１０は第６の実施例のス
キャン機能付きのマスタスレーブ型ＦＦ回路を示す回路
図である。この回路は、図９に示した回路とは、スキャ
ン系のマスタ側の部分が異なっている。２９は第１スキ
ャン反転クロックＳＣＫ１Ｂがゲートに入力するｐＭＯ
Ｓトランジスタ、３０は第２スキャン反転クロックＳＣ
Ｋ２Ｂがゲートに入力するｐＭＯＳトランジスタ、３１
はｎＭＯＳトランジスタ、３２はインバータである。動
作は図９に示したＦＦ回路と同様である。

【００５０】

【発明の効果】以上のように、本発明はフリップフロッ
プ回路において、回路規模削減、低電力化、セットアッ
プ時間の短縮化等に大きな効果がある。具体的には次の
通りである。

【００５１】第１の発明によれば、スタティック型の記
憶回路のレベルホールド回路をクロックによりゲーティ
ングする必要がないので、低消費電力化、回路規模の低
減化を図ることができる。

【００５２】第２の発明によれば、記憶回路を組み合せ
てマスタスレーブＦＦ回路を構成するので、マスタスレ
ーブＦＦ回路自体の低消費電力化、回路規模削減等を達
成できる。

【００５３】第３の発明によれば、マスタスレーブＦＦ
回路のマスタ側、あるいはスレーブ側の記憶回路のホー
ルド用の回路を取り除くので、マスタスレーブＦＦ回路
の低消費電力化、回路規模削減等を達成できる。

【００５４】第４の発明によれば、フィードバックのパ
スにクリア機能用の回路を組み込み、データ入力側には
それを組み込まないので、セットアップ時間を従来のク
リアあるいはプリセット付きの回路に比べて高速化でき
る。

【００５５】第５の発明によれば、スキャン系のマスタ
スレーブ間を結ぶパスゲートを片チャンネルのトランジ
スタのみで構成するので、従来のＣＭＯＳ回路で実現し
た場合に比べて、回路規模が大きく削減される。

【図面の簡単な説明】

【図１】 本発明の第１実施例の記憶回路の回路図であ
る。

【図２】 同記憶回路の変形例を示す回路図である。

【図３】 同記憶回路の別の変形例を示す回路図であ
る。

【図４】 同記憶回路の更なる別の変形例を示す回路図
である。

【図５】 第２実施例のマスタスレーブＦＦ回路の回路
図である。

【図６】 第３実施例のマスタスレーブＦＦ回路の回路
図である。

【図７】 第４実施例のマスタスレーブＦＦ回路の回路
図である。

【図８】 図７のマスタスレーブＦＦ回路の変形例を示
す回路図である。

【図９】 第５実施例のマスタスレーブＦＦ回路の回路
図である。

【図１０】 第６実施例のマスタスレーブＦＦ回路の回
路図である。

【図１１】 従来の記憶回路の回路図である。

【図１２】 従来のスタティック型マスタスレーブＦＦ
回路の回路図である。

【図１３】 従来の疑似スタティック型マスタスレーブ
ＦＦ回路の回路図である。

【図１４】 従来のライトイネーブル機能／クリア機能
付加部分の回路図である。

【図１５】 従来のスキャン機能をもつマスタスレーブ
ＦＦ回路の回路図である。

【図１６】 従来の別の例のスキャン機能をもつマスタ
スレーブＦＦ回路の回路図である。

【符号の説明】

１、１’、１”：インバータ、２、３、２’、３’：ｐ
ＭＯＳトランジスタ、４、５、４’、５’：ｎＭＯＳト
ランジスタ、６：データ出力端子、７：データ入力端
子、８、８’、８”：パスゲート、９：クリア端子、１
０：ｐＭＯＳトランジスタ、１１：ｎＭＯＳトランジス
タ、１２：ライトイネーブル端子、１３：オアゲート、
１４、１５：インバータ、１６〜１８：パスゲート、１
９：ｎＭＯＳトランジスタ、２０：マスタスレーブＦＦ
回路、２１：フィードバックパス、２２：ｐＭＯＳトラ
ンジスタ、２３、２４：ｎＭＯＳトランジスタ、２５：
ｐＭＯＳトランジスタ、２６：インバータ、２７：スキ
ャン端子、２８：ノード、２９、３０：ｐＭＯＳトラン
ジスタ、３１：ｎＭＯＳトランジスタ、３２：インバー
タ。

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【手続補正書】

【提出日】平成７年６月３０日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】記憶回路およびフリップフロップ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】入力側と出力側との間のパスに接続される
   第１のインバータと、該第１のインバータに対するフィ
   ードバックパスに接続される第２のインバータとを含む
   レベルホールド回路と、該レベルホールド回路の入力側
   に接続されるデータ注入用のパスゲートとからなるスタ
   ティック型の記憶回路において、 上記第２のインバータを、第１の電源と第２の電源との
   間に直列接続される複数のＭＯＳトランジスタにより構
   成し、該ＭＯＳトランジスタ群の内のインバータとして
   機能するＭＯＳトランジスタ以外のＭＯＳトランジスタ
   の少なくとも１個を常時オン状態に設定したことを特徴
   とする記憶回路。
2. 【請求項２】第１、第２の記憶回路を縦続接続して構成
   されるマスタスレーブフリップフロップ回路であって、
   少なくとも後段の記憶回路を上記請求項１に記載の記憶
   回路で構成したことを特徴とするマスタスレーブフリッ
   プフロップ回路。
3. 【請求項３】後段の記憶回路のレベルホールド回路の入
   力側に、ｎＭＯＳトランジスタあるいはｐＭＯＳトラン
   ジスタのどちらか一方のトランジスタからなるパスゲー
   トを介して、スキャン用の第３の記憶回路の出力を注入
   できるようにしたことを特徴とする請求項２に記載のマ
   スタスレーブフリップフロップ回路。
4. 【請求項４】上記第３の記憶回路を、レベルホールド機
   能のないダイナミック型の記憶回路で構成したことを特
   徴とする請求項３に記載のマスタスレーブフリップフロ
   ップ回路。
5. 【請求項５】出力データを入力側にフィードバックする
   ことで保持モードを実現するマスタスレーブフリップフ
   ロップ回路において、 上記フィードバックのパスにパスゲートおよびクリア回
   路又はプリセット回路を組み込み、クリア又はプリセッ
   ト時に、該パスゲートをオフすると共にクリア回路又は
   プリセット回路により固定のデータをセットするように
   したことを特徴とするマスタスレーブフリップフロップ
   回路。