JPH08256044A - 記憶回路およびフリップフロップ回路 - Google Patents
記憶回路およびフリップフロップ回路Info
- Publication number
- JPH08256044A JPH08256044A JP7083436A JP8343695A JPH08256044A JP H08256044 A JPH08256044 A JP H08256044A JP 7083436 A JP7083436 A JP 7083436A JP 8343695 A JP8343695 A JP 8343695A JP H08256044 A JPH08256044 A JP H08256044A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- master
- pass gate
- slave
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【目的】 トランジスタ数削減、消費電力低減を図っ
た記憶回路を実現する。 【構成】 2個のインバータを使用した記憶回路にお
いて、フィードバックパス側のインバータを、電源と接
地間に直列接続される複数のMOSトランジスタ2〜5
により構成し、該MOSトランジスタ群の内のインバー
タとして機能するMOSトランジスタ以外のMOSトラ
ンジスタ2、5を常時オン状態に設定して抵抗成分とし
て機能させ、そのインバータの負荷駆動能力を低減させ
た。
た記憶回路を実現する。 【構成】 2個のインバータを使用した記憶回路にお
いて、フィードバックパス側のインバータを、電源と接
地間に直列接続される複数のMOSトランジスタ2〜5
により構成し、該MOSトランジスタ群の内のインバー
タとして機能するMOSトランジスタ以外のMOSトラ
ンジスタ2、5を常時オン状態に設定して抵抗成分とし
て機能させ、そのインバータの負荷駆動能力を低減させ
た。
Description
【0001】
【産業上の利用分野】本発明は、回路規模が小さく、高
性能な記憶回路およびフリップフロップ回路に関するも
のである。
性能な記憶回路およびフリップフロップ回路に関するも
のである。
【0002】
【従来の技術】フリップフロップ回路(以下、FF回路
という。)は、LSI等の回路構成で最も使用頻度の高
い回路の1つであり、その機能もデータを保持する機能
のみでなく、保持しているデータのクリア(消去)機
能、データの書込みを許可/禁止するライトイネーブル
/ディスイネーブル機能、回路のテスト用のスキャン機
能等、多枝にわたっている。また、機能の増加に伴って
FF回路の回路規模も増大してきている。
という。)は、LSI等の回路構成で最も使用頻度の高
い回路の1つであり、その機能もデータを保持する機能
のみでなく、保持しているデータのクリア(消去)機
能、データの書込みを許可/禁止するライトイネーブル
/ディスイネーブル機能、回路のテスト用のスキャン機
能等、多枝にわたっている。また、機能の増加に伴って
FF回路の回路規模も増大してきている。
【0003】(1).レベルホールド機能 図11は記憶回路の従来例を示す図である。41、42
はインバータ、43、44はパスゲート(pMOSトラ
ンジスタとnMOSトランジスタからなる伝送ゲート、
以下同じ。)、6はデータ出力端子、7はデータ入力端
子である。インバータ41、42、およびパスゲート4
3がレベルホールド回路を構成し、これにパスゲート4
4をデータ注入用として追加することで記憶回路が構成
されている。
はインバータ、43、44はパスゲート(pMOSトラ
ンジスタとnMOSトランジスタからなる伝送ゲート、
以下同じ。)、6はデータ出力端子、7はデータ入力端
子である。インバータ41、42、およびパスゲート4
3がレベルホールド回路を構成し、これにパスゲート4
4をデータ注入用として追加することで記憶回路が構成
されている。
【0004】この回路では、データ入力時は、クロック
CK1、反転クロックCK1Bによって、パスゲート4
4をオンし、パスゲート43をオフして、入力端子7か
ら入力するデータを取り込み、ホールド時は逆にパスゲ
ート44をオフし、パスゲート43をオンして、フィー
ドバックループを機能させてデータを保持する。このよ
うに、パスゲート43、44をクロックCK1、反転ク
ロックCK1Bによって交互にオン/オフさせることに
より、データの取り込みとそのデータのホールドを行な
うことができる。
CK1、反転クロックCK1Bによって、パスゲート4
4をオンし、パスゲート43をオフして、入力端子7か
ら入力するデータを取り込み、ホールド時は逆にパスゲ
ート44をオフし、パスゲート43をオンして、フィー
ドバックループを機能させてデータを保持する。このよ
うに、パスゲート43、44をクロックCK1、反転ク
ロックCK1Bによって交互にオン/オフさせることに
より、データの取り込みとそのデータのホールドを行な
うことができる。
【0005】ところが、ここでは、クロックCK1と反
転クロックCK1Bをレベルホールド回路のパスゲート
43に制御信号として入力する必要があり、このためレ
ベルホールド回路のトランジスタの入力端子のファンイ
ン係数が大きなものとなる。このファンイン係数とは、
ある入力端子についてその同じ端子が多数接続された場
合に負荷がどのように増加するかの割合を示した係数で
あり、その値が大きいほど負荷が大きくなる。
転クロックCK1Bをレベルホールド回路のパスゲート
43に制御信号として入力する必要があり、このためレ
ベルホールド回路のトランジスタの入力端子のファンイ
ン係数が大きなものとなる。このファンイン係数とは、
ある入力端子についてその同じ端子が多数接続された場
合に負荷がどのように増加するかの割合を示した係数で
あり、その値が大きいほど負荷が大きくなる。
【0006】以下では、上記のようにフィードバックパ
スをもちレベルホールド機能を有する記憶回路をスタテ
ィック型と呼び、レベルホールド機能を有さない記憶回
路をダイナミック型と呼ぶ。
スをもちレベルホールド機能を有する記憶回路をスタテ
ィック型と呼び、レベルホールド機能を有さない記憶回
路をダイナミック型と呼ぶ。
【0007】図12は図11に示したスタティック型の
記憶回路を2個縦続接続してスタティック型マスタスレ
ーブFF回路を実現した回路である。「’」のついた符
号のものはそれが付かない符号のものと同じものであ
る。これに対し、図13はマスタ側をダイナミック型の
記憶回路で、スレーブ側を図11に示したスタティック
型の記憶回路で構成した疑似スタティック型マスタスレ
ーブFF回路を示す図であり、上記図12に示したスタ
ティック型マスタスレーブFF回路から、マスタ側のフ
ィードバックループ(インバータとパスゲート)を取り
除いて、パスゲート44”、インバータ41”のみとし
た回路構成としたものである。
記憶回路を2個縦続接続してスタティック型マスタスレ
ーブFF回路を実現した回路である。「’」のついた符
号のものはそれが付かない符号のものと同じものであ
る。これに対し、図13はマスタ側をダイナミック型の
記憶回路で、スレーブ側を図11に示したスタティック
型の記憶回路で構成した疑似スタティック型マスタスレ
ーブFF回路を示す図であり、上記図12に示したスタ
ティック型マスタスレーブFF回路から、マスタ側のフ
ィードバックループ(インバータとパスゲート)を取り
除いて、パスゲート44”、インバータ41”のみとし
た回路構成としたものである。
【0008】スタティック型のマスタスレーブFF回路
に比べてて疑似スタティック型のマスタスレーブFF回
路は高速であり回路規模も小さいが、クロックCK1、
反転クロックCK1Bを停止するとき、それを特定の状
態(「0」または「1」)に固定しないとデータが保持
されないという使用上の制約がある。
に比べてて疑似スタティック型のマスタスレーブFF回
路は高速であり回路規模も小さいが、クロックCK1、
反転クロックCK1Bを停止するとき、それを特定の状
態(「0」または「1」)に固定しないとデータが保持
されないという使用上の制約がある。
【0009】(2).クリア機能、ライトイネーブル機
能 図14はクリア機能とライトイネーブル/ディスイネー
ブル機能(以下では「ライトイネーブル機能」と省略す
る。)を実現する回路の従来であり、FF回路の前段に
接続される回路である。9はクリア端子、12はライト
イネーブル端子、45、70はインバータ、46、47
はパスゲート、48は論理積演算部、49はフィードバ
ックパスである。
能 図14はクリア機能とライトイネーブル/ディスイネー
ブル機能(以下では「ライトイネーブル機能」と省略す
る。)を実現する回路の従来であり、FF回路の前段に
接続される回路である。9はクリア端子、12はライト
イネーブル端子、45、70はインバータ、46、47
はパスゲート、48は論理積演算部、49はフィードバ
ックパスである。
【0010】クリア機能とは、保持するデータの値とし
てクリア信号により「0」を設定する機能であり、ライ
トイネーブル機能とはライトイネーブル信号によりデー
タの書き込みを許可/禁止する機能である。両方とも信
号はロウ「0」イネーブルである。クリア機能は入力デ
ータとの論理積により実現でき、ライトイネーブル機能
は通常の入力データと保持しているデータのフィードバ
ック信号とをセレクトする機能である。
てクリア信号により「0」を設定する機能であり、ライ
トイネーブル機能とはライトイネーブル信号によりデー
タの書き込みを許可/禁止する機能である。両方とも信
号はロウ「0」イネーブルである。クリア機能は入力デ
ータとの論理積により実現でき、ライトイネーブル機能
は通常の入力データと保持しているデータのフィードバ
ック信号とをセレクトする機能である。
【0011】この図14ではパスゲート46、47がセ
レクタを構成し、ライトイネーブル端子12を「0」に
設定してライトイネーブル状態にすると、パスゲート4
6がオフしてパスゲート47がオンし、フィードバック
パス49が遮断され、データ入力端子7に入力している
データが取り込まれる。クリア端子9を「0」に設定す
ると、論理積演算部48によってその出力側に「0」が
出力される。
レクタを構成し、ライトイネーブル端子12を「0」に
設定してライトイネーブル状態にすると、パスゲート4
6がオフしてパスゲート47がオンし、フィードバック
パス49が遮断され、データ入力端子7に入力している
データが取り込まれる。クリア端子9を「0」に設定す
ると、論理積演算部48によってその出力側に「0」が
出力される。
【0012】このように、この回路では、入力端子7か
ら入力されたデータは、ライトイネーブルのためのセレ
クタ部のパスゲート47を通過したあとクリアのための
論理積演算部48を通過することになる。すなわち、デ
ータの入力から出力までのパスにクリア機能の論理回路
を組み込んだ回路構造となっている。
ら入力されたデータは、ライトイネーブルのためのセレ
クタ部のパスゲート47を通過したあとクリアのための
論理積演算部48を通過することになる。すなわち、デ
ータの入力から出力までのパスにクリア機能の論理回路
を組み込んだ回路構造となっている。
【0013】(3).スキャン機能 図15はスキャン機能をもつマスタスレーブFF回路の
回路図である。27はスキャン入力端子、50〜53は
インバータ、54〜57はクロックCK1、反転クロッ
クCK1Bで動作するパスゲート、58、59は第1ス
キャンクロックSCK1、第1スキャン反転クロックS
CK1Bで動作るすパスゲート、60、61は第2スキ
ャンクロックSCK2、第2スキャン反転クロックSC
K2Bで動作するパスゲートである。
回路図である。27はスキャン入力端子、50〜53は
インバータ、54〜57はクロックCK1、反転クロッ
クCK1Bで動作するパスゲート、58、59は第1ス
キャンクロックSCK1、第1スキャン反転クロックS
CK1Bで動作るすパスゲート、60、61は第2スキ
ャンクロックSCK2、第2スキャン反転クロックSC
K2Bで動作するパスゲートである。
【0014】図16はスキャン機能をもつ別のマスタス
レーブFF回路の回路図である。ここでは、マスタ側の
記憶回路をスキャン用とデータ取り込み用とで個別に構
成している。すなわち、前述の図12のFF回路に対し
て、インバータ62、63、第1スキャンクロックSC
K1と第1スキャン反転クロックSCK1Bで動作する
パスゲート64、65、第2スキャンクロックSCK2
と第2スキャン反転クロックSCK2Bで動作するパス
ゲート66、67からなるスキャン用のマスタ側回路を
組み込んだものである。
レーブFF回路の回路図である。ここでは、マスタ側の
記憶回路をスキャン用とデータ取り込み用とで個別に構
成している。すなわち、前述の図12のFF回路に対し
て、インバータ62、63、第1スキャンクロックSC
K1と第1スキャン反転クロックSCK1Bで動作する
パスゲート64、65、第2スキャンクロックSCK2
と第2スキャン反転クロックSCK2Bで動作するパス
ゲート66、67からなるスキャン用のマスタ側回路を
組み込んだものである。
【0015】図15の回路構成では、回路規模は小さい
が通常動作時にスキャン用のパスゲートも通過するので
動作速度が遅くなるのに対して、図16の回路構成では
これがないので動作速度が速くなる。しかし回路規模が
大きくなる。
が通常動作時にスキャン用のパスゲートも通過するので
動作速度が遅くなるのに対して、図16の回路構成では
これがないので動作速度が速くなる。しかし回路規模が
大きくなる。
【0016】
【発明が解決しようとする課題】従来のFF回路では、
各機能に次に述べる問題があった。 (1).記憶回路のうち、レベルホールド回路の部分
は、フィードバック用のパスゲートの開閉をクロックま
たはスキャンクロックで制御しているため、クロックの
反転に多くのバッファが必要となって回路規模が増大
し、しかも常時変化するクロックで駆動されるノードも
多いので、消費電力も大きくなるという問題がある。
各機能に次に述べる問題があった。 (1).記憶回路のうち、レベルホールド回路の部分
は、フィードバック用のパスゲートの開閉をクロックま
たはスキャンクロックで制御しているため、クロックの
反転に多くのバッファが必要となって回路規模が増大
し、しかも常時変化するクロックで駆動されるノードも
多いので、消費電力も大きくなるという問題がある。
【0017】(2).クリア機能をデータ入力のパスに
組み込んでいるため、データのセットアップ時間にクリ
ア機能との論理をとる時間が加算され、通常動作が遅く
なるという問題がある。
組み込んでいるため、データのセットアップ時間にクリ
ア機能との論理をとる時間が加算され、通常動作が遅く
なるという問題がある。
【0018】(3).スキャン機能付きのFF回路で
は、トランジスタ数が図11の基本回路の通常のレジス
タの倍近く必要となったり、通常動作が遅くなったりす
る問題がある。
は、トランジスタ数が図11の基本回路の通常のレジス
タの倍近く必要となったり、通常動作が遅くなったりす
る問題がある。
【0019】本発明は以上のような諸点に鑑みてなされ
たものであり、その目的上記した問題点をすべて解決し
た記憶回路およびFF回路を提供することである。
たものであり、その目的上記した問題点をすべて解決し
た記憶回路およびFF回路を提供することである。
【0020】
【課題を解決するための手段】第1の発明は、入力側と
出力側との間のパスに接続される第1のインバータと、
該第1のインバータに対するフィードバックパスに接続
される第2のインバータとを含むレベルホールド回路
と、該レベルホールド回路の入力側に接続されるデータ
注入用のパスゲートとからなるスタティック型の記憶回
路において、上記第2のインバータを、第1の電源と第
2の電源との間に直列接続される複数のMOSトランジ
スタにより構成し、該MOSトランジスタ群の内のイン
バータとして機能するMOSトランジスタ以外のMOS
トランジスタの少なくとも1個を常時オン状態に設定し
て構成した。
出力側との間のパスに接続される第1のインバータと、
該第1のインバータに対するフィードバックパスに接続
される第2のインバータとを含むレベルホールド回路
と、該レベルホールド回路の入力側に接続されるデータ
注入用のパスゲートとからなるスタティック型の記憶回
路において、上記第2のインバータを、第1の電源と第
2の電源との間に直列接続される複数のMOSトランジ
スタにより構成し、該MOSトランジスタ群の内のイン
バータとして機能するMOSトランジスタ以外のMOS
トランジスタの少なくとも1個を常時オン状態に設定し
て構成した。
【0021】第2の発明は、第1、第2の記憶回路を縦
続接続して構成されるマスタスレーブフリップフロップ
回路であって、少なくとも後段の記憶回路を上記第1の
発明の記憶回路で構成した。
続接続して構成されるマスタスレーブフリップフロップ
回路であって、少なくとも後段の記憶回路を上記第1の
発明の記憶回路で構成した。
【0022】第3の発明は、第2の発明において、後段
の記憶回路のレベルホールド回路の入力側に、nMOS
トランジスタあるいはpMOSトランジスタのどちらか
一方のトランジスタからなるパスゲートを介して、スキ
ャン用の第3の記憶回路の出力を注入できるように構成
した。
の記憶回路のレベルホールド回路の入力側に、nMOS
トランジスタあるいはpMOSトランジスタのどちらか
一方のトランジスタからなるパスゲートを介して、スキ
ャン用の第3の記憶回路の出力を注入できるように構成
した。
【0023】第4の発明は、上記第3の発明の第3の記
憶回路を、レベルホールド機能のないダイナミック型の
記憶回路で構成した。
憶回路を、レベルホールド機能のないダイナミック型の
記憶回路で構成した。
【0024】第5の発明は、出力データを入力側にフィ
ードバックすることで保持モードを実現するマスタスレ
ーブフリップフロップ回路において、上記フィードバッ
クのパスにパスゲートおよびクリア回路又はプリセット
回路を組み込み、クリア又はプリセット時に、該パスゲ
ートをオフすると共にクリア回路又はプリセット回路に
より固定のデータをセットするように構成した。
ードバックすることで保持モードを実現するマスタスレ
ーブフリップフロップ回路において、上記フィードバッ
クのパスにパスゲートおよびクリア回路又はプリセット
回路を組み込み、クリア又はプリセット時に、該パスゲ
ートをオフすると共にクリア回路又はプリセット回路に
より固定のデータをセットするように構成した。
【0025】
【作用】第1の発明では、第2のインバータの常時オン
状態にあるMOSトランジスタのインピーダンス成分に
より、その駆動能力をデータ注入用のパスゲートを介在
する外部ゲートの駆動能力に比べて大きく低下させるこ
とができる。このため、第2のインバータをパスゲート
を介在することなく第1のインバータに接続しても、デ
ータ書き込みにはデータ注入用のパスゲートを介在する
駆動能力の大きな入力側ゲートが第2のインバータの駆
動力に打ち勝って書き込みが行なわれるようになる。よ
って、フィードバックパスをオン/オフさせるパスゲー
トおよびそれを制御するクロックが必要なくなる。
状態にあるMOSトランジスタのインピーダンス成分に
より、その駆動能力をデータ注入用のパスゲートを介在
する外部ゲートの駆動能力に比べて大きく低下させるこ
とができる。このため、第2のインバータをパスゲート
を介在することなく第1のインバータに接続しても、デ
ータ書き込みにはデータ注入用のパスゲートを介在する
駆動能力の大きな入力側ゲートが第2のインバータの駆
動力に打ち勝って書き込みが行なわれるようになる。よ
って、フィードバックパスをオン/オフさせるパスゲー
トおよびそれを制御するクロックが必要なくなる。
【0026】第2の発明では、第1の発明の記憶回路を
使用するので、マスタスレーブFF回路自体もフィード
バックパスをオン/オフさせるパスゲートやそれを制御
するクロックが必要なくなる。
使用するので、マスタスレーブFF回路自体もフィード
バックパスをオン/オフさせるパスゲートやそれを制御
するクロックが必要なくなる。
【0027】第3の発明では、スキャン用のマスタ側と
スレーブ側との間を接続するパスゲートが片チャンネル
のトランジスタであるので、トランジスタ数が通常のC
MOSに比べて低減される。
スレーブ側との間を接続するパスゲートが片チャンネル
のトランジスタであるので、トランジスタ数が通常のC
MOSに比べて低減される。
【0028】第4の発明では、データ入力用とスキャン
用に共通のスレーブ側をスタティック型の記憶回路で、
マスタ側のデータ入力用の部分をダイナミック型の記憶
回路で、マスタ側のスキャン用の部分をダイナミック型
の記憶回路で構成できるので、トランジスタ数を削減で
きる。
用に共通のスレーブ側をスタティック型の記憶回路で、
マスタ側のデータ入力用の部分をダイナミック型の記憶
回路で、マスタ側のスキャン用の部分をダイナミック型
の記憶回路で構成できるので、トランジスタ数を削減で
きる。
【0029】第5の発明では、フィードバックパスを使
用してクリア又はプリセットを行なうので、データ入力
パスにクリアやプリセットのための論理部を組み込む必
要がなくなり、動作速度を高速化できる。
用してクリア又はプリセットを行なうので、データ入力
パスにクリアやプリセットのための論理部を組み込む必
要がなくなり、動作速度を高速化できる。
【0030】
[第1実施例]図1は第1の実施例の記憶回路Aを示す
回路図である。1はインバータ(第1のインバータ)で
あって、おのおの通常のゲート長Lp、Ln、通常のゲ
ート幅Wp、WnをもつCMOS構成のnMOSトラン
ジスタ、pMOSトランジスタからなる。pMOSトラ
ンジスタ2、3、nMOSトランジスタ4、5はフィー
ドバックパスのインバータ(第2のインバータ)を構成
し、そのうちpMOSトランジスタ2はゲートが接地に
接続され、nMOSトランジスタ5はゲートが高電位電
源に接続されて、おのおの常時オンである。
回路図である。1はインバータ(第1のインバータ)で
あって、おのおの通常のゲート長Lp、Ln、通常のゲ
ート幅Wp、WnをもつCMOS構成のnMOSトラン
ジスタ、pMOSトランジスタからなる。pMOSトラ
ンジスタ2、3、nMOSトランジスタ4、5はフィー
ドバックパスのインバータ(第2のインバータ)を構成
し、そのうちpMOSトランジスタ2はゲートが接地に
接続され、nMOSトランジスタ5はゲートが高電位電
源に接続されて、おのおの常時オンである。
【0031】トランジスタ3、4はゲートがデータ出力
端子6に共通接続され、ドレインがインバータ1の入力
側に共通接続されて実質的なインバータとして機能す
る。8はインバータ1と同様のゲート長、ゲート幅のp
MOSトランジスタ、nMOSトランジスタで構成され
るパスゲートで、インバータ1と入力端子7との間に接
続されている。
端子6に共通接続され、ドレインがインバータ1の入力
側に共通接続されて実質的なインバータとして機能す
る。8はインバータ1と同様のゲート長、ゲート幅のp
MOSトランジスタ、nMOSトランジスタで構成され
るパスゲートで、インバータ1と入力端子7との間に接
続されている。
【0032】ここでは、トランジスタ2〜5のゲート長
L2〜L5、ゲート幅W2〜W5に以下の関係を持たせ
ることにより、その第2インバータの負荷駆動力を通常
のインバータに比べて低減させる。 Wp>W2、W3 Wn>W4、W5 L2>Lp、L3 L5>Ln、L4 ゲート容量は、通常のトランジスタに比べてトランジス
タ2、5は大きくなるものの、トランジスタ3、4は小
さくなる。
L2〜L5、ゲート幅W2〜W5に以下の関係を持たせ
ることにより、その第2インバータの負荷駆動力を通常
のインバータに比べて低減させる。 Wp>W2、W3 Wn>W4、W5 L2>Lp、L3 L5>Ln、L4 ゲート容量は、通常のトランジスタに比べてトランジス
タ2、5は大きくなるものの、トランジスタ3、4は小
さくなる。
【0033】そして、出力端子6に負荷として加わるゲ
ート容量はトランジスタ3、4についてのもののみであ
り、トランジスタ2、5のものは直接負荷として加わら
ないので、出力端子6に対する負荷容量は小さく抑えら
れ、出力端子6までのパスの遅延が低減される。また、
このトランジスタ2〜5からなる第2のインバータの駆
動力はパスゲート8の入力側に接続されるゲート(図示
せず)の駆動力に比べて非常に小さくなるので、データ
入力端子7へのデータの書込み時は、パスゲート8を介
在する通常の形式で容易に行なうことができる。さら
に、クロックを制御入力として使用せずにレベルホール
ド機能が実現される。
ート容量はトランジスタ3、4についてのもののみであ
り、トランジスタ2、5のものは直接負荷として加わら
ないので、出力端子6に対する負荷容量は小さく抑えら
れ、出力端子6までのパスの遅延が低減される。また、
このトランジスタ2〜5からなる第2のインバータの駆
動力はパスゲート8の入力側に接続されるゲート(図示
せず)の駆動力に比べて非常に小さくなるので、データ
入力端子7へのデータの書込み時は、パスゲート8を介
在する通常の形式で容易に行なうことができる。さら
に、クロックを制御入力として使用せずにレベルホール
ド機能が実現される。
【0034】図2〜図4は図1の記憶回路Aの改変例を
示す回路図である。まず、図2は常時オンするトランジ
スタをフィードバック用のインバータの内側のトランジ
スタ3、4としたものであり、ここではこのトランジス
タ3、4のゲート長を他のトランジスタより長く設定す
る。
示す回路図である。まず、図2は常時オンするトランジ
スタをフィードバック用のインバータの内側のトランジ
スタ3、4としたものであり、ここではこのトランジス
タ3、4のゲート長を他のトランジスタより長く設定す
る。
【0035】図3は図1の記憶回路Aからトランジスタ
2を削除して、トランジスタ5だけが常時オンするよう
にしたもので、これはトランジスタ5を削除しトランジ
スタ2はそのままとすることもできる。
2を削除して、トランジスタ5だけが常時オンするよう
にしたもので、これはトランジスタ5を削除しトランジ
スタ2はそのままとすることもできる。
【0036】図4はクリア端子9にゲートが接続される
pMOSトランジスタ10をトランジスタ2と3の間に
直列に接続し、同クリア端子9にゲートが接続されるn
MOSトランジスタ11をトランジスタ4に並列に接続
することにより、NOR回路を構成して、クロックに非
同期のクリア機能を持たせたものである。
pMOSトランジスタ10をトランジスタ2と3の間に
直列に接続し、同クリア端子9にゲートが接続されるn
MOSトランジスタ11をトランジスタ4に並列に接続
することにより、NOR回路を構成して、クロックに非
同期のクリア機能を持たせたものである。
【0037】[第2実施例]図5は第2の実施例のマス
タスレーブFF回路Bを示す回路図である。ここでは、
図1に示した記憶回路AをA、A’として2個縦続接続
し、パスゲート8、8’の開閉をクロック信号CK1、
クロック反転信号CK1Bで制御するよう構成してい
る。「’」のついた符号のものはそれが付かない符号の
ものと同じものである。従来の回路(図12)に比べ
て、クロックを制御入力として必要とするパスゲートが
低減されるので、FF回路に起因するクロックによる消
費電力が大きく低減できる。
タスレーブFF回路Bを示す回路図である。ここでは、
図1に示した記憶回路AをA、A’として2個縦続接続
し、パスゲート8、8’の開閉をクロック信号CK1、
クロック反転信号CK1Bで制御するよう構成してい
る。「’」のついた符号のものはそれが付かない符号の
ものと同じものである。従来の回路(図12)に比べ
て、クロックを制御入力として必要とするパスゲートが
低減されるので、FF回路に起因するクロックによる消
費電力が大きく低減できる。
【0038】[第3実施例]図6は第3の実施例のマス
タスレーブFF回路を示す回路図である。ここでは、上
記第2の実施例で説明した回路(図5)から、マスタ側
をフィードバックパスの部分を取り除いて、パスゲート
8”、インバータ1”のみとしたダイナミック型の記憶
回路構成となっている。なお、同様に、スレーブ側のフ
ィードバックパスの部分を取り外した構成も可能であ
る。
タスレーブFF回路を示す回路図である。ここでは、上
記第2の実施例で説明した回路(図5)から、マスタ側
をフィードバックパスの部分を取り除いて、パスゲート
8”、インバータ1”のみとしたダイナミック型の記憶
回路構成となっている。なお、同様に、スレーブ側のフ
ィードバックパスの部分を取り外した構成も可能であ
る。
【0039】[第4実施例]図7は第4の実施例のクリ
ア機能とライトイネーブル機能付きのマスタスレーブF
F回路を示す回路図である。12はライトイネーブル端
子、13はノアゲート、14、15はインバータ、16
〜18はパスゲート、19はnMOSトランジスタ、2
0は図5に示した記憶回路A、A’からなるマスタスレ
ーブFF回路B、21はデータのライトイネーブル時の
フィードバックのパスである。ここでは、パスゲート1
7、18およびインバータ15がノアゲート13の出力
に応じて、入力端子7に入力するデータ、又はフィード
バックのパス21の信号を選択するセレクタとして機能
する。
ア機能とライトイネーブル機能付きのマスタスレーブF
F回路を示す回路図である。12はライトイネーブル端
子、13はノアゲート、14、15はインバータ、16
〜18はパスゲート、19はnMOSトランジスタ、2
0は図5に示した記憶回路A、A’からなるマスタスレ
ーブFF回路B、21はデータのライトイネーブル時の
フィードバックのパスである。ここでは、パスゲート1
7、18およびインバータ15がノアゲート13の出力
に応じて、入力端子7に入力するデータ、又はフィード
バックのパス21の信号を選択するセレクタとして機能
する。
【0040】まず、ライトイネーブル時は、クリア端子
9は「1」であり、ライトイネーブル端子12に「0」
が設定されるので、オアゲート13の出力が「1」とな
り、パスゲート17がオフ、パスゲート18がオンとな
って、入力端子7のデータがマスタスレーブFF回路2
0に取り込まれる。
9は「1」であり、ライトイネーブル端子12に「0」
が設定されるので、オアゲート13の出力が「1」とな
り、パスゲート17がオフ、パスゲート18がオンとな
って、入力端子7のデータがマスタスレーブFF回路2
0に取り込まれる。
【0041】ライトディスイネーブル時は、クリア端子
9は「1」であり、ライトイネーブル端子12に「1」
が設定されるので、オアゲート13の出力が「0」とな
り、パスゲート17がオン、パスゲート18がオフとな
り、しかもパスゲート16もオンしているので、フィー
ドバックパス21が、マスタスレーブFF回路20に接
続される。
9は「1」であり、ライトイネーブル端子12に「1」
が設定されるので、オアゲート13の出力が「0」とな
り、パスゲート17がオン、パスゲート18がオフとな
り、しかもパスゲート16もオンしているので、フィー
ドバックパス21が、マスタスレーブFF回路20に接
続される。
【0042】クリア動作時は、ライトイネーブル端子1
2「1」であり、クリア端子9が「0」に設定されるの
で、パスゲート17がオン、パスゲート18がオフとな
り、しかもトランジスタ19がオンとなり、マスタスレ
ーブFF回路20に「0」が書き込まれる。
2「1」であり、クリア端子9が「0」に設定されるの
で、パスゲート17がオン、パスゲート18がオフとな
り、しかもトランジスタ19がオンとなり、マスタスレ
ーブFF回路20に「0」が書き込まれる。
【0043】図8は図7に示した第4実施例の変形例を
示す図である。図7と異なることろは、パスゲート17
の入力側と接地との間に接続されていたnMOSトラン
ジスタ19を、パスゲート17の入力側と電源との間に
接続したpMOSトランジスタ22に置換した点であ
る。この変形例では、ライトイネーブル端子12を
「1」に設定してクリア端子9を「0」に設定したと
き、マスタスレーブFF回路20に「1」が書き込まれ
るので、同期プリセット付きFFとして機能する。
示す図である。図7と異なることろは、パスゲート17
の入力側と接地との間に接続されていたnMOSトラン
ジスタ19を、パスゲート17の入力側と電源との間に
接続したpMOSトランジスタ22に置換した点であ
る。この変形例では、ライトイネーブル端子12を
「1」に設定してクリア端子9を「0」に設定したと
き、マスタスレーブFF回路20に「1」が書き込まれ
るので、同期プリセット付きFFとして機能する。
【0044】[第5実施例]図9は第5の実施例のスキ
ャン機能付きのマスタスレーブFF回路を示す回路図で
ある。これは、図6に示した回路に、第1スキャンクロ
ックSCK1がゲートに入力するnMOSトランジスタ
23、第2スキャンクロックSCK2がゲートに入力す
るnMOSトランジスタ24、pMOSトランジスタ2
5、インバータ26、およびスキャンデータ入力端子2
7の経路を追加したものである。
ャン機能付きのマスタスレーブFF回路を示す回路図で
ある。これは、図6に示した回路に、第1スキャンクロ
ックSCK1がゲートに入力するnMOSトランジスタ
23、第2スキャンクロックSCK2がゲートに入力す
るnMOSトランジスタ24、pMOSトランジスタ2
5、インバータ26、およびスキャンデータ入力端子2
7の経路を追加したものである。
【0045】この回路は、データ入力端子7からデータ
出力端子6までの系が通常のマスタスレーブFF回路と
して、スキャンデータ入力端子27からデータ出力端子
6までの系がスキャン系のマスタスレーブFF回路とし
て機能する。
出力端子6までの系が通常のマスタスレーブFF回路と
して、スキャンデータ入力端子27からデータ出力端子
6までの系がスキャン系のマスタスレーブFF回路とし
て機能する。
【0046】図から明らかなように、スキャン系、通常
系で共有するスレーブ側にのみ本発明の第1実施例の記
憶回路Aを使用し、共有できないマスタ側はともにダイ
ナミック型の記憶回路として、疑似スタティック型スキ
ャン機能付きのマスタスレーブFF回路を構成してい
る。
系で共有するスレーブ側にのみ本発明の第1実施例の記
憶回路Aを使用し、共有できないマスタ側はともにダイ
ナミック型の記憶回路として、疑似スタティック型スキ
ャン機能付きのマスタスレーブFF回路を構成してい
る。
【0047】この構成では、トランジスタ数の多いスタ
ティック回路の使用が最小限となるので、全体の構成ト
ランジスタ数が大幅に低減される。また、スレーブ側に
本発明の第1実施例の記憶回路Aを用いたため、そのス
レーブ側との間のパスゲート24が片チャンネルで済
む。すなわち、本発明の記憶回路A自体(スレーブ側)
がレベル補償機能をもっているので、スキャン系のマス
タ側のダイナミック型の記憶回路のpMOSトランジス
タ25のようなレベル補償用のトランジスタを付加する
必要がない。
ティック回路の使用が最小限となるので、全体の構成ト
ランジスタ数が大幅に低減される。また、スレーブ側に
本発明の第1実施例の記憶回路Aを用いたため、そのス
レーブ側との間のパスゲート24が片チャンネルで済
む。すなわち、本発明の記憶回路A自体(スレーブ側)
がレベル補償機能をもっているので、スキャン系のマス
タ側のダイナミック型の記憶回路のpMOSトランジス
タ25のようなレベル補償用のトランジスタを付加する
必要がない。
【0048】また、図16との比較からもわかるよう
に、スレーブ側に本発明の記憶回路Aを用いることよ
り、ホールド機能を実現するためのパスゲートが通常系
とスキャン系の両方で不要となっており、これによって
構成トランジスタ数が減るだけでなく、ノード28の負
荷容量が大きく低減され、スキャン機能なしのマスタス
レーブFF回路と同等の動作速度が実現される。なお、
この構成ではスキャン系の動作速度が低減するが、通常
動作にくらべて動作速度の要求がゆるいので問題は起こ
らない。
に、スレーブ側に本発明の記憶回路Aを用いることよ
り、ホールド機能を実現するためのパスゲートが通常系
とスキャン系の両方で不要となっており、これによって
構成トランジスタ数が減るだけでなく、ノード28の負
荷容量が大きく低減され、スキャン機能なしのマスタス
レーブFF回路と同等の動作速度が実現される。なお、
この構成ではスキャン系の動作速度が低減するが、通常
動作にくらべて動作速度の要求がゆるいので問題は起こ
らない。
【0049】[第6実施例]図10は第6の実施例のス
キャン機能付きのマスタスレーブ型FF回路を示す回路
図である。この回路は、図9に示した回路とは、スキャ
ン系のマスタ側の部分が異なっている。29は第1スキ
ャン反転クロックSCK1Bがゲートに入力するpMO
Sトランジスタ、30は第2スキャン反転クロックSC
K2Bがゲートに入力するpMOSトランジスタ、31
はnMOSトランジスタ、32はインバータである。動
作は図9に示したFF回路と同様である。
キャン機能付きのマスタスレーブ型FF回路を示す回路
図である。この回路は、図9に示した回路とは、スキャ
ン系のマスタ側の部分が異なっている。29は第1スキ
ャン反転クロックSCK1Bがゲートに入力するpMO
Sトランジスタ、30は第2スキャン反転クロックSC
K2Bがゲートに入力するpMOSトランジスタ、31
はnMOSトランジスタ、32はインバータである。動
作は図9に示したFF回路と同様である。
【0050】
【発明の効果】以上のように、本発明はフリップフロッ
プ回路において、回路規模削減、低電力化、セットアッ
プ時間の短縮化等に大きな効果がある。具体的には次の
通りである。
プ回路において、回路規模削減、低電力化、セットアッ
プ時間の短縮化等に大きな効果がある。具体的には次の
通りである。
【0051】第1の発明によれば、スタティック型の記
憶回路のレベルホールド回路をクロックによりゲーティ
ングする必要がないので、低消費電力化、回路規模の低
減化を図ることができる。
憶回路のレベルホールド回路をクロックによりゲーティ
ングする必要がないので、低消費電力化、回路規模の低
減化を図ることができる。
【0052】第2の発明によれば、記憶回路を組み合せ
てマスタスレーブFF回路を構成するので、マスタスレ
ーブFF回路自体の低消費電力化、回路規模削減等を達
成できる。
てマスタスレーブFF回路を構成するので、マスタスレ
ーブFF回路自体の低消費電力化、回路規模削減等を達
成できる。
【0053】第3の発明によれば、マスタスレーブFF
回路のマスタ側、あるいはスレーブ側の記憶回路のホー
ルド用の回路を取り除くので、マスタスレーブFF回路
の低消費電力化、回路規模削減等を達成できる。
回路のマスタ側、あるいはスレーブ側の記憶回路のホー
ルド用の回路を取り除くので、マスタスレーブFF回路
の低消費電力化、回路規模削減等を達成できる。
【0054】第4の発明によれば、フィードバックのパ
スにクリア機能用の回路を組み込み、データ入力側には
それを組み込まないので、セットアップ時間を従来のク
リアあるいはプリセット付きの回路に比べて高速化でき
る。
スにクリア機能用の回路を組み込み、データ入力側には
それを組み込まないので、セットアップ時間を従来のク
リアあるいはプリセット付きの回路に比べて高速化でき
る。
【0055】第5の発明によれば、スキャン系のマスタ
スレーブ間を結ぶパスゲートを片チャンネルのトランジ
スタのみで構成するので、従来のCMOS回路で実現し
た場合に比べて、回路規模が大きく削減される。
スレーブ間を結ぶパスゲートを片チャンネルのトランジ
スタのみで構成するので、従来のCMOS回路で実現し
た場合に比べて、回路規模が大きく削減される。
【図1】 本発明の第1実施例の記憶回路の回路図であ
る。
る。
【図2】 同記憶回路の変形例を示す回路図である。
【図3】 同記憶回路の別の変形例を示す回路図であ
る。
る。
【図4】 同記憶回路の更なる別の変形例を示す回路図
である。
である。
【図5】 第2実施例のマスタスレーブFF回路の回路
図である。
図である。
【図6】 第3実施例のマスタスレーブFF回路の回路
図である。
図である。
【図7】 第4実施例のマスタスレーブFF回路の回路
図である。
図である。
【図8】 図7のマスタスレーブFF回路の変形例を示
す回路図である。
す回路図である。
【図9】 第5実施例のマスタスレーブFF回路の回路
図である。
図である。
【図10】 第6実施例のマスタスレーブFF回路の回
路図である。
路図である。
【図11】 従来の記憶回路の回路図である。
【図12】 従来のスタティック型マスタスレーブFF
回路の回路図である。
回路の回路図である。
【図13】 従来の疑似スタティック型マスタスレーブ
FF回路の回路図である。
FF回路の回路図である。
【図14】 従来のライトイネーブル機能/クリア機能
付加部分の回路図である。
付加部分の回路図である。
【図15】 従来のスキャン機能をもつマスタスレーブ
FF回路の回路図である。
FF回路の回路図である。
【図16】 従来の別の例のスキャン機能をもつマスタ
スレーブFF回路の回路図である。
スレーブFF回路の回路図である。
1、1’、1”:インバータ、2、3、2’、3’:p
MOSトランジスタ、4、5、4’、5’:nMOSト
ランジスタ、6:データ出力端子、7:データ入力端
子、8、8’、8”:パスゲート、9:クリア端子、1
0:pMOSトランジスタ、11:nMOSトランジス
タ、12:ライトイネーブル端子、13:オアゲート、
14、15:インバータ、16〜18:パスゲート、1
9:nMOSトランジスタ、20:マスタスレーブFF
回路、21:フィードバックパス、22:pMOSトラ
ンジスタ、23、24:nMOSトランジスタ、25:
pMOSトランジスタ、26:インバータ、27:スキ
ャン端子、28:ノード、29、30:pMOSトラン
ジスタ、31:nMOSトランジスタ、32:インバー
タ。
MOSトランジスタ、4、5、4’、5’:nMOSト
ランジスタ、6:データ出力端子、7:データ入力端
子、8、8’、8”:パスゲート、9:クリア端子、1
0:pMOSトランジスタ、11:nMOSトランジス
タ、12:ライトイネーブル端子、13:オアゲート、
14、15:インバータ、16〜18:パスゲート、1
9:nMOSトランジスタ、20:マスタスレーブFF
回路、21:フィードバックパス、22:pMOSトラ
ンジスタ、23、24:nMOSトランジスタ、25:
pMOSトランジスタ、26:インバータ、27:スキ
ャン端子、28:ノード、29、30:pMOSトラン
ジスタ、31:nMOSトランジスタ、32:インバー
タ。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成7年6月30日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正内容】
【発明の名称】記憶回路およびフリップフロップ回路
Claims (5)
- 【請求項1】入力側と出力側との間のパスに接続される
第1のインバータと、該第1のインバータに対するフィ
ードバックパスに接続される第2のインバータとを含む
レベルホールド回路と、該レベルホールド回路の入力側
に接続されるデータ注入用のパスゲートとからなるスタ
ティック型の記憶回路において、 上記第2のインバータを、第1の電源と第2の電源との
間に直列接続される複数のMOSトランジスタにより構
成し、該MOSトランジスタ群の内のインバータとして
機能するMOSトランジスタ以外のMOSトランジスタ
の少なくとも1個を常時オン状態に設定したことを特徴
とする記憶回路。 - 【請求項2】第1、第2の記憶回路を縦続接続して構成
されるマスタスレーブフリップフロップ回路であって、
少なくとも後段の記憶回路を上記請求項1に記載の記憶
回路で構成したことを特徴とするマスタスレーブフリッ
プフロップ回路。 - 【請求項3】後段の記憶回路のレベルホールド回路の入
力側に、nMOSトランジスタあるいはpMOSトラン
ジスタのどちらか一方のトランジスタからなるパスゲー
トを介して、スキャン用の第3の記憶回路の出力を注入
できるようにしたことを特徴とする請求項2に記載のマ
スタスレーブフリップフロップ回路。 - 【請求項4】上記第3の記憶回路を、レベルホールド機
能のないダイナミック型の記憶回路で構成したことを特
徴とする請求項3に記載のマスタスレーブフリップフロ
ップ回路。 - 【請求項5】出力データを入力側にフィードバックする
ことで保持モードを実現するマスタスレーブフリップフ
ロップ回路において、 上記フィードバックのパスにパスゲートおよびクリア回
路又はプリセット回路を組み込み、クリア又はプリセッ
ト時に、該パスゲートをオフすると共にクリア回路又は
プリセット回路により固定のデータをセットするように
したことを特徴とするマスタスレーブフリップフロップ
回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7083436A JPH08256044A (ja) | 1995-03-16 | 1995-03-16 | 記憶回路およびフリップフロップ回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7083436A JPH08256044A (ja) | 1995-03-16 | 1995-03-16 | 記憶回路およびフリップフロップ回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08256044A true JPH08256044A (ja) | 1996-10-01 |
Family
ID=13802386
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7083436A Pending JPH08256044A (ja) | 1995-03-16 | 1995-03-16 | 記憶回路およびフリップフロップ回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08256044A (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0926825A2 (en) * | 1997-12-24 | 1999-06-30 | Nec Corporation | Static latch circuit and static logic circuit |
JP2004095063A (ja) * | 2002-08-30 | 2004-03-25 | Mitsubishi Heavy Ind Ltd | 半導体記憶回路 |
JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
JP2007110728A (ja) * | 2005-10-13 | 2007-04-26 | Arm Ltd | 動作モード及びスリープモードでのデータ保持方法および回路 |
JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
JPWO2005018094A1 (ja) * | 2003-08-18 | 2007-10-04 | ローム株式会社 | 半導体集積回路装置 |
JP2008527863A (ja) * | 2005-01-10 | 2008-07-24 | クゥアルコム・インコーポレイテッド | マルチ閾値mos回路 |
JP2009022021A (ja) * | 2002-03-13 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
WO2009037831A1 (ja) * | 2007-09-19 | 2009-03-26 | Sanyo Electric Co., Ltd. | フリップフロップ回路 |
US7583123B2 (en) | 2004-04-30 | 2009-09-01 | Fujitsu Limited | High-speed flip-flop circuit |
US7616040B2 (en) | 2006-12-08 | 2009-11-10 | Sony Corporation | Flip-flop and semiconductor integrated circuit |
US7733145B2 (en) | 2006-09-28 | 2010-06-08 | Kabushiki Kaisha Toshiba | Nonvolatile latch circuit and nonvolatile flip-flop circuit |
JP2010141903A (ja) * | 2005-10-18 | 2010-06-24 | Panasonic Corp | 半導体集積回路 |
WO2013002229A1 (ja) * | 2011-06-30 | 2013-01-03 | シャープ株式会社 | シフトレジスタ、走査信号線駆動回路、表示パネル、及び表示装置 |
KR20140123004A (ko) * | 2013-04-11 | 2014-10-21 | 유니버시티 오브 미시간 | 단일 클록신호를 사용하는 정적 신호값 기억회로 |
-
1995
- 1995-03-16 JP JP7083436A patent/JPH08256044A/ja active Pending
Cited By (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0926825A3 (en) * | 1997-12-24 | 1999-08-04 | Nec Corporation | Static latch circuit and static logic circuit |
EP0926825A2 (en) * | 1997-12-24 | 1999-06-30 | Nec Corporation | Static latch circuit and static logic circuit |
JP2009022021A (ja) * | 2002-03-13 | 2009-01-29 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2012050147A (ja) * | 2002-03-13 | 2012-03-08 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
JP2004095063A (ja) * | 2002-08-30 | 2004-03-25 | Mitsubishi Heavy Ind Ltd | 半導体記憶回路 |
JP4568471B2 (ja) * | 2002-08-30 | 2010-10-27 | 三菱重工業株式会社 | 半導体記憶回路 |
JPWO2005018094A1 (ja) * | 2003-08-18 | 2007-10-04 | ローム株式会社 | 半導体集積回路装置 |
JP4536007B2 (ja) * | 2003-08-18 | 2010-09-01 | ローム株式会社 | 半導体集積回路装置 |
JPWO2005050844A1 (ja) * | 2003-11-20 | 2007-06-14 | 株式会社アドバンテスト | 可変遅延回路 |
US7583123B2 (en) | 2004-04-30 | 2009-09-01 | Fujitsu Limited | High-speed flip-flop circuit |
JP2008527863A (ja) * | 2005-01-10 | 2008-07-24 | クゥアルコム・インコーポレイテッド | マルチ閾値mos回路 |
JP2006197585A (ja) * | 2005-01-14 | 2006-07-27 | Samsung Electronics Co Ltd | 半導体装置の遅延調節回路、及び遅延調節方法 |
JP2007110728A (ja) * | 2005-10-13 | 2007-04-26 | Arm Ltd | 動作モード及びスリープモードでのデータ保持方法および回路 |
JP2010141903A (ja) * | 2005-10-18 | 2010-06-24 | Panasonic Corp | 半導体集積回路 |
US7733145B2 (en) | 2006-09-28 | 2010-06-08 | Kabushiki Kaisha Toshiba | Nonvolatile latch circuit and nonvolatile flip-flop circuit |
US7616040B2 (en) | 2006-12-08 | 2009-11-10 | Sony Corporation | Flip-flop and semiconductor integrated circuit |
WO2009037831A1 (ja) * | 2007-09-19 | 2009-03-26 | Sanyo Electric Co., Ltd. | フリップフロップ回路 |
US8004908B2 (en) | 2007-09-19 | 2011-08-23 | Sanyo Electric Co., Ltd. | Double edge triggered flip-flop circuit |
WO2013002229A1 (ja) * | 2011-06-30 | 2013-01-03 | シャープ株式会社 | シフトレジスタ、走査信号線駆動回路、表示パネル、及び表示装置 |
KR20140123004A (ko) * | 2013-04-11 | 2014-10-21 | 유니버시티 오브 미시간 | 단일 클록신호를 사용하는 정적 신호값 기억회로 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3652868B2 (ja) | レベルシフタ | |
JPH08256044A (ja) | 記憶回路およびフリップフロップ回路 | |
US20010050583A1 (en) | High speed latch and flip-flop | |
JP3732022B2 (ja) | Dフリップフロップ | |
WO2001009900A2 (en) | High speed latch and flip-flop | |
JPH07183771A (ja) | フリップフロップ回路 | |
US5767717A (en) | High performance dynamic logic compatible and scannable transparent latch | |
US6909314B2 (en) | Flip-flop circuit | |
KR950014550B1 (ko) | 반도체집적회로 | |
KR102653989B1 (ko) | 저전력 리텐션 플립 플롭 | |
EP0315301A2 (en) | CMOS latch circuits | |
JP2005323295A (ja) | ラッチ回路及びフリップフロップ回路 | |
JP3513376B2 (ja) | フリップフロップ回路 | |
US6373310B1 (en) | Scalable set/reset circuit with improved rise/fall mismatch | |
JP3511355B2 (ja) | 出力回路 | |
JPH10209848A (ja) | Icチップの出力回路 | |
JP2003101397A (ja) | 半導体セル | |
JPH0389624A (ja) | 半導体集積回路 | |
US20220247388A1 (en) | Low power flip-flop | |
JPH08195650A (ja) | マスタスレーブ方式フリップフロップ回路 | |
JP3789251B2 (ja) | レジスタ回路及びラッチ回路 | |
JPH1093397A (ja) | D型フリップフロップ | |
JP3565257B2 (ja) | フリップフロップ回路 | |
KR100348306B1 (ko) | 레벨쉬프터 | |
US5694055A (en) | Zero static power programmable logic cell |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020205 |