JP2978813B2 - 半導体記憶回路 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/32—Timing circuits
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Description
【0001】
【発明の属する技術分野】本発明は半導体記憶回路に関
し、特に1つのメモリセルに3つ以上の状態を設定でき
る多値メモリの半導体記憶回路に関する。
し、特に1つのメモリセルに3つ以上の状態を設定でき
る多値メモリの半導体記憶回路に関する。
【0002】
【従来の技術】メモリセルに3つ以上のしきい値電圧
(以下VT)を設定可能な半導体記憶回路(以下多値メ
モリ)のデータ読出方法としては、代表的なものとし
て、ワード線の電位を階段状に上げる第1の方法と、例
えば特開昭61−117796号公報記載の複数のリフ
ァレンスレベルと比較する第2の方法との2つの方法が
ある。
(以下VT)を設定可能な半導体記憶回路(以下多値メ
モリ)のデータ読出方法としては、代表的なものとし
て、ワード線の電位を階段状に上げる第1の方法と、例
えば特開昭61−117796号公報記載の複数のリフ
ァレンスレベルと比較する第2の方法との2つの方法が
ある。
【0003】第1の方法は、対応ワード線の電位をメモ
リセルの複数の設定可能VTのうち電圧値を昇順にした
場合の各2つの隣接VTの中間の各電位に順次なるよう
に階段状に上げ、このワード線の各段の電位毎に対応し
て選択したメモリセルの読出を行い、どの段階の電位で
メモリセルがオン状態になるかで上記メモリセルに設定
したVTを特定する即ちメモリセルに記憶されたデータ
を読み取る。
リセルの複数の設定可能VTのうち電圧値を昇順にした
場合の各2つの隣接VTの中間の各電位に順次なるよう
に階段状に上げ、このワード線の各段の電位毎に対応し
て選択したメモリセルの読出を行い、どの段階の電位で
メモリセルがオン状態になるかで上記メモリセルに設定
したVTを特定する即ちメモリセルに記憶されたデータ
を読み取る。
【0004】例えばメモリセルの設定可能VTが4種類
の場合にVTが低い順にVT0〜VT3とすると、選択
されたワード線(以下選択ワード線)の各段の電位VR
1〜VR3をVT0<VR1<VT1<VR2<VT2
<VR3<VT3となるようにし、選択ワード線電位V
R1〜VR3の各段階で読出を行う。VR1でオン状態
であればVT0、VR1でオフ状態でVR2でオン状態
であればVT1、VR2でオフ状態でVR3でオン状態
であればVT2、VR3でオフ状態ならばVT3である
ことがわかる。
の場合にVTが低い順にVT0〜VT3とすると、選択
されたワード線(以下選択ワード線)の各段の電位VR
1〜VR3をVT0<VR1<VT1<VR2<VT2
<VR3<VT3となるようにし、選択ワード線電位V
R1〜VR3の各段階で読出を行う。VR1でオン状態
であればVT0、VR1でオフ状態でVR2でオン状態
であればVT1、VR2でオフ状態でVR3でオン状態
であればVT2、VR3でオフ状態ならばVT3である
ことがわかる。
【0005】この読出方法を行う多値メモリの一般的な
回路である従来の第1の半導体記憶回路をブロックで示
す図8を参照すると、この従来の第1の半導体記憶回路
は、4種類のVTすなわち低い方から順にVT0〜VT
3のうちの1つが設定され対応するワード線W0〜W7
の選択レベルのとき選択されてオン状態,オフ状態のう
ちの一方の状態となる多値メモリセルMCを8個ずつを
並列接続し一端を共に接地電位Gと接続するメモリセル
列MCCの4組をそれぞれ含むメモリセル部20〜23
とメモリセル部20〜23にそれぞれ対応するセンス増
幅器40〜43とメモリセンス増幅部110と、信号P
P0〜PP2により設定される各タイミングで内部の3
つのラッチ回路にメモリセンス増幅部110のセンス増
幅器40〜43の各出力信号SA00〜SA03のデー
タを取り込みその後セレクト信号PP0〜PP2にそれ
ぞれ対応する3つのラッチ回路に保持された前記データ
をそれぞれ信号L000〜L002に出力するラッチ部
64〜67と、ラッチ部64〜67から信号L000〜
L002に信号Y10〜Y13により設定される各タイ
ミングで出力したデータを入力し選択されたメモリセル
に設定されたVTを特定し対応するデータに変換した信
号を出力するエンコード部71とを含む判定回路810
とを備える。
回路である従来の第1の半導体記憶回路をブロックで示
す図8を参照すると、この従来の第1の半導体記憶回路
は、4種類のVTすなわち低い方から順にVT0〜VT
3のうちの1つが設定され対応するワード線W0〜W7
の選択レベルのとき選択されてオン状態,オフ状態のう
ちの一方の状態となる多値メモリセルMCを8個ずつを
並列接続し一端を共に接地電位Gと接続するメモリセル
列MCCの4組をそれぞれ含むメモリセル部20〜23
とメモリセル部20〜23にそれぞれ対応するセンス増
幅器40〜43とメモリセンス増幅部110と、信号P
P0〜PP2により設定される各タイミングで内部の3
つのラッチ回路にメモリセンス増幅部110のセンス増
幅器40〜43の各出力信号SA00〜SA03のデー
タを取り込みその後セレクト信号PP0〜PP2にそれ
ぞれ対応する3つのラッチ回路に保持された前記データ
をそれぞれ信号L000〜L002に出力するラッチ部
64〜67と、ラッチ部64〜67から信号L000〜
L002に信号Y10〜Y13により設定される各タイ
ミングで出力したデータを入力し選択されたメモリセル
に設定されたVTを特定し対応するデータに変換した信
号を出力するエンコード部71とを含む判定回路810
とを備える。
【0006】エンコード部71は、入力端に信号L00
0を受けるインバータ711と、一方の入力端をインバ
ータ711の出力端に接続し他方の入力端に信号L00
1を受ける2NANDゲート712と、一方の入力端を
インバータ712の出力端に接続し他方の入力端に信号
L002を受け出力端から信号Dm00を出力する2N
ANDゲート713と、入力端に信号L001を受け出
力端から信号Dm01を出力するインバータ714とを
備える。
0を受けるインバータ711と、一方の入力端をインバ
ータ711の出力端に接続し他方の入力端に信号L00
1を受ける2NANDゲート712と、一方の入力端を
インバータ712の出力端に接続し他方の入力端に信号
L002を受け出力端から信号Dm00を出力する2N
ANDゲート713と、入力端に信号L001を受け出
力端から信号Dm01を出力するインバータ714とを
備える。
【0007】この図において、メモリセル列MCCを形
成するメモリセルMC及びYセレクタ30を形成するト
ランジスタを丸印で表示する。
成するメモリセルMC及びYセレクタ30を形成するト
ランジスタを丸印で表示する。
【0008】また、ラッチ部64の構成を回路図で示す
図9を参照すると、ゲートに信号PP0を受けソースを
信号SA00に接続したN型トランジスタ640と、入
力端をトランジスタ640のドレインと接続したインバ
ータ641と、両端をそれぞれインバータ641の出力
端と接地電位とに接続した容量素子642と、入力端を
インバータ641の出力端と容量素子642の一端の共
通接点と接続したインバータ643と、入力端を信号P
P0と接続したインバータ644と、ゲートにインバー
タ644の出力端を受けソースをインバータ643の出
力端と接続しドレインをトランジスタ640のドレイン
とインバータ641の出力端と接続したトランジスタ6
45と、ゲートに信号Y10を受けソースをインバータ
643の出力端とトランジスタ645のソースとの共通
接点に接続しドレインを信号L000に接続するトラン
ジスタ646とを含む1組のラッチ回路と、前記ラッチ
回路の640〜646に対応する素子をそれぞれ650
〜656及び660〜666とし、信号PP0,L00
0に対応する信号をそれぞれ信号PP1,L001及び
PP2,L002とする上記ラッチ回路と同一構成の2
組のラッチ回路とを備える。
図9を参照すると、ゲートに信号PP0を受けソースを
信号SA00に接続したN型トランジスタ640と、入
力端をトランジスタ640のドレインと接続したインバ
ータ641と、両端をそれぞれインバータ641の出力
端と接地電位とに接続した容量素子642と、入力端を
インバータ641の出力端と容量素子642の一端の共
通接点と接続したインバータ643と、入力端を信号P
P0と接続したインバータ644と、ゲートにインバー
タ644の出力端を受けソースをインバータ643の出
力端と接続しドレインをトランジスタ640のドレイン
とインバータ641の出力端と接続したトランジスタ6
45と、ゲートに信号Y10を受けソースをインバータ
643の出力端とトランジスタ645のソースとの共通
接点に接続しドレインを信号L000に接続するトラン
ジスタ646とを含む1組のラッチ回路と、前記ラッチ
回路の640〜646に対応する素子をそれぞれ650
〜656及び660〜666とし、信号PP0,L00
0に対応する信号をそれぞれ信号PP1,L001及び
PP2,L002とする上記ラッチ回路と同一構成の2
組のラッチ回路とを備える。
【0009】次に図8、図9及び動作をタイムチャート
で示す図10を併せて参照して従来の第1の半導体記憶
回路の動作について説明すると、図10の上側(以下上
図)は、ワード線W0〜W7のうちの選択された1つの
ワード線(選択ワード線)の電位変化を示し、下側(以
下下図という)は、上図と同一時間軸における選択され
たメモリセル(選択メモリセル)を流れる電流を示す。
VR1〜VR3はワード線の電位を階段状に上げていく
各段の電位である。
で示す図10を併せて参照して従来の第1の半導体記憶
回路の動作について説明すると、図10の上側(以下上
図)は、ワード線W0〜W7のうちの選択された1つの
ワード線(選択ワード線)の電位変化を示し、下側(以
下下図という)は、上図と同一時間軸における選択され
たメモリセル(選択メモリセル)を流れる電流を示す。
VR1〜VR3はワード線の電位を階段状に上げていく
各段の電位である。
【0010】Yセレクタ30により選択されたメモリセ
ル列MCC内の1本のみの選択ワード線に対応するメモ
リセルすなわち選択メモリセルがオン状態であれば対応
のセンス増幅器40〜43から接地電位Gへの電流経路
ができる。センス増幅器40〜43は対応する選択メモ
リセルがオン状態であれば高レベルをオフ状態であれば
低レベルをそれぞれ各信号SA00〜SA03に出力す
る。この時選択ワード線がVT0<VR1<VT1、V
T1<VR2<VT2、VT2<VR3<VT3となる
電位で一定時間定電位となるような階段状の波形をとる
とすると、対応するワード線の電位VR1〜VR3に対
して選択メモリセルに設定されたVTによりオフ状態か
オン状態かが決まる。図10の下図で示すように選択メ
モリセルのVTがVT0であれば対応するワード線の電
位がVR1〜VR3全てでオン状態、VT1であればV
R2〜VR3でオン状態、VT2であればVR3でオン
状態、それ以外はオフ状態となる。信号PP0〜PP2
をそれぞれ選択ワード線の電位がVR1〜VR3で安定
している各期間に対応してこれらの期間のみ高レベルと
することにより、対応するワード線の各電位VR1〜V
R3における選択メモリセルの状態に対応して信号SA
00〜SA03のレベルが対応するラッチ部64〜67
のそれぞれVR1〜VR3に対応する信号PP0〜PP
2で制御される各ラッチ回路に保持される。これらの動
作の終了後に、信号Y10〜Y13を高レベルとする期
間を順次設けることによりラッチ部64〜67にそれぞ
れ対応するラッチ回路に保持されたレベルが順次信号L
000〜L002へ出力される。これによりエンコード
部の出力信号Dm01,Dm00への出力データ(Lレ
ベルを0,Hレベルを1とし、括弧内に記述する)は対
応する選択されたメモリセルのVTがVT0であれば
(0,0)、VT1であれば(0,1)、VT2であれ
ば(1,0)、VT3であれば(0,0)となり、選択
メモリセルにVTの形で記憶されたデータを読み出こと
ができる。
ル列MCC内の1本のみの選択ワード線に対応するメモ
リセルすなわち選択メモリセルがオン状態であれば対応
のセンス増幅器40〜43から接地電位Gへの電流経路
ができる。センス増幅器40〜43は対応する選択メモ
リセルがオン状態であれば高レベルをオフ状態であれば
低レベルをそれぞれ各信号SA00〜SA03に出力す
る。この時選択ワード線がVT0<VR1<VT1、V
T1<VR2<VT2、VT2<VR3<VT3となる
電位で一定時間定電位となるような階段状の波形をとる
とすると、対応するワード線の電位VR1〜VR3に対
して選択メモリセルに設定されたVTによりオフ状態か
オン状態かが決まる。図10の下図で示すように選択メ
モリセルのVTがVT0であれば対応するワード線の電
位がVR1〜VR3全てでオン状態、VT1であればV
R2〜VR3でオン状態、VT2であればVR3でオン
状態、それ以外はオフ状態となる。信号PP0〜PP2
をそれぞれ選択ワード線の電位がVR1〜VR3で安定
している各期間に対応してこれらの期間のみ高レベルと
することにより、対応するワード線の各電位VR1〜V
R3における選択メモリセルの状態に対応して信号SA
00〜SA03のレベルが対応するラッチ部64〜67
のそれぞれVR1〜VR3に対応する信号PP0〜PP
2で制御される各ラッチ回路に保持される。これらの動
作の終了後に、信号Y10〜Y13を高レベルとする期
間を順次設けることによりラッチ部64〜67にそれぞ
れ対応するラッチ回路に保持されたレベルが順次信号L
000〜L002へ出力される。これによりエンコード
部の出力信号Dm01,Dm00への出力データ(Lレ
ベルを0,Hレベルを1とし、括弧内に記述する)は対
応する選択されたメモリセルのVTがVT0であれば
(0,0)、VT1であれば(0,1)、VT2であれ
ば(1,0)、VT3であれば(0,0)となり、選択
メモリセルにVTの形で記憶されたデータを読み出こと
ができる。
【0011】この従来の第1の半導体記憶回路には、い
くつかの問題点がある。
くつかの問題点がある。
【0012】第1の問題点は、読出時間が長いことであ
る。その理由は、選択メモリセルのデータの読出に、メ
モリセルに設定可能なVTの数−1回の読出動作を必要
とするからである。
る。その理由は、選択メモリセルのデータの読出に、メ
モリセルに設定可能なVTの数−1回の読出動作を必要
とするからである。
【0013】例えば、選択されたワード線の電位をそれ
ぞれVR1〜VR2に安定させ、読出動作が終了するま
でそれぞれ200nsかかったとすると、それだけで6
00nsが必要となる。
ぞれVR1〜VR2に安定させ、読出動作が終了するま
でそれぞれ200nsかかったとすると、それだけで6
00nsが必要となる。
【0014】第2の問題点は、ノイズに弱いことであ
る。
る。
【0015】その理由は、対応するワード線の電位と選
択メモリセルのVTの電位差が少ない状態でオフ状態、
オン状態の判定をしなければならず、このためにセンス
増幅器を高感度化する必要があるのでノイズの影響を受
けやすいからである。
択メモリセルのVTの電位差が少ない状態でオフ状態、
オン状態の判定をしなければならず、このためにセンス
増幅器を高感度化する必要があるのでノイズの影響を受
けやすいからである。
【0016】例えば、電源電圧を5Vとし、VT0〜V
T3をそれぞれ1.0V、2.6V、4.2V、6.0
Vとし、VR1〜VR3をそれぞれ1.8V、3.4
V、5.0Vとすると、VTとワード線の電位差は最小
0.8Vとなり製造ばらつきやノイズを考慮するとさら
に小さくなる。例えばこれを0.6Vとすると、選択さ
れたメモリセルのドレイン電圧を2.0V、ソース電圧
を0.0Vとすると、ドレイン電圧>(ゲート電圧−V
T)なので飽和領域となっており、このメモリセルのオ
ン電流は(VG−VT)の2乗に比例するので、VG−
VTが0.6Vの時のオン電流は、1.0Vの時に比べ
て約1/3になってしまい、この判定可能なようにセン
ス増幅器を高感度化すると僅かなノイズにより誤動作を
起こすことになる。
T3をそれぞれ1.0V、2.6V、4.2V、6.0
Vとし、VR1〜VR3をそれぞれ1.8V、3.4
V、5.0Vとすると、VTとワード線の電位差は最小
0.8Vとなり製造ばらつきやノイズを考慮するとさら
に小さくなる。例えばこれを0.6Vとすると、選択さ
れたメモリセルのドレイン電圧を2.0V、ソース電圧
を0.0Vとすると、ドレイン電圧>(ゲート電圧−V
T)なので飽和領域となっており、このメモリセルのオ
ン電流は(VG−VT)の2乗に比例するので、VG−
VTが0.6Vの時のオン電流は、1.0Vの時に比べ
て約1/3になってしまい、この判定可能なようにセン
ス増幅器を高感度化すると僅かなノイズにより誤動作を
起こすことになる。
【0017】第3の問題点は、第1の方法の回路を実現
するために面積が増加することである。
するために面積が増加することである。
【0018】その理由は、上述のようにセンス増幅器の
高感度化のために回路が複雑化することと、ワード線の
電位を階段状に上げるための各段の基準電位設定回路を
必要とすることとからである。
高感度化のために回路が複雑化することと、ワード線の
電位を階段状に上げるための各段の基準電位設定回路を
必要とすることとからである。
【0019】第4の問題点は、エンコード部の面積が増
加することである。
加することである。
【0020】その理由は、VT0〜VT3と記憶するデ
ータとの対応を、VTの昇順あるいは降順に(0,
0)、(0,1)、(1,0)、(1,1)とすること
によりエンコード部の回路が複雑になるからである。
ータとの対応を、VTの昇順あるいは降順に(0,
0)、(0,1)、(1,0)、(1,1)とすること
によりエンコード部の回路が複雑になるからである。
【0021】次に、第2の方法を用いる従来の第2の半
導体記憶回路は、メモリセルに設定した複数のVTの各
々とそれぞれ同一のVTを設定したリファレンス用メモ
リセル(以後リファレンスセルという)と、各時点の対
応するワード線の電位により変化するリファレンスセル
の電流量に応じて電位を決定する基準レベル信号を出力
する各リファレンスセルに対応して設けられた基準レベ
ル発生回路と、選択メモリセルに対応して各基準レベル
信号を入力し各基準レベルに対応したセンス増幅器とを
有し、このセンス増幅器において基準レベル信号により
選択メモリセルを流れる電流量から選択メモリセルのV
Tが基準レベル信号に対応するリファレンスセルのVT
以上か未満かを判定し、選択メモリセルに対応する各セ
ンス増幅器の判定結果からそのVTを特定する即ちメモ
リセルに記憶されたデータを読み取る。
導体記憶回路は、メモリセルに設定した複数のVTの各
々とそれぞれ同一のVTを設定したリファレンス用メモ
リセル(以後リファレンスセルという)と、各時点の対
応するワード線の電位により変化するリファレンスセル
の電流量に応じて電位を決定する基準レベル信号を出力
する各リファレンスセルに対応して設けられた基準レベ
ル発生回路と、選択メモリセルに対応して各基準レベル
信号を入力し各基準レベルに対応したセンス増幅器とを
有し、このセンス増幅器において基準レベル信号により
選択メモリセルを流れる電流量から選択メモリセルのV
Tが基準レベル信号に対応するリファレンスセルのVT
以上か未満かを判定し、選択メモリセルに対応する各セ
ンス増幅器の判定結果からそのVTを特定する即ちメモ
リセルに記憶されたデータを読み取る。
【0022】この従来の第2の半導体記憶回路は、従来
の第1の半導体記憶回路よりも読出速度は速いが、下記
の問題点がある。
の第1の半導体記憶回路よりも読出速度は速いが、下記
の問題点がある。
【0023】第1の問題点は、従来の第1の半導体記憶
回路よりもさらにノイズに弱いことである。
回路よりもさらにノイズに弱いことである。
【0024】その理由は、選択メモリセルのVTを一度
に判断するために、メモリセルに設定可能なVT設定時
のわずかな電流量の違いしかない選択メモリセルとリフ
ァレンスセルの電流量を比較することでセンス増幅器で
VTを判定しなければならないので、第1の半導体記憶
回路よりさらにセンス増幅器の感度を良くする必要があ
るためである。
に判断するために、メモリセルに設定可能なVT設定時
のわずかな電流量の違いしかない選択メモリセルとリフ
ァレンスセルの電流量を比較することでセンス増幅器で
VTを判定しなければならないので、第1の半導体記憶
回路よりさらにセンス増幅器の感度を良くする必要があ
るためである。
【0025】第2の問題点は、第2の方法の回路の実現
のために面積が増加することである。
のために面積が増加することである。
【0026】その理由は、選択メモリセルに対してメモ
リセルに設定することができるVTの数−1個の基準レ
ベル発生回路を必要とすることと、上述のようにセンス
増幅器の感度向上のために回路が複雑になるからであ
る。
リセルに設定することができるVTの数−1個の基準レ
ベル発生回路を必要とすることと、上述のようにセンス
増幅器の感度向上のために回路が複雑になるからであ
る。
【0027】第3の問題点は、第1の半導体記憶回路と
同様エンコード部の面積が増加することである。
同様エンコード部の面積が増加することである。
【0028】
【発明が解決しようとする課題】上述した第1の従来の
半導体記憶回路は、選択メモリセルのデータの読出にメ
モリセルに設定可能なVTの数−1回の読出動作を必要
とするため、読出時間が長いという欠点があった。
半導体記憶回路は、選択メモリセルのデータの読出にメ
モリセルに設定可能なVTの数−1回の読出動作を必要
とするため、読出時間が長いという欠点があった。
【0029】また、対応するワード線の電位と選択メモ
リセルのVTの電位差が少ない状態でオフ状態,オン状
態の判定をしなければならず、このためセンス増幅器を
高感度化する必要があるのでにノイズの影響を受けやす
く、ノイズに弱いという欠点があった。
リセルのVTの電位差が少ない状態でオフ状態,オン状
態の判定をしなければならず、このためセンス増幅器を
高感度化する必要があるのでにノイズの影響を受けやす
く、ノイズに弱いという欠点があった。
【0030】また、上述のようにセンス増幅器の高感度
化のために回路が複雑化することと、ワード線電位を階
段状に上昇させるための各段の基準電位設定回路を必要
とするため、回路面積が増大するという欠点があった。
化のために回路が複雑化することと、ワード線電位を階
段状に上昇させるための各段の基準電位設定回路を必要
とするため、回路面積が増大するという欠点があった。
【0031】さらに複数のVT対応の記憶データとの対
応を、VTの昇順あるいは降順にエンコード/デコード
するためのエンコード部の回路が複雑化し回路面積が増
加するという欠点があった。
応を、VTの昇順あるいは降順にエンコード/デコード
するためのエンコード部の回路が複雑化し回路面積が増
加するという欠点があった。
【0032】また、上述した第2の従来の半導体記憶回
路は、選択メモリセルのVTを一度に判断するため、メ
モリセルに設定可能なVT設定時のわずかな電流量の違
いしかない選択メモリセルとリファレンスセルの電流量
を比較することでセンス増幅器でVTを判定しなければ
ならないので、従来の第1の半導体記憶回路よりさらに
センス増幅器を高感度化する必要があるためさらにノイ
ズに弱いという欠点があった。
路は、選択メモリセルのVTを一度に判断するため、メ
モリセルに設定可能なVT設定時のわずかな電流量の違
いしかない選択メモリセルとリファレンスセルの電流量
を比較することでセンス増幅器でVTを判定しなければ
ならないので、従来の第1の半導体記憶回路よりさらに
センス増幅器を高感度化する必要があるためさらにノイ
ズに弱いという欠点があった。
【0033】さらに、選択メモリセルに対してメモリセ
ルに設定することができるVTの数−1個の基準レベル
発生回路を必要とすることと、上述のようにセンス増幅
器の一層の高感度化のために回路がより複雑になること
とにより、回路面積が増加するという欠点があった。
ルに設定することができるVTの数−1個の基準レベル
発生回路を必要とすることと、上述のようにセンス増幅
器の一層の高感度化のために回路がより複雑になること
とにより、回路面積が増加するという欠点があった。
【0034】本発明の目的は、読出速度を速くすること
ができ面積を増大させることなくノイズに強い半導体記
憶回路を提供することにある。
ができ面積を増大させることなくノイズに強い半導体記
憶回路を提供することにある。
【0035】
【課題を解決するための手段】本発明の半導体記憶回路
は、N(Nは3以上)個のしきい値電圧の各々に対応し
てN個の情報記憶状態を設定し得るメモリセルを行列の
マトリクス状に配列し行方向の前記メモリセルを選択状
態とするワード線とを含む複数のメモリセル部と列選択
信号の供給に応答して列方向の前記メモリセルを選択し
選択したメモリセルのデータを伝達する列選択回路と前
記複数のメモリセル部の各々に対応する複数のセンス増
幅器を含むメモリセルセンス増幅部と、前記N個のしき
い値電圧の各々に対応して対応する前記ワード線である
選択ワード線の電位を漸次上昇させることにより選択さ
れた前記メモリセルである選択メモリセルのオフ状態か
らオン状態へのレベル遷移を生ずるタイミングを変化さ
せこのメモリセルのデータに対応する前記センス増幅器
の出力信号のレベル遷移の前記タイミングの相違を検出
して前記N個の情報記憶状態のいずれであるかを特定す
る判定回路とを備え、 第1,第2の前記メモリセルセン
ス増幅部の各々が、第1〜第N−1のしきい値電圧の各
々を設定し前記選択ワード線対応のワード選択信号と同
一タイミングで供給されるリファレンスワード信号によ
り駆動される第1〜第N−1のリファレンス用メモリセ
ルを備え、 前記第1,第2のメモリセルセンス増幅部
が、制御信号の制御に応答して相補的に前記選択メモリ
セルのデータ対応の選択データ及び前記リファレンス用
メモリセルのデータ対応のリファレンスデータのいずれ
か一方を前記センス増幅器の出力信号として出力するこ
とを特徴とするものである。
は、N(Nは3以上)個のしきい値電圧の各々に対応し
てN個の情報記憶状態を設定し得るメモリセルを行列の
マトリクス状に配列し行方向の前記メモリセルを選択状
態とするワード線とを含む複数のメモリセル部と列選択
信号の供給に応答して列方向の前記メモリセルを選択し
選択したメモリセルのデータを伝達する列選択回路と前
記複数のメモリセル部の各々に対応する複数のセンス増
幅器を含むメモリセルセンス増幅部と、前記N個のしき
い値電圧の各々に対応して対応する前記ワード線である
選択ワード線の電位を漸次上昇させることにより選択さ
れた前記メモリセルである選択メモリセルのオフ状態か
らオン状態へのレベル遷移を生ずるタイミングを変化さ
せこのメモリセルのデータに対応する前記センス増幅器
の出力信号のレベル遷移の前記タイミングの相違を検出
して前記N個の情報記憶状態のいずれであるかを特定す
る判定回路とを備え、 第1,第2の前記メモリセルセン
ス増幅部の各々が、第1〜第N−1のしきい値電圧の各
々を設定し前記選択ワード線対応のワード選択信号と同
一タイミングで供給されるリファレンスワード信号によ
り駆動される第1〜第N−1のリファレンス用メモリセ
ルを備え、 前記第1,第2のメモリセルセンス増幅部
が、制御信号の制御に応答して相補的に前記選択メモリ
セルのデータ対応の選択データ及び前記リファレンス用
メモリセルのデータ対応のリファレンスデータのいずれ
か一方を前記センス増幅器の出力信号として出力するこ
とを特徴とするものである。
【0036】
【発明の実施の形態】次に、本発明の実施の形態の半導
体記憶回路のメモリセンス増幅部1組分である単位回路
を図8と共通の構成要素は共通の文字/数字を用いて同
様にブロックで示す図1を参照すると、この図に示す本
実施の形態の半導体記憶回路は、従来の第1の半導体記
憶回路と共通のメモリセル部20〜23とセンス増幅器
40〜43とYセレクタ30とを含み対応するワード線
WARが選択レベルのとき選択され一端を接地電位に接
続し他端をメモリセル部20〜22内の各1組のメモリ
セル列MCCの他端にそれぞれ接続するメモリセルと同
様でありそれぞれVT0〜VT2を設定したリファレン
スセルRC0〜RC2とをそれぞれ含むメモリセンス増
幅部100A,100Bと、メモリセンス増幅部100
A及び100Bの各々のセンス増幅器40〜41の出力
信号SAA00〜SAA02及びSAB00〜SAB0
2の選択された(以下選択)リファレンスセルに対応す
る方を信号Y2及びその反転信号BY2により選択し入
力するラッチタイミング発生回路50と、ラッチタイミ
ング発生回路の出力信号P0〜P2により設定される各
タイミングで内部の3つのラッチ回路にメモリセンス増
幅部100A及び100Bそれぞれのセンス増幅器40
〜43の各出力信号SAA00〜SAA03及びSAB
00〜SAB03の選択メモリセルに対応する方のデー
タを信号Y2,BY2により選択して取り込みその後セ
レクト信号P0〜P2にそれぞれ対応する3つのラッチ
回路に保持された前記データをそれぞれ信号L000〜
L002に出力するラッチ部60〜63と、ラッチ部6
0〜63から信号L000〜L002に信号Y10〜Y
13により設定される各タイミングで出力されたデータ
を入力し選択されたメモリセルに設定されたVTを特定
し対応するデータに変換した信号を出力するエンコード
部70とを含む判定回路800とを備える。
体記憶回路のメモリセンス増幅部1組分である単位回路
を図8と共通の構成要素は共通の文字/数字を用いて同
様にブロックで示す図1を参照すると、この図に示す本
実施の形態の半導体記憶回路は、従来の第1の半導体記
憶回路と共通のメモリセル部20〜23とセンス増幅器
40〜43とYセレクタ30とを含み対応するワード線
WARが選択レベルのとき選択され一端を接地電位に接
続し他端をメモリセル部20〜22内の各1組のメモリ
セル列MCCの他端にそれぞれ接続するメモリセルと同
様でありそれぞれVT0〜VT2を設定したリファレン
スセルRC0〜RC2とをそれぞれ含むメモリセンス増
幅部100A,100Bと、メモリセンス増幅部100
A及び100Bの各々のセンス増幅器40〜41の出力
信号SAA00〜SAA02及びSAB00〜SAB0
2の選択された(以下選択)リファレンスセルに対応す
る方を信号Y2及びその反転信号BY2により選択し入
力するラッチタイミング発生回路50と、ラッチタイミ
ング発生回路の出力信号P0〜P2により設定される各
タイミングで内部の3つのラッチ回路にメモリセンス増
幅部100A及び100Bそれぞれのセンス増幅器40
〜43の各出力信号SAA00〜SAA03及びSAB
00〜SAB03の選択メモリセルに対応する方のデー
タを信号Y2,BY2により選択して取り込みその後セ
レクト信号P0〜P2にそれぞれ対応する3つのラッチ
回路に保持された前記データをそれぞれ信号L000〜
L002に出力するラッチ部60〜63と、ラッチ部6
0〜63から信号L000〜L002に信号Y10〜Y
13により設定される各タイミングで出力されたデータ
を入力し選択されたメモリセルに設定されたVTを特定
し対応するデータに変換した信号を出力するエンコード
部70とを含む判定回路800とを備える。
【0037】エンコード部70は、信号L001を入力
しそのまま信号Dm00として出力し入力端子に信号L
000を接続するインバータ701と、2つの入力端子
をそれぞれインバータ701の出力端と信号L002と
接続し出力端を信号Dm01に接続する2NANDゲー
ト702とを備える。
しそのまま信号Dm00として出力し入力端子に信号L
000を接続するインバータ701と、2つの入力端子
をそれぞれインバータ701の出力端と信号L002と
接続し出力端を信号Dm01に接続する2NANDゲー
ト702とを備える。
【0038】メモリセル列MCCを形成するメモリセル
MC及びYセレクタ30を形成するトランジスタを丸印
で表示する。
MC及びYセレクタ30を形成するトランジスタを丸印
で表示する。
【0039】ラッチタイミング発生回路50の構成を回
路図で示す図2を参照すると、このラッチタイミング発
生回路は、信号Y2を共通接続した各々のゲートに受け
各々のソースにそれぞれ信号SAA00〜SAA02の
各々を受けるN型トランジスタ500,510,520
と、信号Y2の反転信号BY2を共通接続した各々のゲ
ートに受け各々のソースにそれぞれ信号SAB00〜S
AB02の各々を受け各々のドレインをそれぞれトラン
ジスタ500,510,520の各々のドレインと共通
接続したN型トランジスタ501,511,521と、
各々の入力端をそれぞれ共通接続したトランジスタ50
0,501とトランジスタ510,511とトランジス
タ520,521の各々のドレインに接続したインバー
タ502,512,522と、一方の入力端をそれぞれ
インバータ502,512,522の各々の出力端と接
続し出力端からそれぞれ信号P0〜P2の各々を出力す
る2NORゲート503,513,523と、入力端を
トランジスタ520,521の各々のドレインと共通接
続したインバータ524と、一端子をインバータ524
の出力端に他端を接地電位Gに接続した容量素子525
と、入力端をインバータ524の出力端と共通接続し出
力端を2NORゲート523の他方の入力端に接続した
インバータ526とを備える。
路図で示す図2を参照すると、このラッチタイミング発
生回路は、信号Y2を共通接続した各々のゲートに受け
各々のソースにそれぞれ信号SAA00〜SAA02の
各々を受けるN型トランジスタ500,510,520
と、信号Y2の反転信号BY2を共通接続した各々のゲ
ートに受け各々のソースにそれぞれ信号SAB00〜S
AB02の各々を受け各々のドレインをそれぞれトラン
ジスタ500,510,520の各々のドレインと共通
接続したN型トランジスタ501,511,521と、
各々の入力端をそれぞれ共通接続したトランジスタ50
0,501とトランジスタ510,511とトランジス
タ520,521の各々のドレインに接続したインバー
タ502,512,522と、一方の入力端をそれぞれ
インバータ502,512,522の各々の出力端と接
続し出力端からそれぞれ信号P0〜P2の各々を出力す
る2NORゲート503,513,523と、入力端を
トランジスタ520,521の各々のドレインと共通接
続したインバータ524と、一端子をインバータ524
の出力端に他端を接地電位Gに接続した容量素子525
と、入力端をインバータ524の出力端と共通接続し出
力端を2NORゲート523の他方の入力端に接続した
インバータ526とを備える。
【0040】2NORゲート503,513の他方の入
力端は、それぞれ2つのトランジスタ510,511及
びトランジスタ520,521のドレインと共通接続す
る。
力端は、それぞれ2つのトランジスタ510,511及
びトランジスタ520,521のドレインと共通接続す
る。
【0041】ラッチ部60の構成を回路図で示す図3を
参照すると、このラッチ部は、信号BY2及びその反転
信号Y2を各々のゲートに受け各々のソースにそれぞれ
信号SAA00,SAB00を受けるN型トランジスタ
601,602と、入力端をトランジスタ601,60
2の各々のドレインと共通接続したインバータ603
と、一端をインバータ603の出力端に他端を接地電位
Gにそれぞれ接続した容量素子604と、入力端をイン
バータ603の出力端と共通接続したインバータ605
と、各々のゲートにそれぞれ信号P0〜P2を受け各々
のソースをそれぞれインバータ605の出力端と共通接
続したN型トランジスタ610,620,630と、各
々の入力端をそれぞれトランジスタ610,620,6
30の各々のドレインと接続したインバータ611,6
21,631と、それぞれ一端をインバータ611,6
21,631の各々の出力端と接続しそれぞれ他端を接
地電位Gに接続した容量素子612,622,632
と、各々の入力端をそれぞれインバータ611,62
1,631の出力端にそれぞれ共通接続したインバータ
613,623,633と、各々の入力端にそれぞれ信
号P0〜P2を受けるインバータ614,624,63
4と、各々のゲートにそれぞれインバータ614,62
4,634の出力端を接続し各々のソースをそれぞれイ
ンバータ613,623,633の出力端に接続し各々
のドレインをそれぞれトランジスタ610,620,6
30のドレインにそれぞれ共通接続したN型トランジス
タ615,625,635と、各々のゲートにそれぞれ
信号Y10を受け各々のソースをそれぞれインバータ6
13,623,633の出力端とそれぞれ共通接続し各
々のドレインからそれぞれ信号L000〜L002を出
力するN型トランジスタ616,626,636とを備
える。トランジスタ610,615,616,インバー
タ611,613,614,容量素子612はラッチ回
路L601を構成し、トランジスタ620,625,6
26,インバータ621,623,624,容量素子6
22はラッチ回路L602を構成し、トランジスタ63
0,635,636,インバータ631,633,63
4,容量素子632はラッチ回路L603を構成する。
参照すると、このラッチ部は、信号BY2及びその反転
信号Y2を各々のゲートに受け各々のソースにそれぞれ
信号SAA00,SAB00を受けるN型トランジスタ
601,602と、入力端をトランジスタ601,60
2の各々のドレインと共通接続したインバータ603
と、一端をインバータ603の出力端に他端を接地電位
Gにそれぞれ接続した容量素子604と、入力端をイン
バータ603の出力端と共通接続したインバータ605
と、各々のゲートにそれぞれ信号P0〜P2を受け各々
のソースをそれぞれインバータ605の出力端と共通接
続したN型トランジスタ610,620,630と、各
々の入力端をそれぞれトランジスタ610,620,6
30の各々のドレインと接続したインバータ611,6
21,631と、それぞれ一端をインバータ611,6
21,631の各々の出力端と接続しそれぞれ他端を接
地電位Gに接続した容量素子612,622,632
と、各々の入力端をそれぞれインバータ611,62
1,631の出力端にそれぞれ共通接続したインバータ
613,623,633と、各々の入力端にそれぞれ信
号P0〜P2を受けるインバータ614,624,63
4と、各々のゲートにそれぞれインバータ614,62
4,634の出力端を接続し各々のソースをそれぞれイ
ンバータ613,623,633の出力端に接続し各々
のドレインをそれぞれトランジスタ610,620,6
30のドレインにそれぞれ共通接続したN型トランジス
タ615,625,635と、各々のゲートにそれぞれ
信号Y10を受け各々のソースをそれぞれインバータ6
13,623,633の出力端とそれぞれ共通接続し各
々のドレインからそれぞれ信号L000〜L002を出
力するN型トランジスタ616,626,636とを備
える。トランジスタ610,615,616,インバー
タ611,613,614,容量素子612はラッチ回
路L601を構成し、トランジスタ620,625,6
26,インバータ621,623,624,容量素子6
22はラッチ回路L602を構成し、トランジスタ63
0,635,636,インバータ631,633,63
4,容量素子632はラッチ回路L603を構成する。
【0042】本実施の形態の形態の単位回路は、メモリ
セルMCの各々が2ビットを記憶でき、1アドレスに8
個のメモリセルが対応するので、メモリセルを選択する
各アドレスに対応して記憶,読出対象データのビット数
を16ビットとし、全アドレスに対応するデータ2ビッ
ト分のメモリセルを含むメモリセンス増幅部100A,
100Bと対応する判定回路800との1組分を含む。
セルMCの各々が2ビットを記憶でき、1アドレスに8
個のメモリセルが対応するので、メモリセルを選択する
各アドレスに対応して記憶,読出対象データのビット数
を16ビットとし、全アドレスに対応するデータ2ビッ
ト分のメモリセルを含むメモリセンス増幅部100A,
100Bと対応する判定回路800との1組分を含む。
【0043】メモリ対象データのビット数16ビット分
に対応する本実施の形態の上位回路をブロックで示すと
ともに各回路の物理的配置を模式的に示す図4を参照す
ると、この上位回路は、図1の回路の8組分から成り、
8組のメモリセンス増幅部100A〜107A,100
B〜107Bと、選択されたメモリセルの記憶データの
読出結果を信号Dm00〜Dm07,Dm10〜Dm1
7として出力する判定回路800〜807と、ワード線
の駆動タイミング同期用の信号SYNの供給を受けワー
ド線WA0〜WA7,WAR及びWB0〜WB7,WB
Rをそれぞれ駆動するワード駆動部90A,90Bとを
備える。
に対応する本実施の形態の上位回路をブロックで示すと
ともに各回路の物理的配置を模式的に示す図4を参照す
ると、この上位回路は、図1の回路の8組分から成り、
8組のメモリセンス増幅部100A〜107A,100
B〜107Bと、選択されたメモリセルの記憶データの
読出結果を信号Dm00〜Dm07,Dm10〜Dm1
7として出力する判定回路800〜807と、ワード線
の駆動タイミング同期用の信号SYNの供給を受けワー
ド線WA0〜WA7,WAR及びWB0〜WB7,WB
Rをそれぞれ駆動するワード駆動部90A,90Bとを
備える。
【0044】ワード駆動部90Aとメモリセンス増幅部
100A〜107Aとを合わてA領域とし、ワード駆動
部90Bとメモリセンス増幅部100B〜107Bとを
合わせてB領域とし、1つのアドレスに対しては信号Y
2,BY2により一方の領域のメモリセルを選択し、他
方の領域のリファレンスセルを選択する。
100A〜107Aとを合わてA領域とし、ワード駆動
部90Bとメモリセンス増幅部100B〜107Bとを
合わせてB領域とし、1つのアドレスに対しては信号Y
2,BY2により一方の領域のメモリセルを選択し、他
方の領域のリファレンスセルを選択する。
【0045】次に、図1〜図4及び各信号波形をタイム
チャートで示す図5を参照して本実施の形態の動作につ
いて説明すると、まず、図1に示す1組分のメモリセン
ス増幅部100A,100Bと判定回路800の動作に
ついて説明する。
チャートで示す図5を参照して本実施の形態の動作につ
いて説明すると、まず、図1に示す1組分のメモリセン
ス増幅部100A,100Bと判定回路800の動作に
ついて説明する。
【0046】最初にA領域,B領域のどちらか一方のワ
ード線1本例えばA領域のワード線WA0と、他方すな
わちB領域のリファレンス用ワードWBRを選択する。
選択された2本のワード線は信号SYNに制御されて同
一タイミングでそれぞれ対応のワード駆動部90A,9
0Bにより図のタイミングに示すように電位が上昇す
る。これにより対応のワード線と信号Y00〜Y03に
より選択された(以下選択)メモリセル及びリファレン
スセルと対応するセンス増幅器40〜43の間が導通す
る。このとき選択メモリセル及びリファレンス用メモリ
セルがオン状態であれば、対応センス増幅器から接地電
位に電流が流れその出力信号SAA00〜SAA03,
SAB00〜SAB03は高レベルとなる。また、選択
メモリセル及びリファレンス用メモリセルがオフ状態で
あれば、対応センス増幅器から接地電位に電流が流れず
その出力信号は低レベルとなる。
ード線1本例えばA領域のワード線WA0と、他方すな
わちB領域のリファレンス用ワードWBRを選択する。
選択された2本のワード線は信号SYNに制御されて同
一タイミングでそれぞれ対応のワード駆動部90A,9
0Bにより図のタイミングに示すように電位が上昇す
る。これにより対応のワード線と信号Y00〜Y03に
より選択された(以下選択)メモリセル及びリファレン
スセルと対応するセンス増幅器40〜43の間が導通す
る。このとき選択メモリセル及びリファレンス用メモリ
セルがオン状態であれば、対応センス増幅器から接地電
位に電流が流れその出力信号SAA00〜SAA03,
SAB00〜SAB03は高レベルとなる。また、選択
メモリセル及びリファレンス用メモリセルがオフ状態で
あれば、対応センス増幅器から接地電位に電流が流れず
その出力信号は低レベルとなる。
【0047】この時リファレンスセルRC0〜RC2に
はそれぞれしきい値VT0〜VT2が設定されており、
センス増幅器40〜43に対応する選択各メモリセルに
は、例えばそれぞれVT0〜VT3が設定されていたと
すると、信号SAB00〜SAB02,SAA00〜S
AA03の波形は図に示すようにワード線WA0,WB
Rの各々の電位が対応のVT0,VT1,VT2を超え
るとHレベルに変化する。そして、信号Y2、BY2に
より選択されたリファレンスセルに対応する信号SAB
00〜SAB02がラッチタイミング発生回路50に取
り込まれ、信号P0〜P2として出力される。図示のよ
うに、信号P0は信号SAA00,SAB00のHレベ
ルに応答してHレベルに信号SAA01,SAB01の
Hレベルに応答してLレベルにそれぞれ遷移し、信号P
1は信号SAA01,SAB01のHレベルに応答して
Hレベルに信号SAA02,SAB02のHレベルに応
答してLレベルにそれぞれ遷移し、信号P2は信号SA
A02,SAB02のHレベルに応答してHレベルに遷
移し容量525で定まる一定期間経過後Lレベルに遷移
する。
はそれぞれしきい値VT0〜VT2が設定されており、
センス増幅器40〜43に対応する選択各メモリセルに
は、例えばそれぞれVT0〜VT3が設定されていたと
すると、信号SAB00〜SAB02,SAA00〜S
AA03の波形は図に示すようにワード線WA0,WB
Rの各々の電位が対応のVT0,VT1,VT2を超え
るとHレベルに変化する。そして、信号Y2、BY2に
より選択されたリファレンスセルに対応する信号SAB
00〜SAB02がラッチタイミング発生回路50に取
り込まれ、信号P0〜P2として出力される。図示のよ
うに、信号P0は信号SAA00,SAB00のHレベ
ルに応答してHレベルに信号SAA01,SAB01の
Hレベルに応答してLレベルにそれぞれ遷移し、信号P
1は信号SAA01,SAB01のHレベルに応答して
Hレベルに信号SAA02,SAB02のHレベルに応
答してLレベルにそれぞれ遷移し、信号P2は信号SA
A02,SAB02のHレベルに応答してHレベルに遷
移し容量525で定まる一定期間経過後Lレベルに遷移
する。
【0048】そして、信号BY2,Y2による選択メモ
リセルに対応する信号SAA00〜SAA03が同一構
成のラッチ部60〜63の各々に取り込まれる。以下説
明の便宜上信号SAA00について説明すると、ラッチ
部60は、信号SAA00をインバータ603,605
と容量素子604により遅延し、各信号P0〜P2が高
レベルとなるタイミングで対応の3つのラッチ回路L6
01,L602,L603の各々に入力し、その後各信
号P0〜P2が低レベルとなることにより各ラッチ回路
L601,L602,L603のレベルを保持する。こ
こで信号SAA00に対する各ラッチ回路L601,L
602,L603の入力信号の遅延は、各信号P0,P
1の各々のHレベルからLレベルへの変化タイミング
が、信号SAA01,SAA02対応のラッチ回路の入
力各信号のLレベルからHレベルへの変化前となるよう
に設定する。
リセルに対応する信号SAA00〜SAA03が同一構
成のラッチ部60〜63の各々に取り込まれる。以下説
明の便宜上信号SAA00について説明すると、ラッチ
部60は、信号SAA00をインバータ603,605
と容量素子604により遅延し、各信号P0〜P2が高
レベルとなるタイミングで対応の3つのラッチ回路L6
01,L602,L603の各々に入力し、その後各信
号P0〜P2が低レベルとなることにより各ラッチ回路
L601,L602,L603のレベルを保持する。こ
こで信号SAA00に対する各ラッチ回路L601,L
602,L603の入力信号の遅延は、各信号P0,P
1の各々のHレベルからLレベルへの変化タイミング
が、信号SAA01,SAA02対応のラッチ回路の入
力各信号のLレベルからHレベルへの変化前となるよう
に設定する。
【0049】以上により、それぞれの選択メモリセルと
リファレンスセルに対応するワード線を同一タイミング
で電位上昇させ、選択リファレンスセルに対応するセン
ス増幅器の出力信号を選択メモリセルの読出に使うこと
により、選択ワード線の電位がVT0とVT1,VT1
とVT2,VT2とVT3の各々間の電位にあるタイミ
ングでの選択メモリセル対応のセンス増幅器の出力レベ
ルを対応するラッチ回路に保持することができる。
リファレンスセルに対応するワード線を同一タイミング
で電位上昇させ、選択リファレンスセルに対応するセン
ス増幅器の出力信号を選択メモリセルの読出に使うこと
により、選択ワード線の電位がVT0とVT1,VT1
とVT2,VT2とVT3の各々間の電位にあるタイミ
ングでの選択メモリセル対応のセンス増幅器の出力レベ
ルを対応するラッチ回路に保持することができる。
【0050】信号P0〜P2に対応する3つのラッチ回
路L601〜L603からメモリセルMCに設定された
VTの各々に対応する信号L000〜L002と信号D
m01,Dm00の出力レベルをHレベルを1,Lレベ
ル0で表すと図6のようになる。
路L601〜L603からメモリセルMCに設定された
VTの各々に対応する信号L000〜L002と信号D
m01,Dm00の出力レベルをHレベルを1,Lレベ
ル0で表すと図6のようになる。
【0051】この後、信号Y10〜Y13を順次選択す
ることにより、信号Y10〜Y13の各々に対応してラ
ッチ部61〜63は保持した3つのデータの各々を順次
信号L000〜L002として出力しエンコード部70
に供給することにより、選択メモリセルに設定されたV
T対応のデータをDm00,Dm01として出力する。
ることにより、信号Y10〜Y13の各々に対応してラ
ッチ部61〜63は保持した3つのデータの各々を順次
信号L000〜L002として出力しエンコード部70
に供給することにより、選択メモリセルに設定されたV
T対応のデータをDm00,Dm01として出力する。
【0052】図4に示した各回路の配置方法は、ワード
線の配線材料の抵抗が大きい場合などワード線の各位置
における遅延が無視できない場合に、選択メモリセルの
データの読み出時に、ワード線中のほぼ対応位置に配置
した選択リファレンスセル対応のセンス増幅器の出力信
号を使うことでワード線の信号遅延の影響を回避でき
る。
線の配線材料の抵抗が大きい場合などワード線の各位置
における遅延が無視できない場合に、選択メモリセルの
データの読み出時に、ワード線中のほぼ対応位置に配置
した選択リファレンスセル対応のセンス増幅器の出力信
号を使うことでワード線の信号遅延の影響を回避でき
る。
【0053】次に、本発明の第2の実施の形態を特徴づ
けるラッチタイミング発生回路50Aを図2と共通の構
成要素には共通の参照文字/数字を付して同様に回路図
で示す図7を参照すると、この図に示す本実施の形態の
前述の第1の実施の形態のラッチタイミング発生回路5
0との相違点は、入力端をトランジスタ500,501
の共通接続したドレインに接続したインバータ504
と、一端をインバータ504の出力端に他端を接地Gに
接続した容量素子505と、入力端をインバータ504
の出力端に出力端を2NOR503の他方の入力にそれ
ぞれ接続したインバータ506と、入力端をトランジス
タ510,511の共通接続したドレインに接続したイ
ンバータ514と、一端をインバータ514の出力端に
他端を接地Gに接続した容量素子515と、入力端をイ
ンバータ514の出力端に出力端を2NOR513の他
方の入力にそれぞれ接続したインバータ516とを備え
ることである。
けるラッチタイミング発生回路50Aを図2と共通の構
成要素には共通の参照文字/数字を付して同様に回路図
で示す図7を参照すると、この図に示す本実施の形態の
前述の第1の実施の形態のラッチタイミング発生回路5
0との相違点は、入力端をトランジスタ500,501
の共通接続したドレインに接続したインバータ504
と、一端をインバータ504の出力端に他端を接地Gに
接続した容量素子505と、入力端をインバータ504
の出力端に出力端を2NOR503の他方の入力にそれ
ぞれ接続したインバータ506と、入力端をトランジス
タ510,511の共通接続したドレインに接続したイ
ンバータ514と、一端をインバータ514の出力端に
他端を接地Gに接続した容量素子515と、入力端をイ
ンバータ514の出力端に出力端を2NOR513の他
方の入力にそれぞれ接続したインバータ516とを備え
ることである。
【0054】このラッチタイミング発生回路50Aに対
応するラッチ部60A(図示省略)は、ラッチ部60の
インバータ603,605と容量素子604を削除し、
トランジスタ601のドレインを直接ラッチ回路L60
1〜L603の入力端に接続した構成となる。
応するラッチ部60A(図示省略)は、ラッチ部60の
インバータ603,605と容量素子604を削除し、
トランジスタ601のドレインを直接ラッチ回路L60
1〜L603の入力端に接続した構成となる。
【0055】図7を参照して本実施の形態の動作につい
て説明すると、VT0が設定され選択リファレンスセル
に対応するセンス増幅器の出力信号、ここでは説明の便
宜上SAB00のそれぞれ反転信号と遅延信号を2NO
Rゲート503に入力することで、信号SAB00の低
レベルから高レベルへの変化タイミングから上記遅延信
号の遅延分の期間だけ信号P0をHレベルとする。上記
遅延は、一回の読出動作毎のVT0設定・選択メモリセ
ル及びリファレンスセルに対応のセンス増幅器の各出力
信号の変化タイミング間の最大のずれ分と、信号P0で
制御されるラッチ回路の入力信号レベル保持に十分な時
間との和以上の時間であり、かつ、VT1設定・選択メ
モリセル及びリファレンスセルに対応のセンス増幅器の
出力信号のLレベルからHレベルへの変化タイミング前
に信号P0をLレベルとする時間とする。
て説明すると、VT0が設定され選択リファレンスセル
に対応するセンス増幅器の出力信号、ここでは説明の便
宜上SAB00のそれぞれ反転信号と遅延信号を2NO
Rゲート503に入力することで、信号SAB00の低
レベルから高レベルへの変化タイミングから上記遅延信
号の遅延分の期間だけ信号P0をHレベルとする。上記
遅延は、一回の読出動作毎のVT0設定・選択メモリセ
ル及びリファレンスセルに対応のセンス増幅器の各出力
信号の変化タイミング間の最大のずれ分と、信号P0で
制御されるラッチ回路の入力信号レベル保持に十分な時
間との和以上の時間であり、かつ、VT1設定・選択メ
モリセル及びリファレンスセルに対応のセンス増幅器の
出力信号のLレベルからHレベルへの変化タイミング前
に信号P0をLレベルとする時間とする。
【0056】同様にVT1,VT2を設定したリファレ
ンスセルに対応の信号SAB01,SAB02をそれぞ
れ用いて信号P1,P2のHレベル期間を設定する。
ンスセルに対応の信号SAB01,SAB02をそれぞ
れ用いて信号P1,P2のHレベル期間を設定する。
【0057】すなわち選択ワード線が各VT以上であ
り、次に高いVTより低い電位である期間において選択
メモリセルのオン状態又はオフ状態を対応するラッチ回
路に保持するタイミングを、上記各VTと同一VTを設
定したリファレンスセルに対応のセンス増幅器の出力信
号に一定の遅延を加えることで設定する。
り、次に高いVTより低い電位である期間において選択
メモリセルのオン状態又はオフ状態を対応するラッチ回
路に保持するタイミングを、上記各VTと同一VTを設
定したリファレンスセルに対応のセンス増幅器の出力信
号に一定の遅延を加えることで設定する。
【0058】
【発明の効果】以上説明したように、本発明の半導体記
憶回路は、メモリセルに設定するしきい値VTのうち一
部のVTを設定したリファレンスセルを用意し、上昇時
におけるワード線電位が各VTに達する時間差を利用す
ることにより、選択メモリセルと各VT設定リファレン
スセルの1回の読出動作で選択メモリセルのVTを特
定、すなわちメモリセル記憶データの読出ができるの
で、従来の第1の半導体記憶回路と比較してデータ読出
を高速に行えるという効果がある。
憶回路は、メモリセルに設定するしきい値VTのうち一
部のVTを設定したリファレンスセルを用意し、上昇時
におけるワード線電位が各VTに達する時間差を利用す
ることにより、選択メモリセルと各VT設定リファレン
スセルの1回の読出動作で選択メモリセルのVTを特
定、すなわちメモリセル記憶データの読出ができるの
で、従来の第1の半導体記憶回路と比較してデータ読出
を高速に行えるという効果がある。
【0059】例えば、従来の第1の半導体記憶回路で1
回当たり200nsかかるワード線の選択・読出動作を
3回繰り返す場合では、計600ns必要であったが、
本実施の形態では1回で済むので200Nsecとする
ことができる。
回当たり200nsかかるワード線の選択・読出動作を
3回繰り返す場合では、計600ns必要であったが、
本実施の形態では1回で済むので200Nsecとする
ことができる。
【0060】また、選択メモリセルと対応し同一VTが
設定されたリファレンスセルの各々に対応するセンス増
幅器のオン状態,オフ状態の判定タイミングがあるてい
ど揃っていれば良いので、判定タイミングにおける選択
ワード線と各VTの電位差あるいはオン電流量は任意に
設定可能である。これにより上記判定タイミングにおけ
る選択メモリセルのオン電流量を大きく設定できるので
センス増幅器を従来の第1又は第2の半導体記憶回路の
ように高感度化する必要がないため、メモリセルの読出
動作においてノイズに強いという効果がある。
設定されたリファレンスセルの各々に対応するセンス増
幅器のオン状態,オフ状態の判定タイミングがあるてい
ど揃っていれば良いので、判定タイミングにおける選択
ワード線と各VTの電位差あるいはオン電流量は任意に
設定可能である。これにより上記判定タイミングにおけ
る選択メモリセルのオン電流量を大きく設定できるので
センス増幅器を従来の第1又は第2の半導体記憶回路の
ように高感度化する必要がないため、メモリセルの読出
動作においてノイズに強いという効果がある。
【0061】例えば、従来技術で述べたように、判定タ
イミング時の選択ワード線とVTの電位差を0.6Vか
ら1.0Vにすることによりメモリセルのオン電流を約
3倍にすることができる。
イミング時の選択ワード線とVTの電位差を0.6Vか
ら1.0Vにすることによりメモリセルのオン電流を約
3倍にすることができる。
【0062】また、センス増幅器の高感度化が不要であ
り回路を簡素化できることと、ワード線電位を階段状に
上昇させる駆動回路やVT数−1個の基準レベル発生回
路が不要であることと、複数のVT対応の記憶データと
の対応を、VTの昇順あるいは降順にエンコード/デコ
ードする必要がないためエンコード部の回路が簡素化で
きることとにより回路面積を縮小できるという効果があ
る。
り回路を簡素化できることと、ワード線電位を階段状に
上昇させる駆動回路やVT数−1個の基準レベル発生回
路が不要であることと、複数のVT対応の記憶データと
の対応を、VTの昇順あるいは降順にエンコード/デコ
ードする必要がないためエンコード部の回路が簡素化で
きることとにより回路面積を縮小できるという効果があ
る。
【0063】さらに、VTのばらつきすなわち分散が選
択メモリセル対応のセンス増幅器の出力信号の変化タイ
ミングのずれとして表れるので回路的対策が容易である
ことと、ワード線抵抗等に依存しメモリ領域のワード線
に平行な方向でのVTの分散は選択メモリセル及びリフ
ァレンスセルが同じようにばらつくこととにより読出に
影響が少ないこととによりメモリセルに設定するVTの
分散に強いという効果がある。
択メモリセル対応のセンス増幅器の出力信号の変化タイ
ミングのずれとして表れるので回路的対策が容易である
ことと、ワード線抵抗等に依存しメモリ領域のワード線
に平行な方向でのVTの分散は選択メモリセル及びリフ
ァレンスセルが同じようにばらつくこととにより読出に
影響が少ないこととによりメモリセルに設定するVTの
分散に強いという効果がある。
【図1】本発明の半導体記憶回路の第1の実施の形態を
示すブロック図である。
示すブロック図である。
【図2】図1のラッチタイミング回路の構成を示す回路
図である。
図である。
【図3】図1のラッチ部の構成を示す回路図である。
【図4】図1の回路を単位回路として構成した上位回路
を示すブロック図である。
を示すブロック図である。
【図5】本実施の形態の半導体記憶回路における動作の
一例を示すタイムチャートである。
一例を示すタイムチャートである。
【図6】メモリセルに設定したしきい値電圧と各信号の
出力レベルとの対応を示す図である。
出力レベルとの対応を示す図である。
【図7】本発明の半導体記憶回路の第2の実施の形態を
特徴づけるラッチタイミング回路の構成を示す回路図で
ある。
特徴づけるラッチタイミング回路の構成を示す回路図で
ある。
【図8】従来の第1の半導体記憶回路の一例を示すブロ
ック図である。
ック図である。
【図9】図8のラッチ部の構成を示す回路図である。
【図10】従来の半導体記憶回路における動作の一例を
示すタイムチャートである。
示すタイムチャートである。
100A〜107A,100B〜107B,110
メモリセンス増幅部 20〜23 メモリセル部 30 Yセレクタ 40〜43 センス増幅器 50 ラッチタイミング発生回路 500,501,510,511,520,521,6
01,602,610,616,620,626,63
0,636,640,644,646,650,65
4,656,660,664,666 トランジス
タ 502,504,506,512,514,516,5
22,524,526,603,605,611,61
2,614,621,622,624,631,63
2,634,641,643,644,651,65
3,654,661,663,664,701,71
1,714 インバータ 503,513,523,702,712,713
論理ゲート 505,515,525,604,612,622,6
32,642,652,662 容量素子 60〜67 ラッチ部 70,71 エンコード部 800〜807,810 判定回路 90A,90B ワード駆動部 MC メモリセル MCC メモリセル列 P0〜P2,PP0〜PP2 ラッチタイミング制御
信号 RC0〜RC2 リファレンス用セル WA0〜WA7,WB0〜WB7,WAR,WBR,W
0〜W7 ワード線 YS Yセレクタトランジスタ L601〜L603 ラッチ回路
メモリセンス増幅部 20〜23 メモリセル部 30 Yセレクタ 40〜43 センス増幅器 50 ラッチタイミング発生回路 500,501,510,511,520,521,6
01,602,610,616,620,626,63
0,636,640,644,646,650,65
4,656,660,664,666 トランジス
タ 502,504,506,512,514,516,5
22,524,526,603,605,611,61
2,614,621,622,624,631,63
2,634,641,643,644,651,65
3,654,661,663,664,701,71
1,714 インバータ 503,513,523,702,712,713
論理ゲート 505,515,525,604,612,622,6
32,642,652,662 容量素子 60〜67 ラッチ部 70,71 エンコード部 800〜807,810 判定回路 90A,90B ワード駆動部 MC メモリセル MCC メモリセル列 P0〜P2,PP0〜PP2 ラッチタイミング制御
信号 RC0〜RC2 リファレンス用セル WA0〜WA7,WB0〜WB7,WAR,WBR,W
0〜W7 ワード線 YS Yセレクタトランジスタ L601〜L603 ラッチ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G11C 11/40 - 11/409 G11C 16/00 - 16/06 G11C 17/08 - 17/10
Claims (5)
- 【請求項1】N(Nは3以上)個のしきい値電圧の各々
に対応してN個の情報記憶状態を設定し得るメモリセル
を行列のマトリクス状に配列し行方向の前記メモリセル
を選択状態とするワード線とを含む複数のメモリセル部
と列選択信号の供給に応答して列方向の前記メモリセル
を選択し選択したメモリセルのデータを伝達する列選択
回路と前記複数のメモリセル部の各々に対応する複数の
センス増幅器を含むメモリセルセンス増幅部と、 前記N個のしきい値電圧の各々に対応して対応する前記
ワード線である選択ワード線の電位を漸次上昇させるこ
とにより選択された前記メモリセルである選択メモリセ
ルのオフ状態からオン状態へのレベル遷移を生ずるタイ
ミングを変化させこのメモリセルのデータに対応する前
記センス増幅器の出力信号のレベル遷移の前記タイミン
グの相違を検出して前記N個の情報記憶状態のいずれで
あるかを特定する判定回路とを備え、 第1,第2の前記メモリセルセンス増幅部の各々が、第
1〜第N−1のしきい値電圧の各々を設定し前記選択ワ
ード線対応のワード選択信号と同一タイミングで供給さ
れるリファレンスワード信号により駆動される第1〜第
N−1のリファレンス用メモリセルを備え、 前記第1,第2のメモリセルセンス増幅部が、制御信号
の制御に応答して相補的に前記選択メモリセルのデータ
対応の選択データ及び前記リファレンス用メモリセルの
データ対応のリファレンスデータのいずれか一方を前記
センス増幅器の出力信号として出力する ことを特徴とす
る半導体記憶回路。 - 【請求項2】前記判定回路が、前記リファレンスワード
信号の電位上昇に対応して順次発生する前記第1〜第N
のリファレンス用メモリデータ対応の第1〜第N−1の
リファレンスデータの各々の第1のレベルから第2のレ
ベルへの遷移にそれぞれ対応して第1〜第N−1のラッ
チタイミング信号を発生するラッチタイミング回路と、 前記第1〜第N−1のラッチタイミング信号の各々の供
給に応答して前記選択データをそれぞれラッチする第1
〜第N−1のラッチ回路を含むラッチ回路部とを備える
ことを特徴とする請求項1記載の半導体記憶回路。 - 【請求項3】 前記ラッチタイミング発生回路が、前記
制御信号の供給に応答して前記第1〜第N−1のリファ
レンスデータの各々を通過させ第1〜第N〜1のゲート
データを生成する第1〜第N−1のトランスファゲート
回路と、 前記第1〜第N−1のゲートデータの昇順に隣接する2
つのゲートデータの一方を反転して否定論理和を取り前
記第1〜第N−2のラッチタイミング信号を発生する第
1〜第N−2の論理回路と、 前記第N−1のゲートデータの反転値とこの第N−1の
ゲートデータの所定の遅延値との否定論理和を取り前記
第N−1のラッチタイミング信号を発生する第N−1の
論理回路とを備えることを特徴とする請求項2記載の半
導体記憶回路。 - 【請求項4】 前記ラッチタイミング発生回路が、前記
制御信号の供給に応答して前記第1〜第N−1のリファ
レンスデータの各々を通過させ第1〜第N〜1のゲート
データを生成する第1〜第N−1のトランスファゲート
回路と、 前記第1〜第N−1のゲートデータの各々の反転値とこ
の第1〜第N−1のゲートデータ各々の所定の遅延値と
の否定論理和をそれぞれ取り第1〜第N−1のラッチタ
イミング信号を発生する第1〜第N−1の論理回路とを
備えることを特徴とする請求項2記載の半導体記憶回
路。 - 【請求項5】 前記ラッチ回路部が、前記制御信号の供
給に応答して前記選択データを通過させ選択ゲートデー
タを生成する選択トランスファゲート回路と、 前記選択ゲートデータを所定時間遅延させ遅延選択デー
タを生成する遅延回路と、 前記第1〜第N−1のラッチタイミング信号の各々の供
給に応答して前記遅延選択データをラッチする第1〜第
N−1のラッチ回路とを備えることを特徴とする請求項
2記載の半導体記憶回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4412897A JP2978813B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶回路 |
TW087102850A TW372318B (en) | 1997-02-27 | 1998-02-25 | High read speed multivalued read only memory device |
US09/031,105 US5953252A (en) | 1997-02-27 | 1998-02-26 | High read speed multivalued read only memory device |
KR1019980006163A KR100267591B1 (ko) | 1997-02-27 | 1998-02-26 | 고속 판독 다중가 rom 장치 |
CN98107741A CN1110819C (zh) | 1997-02-27 | 1998-02-27 | 高读出速度的多值只读存储装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4412897A JP2978813B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体記憶回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10241373A JPH10241373A (ja) | 1998-09-11 |
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Family
ID=12682988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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---|---|
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JP (1) | JP2978813B2 (ja) |
KR (1) | KR100267591B1 (ja) |
CN (1) | CN1110819C (ja) |
TW (1) | TW372318B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6862208B2 (en) * | 2003-04-11 | 2005-03-01 | Freescale Semiconductor, Inc. | Memory device with sense amplifier and self-timed latch |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4648074A (en) * | 1984-06-29 | 1987-03-03 | Rca Corporation | Reference circuit with semiconductor memory array |
JPS61117796A (ja) * | 1984-11-13 | 1986-06-05 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置 |
JPH04195900A (ja) * | 1990-11-27 | 1992-07-15 | Nec Ic Microcomput Syst Ltd | カレントミラー型センスアンプ |
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