JP2006059910A - 半導体装置 - Google Patents

Abstract

【課題】動作電圧を容易に変更することの可能な半導体装置を提供すること。
【解決手段】入出力回路２５ａは、第１の高電位電源ＶＤＤ１にて動作する第１入出力セル３１ａと、第２の高電位電源ＶＤＤ２にて動作する第２入出力セル３１ｂとを備えている。そして、入出力回路２５ａは、電圧選択信号ＶＳＥＬ０に基づいて第１又は第２入出力セル３１ａ，３１ｂを動作させるようにした。従って、動作する第１又は第２入出力セル３１ａ，３１ｂの動作電圧（第１の高電位電源ＶＤＤ１又は第２の高電位電源ＶＤＤ２）に応じた信号が出力される。
【選択図】 図３

Description

本発明は、内部回路の出力信号のレベルを、外部に接続された装置に応じたレベルに変換して出力する出力回路を備えた半導体装置に関するものである。
近年、半導体装置においては、高集積化、高速化が進められている。また、半導体装置においては、低消費電力化のために、その駆動電圧の低電圧化が進められている。一方、未だ低駆動電圧化されていない高駆動電圧の半導体装置も存在する。これらの電源電圧が異なる複数の半導体装置が接続される半導体装置は、それぞれに接続される半導体装置の電源電圧に対応する動作電圧にて動作する入出力回路（Ｉ／Ｏ(input/output)回路）を備えている。それら入出力回路において、動作電圧を容易に変更することが望まれている。

従来、半導体装置は、その周辺に沿って入出力回路が設けられ、該入出力回路に他の半導体装置や抵抗等の素子が接続されている。尚、上記半導体装置を区別するため、注目する半導体装置を主半導体装置、該主半導体装置に接続される半導体装置を副半導体装置として説明する。

副半導体装置は、例えば種類（メモリ等）によって入出力回路の動作電圧が異なるものが存在する。このため、主半導体装置では、接続が想定される１つ又は複数の副半導体装置に応じて入出力回路をグループ化した複数のブロック毎に、それらに対応して設けられた端子（パッド）から対応する電圧を有する動作電源が供給される。

例えば、図２４に示すように、主半導体装置１１には、その周辺に沿って入出力ブロック１２ａ，１２ｂ，１２ｃ，１２ｄが設けられ、それらの内側には内部回路１３が設けられている。各ブロック１２ａ〜１２ｄは、それぞれ複数の入出力回路にて構成されている。尚、回路構成によって、入力回路又は出力回路からなるブロックも含まれることがある。

各ブロック１２ａ〜１２ｄは、それらに接続される副半導体装置の電源電圧に応じてそれぞれ異なる電源電圧が供給され、その電源電圧に対応するレベルの信号を出力するように構成されている。

例えば、第１及び第３ブロック１２ａ，１２ｃは、第１の電源電圧ＶＤＤ１（例えば１．８Ｖ）にて動作する入出力回路を備えた副半導体装置が接続され、それらブロック１２ａ，１２ｃに第１の電源電圧ＶＤＤ１が供給される。また、第２及び第４ブロック１２ｂ，１２ｄは、第２の電源電圧（例えば３．３Ｖ）にて動作する入出力回路を備えた副半導体装置が接続され、それらブロック１２ｂ，１２ｄに第２の電源電圧ＶＤＤ２が供給される。

内部回路１３は、所定の内部電源電圧ＶＤＤＩ（例えば１．２Ｖ）にて動作するように構成され、その電圧ＶＤＤＩに対応するレベルの信号を入出力する。従って、第１及び第３ブロック１２ａ，１２ｃの入力回路及び出力回路は、第１の電源電圧ＶＤＤ１と内部電源電圧ＶＤＤＩの間で電圧変換するレベル変換回路を有し、第２及び第４ブロック１２ｂ，１２ｄの入力回路及び出力回路は、第１の電源電圧ＶＤＤ１と内部電源電圧ＶＤＤＩの間で電圧変換するレベル変換機能を有している。

従って、第１又は第３ブロック１２ａ，１２ｃは、主半導体装置の内部回路１３からの信号の電圧を、第１の電源電圧ＶＤＤ１に電圧変換して副半導体装置へ出力する。第２又は第４ブロック１２ｂ，１２ｄは、内部回路１３からの信号を、第２の電源電圧ＶＤＤ２に電圧変換して出力する。

各ブロック１２ａ〜１２ｄは、それぞれの電源配線がパッドに接続されており、各パッドには、上記の第１又は第２の電源電圧ＶＤＤ１，ＶＤＤ２が供給されている。このため、各ブロック１２ａ〜１２ｄは、それぞれに対応するパッドに供給する動作電源の電圧を変更することで、各ブロック１２ａ〜１２ｄ全体の動作電圧を変更し、それぞれに接続される副半導体装置の動作電圧に対応することが可能である。

ところで、上記ブロックの一部（例えば、ブロック１２ａの一部の入出力回路）の動作電圧を、それらに接続する副半導体装置に対応して変更することが望まれることがある。しかし、各ブロック１２ａ〜１２ｄを構成する入出力回路の電源配線は、共通に接続されているため、ブロックの一部の動作電圧を変更することはできない。上記の要望に対応するには、主半導体装置の製造工程において、それを作成するためのマスクを改版しなければならず、作成までに日数がかかるうえ、製造コストがかかるという問題がある。

また、従来の入出力ブロック１２ａ〜１２ｄを備えた主半導体装置１１では、各電源グループのパッドを一カ所に集めて配置する必要があるため、パッドの配列の自由度が低い。

また、電源グループの数を増加すればパッドの配列の自由度が高くなる。しかし、各電源グループに入出力に必要な電源を供給する必要があるため、電源数（電源配線の本数、電源を供給するためのパッド数）の増加を招く可能性がある。また、各電源グループにウェル分離を行う必要があるため、ＥＳＤ（Electro Static Discharge）耐圧が低い。

本発明は上記問題点を解決するためになされたものであって、その目的は、動作電圧を容易に変更することの可能な半導体装置を提供することにある。

上記目的を達成するため、請求項１に記載の発明によれば、出力回路は、互いに異なる電圧の信号を出力するように構成された複数の出力セルと、電圧選択信号に基づいて複数の出力セルから選択した１つの出力セルを動作させる制御部とを備え、電圧選択信号によって容易に出力信号の電圧、即ち出力回路の動作電圧が変更される。

請求項２に記載の発明によれば、複数の出力セルは、それぞれ高電位側電源に接続された第１出力トランジスタと、低電位側電源に接続された第２出力トランジスタと、を備え、電圧選択信号に基づいて選択されていない出力セルは第１及び第２出力トランジスタをオフに制御することで両出力トランジスタ間のノードをハイインピーダンスにして動作する出力セル側の信号が確実に出力される。

請求項３に記載の発明によれば、出力回路は、互いに異なる電圧の高電位側電源にそれぞれ接続された複数の第１出力トランジスタと、低電位側電源に接続された第２出力トランジスタと、電圧選択信号に基づいて複数の第１出力トランジスタのうちの１つを動作させる制御部とを備える。従って、低電位側電源に接続された第２出力トランジスタを共通で使用し、半導体装置の面積の増加が抑えられる。

請求項４に記載の発明によれば、出力回路は、互いに異なる電圧の高電位側電源にそれぞれ接続された複数の第１出力トランジスタと、低電位側電源に接続された第２出力トランジスタと、第１のモードの時には電圧選択信号に基づいて複数の第１出力トランジスタのうちの１つを動作させ、第２のモードの時には複数の第１出力トランジスタを高電位側電源の電圧に従って順次制御する制御部とを備える。従って、第２のモードの時に出力信号のレベルが段階的に変化するため、その信号のレベルを急激に変化させる場合に比べてオーバーシュートが小さくなる。

請求項５に記載の発明によれば、高電位側電源の電源配線がチップの辺に沿って延びるように形成されるとともに、複数の電源配線が辺と直交する方向に沿って配列され、複数の出力回路は電源配線の延びる方向に沿って配列され、各出力回路に含まれる複数の第１出力トランジスタは電源配線と直交する方向に沿って配列される。従って、同じ導電型の出力トランジスタが一列に並べられるため、それらを形成するウェルの面積が大きくなる。

請求項６に記載の発明によれば、外部信号により切断されるフューズを備え、該フューズの切断又は未切断により電圧選択信号を生成する信号生成回路を備えた。従って、出荷時等にてフューズを切断することで、出力回路の動作電圧が容易に設定される。

請求項７に記載の発明によれば、電圧の設定情報を記憶する書き換え可能な記憶手段が備えられ、該記憶手段に記憶された情報に基づいて電圧選択信号を生成する信号生成回路が備えられる。従って、記憶手段に記憶する情報を変更することで、出力回路の動作電圧が容易に変更される。

請求項８に記載の発明によれば、しきい値電圧が異なる複数の入力バッファを備え、各入力バッファの出力信号に基づいて接続された装置の動作電圧を検出し、該検出結果に基づいて電圧選択信号を生成するようにした。従って、外部装置の動作電圧を容易に検出して出力回路の動作電圧をそれに対応させることができる。

請求項９に記載の発明によれば、低電位側電源端子に第１の高電位電源が接続され、高電位側電源端子に第１の高電位電源よりも高電位の第２の高電位電源が接続され、外部から信号が入力される第１の入力バッファと、低電位側電源端子に低電位電源が接続され、高電位側電源端子に第２の高電位電源が接続され、第１の入力バッファの出力信号が入力され、電圧選択信号を出力する第２の入力バッファとが備えられる。従って、外部装置の動作電圧を容易に検出して出力回路の動作電圧をそれに対応させることができる。

請求項１０に記載の発明によれば、内部回路の出力信号のレベルを、外部に接続された装置に応じたレベルに変換して出力する出力回路を備えた半導体装置であって、出力回路は、出力信号に応じて互いに異なる電圧の信号を出力するように構成された複数の出力セルを備え、各出力セルがそれぞれ接続された複数のパッドが備えられる。従って、内部回路の動作電圧に応じたパッドに、リードフレームなどをワイヤにて選択的に接続することで、出力信号のレベルが容易に設定される。

以上記述したように、本発明によれば、動作電圧を容易に変更することの可能な半導体装置を提供することができる。

（第１の実施の形態）
以下、本発明を具体化した第１の実施の形態を図１〜図４に従って説明する。
図１は、半導体装置の概略を示す平面図である。

半導体装置２１は、外周部に複数（図１において８個）の入出力ブロック２２ａ〜２２ｈが形成されている。半導体装置２１の中央には、種々の機能を有する内部回路２３が形成されている。

各入出力ブロック２２ａ〜２２ｈは、後述する複数の入出力回路（Ｉ／Ｏ回路）２５（又は、出力回路と入力回路の少なくとも一方）から構成されている。内部回路２３は、その動作によって入出力回路２５を介して、該半導体装置２１に接続された他の半導体装置２１と信号の授受を行なう。また、内部回路２３は、内部動作電源ＶＤＤＩにより動作し、その動作によって内部回路２３を介して、該半導体装置２１に接続された抵抗等の素子に対する信号の入出力を行なう。

複数の入出力ブロック２２ａ〜２２ｈ上には環状の電源配線２４ａ、２４ｂ、２４ｃが設けられている。第１の電源配線２４ａには、第１の高電位電源ＶＤＤ１が供給され、第２の電源配線２４ｂには、第２の高電位電源ＶＤＤ２が供給され、第３の電源配線２４ｃには低電位電源ＶＳＳが供給されている。第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２は、この半導体装置２１に接続される他の半導体装置の動作電源電圧（詳しくは入力回路の動作電圧）や素子に供給される電圧に応じた電圧に設定されており、例えば、第１の高電位電源ＶＤＤ１は１．８ボルト（Ｖ）であり、第２の高電位電源ＶＤＤ２は３．３Ｖであり、低電位電源ＶＳＳは０Ｖである。尚、内部回路２３に供給される内部動作電源ＶＤＤＩは、内部回路２３の動作に応じて設定されるものであり、本実施形態では第１の高電位電源ＶＤＤ１と同じ値に設定されている。

上記の複数の入出力ブロック２２ａ〜２２ｈのうちの少なくとも１つ、本実施形態では、入出力ブロック２２ａには、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２が供給されている。他の入出力ブロック２２ｂ〜２２ｈには、それぞれに接続される半導体装置に対応して第１の高電位電源ＶＤＤ１又は第２の高電位電源ＶＤＤ２が供給されている。例えば、入出力ブロック２２ｂ，２２ｃ，２２ｈは第１の高電位電源ＶＤＤ１が供給され、該第１の高電位電源ＶＤＤ１のレベルを持つ信号を入力又は出力する。また、入出力ブロック２２ｄ，２２ｅ，２２ｆ，２２ｇ，２２ｈは第２の高電位電源ＶＤＤ２が供給され、該第２の高電位電源ＶＤＤ２のレベルを持つ信号を入力又は出力する。

図２に示すように、入出力ブロック２２ａは、複数（本実施形態では５つ）の入出力回路２５ａ〜２５ｅから構成されている。各入出力回路２５ａ〜２５ｅには、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２と低電位電源ＶＳＳが供給されている。

各入出力回路２５ａ〜２５ｅは、内部回路２３から該内部回路２３の動作電圧（第１の高電位電源ＶＤＤ１）に応じたレベルを持つ信号ＤＯ０〜ＤＯ４がそれぞれ入力される。また、各入出力回路２５ａ〜２５ｅは、内部回路２３に対して該内部回路２３の動作電圧に応じたレベルを持つ信号ＤＩ０〜ＤＩ４を出力する。

各入出力回路２５ａ〜２５ｅは、それぞれパッド２６ａ〜２６ｅが接続されている。入出力回路２５ａには電圧選択信号ＶＳＥＬ０が入力され、入出力回路２５ｂには電圧選択信号ＶＳＥＬ１が入力され、入出力回路２５ｃ，２５ｄには電圧選択信号ＶＳＥＬ２が入力され、入出力回路２５ｅには電圧選択信号ＶＳＥＬ３が入力されている。本実施形態では、これら電圧選択信号ＶＳＥＬ０〜ＶＳＥＬ３は、半導体装置２１に設けられたパッド２７ａ〜２７ｄを介して該半導体装置２１の外部から供給されている。

入出力回路２５ａ〜２５ｅは、電圧選択信号ＶＳＥＬ０〜ＶＳＥＬ３に基づいて、第１又は第２の高電位電源ＶＤＤ１，ＶＤＤ２のレベルを持つ信号をパッド２６ａ〜２６ｅを介してそれらに接続される半導体装置に対して入出力する。例えば、入出力回路２５ａ〜２５ｅは、Ｌレベルの電圧選択信号ＶＳＥＬ０〜ＶＳＥＬ３に応答して第１の高電位電源ＶＤＤ１のレベルを持つ信号を入力又は出力し、Ｈレベルの電圧選択信号ＶＳＥＬ０〜ＶＳＥＬ３に応答して第２の高電位電源ＶＤＤ２のレベルを持つ信号を入力又は出力する。

従って、電圧選択信号ＶＳＥＬ０〜ＶＳＥＬ３のレベルを適宜設定することにより、入出力ブロック２２ａは、全ての入出力回路２５ａ〜２５ｅが第１の高電位電源ＶＤＤ１又は第２の高電位電源ＶＤＤ２を動作電圧として動作する。また、電圧選択信号ＶＳＥＬ０〜ＶＳＥＬ３のレベルを適宜設定することにより、入出力ブロック２２ａは、入出力回路２５ａ〜２５ｅの一部が第１の高電位電源ＶＤＤ１又は第２の高電位電源ＶＤＤ２を動作電圧として動作する。更に、その動作電圧を変更する部分の大きさ（入出力回路の数）や場所は任意に変更が可能である。

図３は、入出力回路２５ａの回路図である。
入出力回路２５ａは、パッド２６ａに接続された第１及び第２入出力セル３１ａ，３１ｂを備えている。第１入出力セル３１ａは第１の高電位電源ＶＤＤ１にて入出力を行なうセルであり、第２入出力セル３１ｂは第２の高電位電源ＶＤＤ２にて入出力を行なうセルである。入出力回路２５ａには、電圧選択信号ＶＳＥＬ０と制御信号ＣＩＯが入力される。制御信号ＣＩＯは、第１入出力セル３１ａと第２入出力セル３１ｂを、出力セルとして機能させるか否かを制御する信号であり、内部回路２３から供給される。入出力回路２５ａは、電圧選択信号ＶＳＥＬ０に基づいて、第１及び第２入出力セル３１ａ，３１ｂの何れか一方にて信号の入出力を行なうように構成されている。

詳述すると、入出力回路２５ａは、電圧選択信号ＶＳＥＬ０と制御信号ＣＩＯとが入力される論理回路３２，３３を備えている。第１論理回路３２は、Ｌレベルの電圧選択信号ＶＳＥＬ０に応答して制御信号ＣＩＯと実質的に同じレベルを持つ信号Ｓ０１を出力し、Ｈレベルの電圧選択信号ＶＳＥＬ０に応答してＨレベルの信号Ｓ０１を出力するように構成されている。第２論理回路３３は、Ｈレベルの電圧選択信号ＶＳＥＬ０に応答して制御信号ＣＩＯと実質的に同じレベルを持つ信号Ｓ０２を出力し、Ｌレベルの電圧選択信号ＶＳＥＬ０に応答してＨレベルの信号Ｓ０２を出力するように構成されている。

第１入出力セル３１ａは、Ｌレベルの信号Ｓ０１に応答して出力セルとして動作し、信号ＤＯ０を第１の高電位電源ＶＤＤ１レベルの信号ＯＵＴａにレベル変換して出力する。一方、第２入出力セル３１ｂは、Ｌレベルの信号Ｓ０２に応答して出力セルとして動作し、信号ＤＯ０を第２の高電位電源ＶＤＤ２レベルの信号ＯＵＴｂにレベル変換して出力する。

また、第１入出力セル３１ａは、Ｈレベルの信号Ｓ０１に応答して入力セルとして動作し、外部の半導体装置からパッド２６ａを介して入力される信号ＩＮａを内部動作電源ＶＤＤＩレベルの信号ＤＩａに変換して出力する。一方、第２入出力セル３１ｂは、Ｈレベルの信号Ｓ０２に応答して入力セルとして動作し、外部の半導体装置からパッド２６ａを介して入力される信号ＩＮｂを内部動作電源ＶＤＤＩレベルの信号ＤＩｂにレベル変換して出力する。

従って、第１及び第２論理回路３２，３３は、第１入出力セル３１ａと第２入出力セル３１ｂの一方を選択し、該選択した第１又は第２入出力セル３１ａ，３１ｂを動作させる制御部を構成する。

また、入出力回路２５ａは、電圧選択信号ＶＳＥＬ０が入力される選択回路３４を備えている。選択回路３４には、第１入出力セル３１ａから信号ＤＩａが入力され、第２入出力セル３１ｂから信号ＤＩｂが入力される。選択回路３４は、電圧選択信号ＶＳＥＬ０に応答して信号ＤＩａと信号ＤＩｂの一方を選択し、該選択した信号と実質的に同じレベルを持つ入力信号ＤＩ０を出力する。

次に、第１入出力セル３１ａの構成を説明する。
第１入出力セル３１ａは、論理回路３５ａ，３６ａ、レベル変換回路（図面ではレベコンと表す）３７ａ，３８ａ、入力バッファ３９ａ，４０ａ、出力トランジスタＴ１ａ，Ｔ２ａを備えている。

論理回路３５ａ，３６ａには、信号Ｓ０１と出力信号ＤＯ０が入力される。第１論理回路３５ａは、Ｌレベルの信号Ｓ０１に応答して出力信号ＤＯ０を反転したレベルの信号を出力し、Ｈレベルの信号Ｓ０１に応答してＨレベルの信号を出力する。第２論理回路３６ａは、Ｌレベルの信号Ｓ０１に応答して出力信号ＤＯ０を反転したレベルの信号を出力し、Ｈレベルの信号Ｓ０１に応答してＬレベルの信号を出力する。

第１レベル変換回路３７ａは、内部動作電源ＶＤＤＩレベルの入力信号（第１論理回路３５ａの出力信号）を第２の高電位電源ＶＤＤ２レベルに変換して出力する。第２レベル変換回路３８ａは、内部動作電源ＶＤＤＩレベルの入力信号（第２論理回路３６ａの出力信号）を第２の高電位電源ＶＤＤ２レベルに変換して出力する。

第１出力トランジスタＴ１ａはＰチャネルＭＯＳトランジスタであり、第２出力トランジスタＴ２ａはＮチャネルＭＯＳトランジスタである。第１出力トランジスタＴ１ａは、ソースが第１の高電位電源ＶＤＤ１に接続され、ドレインが第２出力トランジスタＴ２ａに接続され、ゲートに第１レベル変換回路３７ａの出力信号が印加され、バックゲートが第２の高電位電源ＶＤＤ２に接続されている。第２出力トランジスタＴ２ａは、ソースが低電位電源ＶＳＳに接続され、ドレインが第１出力トランジスタＴ１ａに接続され、ゲートに第２レベル変換回路３８ａの出力信号が印加され、バックゲートが低電位電源ＶＳＳに接続されている。

第１出力トランジスタＴ１ａのバックゲートは、ハイインピーダンス状態のときに該第１出力トランジスタＴ１ａに電流が流れないように設定されている。即ち、第１及び第２入出力セル３１ａ，３１ｂの出力はパッド２６ａに接続されているため、第２入出力セル３１ｂから出力される信号が第１入出力セル３１ａの出力トランジスタＴ１ａ，Ｔ２ａのドレインに加わる。従って、ＰチャネルＭＯＳトランジスタである第１出力トランジスタＴ１ａのバックゲートを第１の高電位電源ＶＤＤ１に接続した場合、バックゲートの電位がドレインの電位より低くなるため、ドレインからバックゲートに向かって順方向のダイオードを構成し、電流が流れる。このため、第１出力トランジスタＴ１ａのバックゲートを、パッド２６ａを第２の高電位電源ＶＤＤ２レベルの信号が通過する場合においてもオフするように設定する。例えば、パッド２６ａを通過する異なるレベルを持つ信号のうち、最も高い電位の信号レベル（本実施形態では第２の高電位電源ＶＤＤ２レベル）にする。これにより、上記の電流が流れるのを防いでいる。

第１及び第２出力トランジスタＴ１ａ，Ｔ２ａ間の接続点（ノードＮ１）はパッド２６ａに接続されている。パッド２６ａは、第１の高電位電源ＶＤＤ１にて動作する入力バッファ３９ａの入力端子に接続され、該入力バッファ３９ａの出力端子は内部動作電源ＶＤＤＩにて動作する入力バッファ４０ａの入力端子に接続され、該入力バッファ４０ａから信号ＤＩａを出力する。

上記のように構成された第１入出力セル３１ａは、信号Ｓ０１がＬレベルの場合、出力信号ＤＯ０のレベルに対応して第１又は第２出力トランジスタＴ１ａ，Ｔ２ａをオンさせ、第１の高電位電源ＶＤＤ１レベル又は低電位電源ＶＳＳレベルの信号ＯＵＴａを出力する。従って、第１入出力セル３１ａは、内部動作電源ＶＤＤＩレベルの出力信号を第１の高電位電源ＶＤＤ１レベルの信号ＯＵＴａにレベル変換する。

また、第１入出力セル３１ａは、信号Ｓ０１がＨレベルの場合に第１及び第２出力トランジスタＴ１ａ，Ｔ２ａ間のノードＮ１をハイインピーダンスに制御する。この時、第１入出力セル３１ａは、外部の半導体装置からパッド２６ａに印加される第１の高電位電源ＶＤＤ１レベルの信号を内部動作電源ＶＤＤＩレベルの信号ＤＩａにレベル変換する。

第１及び第２レベル変換回路３７ａ，３８ａの出力レベルは、第２入出力セル３１ｂから出力される信号レベルに応じて設定されている。即ち、第１及び第２入出力セル３１ａ，３１ｂの出力はパッド２６ａに接続されているため、第２入出力セル３１ｂから出力される信号が第１入出力セル３１ａの出力トランジスタＴ１ａ，Ｔ２ａのドレインに加わる。この時、レベル変換回路３７ａから第１の高電位電源ＶＤＤ１レベルの信号が該出力トランジスタＴ１ａのゲートに供給されていると、ソース・ドレイン・ゲートの電位によって該チャネルＭＯＳトランジスタである出力トランジスタＴ１ａがオンし、パッド２６ａから第１の高電位電源ＶＤＤ１に向かって電流が流れる。この電流が流れるのを防ぐため、出力トランジスタＴ１ａのゲートの電位をパッド２６ａに加わる信号レベル（本実施形態では第２の高電位電源ＶＤＤ２レベル）にする、即ちレベル変換回路３７ａから第２の高電位電源ＶＤＤ２レベルの信号を出力トランジスタＴ１ａのゲートに供給する。

次に、第２入出力セル３１ｂの構成を説明する。
第２入出力セル３１ｂは、第１入出力セル３１ａと同様に、論理回路３５ｂ，３６ｂ、レベル変換回路（図面ではレベコンと表す）３７ｂ，３８ｂ、入力バッファ３９ｂ，４０ｂ、出力トランジスタＴ１ｂ，Ｔ２ｂを備えている。

論理回路３５ｂ，３６ｂには、信号Ｓ０２と出力信号ＤＯ０が入力される。第１論理回路３５ｂは、Ｌレベルの信号Ｓ０２に応答して出力信号ＤＯ０を反転したレベルの信号を出力し、Ｈレベルの信号Ｓ０２に応答してＨレベルの信号を出力する。第２論理回路３６ｂは、Ｌレベルの信号Ｓ０２に応答して出力信号ＤＯ０を反転したレベルの信号を出力し、Ｈレベルの信号Ｓ０２に応答してＬレベルの信号を出力する。

第１レベル変換回路３７ｂは、内部動作電源ＶＤＤＩレベルの入力信号（第１論理回路３５ｂの出力信号）を第２の高電位電源ＶＤＤ２レベルに変換して出力する。第２レベル変換回路３８ｂは、内部動作電源ＶＤＤＩレベルの入力信号（第２論理回路３６ｂの出力信号）を第２の高電位電源ＶＤＤ２レベルに変換して出力する。

第１出力トランジスタＴ１ｂはＰチャネルＭＯＳトランジスタであり、第２出力トランジスタＴ２ｂはＮチャネルＭＯＳトランジスタである。第１出力トランジスタＴ１ｂは、ソースが第２の高電位電源ＶＤＤ２に接続され、ドレインが第２出力トランジスタＴ２ｂに接続され、ゲートに第１レベル変換回路３７ｂの出力信号が印加され、バックゲートが第２の高電位電源ＶＤＤ２に接続されている。第２出力トランジスタＴ２ｂは、ソースが低電位電源ＶＳＳに接続され、ドレインが第１出力トランジスタＴ１ｂに接続され、ゲートに第２レベル変換回路３８ｂの出力信号が印加され、バックゲートが低電位電源ＶＳＳに接続されている。第１及び第２出力トランジスタＴ１ｂ，Ｔ２ｂ間の接続点（ノードＮ２）はパッド２６ａに接続されている。

パッド２０ａは、第２の高電位電源ＶＤＤ２にて動作する入力バッファ３９ｂの入力端子に接続され、該入力バッファ３９ｂの出力端子は内部動作電源ＶＤＤＩにて動作する入力バッファ４０ｂの入力端子に接続され、該入力バッファ４０ｂから信号ＤＩｂを出力する。

上記のように構成された第２入出力セル３１ｂは、信号Ｓ０２がＬレベルの場合、出力信号ＤＯ０のレベルに対応して第１又は第２出力トランジスタＴ１ｂ，Ｔ２ｂをオンさせ、第２の高電位電源ＶＤＤ２レベル又は低電位電源ＶＳＳレベルの信号ＯＵＴｂを出力する。従って、第２入出力セル３１ｂは、内部動作電源ＶＤＤＩレベルの出力信号を第２の高電位電源ＶＤＤ２レベルの信号にレベル変換して出力する。

また、第２入出力セル３１ｂは、信号Ｓ０２がＨレベルの場合に第１及び第２出力トランジスタＴ１ｂ，Ｔ２ｂ間のノードＮ２をハイインピーダンスに制御する。この時、第２入出力セル３１ｂは、外部の半導体装置からパッド２６ａに印加される第２の高電位電源ＶＤＤ２レベルの信号を内部動作電源ＶＤＤＩレベルの信号ＤＩｂにレベル変換する。

図４は、半導体装置２１の一部を概略的に示すレイアウト図である。
半導体装置２１には、図１にて説明した電源配線２４ａ〜２４ｃが、該装置２１の辺に沿って延びるように形成されている。また、半導体装置２１には、その周辺に図３に示すパッド２６ａが配置されるとともに、該パッド２６ａに対応する入出力回路２５ａが配置されている。入出力回路２５ａを構成する第１及び第２入出力セル３１ａ，ｂは、電源配線２４ａ〜２４ｃが延びる方向（辺と平行に延びる方向）に沿って配列されている。

第１入出力セル３１ａを構成する出力トランジスタＴ１ａ，Ｔ２ａは、電源配線２４ａ〜２４ｃと直交する方向に沿って配列されている。同様に、第２入出力セル３１ｂを構成する出力トランジスタＴ１ｂ，Ｔ２ｂは、電源配線２４ａ〜２４ｃと直交する方向に沿って配列されている。

ＰチャネルＭＯＳトランジスタ（Ｐｃｈと記す）である出力トランジスタＴ１ａは第１の高電位電源ＶＤＤ１を供給する配線２４ａとコンタクタ４１ａを介して接続され、ＰチャネルＭＯＳトランジスタである出力トランジスタＴ１ｂは第２の高電位電源ＶＤＤ２を供給する配線２４ｂとコンタクタ４１ｂを介して接続されている。ＮチャネルＭＯＳトランジスタ（Ｎｃｈと記す）である出力トランジスタＴ２ａ，Ｔ２ｂは、低電位電源ＶＳＳを供給する配線２４ｃとコンタクタ４１ｃ，４１ｄを介して接続されている。

尚、本実施形態の半導体装置２１において、電源配線２４ａは、コンタクタ４２ａ及び配線４３ａを介してパッド４４ａに接続され、電源配線２４ｂは、コンタクタ４２ｂ及び配線４３ｂを介してパッド４４ｂに接続され、電源配線２４ｃは、コンタクタ４２ｃ及び配線４３ｃを介してパッド４４ｃに接続されている。パッド４４ａ〜４４ｃには、それらに接続されるワイヤ等を介して各電源ＶＤＤ１，ＶＤＤ２，ＶＳＳが、該半導体装置２１の外部から供給されている。

尚、各高電位電源ＶＤＤ１，ＶＤＤ２のうちの少なくとも一方は、該半導体装置２１の外部から供給されなくても良い。例えば、半導体装置２１に第１の高電位電源ＶＤＤ１を供給し、内部回路２３に備えた昇圧回路にて第２の高電位電源ＶＤＤ２を生成する構成としてもよい。また、内部回路２３の動作電源である内部動作電源ＶＤＤＩから第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２を生成する構成としてもよい。

次に、上記のように構成された入出力回路２５ａの作用を説明する。
制御信号ＣＩＯがＬレベルであり、電圧選択信号ＶＳＥＬがＬレベルの場合、第１入出力セル３１ａは、第１及び第２出力トランジスタＴ１ａ，Ｔ２ａを出力信号ＤＯ０のレベルに応じてオン・オフ制御し、第２入出力セル３１ｂは、第１及び第２出力トランジスタＴ１ｂ，Ｔ２ｂ間のノードＮ２をハイインピーダンス状態（両トランジスタＴ１ｂ，Ｔ２ｂをオフ）にする。従って、入出力回路２５ａは、第１入出力セル３１ａの出力トランジスタＴ１ａのソースが接続された第１の高電位電源ＶＤＤ１を動作電圧として動作する。

制御信号ＣＩＯがＬレベルであり、電圧選択信号ＶＳＥＬがＨレベルの場合、第１入出力セル３１ａは、第１及び第２出力トランジスタＴ１ａ，Ｔ２ａ間のノードＮ１をハイインピーダンス状態（両トランジスタＴ１ａ，Ｔ２ａをオフ）にし、第２入出力セル３１ｂは、第１及び第２出力トランジスタＴ１ｂ，Ｔ２ｂを出力信号ＤＯ０のレベルに応じてオン・オフ制御する。従って、入出力回路２５ａは、第２入出力セル３１ｂの出力トランジスタＴ１ｂのソースが接続された第２の高電位電源ＶＤＤ２を動作電圧として動作する。

制御信号ＣＩＯがＨレベルの場合、第１及び第２入出力セル３１ａ，３１ｂは、出力トランジスタＴ１ａ，Ｔ２ａ及び出力トランジスタＴ１ｂ，Ｔ２ｂ間のノードＮ１，Ｎ２をハイインピーダンス状態にする。選択回路３４は、電圧選択信号ＶＳＥＬに応答して第１又は第２入出力セル３１ａ，３１ｂから出力される信号ＤＩａ，ＤＩｂと実質的に同じレベルを持つ信号ＤＩ０を出力する。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）入出力回路２５ａは、第１の高電位電源ＶＤＤ１にて動作する第１入出力セル３１ａと、第２の高電位電源ＶＤＤ２にて動作する第２入出力セル３１ｂとを備えている。そして、入出力回路２５ａは、電圧選択信号ＶＳＥＬ０に基づいて第１又は第２入出力セル３１ａ，３１ｂを動作させるようにした。従って、動作する第１又は第２入出力セル３１ａ，３１ｂの動作電圧（第１の高電位電源ＶＤＤ１又は第２の高電位電源ＶＤＤ２）に応じた信号が出力される。この結果、電圧選択信号ＶＳＥＬ０によって入出力回路２５ａの動作電圧を容易に変更することができる。

（第２の実施の形態）
以下、本発明を具体化した第２の実施の形態を図５及び図６に従って説明する。
尚、説明の便宜上、第１の実施の形態と同様の構成については同一の符号を付してその説明を一部省略する。

図５は、入出力回路５１の回路図である。この入出力回路５１は、例えば図２に示す入出力回路２５ａ〜２５ｅと置き換えて使用される。
入出力回路５１は、制御部を構成する論理回路５２〜５６、レベル変換回路５７〜５９、入力バッファ６０，６１、出力トランジスタＴ３ａ〜Ｔ３ｃを備えている。

第１及び第２論理回路５２，５３には、電圧選択信号ＶＳＥＬ０と制御信号ＣＩＯとが入力される。第１論理回路５２は、Ｌレベルの電圧選択信号ＶＳＥＬ０に応答して制御信号ＣＩＯと実質的に同じレベルを持つ信号Ｓ１１を出力し、Ｈレベルの電圧選択信号ＶＳＥＬ０に応答してＨレベルの信号Ｓ１１を出力するように構成されている。第２論理回路５３は、Ｈレベルの電圧選択信号ＶＳＥＬ０に応答して制御信号ＣＩＯと実質的に同じレベルを持つ信号Ｓ１２を出力し、Ｌレベルの電圧選択信号ＶＳＥＬ０に応答してＨレベルの信号Ｓ１２を出力するように構成されている。

第３論理回路５４には、信号Ｓ１１と出力信号ＤＯ０が入力される。第３論理回路５４は、Ｌレベルの信号Ｓ１１に応答して出力信号ＤＯ０を反転したレベルの信号を出力し、Ｈレベルの信号Ｓ１１に応答してＨレベルの信号を出力する。第１レベル変換回路５７は、内部動作電源ＶＤＤＩレベルの入力信号（第３論理回路５４の出力信号）を第２の高電位電源ＶＤＤ２レベルに変換した信号を第１の出力トランジスタＴ３ａに供給する。

第４論理回路５５には、信号Ｓ１２と出力信号ＤＯ０が入力される。第４論理回路５５は、Ｌレベルの信号Ｓ１２に応答して出力信号ＤＯ０を反転したレベルの信号を出力し、Ｈレベルの信号Ｓ１２に応答してＨレベルの信号を出力する。第２レベル変換回路５８は、内部動作電源ＶＤＤＩレベルの入力信号（第４論理回路５５の出力信号）を第２の高電位電源ＶＤＤ２レベルに変換した信号を第２の出力トランジスタＴ３ｂに供給する。

第５論理回路５６には、制御信号ＣＩＯと出力信号ＤＯ０とが入力される。第５論理回路５６は、Ｌレベルの制御信号ＣＩＯに応答して出力信号ＤＯ０を反転したレベルの信号を出力し、Ｈレベルの制御信号ＣＩＯに応答してＬレベルの信号を出力する。第３レベル変換回路５９は、内部動作電源ＶＤＤＩレベルの入力信号（第５論理回路５６の出力信号）を第２の高電位電源ＶＤＤ２レベルに変換した信号を第３の出力トランジスタＴ３ｃに供給する。

第１の出力トランジスタＴ３ａはＰチャネルＭＯＳトランジスタである。第１の出力トランジスタＴ３ａは、ソースが第１の高電位電源ＶＤＤ１に接続され、ゲートに第１レベル変換回路５７の出力信号が印加され、バックゲートが第２の高電位電源ＶＤＤ２に接続されている。つまり、第１の出力トランジスタＴ３ａは、高電位電源に接続された第１トランジスタである。

第２の出力トランジスタＴ３ｂはＰチャネルＭＯＳトランジスタである。第２の出力トランジスタＴ３ｂは、ソースが第２の高電位電源ＶＤＤ２に接続され、ゲートに第２レベル変換回路５８の出力信号が印加され、バックゲートが第２の高電位電源ＶＤＤ２に接続されている。つまり、第２の出力トランジスタＴ３ｂは、高電位電源に接続された第１トランジスタである。

第３の出力トランジスタＴ３ｃはＮチャネルＭＯＳトランジスタである。第３の出力トランジスタＴ３ｃは、ソースが低電位電源ＶＳＳに接続され、ゲートに第３レベル変換回路５９の出力信号が印加され、バックゲートが低電位電源ＶＳＳに接続されている。つまり、第３の出力トランジスタＴ３ｃは、低電位電源に接続された第２トランジスタである。

第１〜第３の出力トランジスタＴ３ａ〜Ｔ３ｃは、ドレインが互いに接続されるとともに、その接続点（ノードＮ１１）はパッド２６ａに接続されている。パッド２６ａは、第２の高電位電源ＶＤＤ２にて動作する入力バッファ６０の入力端子に接続され、該入力バッファ６０の出力端子は内部動作電源ＶＤＤＩにて動作する入力バッファ６１の入力端子に接続され、該入力バッファ６１は信号ＤＩ０を出力する。

次に、上記のように構成された入出力回路５１の作用を説明する。
制御信号ＣＩＯがＬレベルであり、電圧選択信号ＶＳＥＬがＬレベルの場合、入出力回路５１は、第２の出力トランジスタＴ３ｂをオフに制御し、第１及び第３の出力トランジスタＴ３ａ，Ｔ３ｃを出力信号ＤＯ０のレベルに応じてオン・オフ制御する。従って、入出力回路５１は、第１の出力トランジスタＴ３ａのソースが接続された第１の高電位電源ＶＤＤ１を動作電圧とする出力回路として動作し、第１の高電位電源ＶＤＤ１レベル又は低電位電源ＶＳＳレベルの信号を出力する。

制御信号ＣＩＯがＬレベルであり、電圧選択信号ＶＳＥＬがＨレベルの場合、入出力回路５１は、第１の出力トランジスタＴ３ａをオフに制御し、第２及び第３の出力トランジスタＴ３ｂ，Ｔ３ｃを出力信号ＤＯ０のレベルに応じてオン・オフ制御する。従って、入出力回路５１は、第２の出力トランジスタＴ３ｂのソースが接続された第２の高電位電源ＶＤＤ２を動作電圧とする出力回路として動作し、第２の高電位電源ＶＤＤ２レベル又は低電位電源ＶＳＳレベルの信号を出力する。

制御信号ＣＩＯがＨレベルの場合、入出力回路５１は、出力トランジスタＴ３ａ〜Ｔ３ｃをオフに制御し、ノードＮ１１をハイインピーダンス状態にする。第１入力バッファ６０は、パッド２６ａに供給される信号のレベルを第２の高電位電源ＶＤＤ２レベル又は低電位電源ＶＳＳレベルの信号に変換して出力し、第２入力バッファ６１は、入力信号のレベルを内部動作電源ＶＤＤＩ又は低電位電源ＶＳＳレベルにレベル変換した信号ＤＩ０を出力する。

図６は、半導体装置６２の一部を概略的に示すレイアウト図である。
半導体装置６２には、複数（図において３つ）の入出力回路５１及びパッド２６ａが、該装置６２の辺（電源配線２４ａ〜２４ｃ）に沿って配列されている。各入出力回路５１に含まれる出力トランジスタＴ３ａ〜Ｔ３ｃは、電源配線２４ａ〜２４ｃと直交する方向に沿って配列されている。そして、各電源配線２４ａ〜２４ｃは、対応する出力トランジスタＴ３ａ〜Ｔ３ｃの上に配置されている。

ＰチャネルＭＯＳトランジスタ（Ｐｃｈと記す）である出力トランジスタＴ３ａの上には第１の高電位電源ＶＤＤ１を供給する配線２４ａが配置され、該出力トランジスタＴ３ａは配線２４ａとコンタクタ６３ａを介して接続されている。ＰチャネルＭＯＳトランジスタである出力トランジスタＴ３ｂの上には第２の高電位電源ＶＤＤ２を供給する配線２４ｂが配置され、該出力トランジスタＴ３ｂは配線２４ｂとコンタクタ６３ｂを介して接続されている。ＮチャネルＭＯＳトランジスタ（Ｎｃｈと記す）である出力トランジスタＴ３ｃの上には、低電位電源ＶＳＳを供給する配線２４ｃが配置され、該出力トランジスタＴ３ｃは配線２４ｃとコンタクタ６３ｃを介して接続されている。

尚、各入出力回路５１に含まれる出力トランジスタＴ３ａ〜Ｔ３ｃは図６にて隣接するように表されているが、実際には導電型，電源電圧によって互いに分離されたウェルに形成されている。しかし、電源配線２４ａに沿って配列された出力トランジスタＴ３ａは、同じ導電型，電源電圧である。例えば、電源配線２４ａに沿って配列された出力トランジスタＴ３ａは、ＰチャネルＭＯＳトランジスタであり、ソース端子が第１の高電位電源ＶＤＤ１に接続されている（図５参照）。従って、これら出力トランジスタＴ３ａは、１つのウェルに形成することができる。

同様に、電源配線２４ｂに沿って配列された出力トランジスタＴ３ｂは、同じ導電型，電源電圧であり、電源配線２４ｃに沿って配列された出力トランジスタＴ３ｃは、同じ導電型，電源電圧である。従って、これら出力トランジスタＴ３ｂ，Ｔ３ｃは、それぞれ１つのウェルに形成することができる。

即ち、複数の入出力回路５１に含まれる出力トランジスタＴ３ａ〜Ｔ３ｃは、導電型，電源電圧によって電源配線２４ａ〜２４ｃに沿って配列され手いる。そして、列（電源配線が延びる方向に沿った列）を構成する複数の出力トランジスタＴ３ａは１つのウェルに形成されている。また、列を構成する複数の出力トランジスタＴ３ｂは１つのウェルに形成されている。更に、列を構成する複数の出力トランジスタＴ３ｃは１つのウェルに形成されている。尚、各出力トランジスタＴ３ａ〜Ｔ３ｃがそれぞれ形成されたウェルは、実際には互いに分離されている。

そして、各列の出力トランジスタＴ３ａ〜Ｔ３ｃをそれぞれ同じウェルに形成することで、該ウェルの面積を従来例に比べて大きくすることができる。これにより、半導体装置６２におけるＥＳＤ（Electro Static Discharge）耐圧が従来例に比べて高められる。ＥＳＤ耐圧はウェルの面積に依存し、該ウェルの面積が小さくなると耐圧が低くなるからである。

ＰｃｈはＮｃｈよりも大きい。従って、本実施の形態の入出力回路５１は、第１の実施の形態の入出力回路２５ａに比べて、電源配線２４ａ〜２４ｃに沿った方向の幅が狭く、電源配線２４ａ〜２４ｃと直交する方向の幅が広い。即ち、１つのパッド２６ａに対する入出力回路５１の幅は、第一実施形態におけるそれと比べて狭い。従って、半導体装置６２の辺に沿って第一実施形態よりも多くの入出力回路５１を配置することができる。

以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）入出力回路５１は、ＰチャネルＭＯＳトランジスタである第１及び第２の出力トランジスタＴ３ａ，Ｔ３ｂを備えるとともに、ＮチャネルＭＯＳトランジスタである第３の出力トランジスタＴ３ｃを備える。第３の出力トランジスタＴ３ｃのドレインは第１及び第２の出力トランジスタＴ３ａ，Ｔ３ｂのドレインに接続されている。従って、第３の出力トランジスタＴ３ｃは、第１及び第２の出力トランジスタＴ３ａ，Ｔ３ｂに対して共通に利用される。このため、第一実施形態に比べて出力トランジスタが少ない分半導体装置のチップ面積の増大を抑えることができる。

（２）入出力回路５１に含まれる第１〜第３の出力トランジスタＴ３ａ〜Ｔ３ｃを、電源配線２４ａ〜２４ｃと直交する方向に配列した。この入出力回路５１は、電源配線２４ａ〜２４ｃが延びる方向に沿って配列されている。従って、同じ導電型の出力トランジスタＴ３ａ〜Ｔ３ｃが一列に並べられる。このため、複数の入出力回路５１の出力トランジスタＴ３ａ〜Ｔ３ｃは、同じ導電型のトランジスタをそれぞれ同じウェルに形成することができる。これにより、各ウェルの面積が大きくなり、従来例に比べてＥＳＤ耐圧を高めることができる。

（第３の実施の形態）
以下、本発明を具体化した第３の実施の形態を図７及び図８に従って説明する。
尚、説明の便宜上、第２の実施の形態と同様の構成については同一の符号を付してその説明を一部省略する。

図７は、入出力回路７１の回路図である。この入出力回路７１は、例えば図２に示す入出力回路２５ａ〜２５ｅと置き換えて用いられる。
入出力回路７１は、論理回路５２〜５６、レベル変換回路５７〜５９、入力バッファ６０，６１、出力トランジスタＴ３ａ〜Ｔ３ｃ、遅延回路７２、論理回路７３、選択回路７４，７５を備えている。

遅延回路７２には、出力信号ＤＯ０が入力される。遅延回路７２は、入力信号を所定時間Δｔ遅延させた信号Ｓ２１を出力する。
論理回路７３には、出力信号ＤＯ０と信号Ｓ２１が入力される。論理回路７３は、信号Ｓ２１がＬレベルの時に出力信号ＤＯ０と実質的に同じレベルを持つ信号Ｓ２２を出力し、信号Ｓ２１がＨレベルの時にＬレベルの信号Ｓ２２を出力する。信号Ｓ２１は、出力信号ＤＯ０が所定時間Δｔだけ遅延された信号である。従って、論理回路７３は、図８に示すように、出力信号ＤＯ０の立ち上がりから所定時間Δｔの間だけＨレベルとなる信号Ｓ２２を出力する。

第１選択回路７４には、制御信号としてモード信号ＭＯＤＥが入力される。また、第１選択回路７４には、信号Ｓ２２と第３論理回路５４から出力される信号が入力される。第１選択回路７４は、モード信号ＭＯＤＥに基づいて信号Ｓ２２又は第３論理回路５４の出力信号を選択し、その選択した信号と実質的に同じレベルを持つ信号を出力する。例えば、第１選択回路７４は、Ｈレベルのモード信号ＭＯＤＥに応答して信号Ｓ２２を選択し、Ｌレベルのモード信号ＭＯＤＥに応答して第３論理回路５４の出力信号を選択する。

第２選択回路７５には、制御信号としてモード信号ＭＯＤＥが入力される。また、第２選択回路７５には、信号Ｓ２１と第４論理回路５５から出力される信号が入力される。第２選択回路７５は、モード信号ＭＯＤＥに基づいて信号Ｓ２１又は第４論理回路５５の出力信号を選択し、その選択した信号と実質的に同じレベルを持つ信号を出力する。例えば、第２選択回路７５は、Ｈレベルのモード信号ＭＯＤＥに応答して信号Ｓ２１を選択し、Ｌレベルのモード信号ＭＯＤＥに応答して第４論理回路５５の出力信号を選択する。

モード信号ＭＯＤＥは、出力信号の立ち上がりにおけるオーバーシュートを対策するための信号であり、例えば図示しないパッドをプルアップ又はプルダウンすることでＨレベル又はＬレベルに設定される。

モード信号ＭＯＤＥがＬレベルに設定された場合、第１及び第２選択回路７４，７５は、第３及び第４論理回路５４，５５の出力信号を選択してそれらを出力トランジスタＴ３ａ，Ｔ３ｂに供給する。従って、入出力回路７１は、第２の実施の形態と同様に、電圧選択信号ＶＳＥＬ０に基づいて動作電源を第１の高電位電源ＶＤＤ１又は第２の高電位電源ＶＤＤ２に切り替え、制御信号ＣＩＯに基づいて入力回路又は出力回路として動作する。

次ぎに、モード信号ＭＯＤＥがＨレベルに設定された場合、第１及び第２選択回路７４，７５は、論理回路７３から出力される信号Ｓ２２と遅延回路７２から出力される信号Ｓ２１とを選択してそれらを出力トランジスタＴ３ａ，Ｔ３ｂに供給する。これら信号Ｓ２１，Ｓ２２は、図８に示すように、出力信号ＤＯ０の立ち上がり（時刻ｔ１）に応答して所定時間ΔｔだけＨレベルとなる信号Ｓ２２と、出力信号ＤＯ０を所定時間Δｔだけ遅延させた信号Ｓ２１である。

そして、出力トランジスタＴ３ａ，Ｔ３ｂはＰチャネルＭＯＳトランジスタである。従って、時刻ｔ１から時刻ｔ２の間、第１の出力トランジスタＴ３ａは信号Ｓ２２に応答してオンし，第２の出力トランジスタＴ３ｂは信号Ｓ２１に応答してオフする。次ぎに、時刻ｔ２から時刻ｔ３の間、第１の出力トランジスタＴ３ａは信号Ｓ２２に応答してオフし、第２の出力トランジスタＴ３ｂは信号Ｓ２１に応答してオンする。

即ち、Ｈレベルの出力信号ＤＯ０が入力されると、入出力回路７１は、先ず第１の出力トランジスタＴ３ａをオンし、所定時間Δｔ経過後に第１の出力トランジスタＴ３ａをオフするとともに第２の出力トランジスタＴ３ｂをオンする。即ち、遅延回路７２及び論理回路７３は、出力トランジスタＴ３ａ，Ｔ３ｂを順次制御する制御回路を構成する。

これら出力トランジスタＴ３ａ，Ｔ３ｂのオン・オフによって、出力信号ＯＵＴ（パッド２６ａにおけるレベル）は、先ず低電位電源ＶＳＳレベルから第１の高電位電源ＶＤＤ１レベルへと上昇し、次ぎに第１の高電位電源ＶＤＤ１レベルから第２の高電位電源ＶＤＤ２レベルへと上昇する。

つまり、出力信号ＯＵＴのレベルは、低電位電源ＶＳＳレベルから第２の高電位電源ＶＤＤ２レベルまで段階的に上昇する。そして、各段における電位差は、低電位電源ＶＳＳと第２の高電位電源ＶＤＤ２の間の電位差に比べて小さい。従って、出力信号が低電位電源ＶＳＳレベルから第１の高電位電源ＶＤＤ１レベルへと上昇した時のオーパーシュートのレベル（目標とする第１の高電位電源ＶＤＤ１と、オーバーシュートした出力信号ＯＵＴの最大レベルとの差電圧）と、第１の高電位電源ＶＤＤ１レベルから第２の高電位電源ＶＤＤ２レベルへと上昇した時のオーバーシュートは、対策を施さない場合の出力信号ＯＬ（図８参照）におけるオーバーシュートに比べて小さい。

以上記述したように、本実施の形態によれば、第２の実施の形態の効果に加えて、以下の効果を奏する。
（１）入出力回路７１は、モード信号ＭＯＤＥに基づいて、第１の出力トランジスタＴ３ａと第２の出力トランジスタＴ３ｂを所定の時間Δｔずらしてオンするようにした。第１の出力トランジスタＴ３ａには動作電源として第１の高電位電源ＶＤＤ１が供給され、第２の出力トランジスタＴ３ｂには動作電源として第２の高電位電源ＶＤＤ２が供給されている。従って、入出力回路７１から出力される信号ＯＵＴは、低電位電源ＶＳＳレベルから第２の高電位電源ＶＤＤ２レベルまで段階的に上昇する。従って、対策を施さない場合の出力信号ＯＬのように低電位電源ＶＳＳレベルから直接的に第２の高電位電源ＶＤＤ２へ上昇させる場合に比べてオーバーシュートを小さくすることができる。

尚、上記各実施の形態は、以下の態様で実施してもよい。
・上記各実施形態では、入出力回路２５ａ〜２５ｅ，５１，７１の動作電圧の設定を電圧選択信号ＶＳＥＬにて行なって外部に出力する信号のレベルを第１の高電位電源ＶＤＤ１又は第２の高電位電源ＶＤＤ２に変更したが、他の方法により信号レベルの変更を行なうようにしてもよい。

例えば、図９に示す半導体装置８１は、入出力回路８２を備え、該入出力回路８２は第１の実施の形態と同様に構成された第１及び第２入出力セル３１ａ，３１ｂを含む。尚、この入出力回路８２は、第１の実施の形態の入出力回路２５ａに比べて、電圧選択信号ＶＳＥＬにより第１又は第２入出力セル３１ａ，３１ｂを選択する構成を含んでいない。従って、第１及び第２入出力セル３１ａ，３１ｂは、出力信号ＤＯ０に応答して同時に動作する。

第１及び第２入出力セル３１ａ，３１ｂはそれぞれがパッド８３ａ，８３ｂに接続されている。即ち、図３に示す第１入出力セル３１ａに含まれる出力トランジスタＴ１ａ，Ｔ２ａ間のノードＮ１が図９に示すパッド８３ａに接続され、図３に示す第２入出力セル３１ｂに含まれる出力トランジスタＴ１ｂ，Ｔ２ｂ間のノードＮ２が図９に示すパッド８３ｂに接続されている。従って、第１パッド８３ａには、第１入出力セル３１ａにより第１の高電位電源ＶＤＤ１レベルを持つ信号が供給され、第２パッド８３ｂには、第２入出力セル３１ｂにより第２の高電位電源ＶＤＤ２レベルを持つ信号が供給される。そして、これら２つのパッド８３ａ，８３ｂのうちの何れか一方を他の半導体装置と接続するように構成する。例えば、図９では、リードフレーム８４と第１又は第２パッド８３ａ，８３ｂをワイヤ８５にて接続する。このようにすれば、半導体装置８１を形成するためのマスクの改版を行なわなくても良く、製造コストの上昇を抑えることができる。また、ワイヤ８５を接続する工程においてその接続先を変更するだけでよいため、製造工程を増加させることなく、作成までに日数の増加を抑えることができる。

・上記第１の実施の形態では、第１及び第２入出力セル３１ａ，３１ｂを電源配線２４ａ〜２４ｃが延びる方向に沿って配列したが、図１０に示すように、電源配線２４ａ〜２４ｃと直交する方向に沿って配列してもよい。この場合、入出力セル３１ａ，３１ｂがそれぞれ有するＮチャネルＭＯＳトランジスタからなる出力トランジスタＴ２ａ，Ｔ２ｂに供給する低電位電源ＶＳＳの電源配線８６ａ，８６ｂをそれぞれに対応して設ける必要がある。しかし、第１及び第２入出力セル３１ａ，３１ｂがそれぞれ有するＰチャネルＭＯＳトランジスタからなる出力トランジスタＴ１ａ，Ｔ１ｂを、第１の高電位電源ＶＤＤ１を供給する電源配線２４ａと第２の高電位電源ＶＤＤ２を供給する電源配線２４ｂに沿ってそれぞれ配列することができる。このため、第２の実施の形態と同様に、同じ電源電圧の出力トランジスタＴ１ａ，Ｔ１ｂが電源配線２４ａ，２４ｂに沿って配列されるため、それぞれを１つのウェルに形成することができる。このため、第１の実施の形態のように構成された入出力セル３１ａ，３１ｂを備えた半導体装置においても、従来例に比べてＥＳＤ耐圧を高めることができる。

・上記各実施形態では、入出力回路２５ａ〜２５ｅ，５１，７１の動作電圧を設定する電圧選択信号ＶＳＥＬを半導体装置の外部から入力する構成としたが、装置の内部にて生成する構成としてもよい。

例えば、図１１（ａ）に示すように、入出力回路５１を備えた半導体装置９１は、信号生成回路９２を備える。該信号生成回路９２はフューズＦ１を備え、該フューズＦ１の第１端子は内部動作電源ＶＤＤＩに接続され、フューズＦ１の第２端子は抵抗Ｒ１の第１端子に接続され、抵抗Ｒ１の第２端子は抵抗Ｒ２の第１端子に接続され、抵抗Ｒ２の第２端子は低電位電源ＶＳＳに接続されている。抵抗Ｒ１，Ｒ２間のノードＮ３はインバータ回路９３に接続され、該インバータ回路９３から電圧選択信号ＶＳＥＬが出力される。フューズＦ１は、入力バッファ６０の出力信号Ｓ３１が第２の高電位電源ＶＤＤ２レベルの場合に切断され、該出力信号Ｓ３１が第１の高電位電源ＶＤＤ１レベルの場合に切断されないように構成されている。

従って、パッド２６ａに接続した図示しない半導体装置から第１の高電位電源ＶＤＤ１レベルの信号が供給されると、フューズＦ１は切断されないため、信号生成回路９２はＬレベルの電圧選択信号ＶＳＥＬを出力し、入出力回路５１は第１の高電位電源ＶＤＤ１を駆動電源として動作する。一方、パッド２６ａに第２の高電位電源ＶＤＤ２レベルの信号が供給されると、フューズＦ１が切断されるため、信号生成回路９２はＨレベルの電圧選択信号ＶＳＥＬを出力し、入出力回路５１は第２の高電位電源ＶＤＤ２を駆動電源として動作する。

このように構成すれば、パッド２６ａに接続される外部の半導体装置に応じて入出力回路５１の動作電源電圧が自動的に設定されるとともに、フューズＦ１の切断／未切断によって電圧選択信号ＶＳＥＬが生成されるため初期設定の必要が無い。

尚、信号生成回路は、図１１（ａ）の構成に限定されず、例えば図１１（ｂ）に示す構成としてもよい。この信号生成回路９２ａは、内部動作電源ＶＤＤＩと低電位電源ＶＳＳとにそれぞれ接続された２つのフューズＦ１，Ｆ２と、それらの間に接続された抵抗Ｒ１，Ｒ２とを備えている。そして、両フューズＦ１，Ｆ２は、外部から供給される電流によって、内部動作電源ＶＤＤＩに接続されたフューズＦ１が第１の高電位電源ＶＤＤ１を動作電源とする場合に信号Ｓ３１によって切断され、低電位電源ＶＳＳに接続されたフューズＦ２が第２の高電位電源ＶＤＤ２を動作電源とする場合に信号Ｓ３２によって接続される。第１及び第２のフューズＦ１，Ｆ２を切断する電流をそれぞれ異なるパッドを介して外部から供給することで、確実に第１又は第２のフューズＦ１，Ｆ２を切断することができる。尚、フューズＦ１，Ｆ２を、アッセンブリ前にレーザ等により切断してもよい。

尚、上記の信号生成回路９２，９２ａを、第一実施形態における入出力回路２５ａ〜２５ｅ、第三実施形態における入出力回路７１を含む半導体装置に備えた構成にて実施しても良い。

・上記各実施の形態では、外部から供給する電圧選択信号ＶＳＥＬによって入出力回路２５ａ等の動作電圧を設定するようにしたが、電圧選択信号ＶＳＥＬ等の設定情報を記憶し、その記憶値に基づいて入出力回路２５ａ等の動作電圧を設定するようにしてもよい。設定情報に記憶には、フリップフロップ等からなるレジスタ、ＳＲＡＭ等のメモリ、等が用いられる。

例えば、図１２に示す半導体装置１０１は、複数の入出力回路１０２（例えば、第二実施形態の入出力回路５１と同様に構成された回路）にそれぞれ接続された複数のレジスタ１０３を備え、各レジスタ１０３はバス１０５に接続されている。このバス１０５には、内部回路としてのＣＰＵコア（ＣＯＲＥ）１０６や入出力回路１０７が接続され、入出力回路１０７はパッド１０８に接続されている。入出力回路１０７は、上記複数の入出力回路１０２と異なるブロックの回路であるが、同じブロックを用いてもよい。ＣＰＵコア１０６は、パッド１０８，入出力回路１０７，バス１０５を介して各入出力回路１０２の設定情報を入力し、該設定情報をレジスタ１０３に記憶する。各レジスタ１０３は、記憶した設定情報に基づく電圧選択信号ＶＳＥＬを対応する入出力回路１０２に出力する。このように構成された半導体装置１０１は、入出力回路１０２の動作電圧を設定する設定情報をレジスタ１０３等の記憶手段に記憶することで、該設定情報を適宜変更することで入出力回路１０２の動作電圧を容易に変更することができる。また、複数の入出力回路１０２に対して１つのパッド１０８から動作電圧の設定情報を入力することで、パッド数の増加を抑えて半導体装置１０１のチップ面積の増大を抑えることができる。

尚、バス１０５を備えていない半導体装置に適用してもよい。また、レジスタ１０３等の記憶手段は、図１３に示すように、複数の入出力回路１０２に対して１つのレジスタ１０３を備える、入出力ブロックに対して１つのレジスタを備える、等のように、１つのレジスタに記憶した設定情報に基づいて複数の入出力回路の動作電圧を設定するようにしてもよい。このようにすれば、レジスタ数の増加を抑えて半導体装置のチップ面積の増大を抑えることができる。

レジスタとしてシフトレジスタを用いても良い。例えば、図１４（ａ）に示す半導体装置１１１はシフトレジスタ１１２を備えている。該シフトレジスタ１１２は、直列に接続された複数のレジスタ１１３から構成され、各レジスタ１１３には、パッド１１４及び入出力回路１１５を介してシフト・パルスとして例えばクロック信号ＣＬＫが供給される。シフトレジスタ１１２は、パッド１１６及び入出力回路１１７を介して供給される設定情報をクロック信号ＣＬＫに基づいて順次転送する。このように構成された半導体装置１１１では、上記設定情報をシリアルデータとして１つのパッドからシフトレジスタに書き込み、該シフトレジスタに上記の設定情報を記憶することで、パッド数の増加を抑えて半導体装置１１１のチップ面積の増大を抑えることができる。また、シリアルデータをレジスタ１１３に書き込むために必要な回路規模は、図１２に示すバス１０５等を用いた場合に比べて少ないため、チップ面積の増大を抑えることができる。

また、図１４（ｂ）に示す半導体装置１２１はバウンダリスキャン（Boundary Scan Design）に対応する装置であり、シフトレジスタ１２２を備えている。シフトレジスタ１２２は複数のレジスタ１２３から構成され、パッド１２４，１２５間に接続されている。このシフトレジスタ１２２は、外部からデータを書き込んで各入出力回路１２６の動作を設定する、各レジスタ１２３に記憶されたデータを外部に読み出して状態を確認する、ために用いられる。従って、この半導体装置１２１では、外部からシフトレジスタ１２２に対して外部からデータを書き込んで入出力回路１２６の動作電圧を設定する、また設定されている情報を読み出す適宜読み出すことが可能である。

また、レジスタに書き込むために使用するパッドを、そのレジスタにより動作電圧が設定される入出力回路のパッドを利用しても良い。例えば、図１５（ａ）に示す半導体装置１３１のように、入出力回路５１が接続されたパッド２６ａは、レジスタとしてフリップフロップ（ＦＦ）１３２に接続されている。そのフリップフロップ１３２のクロック入力端子には、取込信号ＳＥＴが入力されている。この取込信号ＳＥＴには、外部から供給される信号、電源投入時のリセット信号（リセット端子から供給される信号、又は内部回路により生成される信号）、内部のカウンタ回路の出力信号が用いられる。そして、パッド２６ａには、入出力回路５１の動作電圧を設定するためにプルダウン抵抗Ｒ１１又は図１５（ｂ）に示すプルアップ抵抗Ｒ１２を接続する。

入出力回路５１をハイインピーダンス状態とすると、パッド２６ａに接続されたプルダウン抵抗Ｒ１１又はプルアップ抵抗Ｒ１２によりフリップフロップ１３２にはＬレベル又はＨレベルの信号が供給される。例えば、プルダウン抵抗Ｒ１１が接続された場合、フリップフロップ１３２はＬレベルの電圧選択信号ＶＳＥＬを出力するため、入出力回路５１は第１の高電位電源ＶＤＤ１レベルの信号を出力する回路として機能する。一方、プルアップ抵抗Ｒ１２が接続された場合、フリップフロップ１３２はＨレベルの電圧選択信号ＶＳＥＬを出力するため、入出力回路５１は第２の高電位電源ＶＤＤ２レベルの信号を出力する回路として機能する。

このように半導体装置１３１を構成することで、レジスタ（フリップフロップ１３２）に設定情報を記憶するためのパッドを新たに設ける必要がなく、チップ面積の増大を抑えることができる。また、パッド２６ａにプルダウン抵抗Ｒ１１又はプルアップ抵抗Ｒ１２を接続するだけでよいため、設定が容易であり、また抵抗の接続先を変えることで、入出力回路５１の動作電圧を変更することができ、変更を容易に、又適宜行なうことができる。

・上記各実施の形態では、入出力回路２５ａ（５１，７１等）の動作電源電圧を設定するために電圧選択信号ＶＳＥＬを外部から供給、又は生成するようにしたが、パッドに外部の半導体装置から加えられる信号のレベルを判断して動作電源電圧を設定するようにしてもよい。

例えば、図１６に示す半導体装置１４１は、ＡＤコンバータ（ＡＤ変換器）１４２を備えている。ＡＤコンバータ１４２は１ビット出力のＡＤコンバータであり、その入力端子は各入出力回路５１が接続されたパッド２６ａに接続されている。ＡＤコンバータ１４２と各パッド２６ａとの間にはスイッチ回路（アナログスイッチ）１４３が接続されている。各パッド２６ａは、別の半導体装置１４４に接続され、該半導体装置１４４はＨレベルの信号を出力する。ＡＤコンバータ１４２は、判定時にスイッチ回路１４３を適宜オン・オフ制御して入力信号をＡ／Ｄ変換し、その変換結果に応じた電圧選択信号ＶＳＥＬを出力する。即ち、ＡＤコンバータ１４２は、外部の半導体装置１４４から第１の高電位電源ＶＤＤ１レベルの信号が供給される場合にはＬレベルの電圧選択信号ＶＳＥＬを出力し、信号が第２の高電位電源ＶＤＤ２の場合にはＨレベルの電圧選択信号ＶＳＥＬを出力する。

尚、スイッチ回路１４３を内部回路（例えばＣＰＵ）により制御する構成としても良い。また、ＡＤコンバータから出力される多ビットのデジタル信号によりＣＰＵ等の内部回路が、外部の半導体装置１４４から供給される信号のレベルを判定し、その判定結果に基づいて対応する入出力回路５１に電圧選択信号ＶＳＥＬを出力する構成としてもよい。また、ＡＤコンバータから出力される多ビットのデジタル信号のうちの１ビットを電圧選択信号ＶＳＥＬとしてもよい。

また、図１７に示す半導体装置１５１は、パッド２６ａに接続された比較手段としての２つの入力バッファ１５２，１５３を備えている。尚、比較手段としてコンパレータ等が用いられても良い。

両入力バッファ１５２，１５３は、互いに異なるしきい値電圧を有し、各しきい値電圧はパッド２６ａを通過する信号のレベル、即ち入出力回路５１が取りうる動作電源電圧（第１の高電位電源ＶＤＤ１及び第２の高電位電源ＶＤＤ２），パッド２６ａに接続される外部の半導体装置から供給される信号のレベル、に応じて設定されている。

詳述すると、パッド２６ａを通過する信号のレベルは、第１の高電位電源ＶＤＤ１レベル又は第２の高電位電源ＶＤＤ２レベルである。これらを判別するためには、両レベル間にしきい値電圧が設定された入力バッファが必要である。尚、上記の判別には１つの入力バッファがあればよいが、１つの入力バッファでは、その判別が正確か否かを判断することができない。例えば、Ｌレベルの信号や信号が供給されていない場合、上記のしきい値電圧より低いため第１の高電位電源ＶＤＤ１レベルであるとご判断される。このため、第１の高電位電源ＶＤＤ１レベルより低いしきい値電圧を持つ入力バッファを用いる。

即ち、第１及び第２入力バッファ１５２，１５３のしきい値電圧は、第１及び第２の高電位電源ＶＤＤ１，ＶＤＤ２間の電圧と、第１の高電位電源ＶＤＤ１より低い電圧と、に設定されている。例えば、第１入力バッファ１５２は、第１のしきい値電圧Ｖｔｈ１が第１の高電位電源ＶＤＤ１より低い電圧（例えば１．５Ｖ）に設定され、第２入力バッファ１５３は、第２のしきい値電圧Ｖｔｈ２が第１の高電位電源ＶＤＤ１と第２の高電位電源ＶＤＤ２の間の電圧（例えば２Ｖ）に設定されている。

第１及び第２入力バッファ１５２，１５３の出力端子はそれぞれ第１及び第２フリップフロップ（ＦＦ）１５４，１５５に接続されている。第１及び第２フリップフロップ１５４，１５５は、取込信号ＳＥＴに応答して入力信号をラッチし、そのラッチしたレベルを持つ信号を出力する。そして、図示しない内部回路（例えばＣＰＵ）は、第１及び第２フリップフロップ１５４，１５５の出力信号に基づいて、パッド２６ａに入力される信号のレベルを判断し、その判断結果に基づいて入出力回路５１の動作電源電圧を設定するよう電圧選択信号ＶＳＥＬを該入出力回路５１に供給する。

第１及び第２フリップフロップ１５４，１５５の出力信号（第１及び第２入力バッファ１５２，１５３の出力信号）は、図１８に示す組合せとなる。尚、図１８において、第１フリップフロップ１５４の出力信号を「Ａ」、第２フリップフロップ１５５の出力信号を「Ｂ」、Ｈレベルを「１」、Ｌレベルを「０」として表す。

出力信号（Ａ，Ｂ）が共にＬレベル（０，０）の場合、第１及び第２入力バッファ１５２，１５３の入力レベルが第１のしきい値電圧Ｖｔｈ１より低い、即ちパッド２６ａにおけるレベルが第１の高電位電源ＶＤＤ１レベルより低いため、判定待ちとなる。

出力信号（Ａ，Ｂ）が共にＬレベル（１，０）の場合、第１入力バッファ１５２の入力レベルが第１のしきい値電圧Ｖｔｈ１より高く、第２入力バッファ１５３の入力レベルが第２のしきい値電圧Ｖｔｈ２より低い、即ちパッド２６ａにおけるレベルが第１の高電位電源ＶＤＤ１レベルと判定される。従って、入出力回路５１を第１の高電位電源ＶＤＤ１にて動作させるべく例えばＬレベルの電圧選択信号ＶＳＥＬが生成される。

出力信号（Ａ，Ｂ）が共にＬレベル（１，１）の場合、第１入力バッファ１５２の入力レベルが第１及び第２のしきい値電圧Ｖｔｈ１，Ｖｔｈ２より高い、即ちパッド２６ａにおけるレベルが第２の高電位電源ＶＤＤ２レベルと判定される。従って、入出力回路５１を第２の高電位電源ＶＤＤ２にて動作させるべく例えばＨレベルの電圧選択信号ＶＳＥＬが生成される。

また、図１９に示す半導体装置１６１は、第１及び第２入力バッファ１６２，１６３を備えている。第１入力バッファ１６２の入力端子はパッド１６４に接続され、第１入力バッファ１６２の出力端子は第２入力バッファ１６３の入力端子に接続されている。第１入力バッファ１６２は、高電位側電源端子が第２の高電位電源ＶＤＤ２に接続され、低電位側電源端子が第１の高電位電源ＶＤＤ１に接続されている。第２入力バッファ１６３は、高電位側電源端子が第２の高電位電源ＶＤＤ２に接続され、低電位側電源端子が低電位電源ＶＳＳに接続されている。このように接続された第１及び第２入力バッファ１６２，１６３は、パッド１６４に供給される信号に対して低電位側のレベルをシフトするレベルコンバータとして機能する。即ち、信号Ｓ４のレベルが第２の高電位電源ＶＤＤ２レベルの場合、第１入力バッファ１６２はＨレベル（第２の高電位電源ＶＤＤ２レベル）の信号を出力し、それを受ける第２入力バッファ１６３はＨレベル（第２の高電位電源ＶＤＤ２レベル）の電圧選択信号ＶＳＥＬを出力する。一方、信号Ｓ４のレベルが第１の高電位電源ＶＤＤ１の場合、第１入力バッファ１６２はＬレベル（第１の高電位電源ＶＤＤ１レベル）の信号を出力し、それを受ける第２入力バッファ１６３はＬレベル（低電位電源ＶＳＳレベル）の電圧選択信号ＶＳＥＬを出力する。このような入力バッファ１６２，１６３を半導体装置に備えることで、パッド１６４に供給する信号のレベルに応じて入出力回路の動作電圧を容易に設定することができる。

・上記第３の実施の形態（図７）において、図２０に示すように構成した入出力回路７１ａに具体化してもよい。この入出力回路７１ａは、遅延回路７２と第２選択回路７５との間に挿入接続されたアンド回路１７１を有し、遅延回路７２の出力信号と出力信号ＤＯ０との論理積演算結果に基づく信号Ｓ２１ａを第２選択回路７５に供給している。このようにすると、図２１に示すように、信号Ｓ２１ａの立ち下がりが出力信号ＤＯ０の立ち下がりと同じ時刻となる。従って、入出力回路７１ａが動作している時間を、オーバーシュート対策を行なわない場合における動作時間と同じにすることができ、制御タイミングのずれを無くして対策の有無に係わらず同様のタイミングにて処理を実行することができる。

また、図２２に示すように構成した入出力回路７１ｂに具体化してもよい。この入出力回路７１ｂは、図７に示す構成に対して、出力信号ＤＯ０と信号Ｓ２１が入力される論理回路（オア回路）１７２と、そのオア回路１７２の出力信号Ｓ２３と制御信号ＣＩＯが入力される論理回路（ノア回路）１７３と、第５論理回路５６とレベル変換回路５９との間に挿入接続された選択回路１７４を有している。選択回路１７４には、制御信号としてモード信号ＭＯＤＥと、第５論理回路５６から出力される信号と、ノア回路１７３から出力される信号とが入力される。選択回路１７４は、モード信号ＭＯＤＥに基づいて、ノア回路１７３から出力される信号又は第５論理回路５６の出力信号を選択し、その選択した信号と実質的に同じレベルを持つ信号を出力する。例えば、第１選択回路７４は、Ｈレベルのモード信号ＭＯＤＥに応答してノア回路１７３から出力される信号を選択し、Ｌレベルのモード信号ＭＯＤＥに応答して第５論理回路５６の出力信号を選択する。

制御信号ＣＩＯがＬレベル、即ち入出力回路７１ｂが出力信号ＤＯ０に基づいて出力信号ＯＵＴを出力する時、第５論理回路５６は出力信号ＤＯ０を反転したレベルを持つ信号を出力し、ノア回路１７３は信号Ｓ２３を反転したレベルを持つ信号を出力する。これら信号のうちの何れか一方が選択回路１７４により選択され、その選択された信号に基づいて出力トランジスタＴ３ｃがオン・オフする。

図２３は、モード信号ＭＯＤＥがＨレベルであるときの入出力回路７１ｂの波形図である。第１の出力トランジスタＴ３ａは信号Ｓ２２に基づき時刻ｔ１から時刻ｔ２までオンし、第２の出力トランジスタＴ３ｂは信号Ｓ２１に基づき時刻ｔ２から時刻ｔ３までオンする。第３の出力トランジスタＴ３ｃは、出力信号ＤＯ０と信号Ｓ２１を論理和演算した信号Ｓ２３に基づいて、時刻ｔ１から時刻ｔ３までオフする。即ち、第１〜第３の出力トランジスタＴ３ａ〜Ｔ３ｃは、何れか１つがオンする。

図７に示す第３実施形態の入出力回路７１では、第３の出力トランジスタＴ３ｃが第５論理回路５６の出力信号に基づいてオン・オフし、この信号は出力信号ＤＯ０を反転したレベルを持つ。従って、第３実施形態の入出力回路７１では、第３の出力トランジスタＴ３ｃが、時刻ｔ１から出力信号ＤＯ０がＬレベルに変化する時刻ｔ４までオフし、時刻ｔ４から時刻ｔ３までオンしている。従って、時刻ｔ４から時刻ｔ３までの間、第２の出力トランジスタＴ３ｂと第３の出力トランジスタＴ３ｃとが同時にオンしているため、これら出力トランジスタＴ３ｂ，Ｔ３ｃを介して貫通電流が流れる。

これに対し、第３の出力トランジスタＴ３ｃは時刻ｔ１から時刻ｔ３までオフしているため、図２２に示す入出力回路７１ｂでは、貫通電流が流れないので、第３実施形態の入出力回路７１に比べて消費電力が低い。尚、図２０に示す入出力回路７１ａでは、第２の出力トランジスタＴ３ｂが信号Ｓ２１ａに基づき出力信号ＤＯ０の立ち下がりから時刻ｔ３までオフしているため、上記の入出力回路７１ｂと同様に貫通電流が流れないので、第３実施形態の入出力回路７１に比べて消費電力が低い。

半導体装置を示す概略平面図である。 入出力ブロックのブロック図である。 入出力回路の回路図である。 半導体装置の一部を示す概略レイアウト図である。 入出力回路の回路図である。 出力トランジスタの概略レイアウト図である。 入出力回路の回路図である。 入出力回路の動作波形図である。 出力トランジスタの概略レイアウト図である。 出力トランジスタの概略レイアウト図である。 （ａ），（ｂ）は入出力回路の回路図である。 半導体装置の一部ブロック回路図である。 半導体装置の一部ブロック回路図である。 （ａ）（ｂ）は半導体装置の一部ブロック回路図である。 （ａ）（ｂ）は入出力回路の回路図である。 入出力回路の回路図である。 入出力回路の回路図である。 判定結果の説明図である。 別の選択信号の生成を示す概略回路図である。 別の入出力回路の回路図である。 別の入出力回路の動作波形図である。 別の入出力回路の回路図である。 別の入出力回路の動作波形図である。 従来の半導体装置を示す概略図である。

符号の説明

２３ 内部回路
２５ａ〜２５ｅ，５１，７１ 出力回路（入出力回路）
３１ａ，３１ｂ 出力セル（入出力セル）
３２，３３ 制御部を構成する論理回路
５２〜５６ 制御部を構成する論理回路
１５２，１５３，１６２，１６３ 入力バッファ
７２ 制御部を構成する遅延回路
７３ 制御部を構成する論理回路
８３ａ，８３ｂ パッド
Ｆ１，Ｆ２ フューズ
ＯＵＴ 出力信号
Ｔ１ａ，Ｔ１ｂ，Ｔ３ａ，Ｔ３ｂ 第１出力トランジスタ
Ｔ２ａ，Ｔ２ｂ，Ｔ３ｃ 第２出力トランジスタ
ＶＳＥＬ 電圧選択信号
ＶＳＳ 低電位電源
ＶＤＤ１ 第１の高電位電源
ＶＤＤ２ 第２の高電位電源

Claims (10)

1. 内部回路の出力信号のレベルを、外部に接続された装置に応じたレベルに変換して出力する出力回路を備えた半導体装置であって、
   前記出力回路は、
   互いに異なる電圧の信号を出力するように構成された複数の出力セルと、
   電圧選択信号に基づいて前記複数の出力セルから選択した１つの出力セルを動作させる制御部と、
   を備えたことを特徴とする半導体装置。
2. 前記複数の出力セルは、それぞれ
   高電位側電源に接続された第１出力トランジスタと、
   低電位側電源に接続された第２出力トランジスタと、
   を備え、
   前記第１及び第２出力トランジスタの接続点から出力信号を出力し、
   前記電圧選択信号に基づいて選択されていない出力セルは第１及び第２出力トランジスタをオフに制御することを特徴とする請求項１記載の半導体装置。
3. 内部回路の出力信号のレベルを、外部に接続された装置に応じたレベルに変換して出力する出力回路を備えた半導体装置であって、
   前記出力回路は、
   互いに異なる電圧の高電位側電源にそれぞれ接続された複数の第１出力トランジスタと、
   低電位側電源に接続された第２出力トランジスタと、
   電圧選択信号に基づいて前記複数の第１出力トランジスタのうちの１つを動作させる制御部と、
   を備えたことを特徴とする半導体装置。
4. 内部回路の出力信号のレベルを、外部に接続された装置に応じたレベルに変換して出力する出力回路を備えた半導体装置であって、
   前記出力回路は、
   互いに異なる電圧の高電位側電源にそれぞれ接続された複数の第１出力トランジスタと、
   低電位側電源に接続された第２出力トランジスタと、
   第１のモードの時には電圧選択信号に基づいて前記複数の第１出力トランジスタのうちの１つを動作させ、第２のモードの時には前記複数の第１出力トランジスタを前記高電位側電源の電圧に従って順次制御する制御部と、
   を備えたことを特徴とする半導体装置。
5. 前記高電位側電源の電源配線がチップの辺に沿って延びるように形成されるとともに、複数の電源配線が辺と直交する方向に沿って配列され、
   複数の前記出力回路は前記電源配線の延びる方向に沿って配列され、
   前記各出力回路に含まれる前記複数の第１出力トランジスタは前記電源配線と直交する方向に沿って配列されたことを特徴とする請求項３又は４に記載の半導体装置。
6. 外部信号により切断されるフューズを備え、該フューズの切断又は未切断により前記電圧選択信号を生成する信号生成回路を備えたことを特徴とする請求項１〜５のうちの何れか一項に記載の半導体装置。
7. 前記電圧の設定情報を記憶する書き換え可能な記憶手段を備え、該記憶手段に記憶された情報に基づいて前記電圧選択信号を生成する信号生成回路を備えたことを特徴とする請求項１〜５のうちの何れか一項に記載の半導体装置。
8. しきい値電圧が異なる複数の入力バッファを備え、各入力バッファの出力信号に基づいて接続された装置の動作電圧を検出し、該検出結果に基づいて前記電圧選択信号を生成するようにしたことを特徴とする請求項１〜５のうちの何れか一項に記載の半導体装置。
9. 低電位側電源端子に第１の高電位電源が接続され、高電位側電源端子に前記第１の高電位電源よりも高電位の第２の高電位電源が接続され、外部から信号が入力される第１の入力バッファと、
   低電位側電源端子に低電位電源が接続され、高電位側電源端子に前記第２の高電位電源が接続され、前記第１の入力バッファの出力信号が入力され、前記電圧選択信号を出力する第２の入力バッファと、
   を備えたことを特徴とする請求項１〜５のうちの何れか一項に記載の半導体装置。
10. 内部回路の出力信号のレベルを、外部に接続された装置に応じたレベルに変換して出力する出力回路を備えた半導体装置であって、
    前記出力回路は、前記出力信号に応じて互いに異なる電圧の信号を出力するように構成された複数の出力セルを備え、
    前記各出力セルがそれぞれ接続された複数のパッドを備えたことを特徴とする半導体装置。

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