JP2006059910A - 半導体装置 - Google Patents
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Abstract
【解決手段】入出力回路25aは、第1の高電位電源VDD1にて動作する第1入出力セル31aと、第2の高電位電源VDD2にて動作する第2入出力セル31bとを備えている。そして、入出力回路25aは、電圧選択信号VSEL0に基づいて第1又は第2入出力セル31a,31bを動作させるようにした。従って、動作する第1又は第2入出力セル31a,31bの動作電圧(第1の高電位電源VDD1又は第2の高電位電源VDD2)に応じた信号が出力される。
【選択図】 図3
Description
近年、半導体装置においては、高集積化、高速化が進められている。また、半導体装置においては、低消費電力化のために、その駆動電圧の低電圧化が進められている。一方、未だ低駆動電圧化されていない高駆動電圧の半導体装置も存在する。これらの電源電圧が異なる複数の半導体装置が接続される半導体装置は、それぞれに接続される半導体装置の電源電圧に対応する動作電圧にて動作する入出力回路(I/O(input/output)回路)を備えている。それら入出力回路において、動作電圧を容易に変更することが望まれている。
以下、本発明を具体化した第1の実施の形態を図1〜図4に従って説明する。
図1は、半導体装置の概略を示す平面図である。
入出力回路25aは、パッド26aに接続された第1及び第2入出力セル31a,31bを備えている。第1入出力セル31aは第1の高電位電源VDD1にて入出力を行なうセルであり、第2入出力セル31bは第2の高電位電源VDD2にて入出力を行なうセルである。入出力回路25aには、電圧選択信号VSEL0と制御信号CIOが入力される。制御信号CIOは、第1入出力セル31aと第2入出力セル31bを、出力セルとして機能させるか否かを制御する信号であり、内部回路23から供給される。入出力回路25aは、電圧選択信号VSEL0に基づいて、第1及び第2入出力セル31a,31bの何れか一方にて信号の入出力を行なうように構成されている。
第1入出力セル31aは、論理回路35a,36a、レベル変換回路(図面ではレベコンと表す)37a,38a、入力バッファ39a,40a、出力トランジスタT1a,T2aを備えている。
第2入出力セル31bは、第1入出力セル31aと同様に、論理回路35b,36b、レベル変換回路(図面ではレベコンと表す)37b,38b、入力バッファ39b,40b、出力トランジスタT1b,T2bを備えている。
半導体装置21には、図1にて説明した電源配線24a〜24cが、該装置21の辺に沿って延びるように形成されている。また、半導体装置21には、その周辺に図3に示すパッド26aが配置されるとともに、該パッド26aに対応する入出力回路25aが配置されている。入出力回路25aを構成する第1及び第2入出力セル31a,bは、電源配線24a〜24cが延びる方向(辺と平行に延びる方向)に沿って配列されている。
制御信号CIOがLレベルであり、電圧選択信号VSELがLレベルの場合、第1入出力セル31aは、第1及び第2出力トランジスタT1a,T2aを出力信号DO0のレベルに応じてオン・オフ制御し、第2入出力セル31bは、第1及び第2出力トランジスタT1b,T2b間のノードN2をハイインピーダンス状態(両トランジスタT1b,T2bをオフ)にする。従って、入出力回路25aは、第1入出力セル31aの出力トランジスタT1aのソースが接続された第1の高電位電源VDD1を動作電圧として動作する。
(1)入出力回路25aは、第1の高電位電源VDD1にて動作する第1入出力セル31aと、第2の高電位電源VDD2にて動作する第2入出力セル31bとを備えている。そして、入出力回路25aは、電圧選択信号VSEL0に基づいて第1又は第2入出力セル31a,31bを動作させるようにした。従って、動作する第1又は第2入出力セル31a,31bの動作電圧(第1の高電位電源VDD1又は第2の高電位電源VDD2)に応じた信号が出力される。この結果、電圧選択信号VSEL0によって入出力回路25aの動作電圧を容易に変更することができる。
以下、本発明を具体化した第2の実施の形態を図5及び図6に従って説明する。
尚、説明の便宜上、第1の実施の形態と同様の構成については同一の符号を付してその説明を一部省略する。
入出力回路51は、制御部を構成する論理回路52〜56、レベル変換回路57〜59、入力バッファ60,61、出力トランジスタT3a〜T3cを備えている。
制御信号CIOがLレベルであり、電圧選択信号VSELがLレベルの場合、入出力回路51は、第2の出力トランジスタT3bをオフに制御し、第1及び第3の出力トランジスタT3a,T3cを出力信号DO0のレベルに応じてオン・オフ制御する。従って、入出力回路51は、第1の出力トランジスタT3aのソースが接続された第1の高電位電源VDD1を動作電圧とする出力回路として動作し、第1の高電位電源VDD1レベル又は低電位電源VSSレベルの信号を出力する。
半導体装置62には、複数(図において3つ)の入出力回路51及びパッド26aが、該装置62の辺(電源配線24a〜24c)に沿って配列されている。各入出力回路51に含まれる出力トランジスタT3a〜T3cは、電源配線24a〜24cと直交する方向に沿って配列されている。そして、各電源配線24a〜24cは、対応する出力トランジスタT3a〜T3cの上に配置されている。
(1)入出力回路51は、PチャネルMOSトランジスタである第1及び第2の出力トランジスタT3a,T3bを備えるとともに、NチャネルMOSトランジスタである第3の出力トランジスタT3cを備える。第3の出力トランジスタT3cのドレインは第1及び第2の出力トランジスタT3a,T3bのドレインに接続されている。従って、第3の出力トランジスタT3cは、第1及び第2の出力トランジスタT3a,T3bに対して共通に利用される。このため、第一実施形態に比べて出力トランジスタが少ない分半導体装置のチップ面積の増大を抑えることができる。
以下、本発明を具体化した第3の実施の形態を図7及び図8に従って説明する。
尚、説明の便宜上、第2の実施の形態と同様の構成については同一の符号を付してその説明を一部省略する。
入出力回路71は、論理回路52〜56、レベル変換回路57〜59、入力バッファ60,61、出力トランジスタT3a〜T3c、遅延回路72、論理回路73、選択回路74,75を備えている。
論理回路73には、出力信号DO0と信号S21が入力される。論理回路73は、信号S21がLレベルの時に出力信号DO0と実質的に同じレベルを持つ信号S22を出力し、信号S21がHレベルの時にLレベルの信号S22を出力する。信号S21は、出力信号DO0が所定時間Δtだけ遅延された信号である。従って、論理回路73は、図8に示すように、出力信号DO0の立ち上がりから所定時間Δtの間だけHレベルとなる信号S22を出力する。
(1)入出力回路71は、モード信号MODEに基づいて、第1の出力トランジスタT3aと第2の出力トランジスタT3bを所定の時間Δtずらしてオンするようにした。第1の出力トランジスタT3aには動作電源として第1の高電位電源VDD1が供給され、第2の出力トランジスタT3bには動作電源として第2の高電位電源VDD2が供給されている。従って、入出力回路71から出力される信号OUTは、低電位電源VSSレベルから第2の高電位電源VDD2レベルまで段階的に上昇する。従って、対策を施さない場合の出力信号OLのように低電位電源VSSレベルから直接的に第2の高電位電源VDD2へ上昇させる場合に比べてオーバーシュートを小さくすることができる。
・上記各実施形態では、入出力回路25a〜25e,51,71の動作電圧の設定を電圧選択信号VSELにて行なって外部に出力する信号のレベルを第1の高電位電源VDD1又は第2の高電位電源VDD2に変更したが、他の方法により信号レベルの変更を行なうようにしてもよい。
25a〜25e,51,71 出力回路(入出力回路)
31a,31b 出力セル(入出力セル)
32,33 制御部を構成する論理回路
52〜56 制御部を構成する論理回路
152,153,162,163 入力バッファ
72 制御部を構成する遅延回路
73 制御部を構成する論理回路
83a,83b パッド
F1,F2 フューズ
OUT 出力信号
T1a,T1b,T3a,T3b 第1出力トランジスタ
T2a,T2b,T3c 第2出力トランジスタ
VSEL 電圧選択信号
VSS 低電位電源
VDD1 第1の高電位電源
VDD2 第2の高電位電源
Claims (10)
- 内部回路の出力信号のレベルを、外部に接続された装置に応じたレベルに変換して出力する出力回路を備えた半導体装置であって、
前記出力回路は、
互いに異なる電圧の信号を出力するように構成された複数の出力セルと、
電圧選択信号に基づいて前記複数の出力セルから選択した1つの出力セルを動作させる制御部と、
を備えたことを特徴とする半導体装置。 - 前記複数の出力セルは、それぞれ
高電位側電源に接続された第1出力トランジスタと、
低電位側電源に接続された第2出力トランジスタと、
を備え、
前記第1及び第2出力トランジスタの接続点から出力信号を出力し、
前記電圧選択信号に基づいて選択されていない出力セルは第1及び第2出力トランジスタをオフに制御することを特徴とする請求項1記載の半導体装置。 - 内部回路の出力信号のレベルを、外部に接続された装置に応じたレベルに変換して出力する出力回路を備えた半導体装置であって、
前記出力回路は、
互いに異なる電圧の高電位側電源にそれぞれ接続された複数の第1出力トランジスタと、
低電位側電源に接続された第2出力トランジスタと、
電圧選択信号に基づいて前記複数の第1出力トランジスタのうちの1つを動作させる制御部と、
を備えたことを特徴とする半導体装置。 - 内部回路の出力信号のレベルを、外部に接続された装置に応じたレベルに変換して出力する出力回路を備えた半導体装置であって、
前記出力回路は、
互いに異なる電圧の高電位側電源にそれぞれ接続された複数の第1出力トランジスタと、
低電位側電源に接続された第2出力トランジスタと、
第1のモードの時には電圧選択信号に基づいて前記複数の第1出力トランジスタのうちの1つを動作させ、第2のモードの時には前記複数の第1出力トランジスタを前記高電位側電源の電圧に従って順次制御する制御部と、
を備えたことを特徴とする半導体装置。 - 前記高電位側電源の電源配線がチップの辺に沿って延びるように形成されるとともに、複数の電源配線が辺と直交する方向に沿って配列され、
複数の前記出力回路は前記電源配線の延びる方向に沿って配列され、
前記各出力回路に含まれる前記複数の第1出力トランジスタは前記電源配線と直交する方向に沿って配列されたことを特徴とする請求項3又は4に記載の半導体装置。 - 外部信号により切断されるフューズを備え、該フューズの切断又は未切断により前記電圧選択信号を生成する信号生成回路を備えたことを特徴とする請求項1〜5のうちの何れか一項に記載の半導体装置。
- 前記電圧の設定情報を記憶する書き換え可能な記憶手段を備え、該記憶手段に記憶された情報に基づいて前記電圧選択信号を生成する信号生成回路を備えたことを特徴とする請求項1〜5のうちの何れか一項に記載の半導体装置。
- しきい値電圧が異なる複数の入力バッファを備え、各入力バッファの出力信号に基づいて接続された装置の動作電圧を検出し、該検出結果に基づいて前記電圧選択信号を生成するようにしたことを特徴とする請求項1〜5のうちの何れか一項に記載の半導体装置。
- 低電位側電源端子に第1の高電位電源が接続され、高電位側電源端子に前記第1の高電位電源よりも高電位の第2の高電位電源が接続され、外部から信号が入力される第1の入力バッファと、
低電位側電源端子に低電位電源が接続され、高電位側電源端子に前記第2の高電位電源が接続され、前記第1の入力バッファの出力信号が入力され、前記電圧選択信号を出力する第2の入力バッファと、
を備えたことを特徴とする請求項1〜5のうちの何れか一項に記載の半導体装置。 - 内部回路の出力信号のレベルを、外部に接続された装置に応じたレベルに変換して出力する出力回路を備えた半導体装置であって、
前記出力回路は、前記出力信号に応じて互いに異なる電圧の信号を出力するように構成された複数の出力セルを備え、
前記各出力セルがそれぞれ接続された複数のパッドを備えたことを特徴とする半導体装置。
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