JP3179943B2 - 半導体記憶装置 - Google Patents
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Description
【0001】
【産業上の利用分野】この発明は、半導体記憶装置に係
り、とくに、多値レベルのデータを記憶するROM(Re
ad Only Memory)の読み出しに関するものである。
り、とくに、多値レベルのデータを記憶するROM(Re
ad Only Memory)の読み出しに関するものである。
【0002】
【従来の技術】半導体記憶装置、例えば、読出し専用R
OMのメモリセルアレイは、MOSFETからなるメモ
リセルをマトリックス状に配置し、各メモリセルのゲー
トを行方向に延びる複数のワード線に接続すると共に、
ソース、ドレインを列方向に延びる複数のビット線に接
続して構成されている。この様な構造を有するROMの
メモリアレイ中の所定のメモリセルを読出すには、この
メモリの接続されたビット線を選択し、そして、メモリ
セルのゲートに接続されたワード線を高レベルにして前
記所定のメモリセルのデータを読出す。ROMでは、通
常1ビットのメモリセルは一つのトランジスタによって
構成している。各メモリセルのデータを設定するには、
そのトランジスタのしきい値電圧を高レベルまたは低レ
ベルの高低2つに設定して行っている。この様にデータ
を設定すると一つのメモリセルには1ビット分のデータ
しか記憶することが出来ないため大容量のメモリを実現
しようとすると、チップサイズが大きくなるという欠点
があった。
OMのメモリセルアレイは、MOSFETからなるメモ
リセルをマトリックス状に配置し、各メモリセルのゲー
トを行方向に延びる複数のワード線に接続すると共に、
ソース、ドレインを列方向に延びる複数のビット線に接
続して構成されている。この様な構造を有するROMの
メモリアレイ中の所定のメモリセルを読出すには、この
メモリの接続されたビット線を選択し、そして、メモリ
セルのゲートに接続されたワード線を高レベルにして前
記所定のメモリセルのデータを読出す。ROMでは、通
常1ビットのメモリセルは一つのトランジスタによって
構成している。各メモリセルのデータを設定するには、
そのトランジスタのしきい値電圧を高レベルまたは低レ
ベルの高低2つに設定して行っている。この様にデータ
を設定すると一つのメモリセルには1ビット分のデータ
しか記憶することが出来ないため大容量のメモリを実現
しようとすると、チップサイズが大きくなるという欠点
があった。
【0003】そこで、近年、この様な欠点を解決するた
めに1つのメモリセルに2ビット分のデータを記憶させ
ることによって、メモリの大容量化をはかる方式が提案
されている。これを多値メモリという。その方式として
は、メモリセルのトランジスタのゲート長やゲート幅を
変えることによって複数の異なった電流値を設定した
り、或いはセルを構成するMOSトランジスタへ不純物
をイオン注入する際にそのインプラ量を変えてしきい値
電圧を複数の値に変える方法などがある。従来のメモリ
は、例えば、そのメモリセルのしきい値を2種類に変化
させることにより“0”、“1”の2種類の情報を書き
込むことが出来る。また、新しい方式による多値メモリ
ではメモリセルに2種類以上の状態変化を持たせること
により、2種類以上の情報を1つのセルに書き込んでセ
ル容量を増大させている。多値メモリは、ROMだけで
なく、EPROM、EEPROM、DRAM、SRAM
などの他の形式のメモリにも適用できる。図46は、多
値メモリとして、例えば、多値ROMのVg −Id 特性
を示す特性図である。このメモリは、各メモリセルが4
種類のしきい値のいずれかを備えており、1つのメモリ
セルに4種類の情報、即ち、2ビットの情報を持つこと
が可能である。メモリセルのしきい値をV1 〜V4 (V
1 <V2 <V3 <V4 )で表わし、しきい値V1 、V2
、V3 、V4 を有するメモリセルをそれぞれM00、M0
1、M10、M11と本発明では称する。そして、これら各
メモリセルはそれぞれ“00”、“01”、“10”、
“11”の情報を有しているものとする。図はこの様な
しきい値を備えた各メモリセルのVg −Id 特性を示す
ものである。
めに1つのメモリセルに2ビット分のデータを記憶させ
ることによって、メモリの大容量化をはかる方式が提案
されている。これを多値メモリという。その方式として
は、メモリセルのトランジスタのゲート長やゲート幅を
変えることによって複数の異なった電流値を設定した
り、或いはセルを構成するMOSトランジスタへ不純物
をイオン注入する際にそのインプラ量を変えてしきい値
電圧を複数の値に変える方法などがある。従来のメモリ
は、例えば、そのメモリセルのしきい値を2種類に変化
させることにより“0”、“1”の2種類の情報を書き
込むことが出来る。また、新しい方式による多値メモリ
ではメモリセルに2種類以上の状態変化を持たせること
により、2種類以上の情報を1つのセルに書き込んでセ
ル容量を増大させている。多値メモリは、ROMだけで
なく、EPROM、EEPROM、DRAM、SRAM
などの他の形式のメモリにも適用できる。図46は、多
値メモリとして、例えば、多値ROMのVg −Id 特性
を示す特性図である。このメモリは、各メモリセルが4
種類のしきい値のいずれかを備えており、1つのメモリ
セルに4種類の情報、即ち、2ビットの情報を持つこと
が可能である。メモリセルのしきい値をV1 〜V4 (V
1 <V2 <V3 <V4 )で表わし、しきい値V1 、V2
、V3 、V4 を有するメモリセルをそれぞれM00、M0
1、M10、M11と本発明では称する。そして、これら各
メモリセルはそれぞれ“00”、“01”、“10”、
“11”の情報を有しているものとする。図はこの様な
しきい値を備えた各メモリセルのVg −Id 特性を示す
ものである。
【0004】図47に、この多値ROMの読出し回路を
示す。図48は、図47の読出し回路に使われるセンス
増幅器(センスアンプ)の例であり、図49は、その出
力回路の1例である。図47において、メモリセルアレ
イ1は、複数のマトリックス状に配置されたMOSトラ
ンジスタからなるメモリセル(M1 、M2 、M3 、・・
・)から構成されている。各メモリセルのゲートは、ワ
ード線(W1 、W2 、W3 、・・・)が接続されてお
り、これらワード線は、ローデコーダ2に接続されてい
る。各メモリセルのドレインは、ビット線(B1 、B2
、B3 、・・・)に接続され、ビット線は、第1の選
択トランジスタ(S11、S21、S12、S22、・・・)を
介して第1のカラムデコーダ3に接続されている第1の
ビット選択線(L1 、L2 、L3 、・・・)に接続して
いる。ビット線は、複数本を1つのブロックとして、複
数のブロックを構成し、各ブロックはそれぞれ主ビット
線(MB1 、MB2 、・・・)に接続している。主ビッ
ト線は、第2の選択トランジスタ(S1 、S2 、・・
・)を介して第2のカラムデコーダ4に接続されている
第2のビット選択線(C1 、C2 、・・・)に接続して
いる。主ビット線は、センスアンプ5の入力側(SIN)
に接続され、このセンスアンプ5の出力は、出力回路の
入力側に接続されている。アドレスの入力により第2の
カラムデコーダ4によって第2の選択線の1本が選択さ
れ、同時に第1のカラムコーダ3によって第1の選択線
の1本が選択される。そして、ビット線の1本が選択さ
れてセンスアンプ5の入力SINに入力する。同様に、ロ
ーデコーダもアドレスによりワード線の1本が選択さ
れ、メモリセルのゲートに通常電源電圧(Vdd)が印加
される。ここで、アドレス信号によって第1のビット選
択線L1 、第2のビット選択線C1 及びワード線W1 が
選択されると、メモリセルアレイからメモリセルM1 が
読出される。図48のセンスアンプ5のP型トランジス
タTr2と直列に接続されたP型の負荷トランジスタT
r1 とメモリセルの流す電流(Icell)によりセンスア
ンプ5の入力SINの電位は決定される。読出されたメモ
リセルM1 が所定のしきい値を有するM00、M01、M1
0、M11の各セルである場合のセンスアンプ5の入力SI
Nのレベルは、図50に示す態様になっている。図48
に示すインバータIN1 、IN2 、IN3 の切変わり電
位INV1 、INV2 、INV3 は、図のように設定す
る。このように設定し、前記各セルのいずれかのレベル
と比較することにより、その結果がセンスアンプ5から
出力する。その出力DAi、DBi、DCiは、メモリ
セルM1 がどのセルに相当するかにより表1に示すよう
な値を示す。このセンスアンプ5の出力は、図49に示
す出力回路6に入力され、出力回路6で2ビットのデー
タOUTA及びOUTBに変換される。すなわち、各セ
ルによって得られる2ビットのデータがOUTA、OU
TBである。
示す。図48は、図47の読出し回路に使われるセンス
増幅器(センスアンプ)の例であり、図49は、その出
力回路の1例である。図47において、メモリセルアレ
イ1は、複数のマトリックス状に配置されたMOSトラ
ンジスタからなるメモリセル(M1 、M2 、M3 、・・
・)から構成されている。各メモリセルのゲートは、ワ
ード線(W1 、W2 、W3 、・・・)が接続されてお
り、これらワード線は、ローデコーダ2に接続されてい
る。各メモリセルのドレインは、ビット線(B1 、B2
、B3 、・・・)に接続され、ビット線は、第1の選
択トランジスタ(S11、S21、S12、S22、・・・)を
介して第1のカラムデコーダ3に接続されている第1の
ビット選択線(L1 、L2 、L3 、・・・)に接続して
いる。ビット線は、複数本を1つのブロックとして、複
数のブロックを構成し、各ブロックはそれぞれ主ビット
線(MB1 、MB2 、・・・)に接続している。主ビッ
ト線は、第2の選択トランジスタ(S1 、S2 、・・
・)を介して第2のカラムデコーダ4に接続されている
第2のビット選択線(C1 、C2 、・・・)に接続して
いる。主ビット線は、センスアンプ5の入力側(SIN)
に接続され、このセンスアンプ5の出力は、出力回路の
入力側に接続されている。アドレスの入力により第2の
カラムデコーダ4によって第2の選択線の1本が選択さ
れ、同時に第1のカラムコーダ3によって第1の選択線
の1本が選択される。そして、ビット線の1本が選択さ
れてセンスアンプ5の入力SINに入力する。同様に、ロ
ーデコーダもアドレスによりワード線の1本が選択さ
れ、メモリセルのゲートに通常電源電圧(Vdd)が印加
される。ここで、アドレス信号によって第1のビット選
択線L1 、第2のビット選択線C1 及びワード線W1 が
選択されると、メモリセルアレイからメモリセルM1 が
読出される。図48のセンスアンプ5のP型トランジス
タTr2と直列に接続されたP型の負荷トランジスタT
r1 とメモリセルの流す電流(Icell)によりセンスア
ンプ5の入力SINの電位は決定される。読出されたメモ
リセルM1 が所定のしきい値を有するM00、M01、M1
0、M11の各セルである場合のセンスアンプ5の入力SI
Nのレベルは、図50に示す態様になっている。図48
に示すインバータIN1 、IN2 、IN3 の切変わり電
位INV1 、INV2 、INV3 は、図のように設定す
る。このように設定し、前記各セルのいずれかのレベル
と比較することにより、その結果がセンスアンプ5から
出力する。その出力DAi、DBi、DCiは、メモリ
セルM1 がどのセルに相当するかにより表1に示すよう
な値を示す。このセンスアンプ5の出力は、図49に示
す出力回路6に入力され、出力回路6で2ビットのデー
タOUTA及びOUTBに変換される。すなわち、各セ
ルによって得られる2ビットのデータがOUTA、OU
TBである。
【0005】
【表1】
【0006】
【発明が解決しようとする課題】以上のように、多値メ
モリは読出されるが、このメモリ読出し法では、セルに
印加される電圧VINからGND(接地)までの電位を4
分割してデータをセンスしているので、読出し余裕が少
なく、また、各セルを流れる電流(Icell)の差が少な
いため負荷トランジスタTr1 などを用いる負荷の設定
が難しく、その分割がアンバランスになり読出し余裕も
無くなる。また、電流Icellのバラツキがあることや4
値を越える情報を1つのセルに記憶させる場合を考慮に
いれると、読出し余裕はさらに無くなり、正常な読出し
動作が行えない可能性もある。また“000”、“01
0”など3ビットの情報を1つの情報としてメモリセル
に記憶するには、セルに印加される電圧VINからGND
まで電位を8分割する必要があり、さらに読出し余裕が
なくなる。また、最近のメモリの多ビット化傾向や1度
の読出しで多数のデータをセンスし、それを順次読出す
方式のようにセンスアンプを多数備える必要が出て来た
場合、このような読出し回路による読出し方式では、パ
ターンの増大やピーク電流の増加を招く。本発明は、こ
の様な事情によりなされたものであり、メモリの読出し
余裕を広げ、パターンを縮小し、ピーク電流を減少させ
る読出し回路やこれを用いた読出し方式を実施すること
が可能な半導体記憶装置を提供する。
モリは読出されるが、このメモリ読出し法では、セルに
印加される電圧VINからGND(接地)までの電位を4
分割してデータをセンスしているので、読出し余裕が少
なく、また、各セルを流れる電流(Icell)の差が少な
いため負荷トランジスタTr1 などを用いる負荷の設定
が難しく、その分割がアンバランスになり読出し余裕も
無くなる。また、電流Icellのバラツキがあることや4
値を越える情報を1つのセルに記憶させる場合を考慮に
いれると、読出し余裕はさらに無くなり、正常な読出し
動作が行えない可能性もある。また“000”、“01
0”など3ビットの情報を1つの情報としてメモリセル
に記憶するには、セルに印加される電圧VINからGND
まで電位を8分割する必要があり、さらに読出し余裕が
なくなる。また、最近のメモリの多ビット化傾向や1度
の読出しで多数のデータをセンスし、それを順次読出す
方式のようにセンスアンプを多数備える必要が出て来た
場合、このような読出し回路による読出し方式では、パ
ターンの増大やピーク電流の増加を招く。本発明は、こ
の様な事情によりなされたものであり、メモリの読出し
余裕を広げ、パターンを縮小し、ピーク電流を減少させ
る読出し回路やこれを用いた読出し方式を実施すること
が可能な半導体記憶装置を提供する。
【0007】
【課題を解決するための手段】本発明は、メモリセルの
ゲートに印加される電圧、即ち、ワード線に印加される
電圧を変えながらデータを読出すことを特徴としてい
る。また、読出し動作を数回に分けて行うことを特徴と
している。さらに、読出し動作時にメモリセルのゲート
に印加される電圧をリファレンスのメモリセルにより設
定することを特徴としている。
ゲートに印加される電圧、即ち、ワード線に印加される
電圧を変えながらデータを読出すことを特徴としてい
る。また、読出し動作を数回に分けて行うことを特徴と
している。さらに、読出し動作時にメモリセルのゲート
に印加される電圧をリファレンスのメモリセルにより設
定することを特徴としている。
【0008】すなわち、本発明の半導体記憶装置は、マ
トリックス状に配置され、複数のレベルのデータを記憶
するゲートと電流経路を備えた複数のメモリセルと、前
記メモリセルのゲートが接続されている複数のワード線
と、前記メモリセルのドレインが接続されている複数の
ビット線と、前記ワード線に接続され、アドレス信号に
基づいて前記ワード線の1つを選択する第1の選択手段
と、前記第1の選択手段に接続されている電圧供給手段
とを備え、前記電圧供給手段は、前記ワード線に供給さ
れ前記第1の選択手段に順次供給される複数の電圧を生
成する電圧生成回路と、この電圧生成回路に接続され、
前記第1の選択回路によって選択されたワード線のポテ
ンシャルを設定し、且つ第1のしきい値電圧、第1のし
きい値電圧より高い第2のしきい値電圧、第2のしきい
値電圧より高い第3のしきい値電圧及び第3のしきい値
電圧より高い第4のしきい値電圧を有する第1、第2、
第3及び第4のリファレンスセルを具備し、前記電圧生
成回路からの供給電圧を第1及び第2のしきい値電圧の
間の電圧、第2及び第3のしきい値電圧の間の電圧、第
3及び第4のしきい値電圧の間の電圧に制御するように
構成されたストップ回路とを有していることを特徴とし
ている。前記電圧生成回路からは0Vから順次所定のス
テップ電圧ごとに可変電圧が供給され、前記ストップ回
路は、この所定のステップアップされた電圧が所定の電
圧になった時にステップアップをコントロールするよう
にしても良い。前記ストップ回路は、前記第1のしきい
値電圧に設定された前記第1のリファレンスセル、前記
第1のしきい値電圧より高い第2のしきい値電圧に設定
された前記第2のリファレンスセル、前記第2のしきい
値電圧より高い第3のしきい値電圧に設定された前記第
3のリファレンスセル、前記第3のしきい値電圧より高
い第4のしきい値電圧に設定された前記第4のリファレ
ンスセルを有するようにしても良い。
トリックス状に配置され、複数のレベルのデータを記憶
するゲートと電流経路を備えた複数のメモリセルと、前
記メモリセルのゲートが接続されている複数のワード線
と、前記メモリセルのドレインが接続されている複数の
ビット線と、前記ワード線に接続され、アドレス信号に
基づいて前記ワード線の1つを選択する第1の選択手段
と、前記第1の選択手段に接続されている電圧供給手段
とを備え、前記電圧供給手段は、前記ワード線に供給さ
れ前記第1の選択手段に順次供給される複数の電圧を生
成する電圧生成回路と、この電圧生成回路に接続され、
前記第1の選択回路によって選択されたワード線のポテ
ンシャルを設定し、且つ第1のしきい値電圧、第1のし
きい値電圧より高い第2のしきい値電圧、第2のしきい
値電圧より高い第3のしきい値電圧及び第3のしきい値
電圧より高い第4のしきい値電圧を有する第1、第2、
第3及び第4のリファレンスセルを具備し、前記電圧生
成回路からの供給電圧を第1及び第2のしきい値電圧の
間の電圧、第2及び第3のしきい値電圧の間の電圧、第
3及び第4のしきい値電圧の間の電圧に制御するように
構成されたストップ回路とを有していることを特徴とし
ている。前記電圧生成回路からは0Vから順次所定のス
テップ電圧ごとに可変電圧が供給され、前記ストップ回
路は、この所定のステップアップされた電圧が所定の電
圧になった時にステップアップをコントロールするよう
にしても良い。前記ストップ回路は、前記第1のしきい
値電圧に設定された前記第1のリファレンスセル、前記
第1のしきい値電圧より高い第2のしきい値電圧に設定
された前記第2のリファレンスセル、前記第2のしきい
値電圧より高い第3のしきい値電圧に設定された前記第
3のリファレンスセル、前記第3のしきい値電圧より高
い第4のしきい値電圧に設定された前記第4のリファレ
ンスセルを有するようにしても良い。
【0009】
【作用】読出し動作を数回に分けることで、センスアン
プの数とピーク電流を減らすことができる。また、読出
し時にメモリセルのゲートに印加される電圧をあらかじ
めデータの分かっているセル(リファレンスのセル)を
用いて設定することで、電源電圧の変動やセルの特性の
変化に対しても常に読出しに最適な電圧を選択できる。
プの数とピーク電流を減らすことができる。また、読出
し時にメモリセルのゲートに印加される電圧をあらかじ
めデータの分かっているセル(リファレンスのセル)を
用いて設定することで、電源電圧の変動やセルの特性の
変化に対しても常に読出しに最適な電圧を選択できる。
【0010】
【実施例】以下、図面を参照して本発明の実施例を説明
する。まず、図1乃至図11、図49を参照して第1の
参考例を説明する。図1及び図2は、半導体記憶装置の
メモリセル部及びセンスアンプを含む出力回路部の回路
ブロック図、図3は、半導体記憶装置に用いるセンスア
ンプの回路図、図4は半導体記憶装置に用いる出力回路
のラッチブロックの一例を示す回路図、図49は、この
半導体記憶装置に用いる出力回路の論理回路の1例を示
す回路図、図5は、この半導体記憶装置に用いるローデ
コーダの回路図、図6は、この半導体記憶装置に用いる
電圧可変回路の回路図、図7は、この半導体記憶装置を
用いて実施した読出し動作のフローチャート図、図8
は、このフローチャートに従って読出し動作を行う場合
のワードレベルと読出し動作の時間変化を示す動作図、
図9乃至図11は、この半導体記憶装置の動作波形図で
ある。図1及び図2において、メモリセルアレイ1は、
複数のマトリックス状に配置されたMOSトランジスタ
からなるメモリセル(M1 、M2 、M3 、・・・)から
構成されている。メモリセルM1 は、前述した所定のし
きい値を備えたセルM00の構造を備えている。同様にメ
モリセルM2 、M3 、M4 は、それぞれ前述のセルM0
1、M10、M11の構造を備えている。各メモリセルのゲ
ートには、ワード線(W1 、W2 、W3 、・・・)が接
続されており、これらワード線は、ローデコーダ2に接
続されている。各メモリセルのドレインはビット線(B
1 、B2 、B3 、・・・)に接続され、これらビット線
は第1の選択トランジスタ(S11、S21、S12、S22、
・・・)を介して第1のカラムデコーダ3に接続されて
いる第1のビット選択線(L1 、L2 、L3 、・・・)
に接続している。
する。まず、図1乃至図11、図49を参照して第1の
参考例を説明する。図1及び図2は、半導体記憶装置の
メモリセル部及びセンスアンプを含む出力回路部の回路
ブロック図、図3は、半導体記憶装置に用いるセンスア
ンプの回路図、図4は半導体記憶装置に用いる出力回路
のラッチブロックの一例を示す回路図、図49は、この
半導体記憶装置に用いる出力回路の論理回路の1例を示
す回路図、図5は、この半導体記憶装置に用いるローデ
コーダの回路図、図6は、この半導体記憶装置に用いる
電圧可変回路の回路図、図7は、この半導体記憶装置を
用いて実施した読出し動作のフローチャート図、図8
は、このフローチャートに従って読出し動作を行う場合
のワードレベルと読出し動作の時間変化を示す動作図、
図9乃至図11は、この半導体記憶装置の動作波形図で
ある。図1及び図2において、メモリセルアレイ1は、
複数のマトリックス状に配置されたMOSトランジスタ
からなるメモリセル(M1 、M2 、M3 、・・・)から
構成されている。メモリセルM1 は、前述した所定のし
きい値を備えたセルM00の構造を備えている。同様にメ
モリセルM2 、M3 、M4 は、それぞれ前述のセルM0
1、M10、M11の構造を備えている。各メモリセルのゲ
ートには、ワード線(W1 、W2 、W3 、・・・)が接
続されており、これらワード線は、ローデコーダ2に接
続されている。各メモリセルのドレインはビット線(B
1 、B2 、B3 、・・・)に接続され、これらビット線
は第1の選択トランジスタ(S11、S21、S12、S22、
・・・)を介して第1のカラムデコーダ3に接続されて
いる第1のビット選択線(L1 、L2 、L3 、・・・)
に接続している。
【0011】ビット線は複数本を1つのブロックとし
て、複数のブロックを構成し、各ブロックは、それぞれ
主ビット線(MB1 、MB2 、・・・)に接続してい
る。主ビット線は、第2の選択トランジスタ(S1 、S
2 、・・・)を介して第2のカラムデコーダ4に接続さ
れている第2のビット選択線(C1 、C2 、・・・)に
接続している。主ビット線は、センスアンプ5の入力側
(SIN)に接続され、このセンスアンプ5の出力SOUT
は、出力回路のラッチブロック71〜74の入力側に接
続している。ラッチブロック71〜74からデータDA
i、DBi、DCi(i=1〜4)が出力され、これ
は、出力回路の論理回路81〜84に入力されて、この
論理回路81〜84で2ビットのデータOUTiA、O
UTiB(i=1〜4)に変換される。レベルの異なる
電位が出力される電圧可変回路9がローデコーダ2に接
続され、その出力によって所定のワード線Wが選択され
る。図6に示すように電圧可変回路9には、3種類の入
力(LW1 、LW2 、LW3 )がそれぞれPチャネルト
ランジスタTr3、Tr4、Tr5のゲートに入力さ
れ、抵抗分割によって所定の出力ZWを得る。抵抗R0
〜R3 による抵抗分割によってLW1 がローレベルのと
きに出力ZWには図46に示すV2 が出力するように設
定されている。LW2 がローレベルのときに出力ZWに
は、同じくV3 が出力するように設定されている。
て、複数のブロックを構成し、各ブロックは、それぞれ
主ビット線(MB1 、MB2 、・・・)に接続してい
る。主ビット線は、第2の選択トランジスタ(S1 、S
2 、・・・)を介して第2のカラムデコーダ4に接続さ
れている第2のビット選択線(C1 、C2 、・・・)に
接続している。主ビット線は、センスアンプ5の入力側
(SIN)に接続され、このセンスアンプ5の出力SOUT
は、出力回路のラッチブロック71〜74の入力側に接
続している。ラッチブロック71〜74からデータDA
i、DBi、DCi(i=1〜4)が出力され、これ
は、出力回路の論理回路81〜84に入力されて、この
論理回路81〜84で2ビットのデータOUTiA、O
UTiB(i=1〜4)に変換される。レベルの異なる
電位が出力される電圧可変回路9がローデコーダ2に接
続され、その出力によって所定のワード線Wが選択され
る。図6に示すように電圧可変回路9には、3種類の入
力(LW1 、LW2 、LW3 )がそれぞれPチャネルト
ランジスタTr3、Tr4、Tr5のゲートに入力さ
れ、抵抗分割によって所定の出力ZWを得る。抵抗R0
〜R3 による抵抗分割によってLW1 がローレベルのと
きに出力ZWには図46に示すV2 が出力するように設
定されている。LW2 がローレベルのときに出力ZWに
は、同じくV3 が出力するように設定されている。
【0012】そして、LW3 がローレベルのときに出力
ZWには、V4 が出力するように設定されている。ま
た、この出力がそのゲートに入力するトランジスタTr
7は、しきい値が零に近いエンハンスメント型であり、
これと直列に接続されている抵抗Rm1を高抵抗にして
いるためにその出力VWはほぼZWに等しい。この出力
VWは、図5のローデコーダ2に供給されるが、LW1
をローレベルにすると、ローデコーダ2によって選択さ
れたワード線にV2 のレベルが出力される。LW2 をロ
ーレベルにすると、ワード線にはV3 のレベルが出力さ
れる。LW3 をローレベルにするとワード線にはV4 の
レベルが出力される。そして、LW1 〜LW3 をすべて
ハイレベルにすると0Vが出力される(図9乃至図11
参照)。アドレス信号ADDi(ADD1 、ADD2 、
ADD3 、・・・)によりカラムデコーダ4から第2の
ビット選択線C1 が選択され、ローデコーダ2からワー
ド線W1 が選択される。この時同時にLW1 をローレベ
ル、LEをハイレベルにするために、ワード線W1 は、
0VからV2 のレベルに充電される。ワード線W1 はV
2 のレベルまで徐々に上がっていき、V2 のレベルまで
達したところで、内部アドレスにより第1のビット選択
線L1 をハイレベルにする。このときメモリセルM1 が
選択される。このメモリセルM1 は、しきい値電圧V1
を有するセルM00構造を備えている。
ZWには、V4 が出力するように設定されている。ま
た、この出力がそのゲートに入力するトランジスタTr
7は、しきい値が零に近いエンハンスメント型であり、
これと直列に接続されている抵抗Rm1を高抵抗にして
いるためにその出力VWはほぼZWに等しい。この出力
VWは、図5のローデコーダ2に供給されるが、LW1
をローレベルにすると、ローデコーダ2によって選択さ
れたワード線にV2 のレベルが出力される。LW2 をロ
ーレベルにすると、ワード線にはV3 のレベルが出力さ
れる。LW3 をローレベルにするとワード線にはV4 の
レベルが出力される。そして、LW1 〜LW3 をすべて
ハイレベルにすると0Vが出力される(図9乃至図11
参照)。アドレス信号ADDi(ADD1 、ADD2 、
ADD3 、・・・)によりカラムデコーダ4から第2の
ビット選択線C1 が選択され、ローデコーダ2からワー
ド線W1 が選択される。この時同時にLW1 をローレベ
ル、LEをハイレベルにするために、ワード線W1 は、
0VからV2 のレベルに充電される。ワード線W1 はV
2 のレベルまで徐々に上がっていき、V2 のレベルまで
達したところで、内部アドレスにより第1のビット選択
線L1 をハイレベルにする。このときメモリセルM1 が
選択される。このメモリセルM1 は、しきい値電圧V1
を有するセルM00構造を備えている。
【0013】この時、センスアンプ5の出力SOUT は、
ワード線がV2 のレベルであり電流を流しているので、
0レベルとなり、このデータは、出力回路61のラッチ
ブロック71においてラッチパルスA1 によりラッチさ
れる。そして、ラッチブロック71の出力DA1 は、ア
ンノウン(UNKNOWN)状態(データが0か1か分
からない状態)から0レベルに変わる。次ぎに、内部ア
ドレスを進めて第1のビット選択線L1 をローレベルに
し、第1のビット選択線L2 をハイレベルにする。ワー
ド線W1 はV2 のレベルを維持している。このときメモ
リセルM2 が選択される。このメモリセルM2 は、しき
い値電圧V2 を有するセルM01構造を備えている。した
がって、V2 のレベルでは電流が流れないか、殆ど流れ
ない。そのため、センスアンプの入力SINは、インバー
タINの切り換り電圧まで下がらず、その出力SOUT
は、1レベルとなる。このデータは、出力回路62のラ
ッチブロック72においてラッチパルスA2 によりラッ
チされる。そして、ラッチブロック72の出力DA2
は、アンノウン(UNKNOWN)状態(データが0か
1か分からない状態)から1レベルに変わる。次ぎに、
内部アドレスを進めて第1のビット選択線L2 をローレ
ベルにし、第1のビット選択線L3 をハイレベルにす
る。ワード線W1 はV2 のレベルを維持している。この
ときメモリセルM3が選択される。このメモリセルM3
は、しきい値電圧V3 を有するセルM10構造を備えてい
る。したがって、V2 のレベルでは電流が流れない。
ワード線がV2 のレベルであり電流を流しているので、
0レベルとなり、このデータは、出力回路61のラッチ
ブロック71においてラッチパルスA1 によりラッチさ
れる。そして、ラッチブロック71の出力DA1 は、ア
ンノウン(UNKNOWN)状態(データが0か1か分
からない状態)から0レベルに変わる。次ぎに、内部ア
ドレスを進めて第1のビット選択線L1 をローレベルに
し、第1のビット選択線L2 をハイレベルにする。ワー
ド線W1 はV2 のレベルを維持している。このときメモ
リセルM2 が選択される。このメモリセルM2 は、しき
い値電圧V2 を有するセルM01構造を備えている。した
がって、V2 のレベルでは電流が流れないか、殆ど流れ
ない。そのため、センスアンプの入力SINは、インバー
タINの切り換り電圧まで下がらず、その出力SOUT
は、1レベルとなる。このデータは、出力回路62のラ
ッチブロック72においてラッチパルスA2 によりラッ
チされる。そして、ラッチブロック72の出力DA2
は、アンノウン(UNKNOWN)状態(データが0か
1か分からない状態)から1レベルに変わる。次ぎに、
内部アドレスを進めて第1のビット選択線L2 をローレ
ベルにし、第1のビット選択線L3 をハイレベルにす
る。ワード線W1 はV2 のレベルを維持している。この
ときメモリセルM3が選択される。このメモリセルM3
は、しきい値電圧V3 を有するセルM10構造を備えてい
る。したがって、V2 のレベルでは電流が流れない。
【0014】そのため、センスアンプの入力SINは、イ
ンバータINの切り換り電圧まで下がらず、その出力S
OUT は、1レベルとなる。このデータは、出力回路63
のラッチブロック73においてラッチパルスA3 により
ラッチされる。そして、ラッチブロック73の出力DA
3 は、アンノウン(UNKNOWN)状態(データが0
か1か分からない状態)から1レベルに変わる。次に、
内部アドレスをさらに進めて第1のビット選択線L3 を
ローレベルにし、第1のビット選択線L4 をハイレベル
にする。ワード線W1 はV2 のレベルを維持している。
このときメモリセルM4 が選択される。このメモリセル
M4 は、しきい値電圧V4 を有するセルM11構造を備え
ている。したがって、V2 のレベルでは電流が流れな
い。そのためセンスアンプの入力SINは、インバータI
Nの切り換り電圧まで下がらず、その出力SOUT は、1
レベルとなる。このデータは、出力回路64のラッチブ
ロック74においてラッチパルスA4 によりラッチされ
る。そして、ラッチブロック74の出力DA4 は、アン
ノウン(UNKNOWN)状態(データが0か1か分か
らない状態)から1レベルに変わる。この様に、カラム
デコーダ3を内部アドレスで切り変えながらラッチパル
スA1 〜A4 でデータをラッチして行く。ラッチパルス
A4 でデータをラッチした後、カラムデコーダ3の操作
で、第1のビット選択線L1 〜L4 をすべてローレベル
にし、かつ、電圧可変回路9の入力LW1 をハイレベ
ル、LW2 をローレベルにしてワード線W1 をV3 のレ
ベルに充電する。
ンバータINの切り換り電圧まで下がらず、その出力S
OUT は、1レベルとなる。このデータは、出力回路63
のラッチブロック73においてラッチパルスA3 により
ラッチされる。そして、ラッチブロック73の出力DA
3 は、アンノウン(UNKNOWN)状態(データが0
か1か分からない状態)から1レベルに変わる。次に、
内部アドレスをさらに進めて第1のビット選択線L3 を
ローレベルにし、第1のビット選択線L4 をハイレベル
にする。ワード線W1 はV2 のレベルを維持している。
このときメモリセルM4 が選択される。このメモリセル
M4 は、しきい値電圧V4 を有するセルM11構造を備え
ている。したがって、V2 のレベルでは電流が流れな
い。そのためセンスアンプの入力SINは、インバータI
Nの切り換り電圧まで下がらず、その出力SOUT は、1
レベルとなる。このデータは、出力回路64のラッチブ
ロック74においてラッチパルスA4 によりラッチされ
る。そして、ラッチブロック74の出力DA4 は、アン
ノウン(UNKNOWN)状態(データが0か1か分か
らない状態)から1レベルに変わる。この様に、カラム
デコーダ3を内部アドレスで切り変えながらラッチパル
スA1 〜A4 でデータをラッチして行く。ラッチパルス
A4 でデータをラッチした後、カラムデコーダ3の操作
で、第1のビット選択線L1 〜L4 をすべてローレベル
にし、かつ、電圧可変回路9の入力LW1 をハイレベ
ル、LW2 をローレベルにしてワード線W1 をV3 のレ
ベルに充電する。
【0015】ワード線W1 が徐々に上がっていき、V3
のレベルまで達したところで、内部アドレスにより第1
のビット選択線L1 をハイレベルにする。このときメモ
リセルM1 (セル構造M00)が選択される。この時セン
スアンプ5の出力SOUT は、ワード線がV3 のレベルで
電流を流れているので、0レベルとなり、このデータ
は、出力回路61のラッチブロック71においてラッチ
パルスB1 によりラッチされる。そして、ラッチブロッ
ク71の出力DB1 は、アンノウン状態から0レベルに
変わる。次に、内部アドレスを進めて第1のビット選択
線L1 をローレベルにし、第1のビット選択線L2 をハ
イレベルにする。このときメモリセルM2(セル構造M0
1)が選択される。したがって、V3 のレベルで電流が
流れるのでセンスアンプの出力SOUT は0レベルとな
る。このデータは出力回路62のラッチブロック72に
おいてラッチパルスB2 によりラッチされる。そしてラ
ッチブロック72の出力DB2 は、アンノウン状態から
0レベルに変わる。次に、内部アドレスを進めて第1の
ビット選択線L2 をローレベルにし、第1のビット選択
線L3 をハイレベルにする。このときメモリセルM3
(セル構造M10)が選択される。したがって、V3 のレ
ベルであり電流が流れないか、ほとんど流れない。その
ため、センスアンプの入力SINは、インバータINの切
り換り電圧まで下がらず、その出力SOUT は、1レベル
となる。
のレベルまで達したところで、内部アドレスにより第1
のビット選択線L1 をハイレベルにする。このときメモ
リセルM1 (セル構造M00)が選択される。この時セン
スアンプ5の出力SOUT は、ワード線がV3 のレベルで
電流を流れているので、0レベルとなり、このデータ
は、出力回路61のラッチブロック71においてラッチ
パルスB1 によりラッチされる。そして、ラッチブロッ
ク71の出力DB1 は、アンノウン状態から0レベルに
変わる。次に、内部アドレスを進めて第1のビット選択
線L1 をローレベルにし、第1のビット選択線L2 をハ
イレベルにする。このときメモリセルM2(セル構造M0
1)が選択される。したがって、V3 のレベルで電流が
流れるのでセンスアンプの出力SOUT は0レベルとな
る。このデータは出力回路62のラッチブロック72に
おいてラッチパルスB2 によりラッチされる。そしてラ
ッチブロック72の出力DB2 は、アンノウン状態から
0レベルに変わる。次に、内部アドレスを進めて第1の
ビット選択線L2 をローレベルにし、第1のビット選択
線L3 をハイレベルにする。このときメモリセルM3
(セル構造M10)が選択される。したがって、V3 のレ
ベルであり電流が流れないか、ほとんど流れない。その
ため、センスアンプの入力SINは、インバータINの切
り換り電圧まで下がらず、その出力SOUT は、1レベル
となる。
【0016】このデータは、出力回路63のラッチブロ
ック73においてラッチパルスB3によりラッチされ
る。そして、ラッチブロック73の出力DB3 は、アン
ノウン状態から1レベルに変わる。次に、内部アドレス
をさらに進めて第1のビット選択線L3 をローレベルに
し、第1のビット選択線L4 をハイレベルにする。この
ときメモリセルM4 (セル構造M11)が選択される。従
って、V3 のレベルでは電流が流れない。そのため、セ
ンスアンプの入力SINは、インバータINの切り換り電
圧まで下がらず、その出力SOUT は1レベルとなる。こ
のデータは出力回路64のラッチブロック74において
ラッチパルスB4 によりラッチされる。そして、ラッチ
ブロック74の出力DB4 は、アンノウン状態から1レ
ベルに変わる。この様に、カラムデコーダ3を内部アド
レスで切り変えながらラッチパルスB1 〜B4 でデータ
をラッチして行く。ラッチパルスB4 でデータをラッチ
した後カラムデコーダ3の操作で、第1のビット選択線
L1 〜L4 をすべてローレベルにし、かつ、電圧可変回
路9の入力LW2 をハイレベル、LW3 をローレベルに
してワード線W1 をV4 のレベルに充電する。ワード線
W1 の電位が徐々に上がっていき、V4 のレベルまで達
したところで、内部アドレスにより第1のビット選択線
L1 をハイレベルにする。このときメモリセルM1 (セ
ル構造M00)が選択される。この時、センスアンプ5の
出力SOUT はワード線がV3 のレベルで電流を流れてい
るので、0レベルとなり、このデータは、出力回路61
のラッチブロック71においてラッチパルスC1 により
ラッチされる。
ック73においてラッチパルスB3によりラッチされ
る。そして、ラッチブロック73の出力DB3 は、アン
ノウン状態から1レベルに変わる。次に、内部アドレス
をさらに進めて第1のビット選択線L3 をローレベルに
し、第1のビット選択線L4 をハイレベルにする。この
ときメモリセルM4 (セル構造M11)が選択される。従
って、V3 のレベルでは電流が流れない。そのため、セ
ンスアンプの入力SINは、インバータINの切り換り電
圧まで下がらず、その出力SOUT は1レベルとなる。こ
のデータは出力回路64のラッチブロック74において
ラッチパルスB4 によりラッチされる。そして、ラッチ
ブロック74の出力DB4 は、アンノウン状態から1レ
ベルに変わる。この様に、カラムデコーダ3を内部アド
レスで切り変えながらラッチパルスB1 〜B4 でデータ
をラッチして行く。ラッチパルスB4 でデータをラッチ
した後カラムデコーダ3の操作で、第1のビット選択線
L1 〜L4 をすべてローレベルにし、かつ、電圧可変回
路9の入力LW2 をハイレベル、LW3 をローレベルに
してワード線W1 をV4 のレベルに充電する。ワード線
W1 の電位が徐々に上がっていき、V4 のレベルまで達
したところで、内部アドレスにより第1のビット選択線
L1 をハイレベルにする。このときメモリセルM1 (セ
ル構造M00)が選択される。この時、センスアンプ5の
出力SOUT はワード線がV3 のレベルで電流を流れてい
るので、0レベルとなり、このデータは、出力回路61
のラッチブロック71においてラッチパルスC1 により
ラッチされる。
【0017】そして、ラッチブロック71の出力DC1
は、アンノウン状態から0レベルに変わる。次に、内部
アドレスを進めて第1のビット選択線L2 をハイレベル
にする。このときメモリセルM2 (セル構造M01)が選
択される。したがって、センスアンプの出力SOUT は0
レベルとなる。このデータは、出力回路62のラッチブ
ロック72においてラッチパルスC2 によりラッチされ
る。そして、ラッチブロック72の出力DC2 は、アン
ノウン状態から0レベルに変わる。次に、内部アドレス
を進めて第1のビット選択線L3 をハイレベルにする。
このとき、メモリセルM3 (セル構造M10)が選択され
る。したがって、センスアンプの出力SOUT は0レベル
となる。このデータは、出力回路63のラッチブロック
73においてラッチパルスC3 によりラッチされる。そ
して、ラッチブロック73の出力DC3 は、アンノウン
状態から0レベルに変わる。次に、内部アドレスをさら
に進めて第1のビット選択線L4 をハイレベルにする。
ワード線W1 はV4 のレベルを維持している。このとき
メモリセルM4 が選択される。そのため、センスアンプ
の出力SOUT は1レベルとなる。このデータは、出力回
路64のラッチブロック74においてラッチパルスC4
によりラッチされる。そして、ラッチブロック74の出
力DC4 は、アンノウン状態から1レベルに変わる。こ
の様にカラムデコーダ3を内部アドレスで切り変えなが
らラッチパルスC1 〜C4 でデータをラッチして行く。
ラッチパルスC4 でデータをラッチした後、電圧可変回
路9の入力LW3 をハイレベル、ローデコーダ2の非選
択信号LEをローレベルとしてローデコーダ2の出力を
すべてローレベルにして読出し動作を終了する。
は、アンノウン状態から0レベルに変わる。次に、内部
アドレスを進めて第1のビット選択線L2 をハイレベル
にする。このときメモリセルM2 (セル構造M01)が選
択される。したがって、センスアンプの出力SOUT は0
レベルとなる。このデータは、出力回路62のラッチブ
ロック72においてラッチパルスC2 によりラッチされ
る。そして、ラッチブロック72の出力DC2 は、アン
ノウン状態から0レベルに変わる。次に、内部アドレス
を進めて第1のビット選択線L3 をハイレベルにする。
このとき、メモリセルM3 (セル構造M10)が選択され
る。したがって、センスアンプの出力SOUT は0レベル
となる。このデータは、出力回路63のラッチブロック
73においてラッチパルスC3 によりラッチされる。そ
して、ラッチブロック73の出力DC3 は、アンノウン
状態から0レベルに変わる。次に、内部アドレスをさら
に進めて第1のビット選択線L4 をハイレベルにする。
ワード線W1 はV4 のレベルを維持している。このとき
メモリセルM4 が選択される。そのため、センスアンプ
の出力SOUT は1レベルとなる。このデータは、出力回
路64のラッチブロック74においてラッチパルスC4
によりラッチされる。そして、ラッチブロック74の出
力DC4 は、アンノウン状態から1レベルに変わる。こ
の様にカラムデコーダ3を内部アドレスで切り変えなが
らラッチパルスC1 〜C4 でデータをラッチして行く。
ラッチパルスC4 でデータをラッチした後、電圧可変回
路9の入力LW3 をハイレベル、ローデコーダ2の非選
択信号LEをローレベルとしてローデコーダ2の出力を
すべてローレベルにして読出し動作を終了する。
【0018】
【表2】
【0019】この1連の読出し動作によって、ラッチ回
路71からデータ“000”が出力し、これが論理回路
81に入力されて、ここから2ビットデータ“00”が
出力される。同様にして他の論理回路82〜84から、
データ“01”、“10”、“11”が出力される。こ
のときに読み出されたデータは、上記の表2に示され
る。その後、カラムデコーダ4の出力を切り変えて第2
のビット選択線C2 、C3 ・・・を選択して次ぎの読出
し動作を行う。以上のように本発明は、ワード線電位を
変化させること及び従来1回で行っていた読出し動作
(即ち、所定のメモリセルを1回だけで読出す。)を数
回に分けて行う(即ち、所定のメモリセルを数回に別け
て読出す。)ことに特徴があり、図7は、その特徴を示
すこの参考例の前記1連の動作を説明するフローチャー
ト図である。まず、所定のワード線の電位(ワードレベ
ル)を0の状態で読出し動作をスタートさせる。主ビッ
ト線(MB1 、MB2 、MB3 、・・・)のうちの1つ
の主ビット線に接続されたビット線に接続され、そし
て、ワード線(W1 、W2 、W3 、・・・)の内の1つ
のワード線に接続されたメモリセルアレイ1のメモリセ
ルを読み出すことを図8に示す1読出し動作という。
路71からデータ“000”が出力し、これが論理回路
81に入力されて、ここから2ビットデータ“00”が
出力される。同様にして他の論理回路82〜84から、
データ“01”、“10”、“11”が出力される。こ
のときに読み出されたデータは、上記の表2に示され
る。その後、カラムデコーダ4の出力を切り変えて第2
のビット選択線C2 、C3 ・・・を選択して次ぎの読出
し動作を行う。以上のように本発明は、ワード線電位を
変化させること及び従来1回で行っていた読出し動作
(即ち、所定のメモリセルを1回だけで読出す。)を数
回に分けて行う(即ち、所定のメモリセルを数回に別け
て読出す。)ことに特徴があり、図7は、その特徴を示
すこの参考例の前記1連の動作を説明するフローチャー
ト図である。まず、所定のワード線の電位(ワードレベ
ル)を0の状態で読出し動作をスタートさせる。主ビッ
ト線(MB1 、MB2 、MB3 、・・・)のうちの1つ
の主ビット線に接続されたビット線に接続され、そし
て、ワード線(W1 、W2 、W3 、・・・)の内の1つ
のワード線に接続されたメモリセルアレイ1のメモリセ
ルを読み出すことを図8に示す1読出し動作という。
【0020】この読出し動作中、前記ワードレベルは第
1の電位(V2 )、第2の電位(V3 )、・・・第mの
電位(Vm+1 )に変化される。この参考例では、3つの
電位を用いている(m=3)。次に、前記所定のワード
線を第1の電位V2 に充電する。図8のように、このワ
ード線が第1の電位に達するまでは読出しは行わず、こ
の電位になってからワード線に接続された第1のメモリ
セルM1 を選択してこれを読出す。次いで、第2、第3
・・・のメモリセルを読出し、第nのメモリセルMn ま
で読出す。この参考例では第4のメモリセルM4 まで読
出す。最後のメモリセルを読出してから、ワードレベル
を1つ上げて、ワードレベルを第2の電位V3 にする。
そして、この状態で前と同様に前記メモリセルを順次読
出す。これを最後の第3の電位V4 まで繰り返し、最後
の電位において、最後のメモリセルM4 が読出されてか
ら、前記所定のワード線のワードレベルを0にして1読
出し動作を終了する。次の、次の読出し動作を行うため
に、カラムデコーダ4により次の第2のビット選択線を
選択してから、所定のワード線のワードレベルを所定の
電位に上げる。
1の電位(V2 )、第2の電位(V3 )、・・・第mの
電位(Vm+1 )に変化される。この参考例では、3つの
電位を用いている(m=3)。次に、前記所定のワード
線を第1の電位V2 に充電する。図8のように、このワ
ード線が第1の電位に達するまでは読出しは行わず、こ
の電位になってからワード線に接続された第1のメモリ
セルM1 を選択してこれを読出す。次いで、第2、第3
・・・のメモリセルを読出し、第nのメモリセルMn ま
で読出す。この参考例では第4のメモリセルM4 まで読
出す。最後のメモリセルを読出してから、ワードレベル
を1つ上げて、ワードレベルを第2の電位V3 にする。
そして、この状態で前と同様に前記メモリセルを順次読
出す。これを最後の第3の電位V4 まで繰り返し、最後
の電位において、最後のメモリセルM4 が読出されてか
ら、前記所定のワード線のワードレベルを0にして1読
出し動作を終了する。次の、次の読出し動作を行うため
に、カラムデコーダ4により次の第2のビット選択線を
選択してから、所定のワード線のワードレベルを所定の
電位に上げる。
【0021】次いで、図12と図13を参照して第2の
参考例を説明する。図12は、半導体記憶装置の読出し
動作を示すフローチャート図、図13は、このフローチ
ャートに従って読出し動作を行う場合のワードレベルと
読出し動作の時間変化を示す動作図である。本発明で
は、ワードレベルを読出し動作中において順次変えてい
くので、ワードレベルを所定の電位まで充電するには、
ある程度時間がかかり、その間は読出しは行わない。し
たがって、その時間を効率良く短くすることは重要であ
る。前記第1の参考例では、2つの読出し動作を連続し
て行う場合に、ワードレベルをV4 から0Vに1度落と
し、その後V2 のレベルに上げている。この参考例では
第1の読出し動作の最後のワードレベルV4 から0Vに
落とさず、次の第2の読出し動作の最初のワードレベル
V2 に変えている。したがって、充電時間が短くなり、
読出し動作時間が短縮される。その手順は、図12に示
すように第1の読出し動作の最終段階のメモリセルM4
を読出してから、ワードレベルを0Vにしないでカラム
デコーダ4によって第2のビット選択線Cを変え、その
後第2の読出し動作のためにワードレベルをV2 にす
る。
参考例を説明する。図12は、半導体記憶装置の読出し
動作を示すフローチャート図、図13は、このフローチ
ャートに従って読出し動作を行う場合のワードレベルと
読出し動作の時間変化を示す動作図である。本発明で
は、ワードレベルを読出し動作中において順次変えてい
くので、ワードレベルを所定の電位まで充電するには、
ある程度時間がかかり、その間は読出しは行わない。し
たがって、その時間を効率良く短くすることは重要であ
る。前記第1の参考例では、2つの読出し動作を連続し
て行う場合に、ワードレベルをV4 から0Vに1度落と
し、その後V2 のレベルに上げている。この参考例では
第1の読出し動作の最後のワードレベルV4 から0Vに
落とさず、次の第2の読出し動作の最初のワードレベル
V2 に変えている。したがって、充電時間が短くなり、
読出し動作時間が短縮される。その手順は、図12に示
すように第1の読出し動作の最終段階のメモリセルM4
を読出してから、ワードレベルを0Vにしないでカラム
デコーダ4によって第2のビット選択線Cを変え、その
後第2の読出し動作のためにワードレベルをV2 にす
る。
【0022】次いで、図14と図15を参照して第3の
参考例を説明する。図14は半導体記憶装置の読出し動
作を示すフローチャート図、図15は、このフローチャ
ートに従って読出し動作を行う場合のワードレベルと読
出し動作の時間変化を示す動作図である。この参考例で
は1読出し動作を前半(k=0)と後半(k=1)に分
け、後半は、前半とは逆の読出し順序で実施する。ま
ず、所定のワード線のワードレベルを0の状態で読出し
動作をスタートさせる。この読出し動作中、前記ワード
レベルは、第1の電位(V2 )、第2の電位(V3 )及
び第3の電位(V4 )に変化される。次ぎに、前記所定
のワード線を第1の電位V2 に充電する。図15の様
に、このワード線が第1の電位に達するまでは、読出し
は行わず、この電位になってからワード線に接続された
第1のメモリセルM1 を選択し、これを読出す。次い
で、第2、第3、第4のメモリセルを読出す。最後のメ
モリセルを読出してから、ワードレベルを1つ上げて、
ワードレベルを第2の電位V3 にする。そして、この状
態で前と同様に前記メモリセルを順次読出す。これを最
後の第3の電位V4 まで繰り返し、最後の電位におい
て、最後のメモリセルM4 が読出されてから、後半(k
=1)の動作に移り、カラムデコーダ4によって次の第
2のビット選択線を選択し、第3の電位V4 のままで後
半の読出しを行う。前半は、所定のワードレベルにおい
て、読出し1〜4の順序で4回読出しを行うのに対し
て、後半では、前半とは逆の順序で4回読出し4〜1を
行う。後半の読出しが終わってから前記所定のワード線
のワードレベルを0にして1読出し動作を終了する。次
に、次の読出し動作を行うために、カラムデコーダ4に
より次の第2のビット選択線を選択してから、所定のワ
ード線のワードレベルを所定の電位(V2 )に上げる。
参考例を説明する。図14は半導体記憶装置の読出し動
作を示すフローチャート図、図15は、このフローチャ
ートに従って読出し動作を行う場合のワードレベルと読
出し動作の時間変化を示す動作図である。この参考例で
は1読出し動作を前半(k=0)と後半(k=1)に分
け、後半は、前半とは逆の読出し順序で実施する。ま
ず、所定のワード線のワードレベルを0の状態で読出し
動作をスタートさせる。この読出し動作中、前記ワード
レベルは、第1の電位(V2 )、第2の電位(V3 )及
び第3の電位(V4 )に変化される。次ぎに、前記所定
のワード線を第1の電位V2 に充電する。図15の様
に、このワード線が第1の電位に達するまでは、読出し
は行わず、この電位になってからワード線に接続された
第1のメモリセルM1 を選択し、これを読出す。次い
で、第2、第3、第4のメモリセルを読出す。最後のメ
モリセルを読出してから、ワードレベルを1つ上げて、
ワードレベルを第2の電位V3 にする。そして、この状
態で前と同様に前記メモリセルを順次読出す。これを最
後の第3の電位V4 まで繰り返し、最後の電位におい
て、最後のメモリセルM4 が読出されてから、後半(k
=1)の動作に移り、カラムデコーダ4によって次の第
2のビット選択線を選択し、第3の電位V4 のままで後
半の読出しを行う。前半は、所定のワードレベルにおい
て、読出し1〜4の順序で4回読出しを行うのに対し
て、後半では、前半とは逆の順序で4回読出し4〜1を
行う。後半の読出しが終わってから前記所定のワード線
のワードレベルを0にして1読出し動作を終了する。次
に、次の読出し動作を行うために、カラムデコーダ4に
より次の第2のビット選択線を選択してから、所定のワ
ード線のワードレベルを所定の電位(V2 )に上げる。
【0023】次いで、図16と図17を参照して第4の
参考例を説明する。図16は半導体記憶装置の読出し動
作を示すフローチャート図、図17は、このフローチャ
ートに従って読出し動作を行う場合のワードレベルと読
出し動作の時間変化を示す動作図である。この参考例で
は、第3の参考例と同様に1読出し動作を前半(k=
0)と後半(k=1)に分け、後半は、前半とは逆の読
出し順序で実施する。まず、所定のワード線のワードレ
ベルを0の状態で読出し動作をスタートさせる。この読
出し動作中、前記ワードレベルは、第1の電位(V2
)、第2の電位(V3 )及び第3の電位(V4 )に変
化される。次に、前記所定のワード線を第1の電位V2
に充電する。この電位V2 になってから第1のメモリセ
ルM1 を選択しこれを読出す。次いで、第2、第3、第
4のメモリセルを読出す。最後のメモリセルを読出して
から、ワードレベルを1つ上げて、ワードレベルを第2
の電位V3 にする。そして、この状態で前と同様に前記
メモリセルを順次読出す。これを最後の第3の電位V4
まで繰り返し、最後の電位において、最後のメモリセル
M4 が読出されてから、後半(k=1)の動作に移りカ
ラムデコーダ4によって次の第2のビット選択線を選択
し、第3の電位V4 のままで後半の読出しを行う。前半
は、所定のワードレベルにおいて、読出し1〜4の順序
で4回読出しを行うのに対して、後半では、前半とは逆
の順序で読出し4〜1を行う。そのときの読出し最後の
ワードレベルV2 は、そのまま維持して、次の読出し動
作に入る。即ち、ワードレベルV2 を維持したまま、カ
ラムデコーダ4により次の第2のビット選択線を選択し
てから、そのワードレベルで次に前半の読出しを行う。
参考例を説明する。図16は半導体記憶装置の読出し動
作を示すフローチャート図、図17は、このフローチャ
ートに従って読出し動作を行う場合のワードレベルと読
出し動作の時間変化を示す動作図である。この参考例で
は、第3の参考例と同様に1読出し動作を前半(k=
0)と後半(k=1)に分け、後半は、前半とは逆の読
出し順序で実施する。まず、所定のワード線のワードレ
ベルを0の状態で読出し動作をスタートさせる。この読
出し動作中、前記ワードレベルは、第1の電位(V2
)、第2の電位(V3 )及び第3の電位(V4 )に変
化される。次に、前記所定のワード線を第1の電位V2
に充電する。この電位V2 になってから第1のメモリセ
ルM1 を選択しこれを読出す。次いで、第2、第3、第
4のメモリセルを読出す。最後のメモリセルを読出して
から、ワードレベルを1つ上げて、ワードレベルを第2
の電位V3 にする。そして、この状態で前と同様に前記
メモリセルを順次読出す。これを最後の第3の電位V4
まで繰り返し、最後の電位において、最後のメモリセル
M4 が読出されてから、後半(k=1)の動作に移りカ
ラムデコーダ4によって次の第2のビット選択線を選択
し、第3の電位V4 のままで後半の読出しを行う。前半
は、所定のワードレベルにおいて、読出し1〜4の順序
で4回読出しを行うのに対して、後半では、前半とは逆
の順序で読出し4〜1を行う。そのときの読出し最後の
ワードレベルV2 は、そのまま維持して、次の読出し動
作に入る。即ち、ワードレベルV2 を維持したまま、カ
ラムデコーダ4により次の第2のビット選択線を選択し
てから、そのワードレベルで次に前半の読出しを行う。
【0024】以上のように、本発明の参考例は、ワード
線の電位を変えながら読出しを行うので、例えば、ワー
ドレベルV2 において読出しを行う場合は、電流を流す
セルM00と、電流を流さないか殆ど流さないセルM01、
M10、M11をセンスし、ワードレベルV3 において読出
しを行う場合は、電流を流すセルM00、M01と、電流を
流さないか殆ど流さないセルM10、M11をセンスし、ワ
ードレベルV4 において読出しを行う場合は、電流を流
すセルM00、M01、M10と、電流を流さないか殆ど流さ
ないセルM11をセンスする(図46参照)。したがっ
て、センスレベルは、つねに1つ設定すれば良く、ま
た、センスすべきメモリセルのセル電流(Icell)の差
が大きいので広い読出だし余裕を持つことができる。ま
た、4値の多値ROMのセル4個のデータを読出すため
に、従来ではセンスアンプのデータのセンス部分(図3
のIN)が3個必要であったが、この参考例では、セン
スアンプのデータのセンス部分が1つで良いために、半
導体基板のパターン面積が縮小され(本参考例では、イ
ンバータを用いているが、例えば、カレントミラーを用
いたり、種々の工夫を加えた場合、かなりのパターン面
積を持つ)、さらに、内部で読出しを、例えば、4回に
分けて行うためにセンスアンプの動作電流を1/4に抑
え、また、センスアンプの個数も1/4ですむため、パ
ターン面積が縮小される。
線の電位を変えながら読出しを行うので、例えば、ワー
ドレベルV2 において読出しを行う場合は、電流を流す
セルM00と、電流を流さないか殆ど流さないセルM01、
M10、M11をセンスし、ワードレベルV3 において読出
しを行う場合は、電流を流すセルM00、M01と、電流を
流さないか殆ど流さないセルM10、M11をセンスし、ワ
ードレベルV4 において読出しを行う場合は、電流を流
すセルM00、M01、M10と、電流を流さないか殆ど流さ
ないセルM11をセンスする(図46参照)。したがっ
て、センスレベルは、つねに1つ設定すれば良く、ま
た、センスすべきメモリセルのセル電流(Icell)の差
が大きいので広い読出だし余裕を持つことができる。ま
た、4値の多値ROMのセル4個のデータを読出すため
に、従来ではセンスアンプのデータのセンス部分(図3
のIN)が3個必要であったが、この参考例では、セン
スアンプのデータのセンス部分が1つで良いために、半
導体基板のパターン面積が縮小され(本参考例では、イ
ンバータを用いているが、例えば、カレントミラーを用
いたり、種々の工夫を加えた場合、かなりのパターン面
積を持つ)、さらに、内部で読出しを、例えば、4回に
分けて行うためにセンスアンプの動作電流を1/4に抑
え、また、センスアンプの個数も1/4ですむため、パ
ターン面積が縮小される。
【0025】以上のように、本発明ではワード線のレベ
ルを変化させながら読出しを行い、その読出し動作は、
各ワードレベルにおいて複数に分割して行っている。こ
のレベルを変化させる場合において、図6に示す電圧可
変回路を使用して、電源電圧(Vdd)により所定のワー
ド線レベルを設定している。ここで、前述の各参考例に
ついて、図46に示されるメモリセルのしきい値V1 〜
V4 に具体的な数値を当てはめて説明する。メモリセル
のしきい値は、それぞれV1 =0.7V、V2 =1.7
V、V3 =2.5V、V4 =3.5Vとし、ワード線の
第1のレベルをV2 、第2のレベルをV3 、第3のレベ
ルをV4 とする。この電圧可変回路では、抵抗分割によ
って電源電圧から所定の出力VWを得るために抵抗R0
を595Ω、抵抗R1を805Ω、抵抗R2を357
Ω、抵抗R3を85Ωと設定する。この様に設定する
と、電源電圧Vddを4.0Vとした場合において、各抵
抗に直列に接続されたスイッチングトランジスタのゲー
ト電圧LW1が0の時にワード線に第1のレベルが供給
され、LW2が0の時にワード線に第2のレベルが供給
され、LW3が0の時にワード線に第3のレベルが供給
される。通常、電源電圧は、ある範囲があり、その範囲
内での回路動作を保証しなければならない。例えば、電
源電圧の保証範囲を4.0V〜6.0Vとした場合、V
dd=6.0Vでは、下記の表4に表されるようにワード
線の可変レベルが必要とする狙い目より大きく崩れてし
まう。これは、下記の表3に示すようにレベルの設定が
電源電圧の単純な抵抗分割により行われているためであ
る。従って、この電圧可変回路では、回避できない問題
である。また、ワード線の可変レベルの狙い目はメモリ
セルの特性により決定するが、図6の電圧可変回路では
予め可変レベルが抵抗で設定されているために、メモリ
セルの特性が予定よりずれた場合、読み出しに最適なワ
ード線のレベルからずれてしまう。これは可変レベルの
狙い目をメモリセルのしきい値V2 、V3 、V4 ではな
く、別のレベル、例えば、メモリセルのしきい値の中間
値、(V1 +V2 )/2、(V2 +V3 )/2、(V3
+V4 )/2のように選んだ場合でも問題は同じであ
る。
ルを変化させながら読出しを行い、その読出し動作は、
各ワードレベルにおいて複数に分割して行っている。こ
のレベルを変化させる場合において、図6に示す電圧可
変回路を使用して、電源電圧(Vdd)により所定のワー
ド線レベルを設定している。ここで、前述の各参考例に
ついて、図46に示されるメモリセルのしきい値V1 〜
V4 に具体的な数値を当てはめて説明する。メモリセル
のしきい値は、それぞれV1 =0.7V、V2 =1.7
V、V3 =2.5V、V4 =3.5Vとし、ワード線の
第1のレベルをV2 、第2のレベルをV3 、第3のレベ
ルをV4 とする。この電圧可変回路では、抵抗分割によ
って電源電圧から所定の出力VWを得るために抵抗R0
を595Ω、抵抗R1を805Ω、抵抗R2を357
Ω、抵抗R3を85Ωと設定する。この様に設定する
と、電源電圧Vddを4.0Vとした場合において、各抵
抗に直列に接続されたスイッチングトランジスタのゲー
ト電圧LW1が0の時にワード線に第1のレベルが供給
され、LW2が0の時にワード線に第2のレベルが供給
され、LW3が0の時にワード線に第3のレベルが供給
される。通常、電源電圧は、ある範囲があり、その範囲
内での回路動作を保証しなければならない。例えば、電
源電圧の保証範囲を4.0V〜6.0Vとした場合、V
dd=6.0Vでは、下記の表4に表されるようにワード
線の可変レベルが必要とする狙い目より大きく崩れてし
まう。これは、下記の表3に示すようにレベルの設定が
電源電圧の単純な抵抗分割により行われているためであ
る。従って、この電圧可変回路では、回避できない問題
である。また、ワード線の可変レベルの狙い目はメモリ
セルの特性により決定するが、図6の電圧可変回路では
予め可変レベルが抵抗で設定されているために、メモリ
セルの特性が予定よりずれた場合、読み出しに最適なワ
ード線のレベルからずれてしまう。これは可変レベルの
狙い目をメモリセルのしきい値V2 、V3 、V4 ではな
く、別のレベル、例えば、メモリセルのしきい値の中間
値、(V1 +V2 )/2、(V2 +V3 )/2、(V3
+V4 )/2のように選んだ場合でも問題は同じであ
る。
【0026】
【表3】
【0027】
【表4】
【0028】以上のように、図6のワード線に対する電
圧可変回路では、可変レベルの設定が、電源電圧の違い
やメモリセルの特性が予定よりずれた場合に読み出しに
最適なワード線のレベルからずれるという問題がある。
次に、ワードレベルを決定するためにメモリセルを用い
ることにより、電源電圧の違いやメモリセルの特性が予
定よりずれた場合にも読出しに最適なワード線のレベル
を供給できる回路を用いた実施例について説明する。
圧可変回路では、可変レベルの設定が、電源電圧の違い
やメモリセルの特性が予定よりずれた場合に読み出しに
最適なワード線のレベルからずれるという問題がある。
次に、ワードレベルを決定するためにメモリセルを用い
ることにより、電源電圧の違いやメモリセルの特性が予
定よりずれた場合にも読出しに最適なワード線のレベル
を供給できる回路を用いた実施例について説明する。
【0029】まず、図18を参照して第5の参考例を説
明する。図は、ワード線のレベルを供給する電圧可変回
路である。この電圧可変回路に利用するメモリセルM0
1、M10、M11にそれぞれ直列に接続される抵抗Rm1
1、Rm22、Rm33及び抵抗Rm44は、高抵抗で
あり、トランジスタTr11、Tr22、Tr33は、
0Vに近いしきい値を持つエンハンスメント型トランジ
スタである。電源電圧Vddが印加されるPチャネルトラ
ンジスタTr8のゲート電圧CEBをローレベルにした
ときにノードZW11のレベルは、抵抗Rm11が高抵
抗であるため電流が殆ど流れない事と、メモリセルM01
のゲートがそのドレインに接続されているために、メモ
リセルM01のしきい値V2のレベルをZW11が越える
とメモリセルM01が電流を加速度的に流し始める事によ
り、ほぼV2のレベルに落ち着く。また、電源電圧の変
化に対しても抵抗Rm11の流す電流が、ZW11がV
2のレベルを越えたときにメモリセルM01が流す電流に
比べ、あまりにも小さいためノードZW11のレベル
は、V2のレベルに落ち着く。同様の理由により、ノー
ドZW22は、メモリセルM10のしきい値V3に落ち着
き、ノードZW33は、メモリセルM11のしきい値V4
に落ち着く。また、トランジスタTr11、Tr22、
Tr33は、0Vに近いしきい値を持つエンハンスメン
ト型であることと抵抗Rm44が高抵抗である事によ
り、ノードVWのレベルは、LW11がロウレベルのと
きほぼZW11のレベル、即ち、V2が出力され、LW
22がロウレベルのときほぼZW22のレベル、即ち、
V3が出力され、LW33がロウレベルのときほぼZW
33のレベル、即ち、V4が出力される。
明する。図は、ワード線のレベルを供給する電圧可変回
路である。この電圧可変回路に利用するメモリセルM0
1、M10、M11にそれぞれ直列に接続される抵抗Rm1
1、Rm22、Rm33及び抵抗Rm44は、高抵抗で
あり、トランジスタTr11、Tr22、Tr33は、
0Vに近いしきい値を持つエンハンスメント型トランジ
スタである。電源電圧Vddが印加されるPチャネルトラ
ンジスタTr8のゲート電圧CEBをローレベルにした
ときにノードZW11のレベルは、抵抗Rm11が高抵
抗であるため電流が殆ど流れない事と、メモリセルM01
のゲートがそのドレインに接続されているために、メモ
リセルM01のしきい値V2のレベルをZW11が越える
とメモリセルM01が電流を加速度的に流し始める事によ
り、ほぼV2のレベルに落ち着く。また、電源電圧の変
化に対しても抵抗Rm11の流す電流が、ZW11がV
2のレベルを越えたときにメモリセルM01が流す電流に
比べ、あまりにも小さいためノードZW11のレベル
は、V2のレベルに落ち着く。同様の理由により、ノー
ドZW22は、メモリセルM10のしきい値V3に落ち着
き、ノードZW33は、メモリセルM11のしきい値V4
に落ち着く。また、トランジスタTr11、Tr22、
Tr33は、0Vに近いしきい値を持つエンハンスメン
ト型であることと抵抗Rm44が高抵抗である事によ
り、ノードVWのレベルは、LW11がロウレベルのと
きほぼZW11のレベル、即ち、V2が出力され、LW
22がロウレベルのときほぼZW22のレベル、即ち、
V3が出力され、LW33がロウレベルのときほぼZW
33のレベル、即ち、V4が出力される。
【0030】また、この電圧可変回路の出力VWをロウ
デコーダの電源VWとして供給することにより、LW1
1がロウのときV2のレベルを供給し、LW22がロウ
のときV3のレベルを供給し、LW33がロウのときV
4のレベルを供給する事ができる。以上のように、この
参考例では、電源電圧の違いやメモリセルのしきい値の
変動によらず、常にメモリセルのしきい値のレベルをワ
ード線に供給できる。この参考例の半導体記憶装置を用
いて、次ぎに示すような読出し方法を行った場合につい
て考えてみる。読出すセルが、ワード線が第1のレベル
にあるときにはM00かどうかを判別し、ワード線が第2
のレベルのときにはM00もしくはM01かどうかを判別
し、ワード線が第3のレベルのときにはM00、M01、M
10のなかのいずれかであるかもしくはそうでないかを判
別し、この判別の結果により読出したセルが何であるか
判別する。また、そのメモリセルの判別にはセル電流を
用いて判別するものとする場合である。この場合のワー
ド線の第1のレベルとはLW11がロウレベルのときの
レベルであり、第2のレベルとはLW22がロウレベル
のときのレベルであり、第3のレベルとはLW33がロ
ウレベルのときのレベルである。ワード線が第3のレベ
ル、つまり、V4のときの読出しで、最も判別しにくい
ものは、M10とM11の分離である。それは、ワード線が
V4のレベルのときにM00、M01、M10の内のM10が最
もセル電流が少ないためである。
デコーダの電源VWとして供給することにより、LW1
1がロウのときV2のレベルを供給し、LW22がロウ
のときV3のレベルを供給し、LW33がロウのときV
4のレベルを供給する事ができる。以上のように、この
参考例では、電源電圧の違いやメモリセルのしきい値の
変動によらず、常にメモリセルのしきい値のレベルをワ
ード線に供給できる。この参考例の半導体記憶装置を用
いて、次ぎに示すような読出し方法を行った場合につい
て考えてみる。読出すセルが、ワード線が第1のレベル
にあるときにはM00かどうかを判別し、ワード線が第2
のレベルのときにはM00もしくはM01かどうかを判別
し、ワード線が第3のレベルのときにはM00、M01、M
10のなかのいずれかであるかもしくはそうでないかを判
別し、この判別の結果により読出したセルが何であるか
判別する。また、そのメモリセルの判別にはセル電流を
用いて判別するものとする場合である。この場合のワー
ド線の第1のレベルとはLW11がロウレベルのときの
レベルであり、第2のレベルとはLW22がロウレベル
のときのレベルであり、第3のレベルとはLW33がロ
ウレベルのときのレベルである。ワード線が第3のレベ
ル、つまり、V4のときの読出しで、最も判別しにくい
ものは、M10とM11の分離である。それは、ワード線が
V4のレベルのときにM00、M01、M10の内のM10が最
もセル電流が少ないためである。
【0031】ここで、電源電圧がM11のしきい値より下
がり、M10のしきい値とM11のしきい値の間にある場合
について考える。この時、第3のレベルはこの参考例で
は電源電圧である。しかし、電源電圧を昇圧し、ワード
線に電源電圧以上の電圧(V4)を与えない場合、最も
読出し易いワード線の電位は、M10のセル電流が最も大
きくなる電位、即ち、電源電圧であり、この参考例の回
路は、上記のような場合においても読出しに最適な電位
をワード線に供給することができる。次に、図19乃至
図34を参照して第6の参考例を説明する。図19はワ
ード線のレベルを供給する電圧可変回路である。この回
路に用いられる抵抗RP0、RP1、RP2、RP3、
・・・、RP19、RP20は、すべて同じ抵抗値であ
る。電源電圧をVddとすると、この電圧可変回路の入力
GVが1で、GVBが0の時には、抵抗RP0〜RP2
0の抵抗分割によりノードVdd5は、Vddの5%の電位
になり、ノードVdd10は、Vddの10%の電位にな
る。即ち、ノードVddn(n=5、10、15、・・
・、90、95、100)は、Vddのn%の電位にな
る。一方、入力GVBが1でGVが0のときにはノード
Vdd5は、Vddの0%の電位(0V)になり、ノードV
dd10は、Vddの5%の電位になる。即ち、ノードVd
dnは、Vddの(n−5)%の電位になる。また、ノー
ドVXには、RDが1のときに入力GD5〜GD100
のいずれか1つを1にすることでノードVdd5〜Vdd1
00の電位になる。
がり、M10のしきい値とM11のしきい値の間にある場合
について考える。この時、第3のレベルはこの参考例で
は電源電圧である。しかし、電源電圧を昇圧し、ワード
線に電源電圧以上の電圧(V4)を与えない場合、最も
読出し易いワード線の電位は、M10のセル電流が最も大
きくなる電位、即ち、電源電圧であり、この参考例の回
路は、上記のような場合においても読出しに最適な電位
をワード線に供給することができる。次に、図19乃至
図34を参照して第6の参考例を説明する。図19はワ
ード線のレベルを供給する電圧可変回路である。この回
路に用いられる抵抗RP0、RP1、RP2、RP3、
・・・、RP19、RP20は、すべて同じ抵抗値であ
る。電源電圧をVddとすると、この電圧可変回路の入力
GVが1で、GVBが0の時には、抵抗RP0〜RP2
0の抵抗分割によりノードVdd5は、Vddの5%の電位
になり、ノードVdd10は、Vddの10%の電位にな
る。即ち、ノードVddn(n=5、10、15、・・
・、90、95、100)は、Vddのn%の電位にな
る。一方、入力GVBが1でGVが0のときにはノード
Vdd5は、Vddの0%の電位(0V)になり、ノードV
dd10は、Vddの5%の電位になる。即ち、ノードVd
dnは、Vddの(n−5)%の電位になる。また、ノー
ドVXには、RDが1のときに入力GD5〜GD100
のいずれか1つを1にすることでノードVdd5〜Vdd1
00の電位になる。
【0032】さらに、抵抗Rm2は高抵抗であり、トラ
ンジスタTr9は、0Vに近いしきい値を持つエンハン
スメント型トランジスタであるためにRDが1のときに
は、ノードVW2の電位は、ほぼVXの電位に等しくな
る。即ち、この回路は、出力VW2のレベルを電源電圧
の5%、10%、15%、・・・、100%に可変でき
る。また、GVとGVBとを切り換えることにより簡単
に1段低いレベル(例えば、電源電圧の20%なら、そ
れより5%低い電源電圧15%にする。)に切り換える
ことができる。さらに、VW2は、図5に示されるロウ
デコーダの電源VWに供給することでワード線にVW2
の電位を供給できる。図20は、カウンタ回路である。
この回路のD1及びD2は、ディレイ回路であり、D1
は、50NS、D2は、20NSのディレイ回路であ
る。図21乃至図22は、デコーダ回路である。図23
乃至図27は、可変レベルのアドレスをラッチするラッ
チ回路である。図28は、可変レベルを読出しに最適な
レベルにストップするための可変ストップ回路である。
RBがロウのときにSA1〜SA3のいずれか1つをハ
イとし、M01、M10、M11のいずれか1つを選択するも
のである。このときメモリセルの流す電流(セル電流)
により、ノードSBの電位が下がり、セル電流があるレ
ベルを越えるとINV1で表されるインバータの出力が
ロウからハイに切り換わる。ここに負荷トランジスタT
r30の電流供給能力は、十分小さく、上記メモリセル
が少しでも電流を流した場合すぐにINV1のインバー
タの出力が切り換わる。
ンジスタTr9は、0Vに近いしきい値を持つエンハン
スメント型トランジスタであるためにRDが1のときに
は、ノードVW2の電位は、ほぼVXの電位に等しくな
る。即ち、この回路は、出力VW2のレベルを電源電圧
の5%、10%、15%、・・・、100%に可変でき
る。また、GVとGVBとを切り換えることにより簡単
に1段低いレベル(例えば、電源電圧の20%なら、そ
れより5%低い電源電圧15%にする。)に切り換える
ことができる。さらに、VW2は、図5に示されるロウ
デコーダの電源VWに供給することでワード線にVW2
の電位を供給できる。図20は、カウンタ回路である。
この回路のD1及びD2は、ディレイ回路であり、D1
は、50NS、D2は、20NSのディレイ回路であ
る。図21乃至図22は、デコーダ回路である。図23
乃至図27は、可変レベルのアドレスをラッチするラッ
チ回路である。図28は、可変レベルを読出しに最適な
レベルにストップするための可変ストップ回路である。
RBがロウのときにSA1〜SA3のいずれか1つをハ
イとし、M01、M10、M11のいずれか1つを選択するも
のである。このときメモリセルの流す電流(セル電流)
により、ノードSBの電位が下がり、セル電流があるレ
ベルを越えるとINV1で表されるインバータの出力が
ロウからハイに切り換わる。ここに負荷トランジスタT
r30の電流供給能力は、十分小さく、上記メモリセル
が少しでも電流を流した場合すぐにINV1のインバー
タの出力が切り換わる。
【0033】図29は、読出し動作に入るときにワード
線のレベルを1段下げるためのレベル切り換え回路であ
る。図30は、図21乃至図22のGDENDが1にな
ったときにパルスを発生させるパルス発生回路である。
回路内のD3、D4は、ディレイ回路であり、D3は、
5NS、D4は、10NSである。図31にこの参考例
を説明するためのメモリセルの特性モデルを示す。メモ
リセルのしきい値をM00が0.70V、M01が1.70
V、M10が2.50V、M11が4.70Vであるとす
る。図32、図33、図34は、電源電圧Vddが4.0
Vで、上記セル特性の時の回路の動作波形である。以後
この動作波形に従い説明を進めていく。まず、入力RB
を0とし、図28の可変ストップ回路をアクティブとす
る。また、同時にRBBを0とすることで図29のGV
Bが1となり、図19の抵抗RP0〜RP20に電流が
流れる。同時に、RSに負のパルスを加え図20の出力
WA0〜WA4(以後このWA0〜WA4のデータをワ
ードアドレスと呼ぶこととする)を0にリセットする。
また図28の入力SA1を1とすることで、図28の可
変ストップ回路は、M01が選択される。この時このセル
のゲートVW2は、0VであるためノードSBは1であ
る。その後RDを1にし、図21乃至図22のデコーダ
回路の出力をアクティブとすることでGD05が1にな
るが、GVBが1であるためVW2は変わらず0であ
る。その後図28の入力SRに正のパルスを加えること
により、第1のワード線の可変レベルを決定する動作に
入る。
線のレベルを1段下げるためのレベル切り換え回路であ
る。図30は、図21乃至図22のGDENDが1にな
ったときにパルスを発生させるパルス発生回路である。
回路内のD3、D4は、ディレイ回路であり、D3は、
5NS、D4は、10NSである。図31にこの参考例
を説明するためのメモリセルの特性モデルを示す。メモ
リセルのしきい値をM00が0.70V、M01が1.70
V、M10が2.50V、M11が4.70Vであるとす
る。図32、図33、図34は、電源電圧Vddが4.0
Vで、上記セル特性の時の回路の動作波形である。以後
この動作波形に従い説明を進めていく。まず、入力RB
を0とし、図28の可変ストップ回路をアクティブとす
る。また、同時にRBBを0とすることで図29のGV
Bが1となり、図19の抵抗RP0〜RP20に電流が
流れる。同時に、RSに負のパルスを加え図20の出力
WA0〜WA4(以後このWA0〜WA4のデータをワ
ードアドレスと呼ぶこととする)を0にリセットする。
また図28の入力SA1を1とすることで、図28の可
変ストップ回路は、M01が選択される。この時このセル
のゲートVW2は、0VであるためノードSBは1であ
る。その後RDを1にし、図21乃至図22のデコーダ
回路の出力をアクティブとすることでGD05が1にな
るが、GVBが1であるためVW2は変わらず0であ
る。その後図28の入力SRに正のパルスを加えること
により、第1のワード線の可変レベルを決定する動作に
入る。
【0034】SRに加えられた正のパルスにより、WB
が1となり、図29の回路の出力GVBが1から0に、
GVが0から1に切り換わり、VW2には0.2Vが供
給される。また、WBが1となることで、図20のカウ
ンタ回路がアクティブとなりWKが発振を始め、WKの
波形の立ち上がりでWLが正のパルスを出す。このWL
のパルスにより、ワードアドレスが順次切り換わり図2
3乃至図27のラッチ回路の入力LE0が1、LE1〜
LE3が0であることにより、図21乃至図22のGD
05〜GD100が順次切り換わる。GD05〜GD1
00が順次切り換わることにより、図19のVW2が
0.2V、0.4V、0.6V・・・というように0.
2Vステップ(電源電圧の5%ステップ)で上がってい
く。VW2が1.8V、即ちGD45が1となったとき
にセルM01のしきい値を越え、図28のノードSBが1
から0に切り換わり(GD45が1となった後に、ノー
ドSBが切り換わるまでのディレイ時間はノードSBの
容量により発生したディレイ時間を表している。)IN
V1の出力が0から1に変わり、WBが0に変わる。W
Bが0に変わることでGVBとGVが切り換わり、VW
2には1.8Vの1段低いレベル、1.6Vが供給され
る。また、WBが0に変わることで図20のカウンタ回
路のWKの発振が止まり、またワードアドレスの切り換
わりが止まる。VW2は、本体セルのワード線にも供給
されているため、本体セルのワード線にも1.6V、即
ちM01のしきい値より0.1V低い電位が供給される。
が1となり、図29の回路の出力GVBが1から0に、
GVが0から1に切り換わり、VW2には0.2Vが供
給される。また、WBが1となることで、図20のカウ
ンタ回路がアクティブとなりWKが発振を始め、WKの
波形の立ち上がりでWLが正のパルスを出す。このWL
のパルスにより、ワードアドレスが順次切り換わり図2
3乃至図27のラッチ回路の入力LE0が1、LE1〜
LE3が0であることにより、図21乃至図22のGD
05〜GD100が順次切り換わる。GD05〜GD1
00が順次切り換わることにより、図19のVW2が
0.2V、0.4V、0.6V・・・というように0.
2Vステップ(電源電圧の5%ステップ)で上がってい
く。VW2が1.8V、即ちGD45が1となったとき
にセルM01のしきい値を越え、図28のノードSBが1
から0に切り換わり(GD45が1となった後に、ノー
ドSBが切り換わるまでのディレイ時間はノードSBの
容量により発生したディレイ時間を表している。)IN
V1の出力が0から1に変わり、WBが0に変わる。W
Bが0に変わることでGVBとGVが切り換わり、VW
2には1.8Vの1段低いレベル、1.6Vが供給され
る。また、WBが0に変わることで図20のカウンタ回
路のWKの発振が止まり、またワードアドレスの切り換
わりが止まる。VW2は、本体セルのワード線にも供給
されているため、本体セルのワード線にも1.6V、即
ちM01のしきい値より0.1V低い電位が供給される。
【0035】ここで、第1の読出し動作を行い、図28
の入力SA1を1から0とし、SA2を0から1にす
る。SA1を1から0とすることで図23乃至図27の
ノードWA01、WA11、WA21、WA31、WA
41に第1のワードアドレスがラッチされる。また、図
28のノードSBは、0から1に切り換わる。その後、
SRに再び正のパルスを加えることで第2のワード線の
可変レベルを決定する動作に入る。第1のワード線の可
変レベルを決定する動作と同様に、WBが1となり、図
29の回路の出力GVが0から1に切り換わり、VW2
には、1.8Vの電位が供給される。また、図20のカ
ウンタ回路がアクティブとなり、第1のワード線の可変
レベルを決定する動作と違いワードアドレスは、事前に
リセットされていないため、ワードアドレスは、先程の
続きから順次切り換わる。また、GDnは、先程の続き
のGD45より順次切り換わり、VW2の電位が順次上
昇していく。VW2がM10のしきい値を越えた時、すな
わちGD65が1となりVW2が2.60Vとなった
時、図28のノードSBが1から0に切り換わりINV
1の出力が0から1に変わり、WBが0に変わる。WB
が0に変わることでGVBとGVが切り換わり、VW2
には2.6Vの1段低いレベル、2.4Vが供給され
る。また、WBが0に変わることで、図20のカウンタ
回路のWKの発振が止まり、またワードアドレスの切り
換わりが止まる。
の入力SA1を1から0とし、SA2を0から1にす
る。SA1を1から0とすることで図23乃至図27の
ノードWA01、WA11、WA21、WA31、WA
41に第1のワードアドレスがラッチされる。また、図
28のノードSBは、0から1に切り換わる。その後、
SRに再び正のパルスを加えることで第2のワード線の
可変レベルを決定する動作に入る。第1のワード線の可
変レベルを決定する動作と同様に、WBが1となり、図
29の回路の出力GVが0から1に切り換わり、VW2
には、1.8Vの電位が供給される。また、図20のカ
ウンタ回路がアクティブとなり、第1のワード線の可変
レベルを決定する動作と違いワードアドレスは、事前に
リセットされていないため、ワードアドレスは、先程の
続きから順次切り換わる。また、GDnは、先程の続き
のGD45より順次切り換わり、VW2の電位が順次上
昇していく。VW2がM10のしきい値を越えた時、すな
わちGD65が1となりVW2が2.60Vとなった
時、図28のノードSBが1から0に切り換わりINV
1の出力が0から1に変わり、WBが0に変わる。WB
が0に変わることでGVBとGVが切り換わり、VW2
には2.6Vの1段低いレベル、2.4Vが供給され
る。また、WBが0に変わることで、図20のカウンタ
回路のWKの発振が止まり、またワードアドレスの切り
換わりが止まる。
【0036】先に述べたようにVW2は、本体メモリセ
ルのワード線にも供給されているため本体メモリセルの
ワード線にも2.4V、すなわちM10のしきい値より
0.1V低い電位が供給される。ここで第2の読出し動
作を行い、図28の入力SA2を1から0にSA3を0
から1にする。SA2を1から0とすることで、図23
乃至図27のノードWA02、WA12、WA22、W
A32、WA42に、第2のワードアドレスがラッチさ
れる。また図28のノードSBは、0から1にきり変わ
る。その後、SRに再び正のパルスを加えることで第3
のワード線の可変レベルを決定する動作にはいる。第1
及び第2のワード線の可変レベルを決定する動作と同様
に、WBが1となり、図29の回路の出力GVBが1か
ら0に、GVが0から1に切り換わり、VW2には、
2.6Vに電位が供給される。また、図20のカウンタ
回路がアクティブとなり、GD65より順次切り換わ
る。図28の回路で今選択されているセルはM11であ
る。そして、M11のしきい値は4.70Vであるので、
GD100が1となり、VW2に電源電圧4.0Vの電
位が供給されても、SBは1のままである。GD100
が1となった後の次のWLのパルスでGD100とGD
ENDが同時に1となり、図30の出力SUから正のパ
ルスが出る。このパルスによりWBが0になり、図20
のワードアドレスの切り換わりがとまる。第1及び第2
のワード線の可変レベルを決定する動作では、図29の
レベル切り換え回路により、VW2のレベルを1段下げ
ていたが、GDENDが1となることでGVBとGVは
切り換わらずそのまま電源電圧が供給される。
ルのワード線にも供給されているため本体メモリセルの
ワード線にも2.4V、すなわちM10のしきい値より
0.1V低い電位が供給される。ここで第2の読出し動
作を行い、図28の入力SA2を1から0にSA3を0
から1にする。SA2を1から0とすることで、図23
乃至図27のノードWA02、WA12、WA22、W
A32、WA42に、第2のワードアドレスがラッチさ
れる。また図28のノードSBは、0から1にきり変わ
る。その後、SRに再び正のパルスを加えることで第3
のワード線の可変レベルを決定する動作にはいる。第1
及び第2のワード線の可変レベルを決定する動作と同様
に、WBが1となり、図29の回路の出力GVBが1か
ら0に、GVが0から1に切り換わり、VW2には、
2.6Vに電位が供給される。また、図20のカウンタ
回路がアクティブとなり、GD65より順次切り換わ
る。図28の回路で今選択されているセルはM11であ
る。そして、M11のしきい値は4.70Vであるので、
GD100が1となり、VW2に電源電圧4.0Vの電
位が供給されても、SBは1のままである。GD100
が1となった後の次のWLのパルスでGD100とGD
ENDが同時に1となり、図30の出力SUから正のパ
ルスが出る。このパルスによりWBが0になり、図20
のワードアドレスの切り換わりがとまる。第1及び第2
のワード線の可変レベルを決定する動作では、図29の
レベル切り換え回路により、VW2のレベルを1段下げ
ていたが、GDENDが1となることでGVBとGVは
切り換わらずそのまま電源電圧が供給される。
【0037】ここで、第3の読出し動作を行い、図28
の入力SA3を1から0にすることで、図23乃至図2
7のノードWA03、WA13、WA23、WA33、
WA43に、第3のワードアドレスがラッチされる。そ
の後、RDを0とすることで図21乃至図22のGDn
及びGDENDをすべて0とし、またVW2を0にす
る。その後RB、RBBを1とし、図28の可変ストッ
プ回路をインアクティブとし、また図29のGVB、G
V共に0とすることで図19の抵抗RP0〜RP20に
流れる電流をカットする。以上でワード線の可変動作の
1サイクルが終了である。2サイクル目には、まず初め
にRBBを0とし、図19の抵抗に電流を流す。この時
の図29の出力は、GVBが1でGVが0である。次に
図23乃至図27の入力LE0を0、LE1を1とする
ことで、可変動作の1サイクル時にラッチした第1のワ
ードアドレスが出力され、同時にRDを1とすることで
VW2には、可変動作の1サイクル時の第1の可変レベ
ルと同様の1.6Vが供給される。ここで、第1の読出
し動作を行う。次に、図23乃至図27の入力LE1を
0、LE2を1とすることで、可変動作の1サイクル時
にラッチした第2のワードアドレスが出力され、VW2
には可変動作の1サイクル時の第2の可変レベルと同様
の2.4Vが供給される。ここで第2の読出し動作を行
う。次に、図23乃至図27の入力LE2を0、LE3
を1とすることで可変動作の1サイクル時にラッチした
第3のワードアドレスが出力される。この時GDEND
が1となるためGVBが0、GVが1となり、VW2に
は可変動作の1サイクル時の第3の可変レベルと同様電
源電圧が供給される。
の入力SA3を1から0にすることで、図23乃至図2
7のノードWA03、WA13、WA23、WA33、
WA43に、第3のワードアドレスがラッチされる。そ
の後、RDを0とすることで図21乃至図22のGDn
及びGDENDをすべて0とし、またVW2を0にす
る。その後RB、RBBを1とし、図28の可変ストッ
プ回路をインアクティブとし、また図29のGVB、G
V共に0とすることで図19の抵抗RP0〜RP20に
流れる電流をカットする。以上でワード線の可変動作の
1サイクルが終了である。2サイクル目には、まず初め
にRBBを0とし、図19の抵抗に電流を流す。この時
の図29の出力は、GVBが1でGVが0である。次に
図23乃至図27の入力LE0を0、LE1を1とする
ことで、可変動作の1サイクル時にラッチした第1のワ
ードアドレスが出力され、同時にRDを1とすることで
VW2には、可変動作の1サイクル時の第1の可変レベ
ルと同様の1.6Vが供給される。ここで、第1の読出
し動作を行う。次に、図23乃至図27の入力LE1を
0、LE2を1とすることで、可変動作の1サイクル時
にラッチした第2のワードアドレスが出力され、VW2
には可変動作の1サイクル時の第2の可変レベルと同様
の2.4Vが供給される。ここで第2の読出し動作を行
う。次に、図23乃至図27の入力LE2を0、LE3
を1とすることで可変動作の1サイクル時にラッチした
第3のワードアドレスが出力される。この時GDEND
が1となるためGVBが0、GVが1となり、VW2に
は可変動作の1サイクル時の第3の可変レベルと同様電
源電圧が供給される。
【0038】ここで第3の読出し動作を行う。その後、
LE3を0、LE0を1とし、同時にRDを0とするこ
とでVW2が0となる。その後RBBを1とすること
で、GVB、GVを共に0にし、図19の抵抗に流れる
電流をカットする。以上で2サイクル目が終了である。
3サイクル以降は、2サイクル目と同様の動作を行うこ
とにより、第1の可変レベル、第2の可変レベル、第3
の可変レベルにワード線を簡単に可変することができ
る。以上の説明のように本参考例の回路は、可変レベル
を決定するために3種のセルを用い、そのセルのゲート
に徐々に電圧を加えてゆき、そのセルが電流を流す少し
手前の電位を第1、第2、第3の可変レベルとしている
ため、セルの特性が予定よりずれた場合、可変レベルも
同時にずれ常に読出しに最適なワード線のレベルを供給
できる。また、電源電圧について、例えば、前記説明で
は4.0Vとして説明しているが、これは6.0Vでも
良い。電源電圧が6.0Vであるためワード線の電位は
0.3Vステップで可変される。したがって、上記動作
を行った場合の可変レベルは、第1の可変レベルは1.
5V、第2の可変レベルは2.4V、第3の可変レベル
は4.5Vとなる。電源電圧が4.0Vのときの可変レ
ベルは、第1の可変レベルが1.6Vであり、第2の可
変レベルが2.4Vであり、第3の可変レベルが電源電
圧(4.0V)であり、第1、第2の可変レベルについ
ては電源電圧にほとんど依存していない。
LE3を0、LE0を1とし、同時にRDを0とするこ
とでVW2が0となる。その後RBBを1とすること
で、GVB、GVを共に0にし、図19の抵抗に流れる
電流をカットする。以上で2サイクル目が終了である。
3サイクル以降は、2サイクル目と同様の動作を行うこ
とにより、第1の可変レベル、第2の可変レベル、第3
の可変レベルにワード線を簡単に可変することができ
る。以上の説明のように本参考例の回路は、可変レベル
を決定するために3種のセルを用い、そのセルのゲート
に徐々に電圧を加えてゆき、そのセルが電流を流す少し
手前の電位を第1、第2、第3の可変レベルとしている
ため、セルの特性が予定よりずれた場合、可変レベルも
同時にずれ常に読出しに最適なワード線のレベルを供給
できる。また、電源電圧について、例えば、前記説明で
は4.0Vとして説明しているが、これは6.0Vでも
良い。電源電圧が6.0Vであるためワード線の電位は
0.3Vステップで可変される。したがって、上記動作
を行った場合の可変レベルは、第1の可変レベルは1.
5V、第2の可変レベルは2.4V、第3の可変レベル
は4.5Vとなる。電源電圧が4.0Vのときの可変レ
ベルは、第1の可変レベルが1.6Vであり、第2の可
変レベルが2.4Vであり、第3の可変レベルが電源電
圧(4.0V)であり、第1、第2の可変レベルについ
ては電源電圧にほとんど依存していない。
【0039】また、第3の可変レベルについては、第3
のセル、M11のしきい値よりも電源電圧が低い場合に
は、読出しに最適なワード線のレベルは、セルM10の電
流が最も多くなる電源電圧であり、M11のしきい値より
も電源電圧が高い場合にはM11のしきい値であるので、
電源電圧が4.0Vの場合4.0Vで、電源電圧が6.
0Vの場合4.5Vであるのが読出しに最適な電位であ
る。上記回路を用いた場合第3のセルのしきい値より電
源電圧が低い場合を除き、可変レベルがそれぞれのセル
のしきい値より最もずれた場合でも電源電圧の5%より
小さくなり、また図19の抵抗RP1〜RP20の抵抗
を増やすことにより、このずれは更に小さくすることが
できる。例えば,抵抗を現在の倍にすれば、可変レベル
は電源電圧の2.5%ステップであり、可変レベルがそ
れぞれのセルのしきい値より最もずれた場合でも電源電
圧の2.5%より小さくなる。また,本参考例では可変
レベルをそれぞれのセルM01、M10、M11が電流を流し
始めたレベルより1段落としているが、これはそれぞれ
のセルが電流を流さないレベルに可変レベルをするため
であり、可変レベルを1段落とす前のレベルでのそれぞ
れのセルの流す電流が読出し動作に問題なければ可変レ
ベルを1段落とす必要はない。
のセル、M11のしきい値よりも電源電圧が低い場合に
は、読出しに最適なワード線のレベルは、セルM10の電
流が最も多くなる電源電圧であり、M11のしきい値より
も電源電圧が高い場合にはM11のしきい値であるので、
電源電圧が4.0Vの場合4.0Vで、電源電圧が6.
0Vの場合4.5Vであるのが読出しに最適な電位であ
る。上記回路を用いた場合第3のセルのしきい値より電
源電圧が低い場合を除き、可変レベルがそれぞれのセル
のしきい値より最もずれた場合でも電源電圧の5%より
小さくなり、また図19の抵抗RP1〜RP20の抵抗
を増やすことにより、このずれは更に小さくすることが
できる。例えば,抵抗を現在の倍にすれば、可変レベル
は電源電圧の2.5%ステップであり、可変レベルがそ
れぞれのセルのしきい値より最もずれた場合でも電源電
圧の2.5%より小さくなる。また,本参考例では可変
レベルをそれぞれのセルM01、M10、M11が電流を流し
始めたレベルより1段落としているが、これはそれぞれ
のセルが電流を流さないレベルに可変レベルをするため
であり、可変レベルを1段落とす前のレベルでのそれぞ
れのセルの流す電流が読出し動作に問題なければ可変レ
ベルを1段落とす必要はない。
【0040】また、この参考例ではワード線を0Vから
電源電圧に上げながら可変レベルを決定する動作を行っ
ているが、ワード線を初め電源電圧に上げ、電源電圧か
ら0Vにこの参考例のように段階的に下げながらセルM
11、M10、M01が電流を流さなくなるレベルを検知し、
そのレベルを可変レベルと設定するようにすれば、上記
のように可変レベルを1つ前のレベルに戻さなくても、
それぞれのセルが電流を流さないレベルに可変レベルを
設定することができる。また、この参考例では可変動作
の1サイクル時に第1、第2、第3のワードアドレスを
ラッチし、2サイクル以降ではこの第1、第2、第3の
ワードアドレスを用いることで高速な可変動作を実現し
ているが、例えば、1サイクル時と、2サイクル時以降
の電源電圧が変わった場合、この参考例のように1サイ
クル時のワードアドレスを用い可変動作を行うと、可変
レベルが変化してしまうため、1サイクル時の動作を繰
り返す回路動作にしても良い。以上のように、この参考
例では電源電圧の違いや、セルの特性が予定よりずれた
場合にも読出しに最適なワード線のレベルを供給できる
回路を実現できる。
電源電圧に上げながら可変レベルを決定する動作を行っ
ているが、ワード線を初め電源電圧に上げ、電源電圧か
ら0Vにこの参考例のように段階的に下げながらセルM
11、M10、M01が電流を流さなくなるレベルを検知し、
そのレベルを可変レベルと設定するようにすれば、上記
のように可変レベルを1つ前のレベルに戻さなくても、
それぞれのセルが電流を流さないレベルに可変レベルを
設定することができる。また、この参考例では可変動作
の1サイクル時に第1、第2、第3のワードアドレスを
ラッチし、2サイクル以降ではこの第1、第2、第3の
ワードアドレスを用いることで高速な可変動作を実現し
ているが、例えば、1サイクル時と、2サイクル時以降
の電源電圧が変わった場合、この参考例のように1サイ
クル時のワードアドレスを用い可変動作を行うと、可変
レベルが変化してしまうため、1サイクル時の動作を繰
り返す回路動作にしても良い。以上のように、この参考
例では電源電圧の違いや、セルの特性が予定よりずれた
場合にも読出しに最適なワード線のレベルを供給できる
回路を実現できる。
【0041】次に、図35乃至図45を参照して第1の
実施例を説明する。図35は、本実施例のワード線の電
圧可変回路である。ここに表される抵抗RR0、RR
1、RR2、RR3、RR4、RR5、RR6、RR
7、RR8は、すべて同じ抵抗値Rである。抵抗RH
0、RH1、RH2、RH3、RH4、RH5、PH
6、PH7、PH8、RH9は、抵抗RR0〜RR8の
各抵抗値の1/5の抵抗値1/5Rである。まず、入力
GH0を1にした場合で電源電圧Vddが4.0Vの場合
について考えてみる。ノードN0〜N9の電位は抵抗分
割によりノードN0から順に0.4V、0.8V、1.
2V、・・・、4.0Vとなる。またここで入力GN0
〜GN9の内いずれかを1とすることでノードNXには
ノードN0〜N9の電位が現れる(入力RD1が1のと
き)。入力GH0を1にした場合で、入力GN0〜GN
9の内の一つの入力GNnを1にしたときのNXの電位
をVxとする。ここで、入力GH0〜GH5を順に切り
換えていく。GH0が1のときNXの電位はVxであ
る。GH1が1のときNXの電位はVx−0.08Vで
ある。GH2が1のときNXの電位はVx−0.16V
である。GH3が1のときNXの電位はVx−0.24
Vである。GH4が1のときNXの電位はVx−0.3
2Vである。GH5が1のときNXの電位はVx−0.
40V、すなわち、GH0が1でGN(n−1)を1に
したとき(GNnがGN0のときは0V)と同電位であ
る。つまりこの回路は電源電圧Vddが4.0Vの時、入
力GH0〜GH5とGN0〜GN9を組み合わせること
により0Vから0.08Vきざみに4.0VまでNXを
可変することができる。
実施例を説明する。図35は、本実施例のワード線の電
圧可変回路である。ここに表される抵抗RR0、RR
1、RR2、RR3、RR4、RR5、RR6、RR
7、RR8は、すべて同じ抵抗値Rである。抵抗RH
0、RH1、RH2、RH3、RH4、RH5、PH
6、PH7、PH8、RH9は、抵抗RR0〜RR8の
各抵抗値の1/5の抵抗値1/5Rである。まず、入力
GH0を1にした場合で電源電圧Vddが4.0Vの場合
について考えてみる。ノードN0〜N9の電位は抵抗分
割によりノードN0から順に0.4V、0.8V、1.
2V、・・・、4.0Vとなる。またここで入力GN0
〜GN9の内いずれかを1とすることでノードNXには
ノードN0〜N9の電位が現れる(入力RD1が1のと
き)。入力GH0を1にした場合で、入力GN0〜GN
9の内の一つの入力GNnを1にしたときのNXの電位
をVxとする。ここで、入力GH0〜GH5を順に切り
換えていく。GH0が1のときNXの電位はVxであ
る。GH1が1のときNXの電位はVx−0.08Vで
ある。GH2が1のときNXの電位はVx−0.16V
である。GH3が1のときNXの電位はVx−0.24
Vである。GH4が1のときNXの電位はVx−0.3
2Vである。GH5が1のときNXの電位はVx−0.
40V、すなわち、GH0が1でGN(n−1)を1に
したとき(GNnがGN0のときは0V)と同電位であ
る。つまりこの回路は電源電圧Vddが4.0Vの時、入
力GH0〜GH5とGN0〜GN9を組み合わせること
により0Vから0.08Vきざみに4.0VまでNXを
可変することができる。
【0042】また、電源電圧が変わった場合にも、0V
より電源電圧の1/50のきざみで電源電圧までNXを
可変することができる。さらにRm3は高抵抗で有り、
トランジスタTr10は0Vに近いしきい値を持つエン
ハンスメント型トランジスタであるため、RD1が1の
ときには、ノードVW3の電位はほぼノードNXの電位
に等しくなる。またVW3は、図5に表されるロウデコ
ーダの電源VWに供給することにより、ワード線にVW
3の電位を供給できる。図36は、図35の入力GN0
〜GN9を切り換えるためのカウンタ回路であり、図3
7は、図35の入力GN0〜GN9を選択するためのデ
コーダ回路である。図38は、図35の入力GH0〜G
H5を切り換えるためのカウンタ回路であり、図39
は、図35の入力GH0〜GH5を選択するためのデコ
ーダ回路である。図40は、可変レベルを読出しに最適
なレベルにストップするための可変ストップ回路であ
る。図41は、本実施例を説明するためのセルの特性モ
デルである。ここに表されるM00、M01、M10、M11の
曲線は、それぞれのセルのワード線のレベルに対して流
す電流であり、曲線Aは、セルM00とM01の流す電流を
足したものであり、曲線A′は曲線Aの1/2の電流で
あり、曲線BはM01とM10の流す電流を足したものであ
り、曲線B′は、曲線Bの1/2の電流であり、曲線C
は、M10とM11の流す電流を足したものであり、曲線
C′は、曲線Cの1/2の電流である。またここに表さ
れるINV2の切り換わりは、図40の回路において、
INV2で表されるインバータが切り換わるレベルを表
わしている。
より電源電圧の1/50のきざみで電源電圧までNXを
可変することができる。さらにRm3は高抵抗で有り、
トランジスタTr10は0Vに近いしきい値を持つエン
ハンスメント型トランジスタであるため、RD1が1の
ときには、ノードVW3の電位はほぼノードNXの電位
に等しくなる。またVW3は、図5に表されるロウデコ
ーダの電源VWに供給することにより、ワード線にVW
3の電位を供給できる。図36は、図35の入力GN0
〜GN9を切り換えるためのカウンタ回路であり、図3
7は、図35の入力GN0〜GN9を選択するためのデ
コーダ回路である。図38は、図35の入力GH0〜G
H5を切り換えるためのカウンタ回路であり、図39
は、図35の入力GH0〜GH5を選択するためのデコ
ーダ回路である。図40は、可変レベルを読出しに最適
なレベルにストップするための可変ストップ回路であ
る。図41は、本実施例を説明するためのセルの特性モ
デルである。ここに表されるM00、M01、M10、M11の
曲線は、それぞれのセルのワード線のレベルに対して流
す電流であり、曲線Aは、セルM00とM01の流す電流を
足したものであり、曲線A′は曲線Aの1/2の電流で
あり、曲線BはM01とM10の流す電流を足したものであ
り、曲線B′は、曲線Bの1/2の電流であり、曲線C
は、M10とM11の流す電流を足したものであり、曲線
C′は、曲線Cの1/2の電流である。またここに表さ
れるINV2の切り換わりは、図40の回路において、
INV2で表されるインバータが切り換わるレベルを表
わしている。
【0043】また、図40に表わされる負荷トランジス
タTr12、Tr13は同じサイズ(W1/L1)のト
ランジスタである。INV3の切り換わりは図44のI
NV3で表されるインバータが切り換わるレベルを表わ
している。図44に表される負荷トランジスタTr14
は、図40の負荷トランジスタTr12(Tr13)と
同じサイズ(W1/L1)であるため、図44では、図
40のセル電流の半分の電流でINV3が切り換わる。
図42及び図43に本実施例の動作波形を示す。基本的
な動作は、第6の参考例と同様ワード線のレベルを順次
変えていき、図40の可変ストップ回路のリファレンス
のメモリセルの流す電流によりワード線のレベルをコン
トロールしている。まずRB1を0にすることにより、
図40の可変ストップ回路をアクティブにし、図39の
デコーダ回路をアクティブにする。同時にRS1とRS
2に負のパルスを加え、図36、図38のカウンタ回路
をリセットする。この時、GH0〜GH5はGH0が1
となっている。また、同時にSAA1を1とすることで
図40の可変ストップ回路のリファレンスのセルとして
M00とM01が選択される。その後、RD1を1とするこ
とでGN0が1となり、図35のレベル可変回路により
ワード線に0.4Vの電位が供給される。その後、SR
1に正のパルスを加えることにより、WB1とWCが1
となり、図36のカウンタ回路がアクティブになり、G
N0〜GN9が順に切り換わる。
タTr12、Tr13は同じサイズ(W1/L1)のト
ランジスタである。INV3の切り換わりは図44のI
NV3で表されるインバータが切り換わるレベルを表わ
している。図44に表される負荷トランジスタTr14
は、図40の負荷トランジスタTr12(Tr13)と
同じサイズ(W1/L1)であるため、図44では、図
40のセル電流の半分の電流でINV3が切り換わる。
図42及び図43に本実施例の動作波形を示す。基本的
な動作は、第6の参考例と同様ワード線のレベルを順次
変えていき、図40の可変ストップ回路のリファレンス
のメモリセルの流す電流によりワード線のレベルをコン
トロールしている。まずRB1を0にすることにより、
図40の可変ストップ回路をアクティブにし、図39の
デコーダ回路をアクティブにする。同時にRS1とRS
2に負のパルスを加え、図36、図38のカウンタ回路
をリセットする。この時、GH0〜GH5はGH0が1
となっている。また、同時にSAA1を1とすることで
図40の可変ストップ回路のリファレンスのセルとして
M00とM01が選択される。その後、RD1を1とするこ
とでGN0が1となり、図35のレベル可変回路により
ワード線に0.4Vの電位が供給される。その後、SR
1に正のパルスを加えることにより、WB1とWCが1
となり、図36のカウンタ回路がアクティブになり、G
N0〜GN9が順に切り換わる。
【0044】GN0〜GN9が順に切り換わることによ
り、ワード線のレベルが0.4V刻みで上昇していく。
GN4が1となり、ワード線のレベルが2.0Vになっ
たときにM00とM01のセルの流す電流により図40のI
NV2の出力が0から1に切り換わり図40の出力WC
が1から0になる(図41参照)。WCが0となること
で図36のカウンタが止まり、GN0〜GN9の切り換
わりが止まる。代わりに図38のカウンタがアクティブ
となり、GH0〜GH5が順次切り換わる。GH0〜G
H5が順次切り換わることにより、ワード線の電位は
2.0Vより0.08Vずつ電位が下がっていくのであ
るが、この場合はGH1が1となりワードの電位が1.
92VとなったときにINV2の出力が1から0に切り
換わり、図40のWB1が1から0に切り換わり、図3
8のカウンタが止まる。ここを第1の可変レベルとし、
ここで第1の読出し動作を行う。またここでSAA1を
0,SAA2を1とし、図40の可変ストップ回路のリ
ファレンスのセルをM01とM10に切り換える。その後R
S2に負のパルスを、SR1に正のパルスを加えること
により第2の可変レベルを決定する動作にはいる。RS
2に負のパルスを加えることにより図38のカウンタが
リセットされるため、GH0〜GH5はGH0が1とな
る。ワード線の電位としては2.0Vとなる。またSR
1に正のパルスを加えることにより、図40の出力WC
とWB1がともに1になる。そのため図36のカウンタ
回路がアクティブになり、GN0〜GN9が先程の続き
のGN4より順次切り換わる。
り、ワード線のレベルが0.4V刻みで上昇していく。
GN4が1となり、ワード線のレベルが2.0Vになっ
たときにM00とM01のセルの流す電流により図40のI
NV2の出力が0から1に切り換わり図40の出力WC
が1から0になる(図41参照)。WCが0となること
で図36のカウンタが止まり、GN0〜GN9の切り換
わりが止まる。代わりに図38のカウンタがアクティブ
となり、GH0〜GH5が順次切り換わる。GH0〜G
H5が順次切り換わることにより、ワード線の電位は
2.0Vより0.08Vずつ電位が下がっていくのであ
るが、この場合はGH1が1となりワードの電位が1.
92VとなったときにINV2の出力が1から0に切り
換わり、図40のWB1が1から0に切り換わり、図3
8のカウンタが止まる。ここを第1の可変レベルとし、
ここで第1の読出し動作を行う。またここでSAA1を
0,SAA2を1とし、図40の可変ストップ回路のリ
ファレンスのセルをM01とM10に切り換える。その後R
S2に負のパルスを、SR1に正のパルスを加えること
により第2の可変レベルを決定する動作にはいる。RS
2に負のパルスを加えることにより図38のカウンタが
リセットされるため、GH0〜GH5はGH0が1とな
る。ワード線の電位としては2.0Vとなる。またSR
1に正のパルスを加えることにより、図40の出力WC
とWB1がともに1になる。そのため図36のカウンタ
回路がアクティブになり、GN0〜GN9が先程の続き
のGN4より順次切り換わる。
【0045】ワード線の電位は2.0Vより順次上昇
し、GN7が1となったとき、すなわちワード線の電位
が3.2VとなったときにM01とM10の流す電流により
図40のINV2の出力が0から1に切り換わり、図4
0の出力WCが1から0となる(図41参照)。WCが
0となることで図36のカウンタが止まり、GN0〜G
N9の切り換わりが止まる。代わりに図38のカウンタ
がアクティブとなり、GH0〜GH5が順次切り換わ
る。GH0〜GH5が順次切り換わることによりワード
電位は3.2Vより0.08Vずつ電位が下がってい
く。GH5が1となりワードの電位が2.80Vとなっ
たときにINV2の出力が1から0に切り換わり図38
のカウンタが止まる。ここを第2の可変レベルとし、こ
こで第2の読出し動作を行う。また、ここでSAA2を
0、SAA3を1とし、図40の可変ストップ回路のリ
ファレンスのセルをM10とM11に切り換える。その後、
RS2に負のパルスを加え、SR1に正のパルスを加え
ることにより第3の可変レベルを決定する動作に入る。
RS2に負のパルスを加えることにより図38のカウン
タがリセットされるため、GH0〜GH5は、GH0が
1となる。ワードの電位としては3.2Vになる。ま
た、SR1に正のパルスを加えることにより、図40の
出力WCとWB1がともに1となる。
し、GN7が1となったとき、すなわちワード線の電位
が3.2VとなったときにM01とM10の流す電流により
図40のINV2の出力が0から1に切り換わり、図4
0の出力WCが1から0となる(図41参照)。WCが
0となることで図36のカウンタが止まり、GN0〜G
N9の切り換わりが止まる。代わりに図38のカウンタ
がアクティブとなり、GH0〜GH5が順次切り換わ
る。GH0〜GH5が順次切り換わることによりワード
電位は3.2Vより0.08Vずつ電位が下がってい
く。GH5が1となりワードの電位が2.80Vとなっ
たときにINV2の出力が1から0に切り換わり図38
のカウンタが止まる。ここを第2の可変レベルとし、こ
こで第2の読出し動作を行う。また、ここでSAA2を
0、SAA3を1とし、図40の可変ストップ回路のリ
ファレンスのセルをM10とM11に切り換える。その後、
RS2に負のパルスを加え、SR1に正のパルスを加え
ることにより第3の可変レベルを決定する動作に入る。
RS2に負のパルスを加えることにより図38のカウン
タがリセットされるため、GH0〜GH5は、GH0が
1となる。ワードの電位としては3.2Vになる。ま
た、SR1に正のパルスを加えることにより、図40の
出力WCとWB1がともに1となる。
【0046】そのため、図36のカウンタ回路がアクテ
ィブになり、GN0〜GN9が先程の続きのGN7によ
り順次切り換わる。ワードの電位は3.2Vより上昇
し、GN9が1となったとき、すなわち、ワードの電位
が4.0VとなったときにM01とM10の流す電流により
図40のINV2の出力が0から1に切り換わり、図4
0の出力WCが1から0となる(図41参照)。WCが
0となることで図36のカウンタが止まり、GN0〜G
N9の切り換わりが止まる。代わりに図38のカウンタ
がアクティブとなり、GH0〜GH5が順次切り換わ
る。GH0〜GH5が順次切り換わることによりワード
の電位は4.0Vより0.08Vずつ電位が下がってい
く。GH4が1となりワード線の電位が3.68Vとな
ったときにINV2の出力が1から0に切り換わり図3
8のカウンタが止まる。ここを第3の可変レベルとし、
ここで第3の読出し動作を行う。その後、SAA3を1
から0とし、RD1を0とし、RB1を1にして動作を
終了する。まず、第1の可変レベルの時の読出しについ
て説明する。第1の可変レベルは1.92Vである。図
44は、本体セルアレイと本体センスアンプである。
ィブになり、GN0〜GN9が先程の続きのGN7によ
り順次切り換わる。ワードの電位は3.2Vより上昇
し、GN9が1となったとき、すなわち、ワードの電位
が4.0VとなったときにM01とM10の流す電流により
図40のINV2の出力が0から1に切り換わり、図4
0の出力WCが1から0となる(図41参照)。WCが
0となることで図36のカウンタが止まり、GN0〜G
N9の切り換わりが止まる。代わりに図38のカウンタ
がアクティブとなり、GH0〜GH5が順次切り換わ
る。GH0〜GH5が順次切り換わることによりワード
の電位は4.0Vより0.08Vずつ電位が下がってい
く。GH4が1となりワード線の電位が3.68Vとな
ったときにINV2の出力が1から0に切り換わり図3
8のカウンタが止まる。ここを第3の可変レベルとし、
ここで第3の読出し動作を行う。その後、SAA3を1
から0とし、RD1を0とし、RB1を1にして動作を
終了する。まず、第1の可変レベルの時の読出しについ
て説明する。第1の可変レベルは1.92Vである。図
44は、本体セルアレイと本体センスアンプである。
【0047】ここで示されるロウデコーダは、図5に示
す回路であり、前述のようにアドレスADD1/ADD
1B、ADD2/ADD2B、ADD3/ADD3Bに
よりワード線W1〜Wnの内1つが選択され、さらに,
図5の電源VWに図35のVW3が供給されているた
め、選択されたワード線は、図35のVW3の電位が表
われる。ここに表されるカラムデコーダは、図45に表
わされており、アドレスADD4/ADD4B、ADD
5/ADD5B、ADD6/ADD6BによりL1〜L
nの内1つが設定され、このロウデコーダ、カラムデコ
ーダにより本体セルアレイのメモリセルが1つ選択され
る。また、ここに表わされるINV3の切り換わりは、
前述のように、図40の負荷トランジスターTr12と
Tr13と図44の負荷トランジスターTr14が同じ
トランジスター(W1/L1)であることと、図40の
INV2と図44のINV3が同じインバータ(同じゲ
ート長さL、幅Wのトランジスタを使っている)である
ことにより、INV2の切り換わりの半分である。また
この関係は電源電圧が変動した場合も、またトランジス
タ特性が変わった場合も、前記同じL、Wを使っている
ため基本的にはTr12、Tr13、Tr14は同様に
特性が変化するし、INV2とINV3の切り換わりは
同様に変化する。そのため本実施例のようにINV2の
切り換わりでワード線の電位を止めた場合、図44の本
体のセンスアンプS/Aの切り換わりは図41に表わさ
れる曲線A′になり、第1の可変レベルの読出しで最も
判別のしにくいセルM00とM01のセル電流の半分の切り
換わりを持ち、最も読みだし余裕を持っている。第2、
第3の可変レベルでも同様である。
す回路であり、前述のようにアドレスADD1/ADD
1B、ADD2/ADD2B、ADD3/ADD3Bに
よりワード線W1〜Wnの内1つが選択され、さらに,
図5の電源VWに図35のVW3が供給されているた
め、選択されたワード線は、図35のVW3の電位が表
われる。ここに表されるカラムデコーダは、図45に表
わされており、アドレスADD4/ADD4B、ADD
5/ADD5B、ADD6/ADD6BによりL1〜L
nの内1つが設定され、このロウデコーダ、カラムデコ
ーダにより本体セルアレイのメモリセルが1つ選択され
る。また、ここに表わされるINV3の切り換わりは、
前述のように、図40の負荷トランジスターTr12と
Tr13と図44の負荷トランジスターTr14が同じ
トランジスター(W1/L1)であることと、図40の
INV2と図44のINV3が同じインバータ(同じゲ
ート長さL、幅Wのトランジスタを使っている)である
ことにより、INV2の切り換わりの半分である。また
この関係は電源電圧が変動した場合も、またトランジス
タ特性が変わった場合も、前記同じL、Wを使っている
ため基本的にはTr12、Tr13、Tr14は同様に
特性が変化するし、INV2とINV3の切り換わりは
同様に変化する。そのため本実施例のようにINV2の
切り換わりでワード線の電位を止めた場合、図44の本
体のセンスアンプS/Aの切り換わりは図41に表わさ
れる曲線A′になり、第1の可変レベルの読出しで最も
判別のしにくいセルM00とM01のセル電流の半分の切り
換わりを持ち、最も読みだし余裕を持っている。第2、
第3の可変レベルでも同様である。
【0048】第2の可変レベルでは、本体のS/Aの切
り換わりは曲線B′であり、第2の可変レベルの読出し
で最も判別しにくいセルM01とM10のセル電流の半分の
切り換わりである。第3の可変レベルでは本体のS/A
の切り換わりは曲線C′であり、第3の可変レベルの読
出しで最も判別しがたいにくいセルM10とM11のセル電
流の半分の切り換わりである。つまり、本実施例は第
1、第2、第3の読出し時にもっとも読みだし余裕の少
ない2つのセルを可変レベルの設定に用いることによ
り、本体のS/Aの1.0データを決定する切り換わり
が上記読みだし余裕の少ない2つのメモリセルのセル電
流の中間の電流で切り換わるようにワード線の電位をコ
ントロールしている。以上のように、本実施例は電源電
圧の変動に対しても、トランジスタの特性の変化に対し
ても、またセルの特性の変化に対しても常に読出しに最
適なワード線のレベルを供給できる。また、S/Aの負
荷トランジスタTr12、Tr13、Tr14の設定
も、図41に表されるインバータの切り換えがずれるだ
けでワード線の可変レベルと本体S/Aの切り換わりの
関係は常に同じであるため、かなりラフな設定を行うこ
とができる。
り換わりは曲線B′であり、第2の可変レベルの読出し
で最も判別しにくいセルM01とM10のセル電流の半分の
切り換わりである。第3の可変レベルでは本体のS/A
の切り換わりは曲線C′であり、第3の可変レベルの読
出しで最も判別しがたいにくいセルM10とM11のセル電
流の半分の切り換わりである。つまり、本実施例は第
1、第2、第3の読出し時にもっとも読みだし余裕の少
ない2つのセルを可変レベルの設定に用いることによ
り、本体のS/Aの1.0データを決定する切り換わり
が上記読みだし余裕の少ない2つのメモリセルのセル電
流の中間の電流で切り換わるようにワード線の電位をコ
ントロールしている。以上のように、本実施例は電源電
圧の変動に対しても、トランジスタの特性の変化に対し
ても、またセルの特性の変化に対しても常に読出しに最
適なワード線のレベルを供給できる。また、S/Aの負
荷トランジスタTr12、Tr13、Tr14の設定
も、図41に表されるインバータの切り換えがずれるだ
けでワード線の可変レベルと本体S/Aの切り換わりの
関係は常に同じであるため、かなりラフな設定を行うこ
とができる。
【0049】さらに、第6の参考例に比べ、少ない抵抗
でより細かくワード線の電位をコントロールでき、また
ワード線の電位のコントロールを電源電圧の10%と2
%の2段階にコントロールしており、可変レベルと可変
レベルの間は電源電圧の10%とおおまかなコントロー
ルを行い、その後、電源電圧の2%と、こまかなコント
ロールを行っているため、初めから2%の電位コントロ
ールにより可変レベルを決定する動作を行うよりも、少
ない時間で可変レベルを決められる。また、すべての実
施例及び参考例について言えることであるが、可変レベ
ルをコントロールするためのトランジスタにメモリセル
を用いているが、必ずしもメモリセルである必要はな
く、例えば、メモリセルのしきい値をコントロールする
ために不純物をイオン注入しているが、この方法でメモ
リセルと同様のイオン注入を行ったトランジスタを用い
ても良い。また可変レベルをコントロールするためのメ
モリセルは、本体セルアレイ中のメモリセルを用いて
も、周辺で作成しても良い。次に、この実施例の内容を
請求項に記載された表現に合わせて説明する。第1のし
きい値電圧は、図40及び図41のM00、第2のしき
い値電圧は、図40及び図41のM01、第3のしきい
値電圧は、図40及び図41のM10、第4のしきい値
電圧は、図40及び図41のM11に相当している。動
作としては、まず最初に、図40のM00,M01のリ
ファレンスセル(トランジスタ)がオンする。この状態
でVW3(図35から供給)が上昇していき、Vg=
2.0Vに達すると、M00とM01から流れる電流の
和を検知してINV2(図40)が反転して、VW3の
上昇がストップする(ストップ回路)。このストップし
た電圧を図1のローデコーダを介してメモリセルに供給
してデータを読み出す。この時、センスアンプ(図4
4)の判定電流は、INV2の判定電流の半分で切り替
わるように設定している。すなわち、読み出しの判定電
流は、ストップしたメモリセルで流れる電流の半分にな
る。リフェレンスセルは、それぞれのしきい値電圧を基
準に読み出すためのメモリセル電圧の設定に用いてい
る。電圧生成回路からは0Vから順次所定のステップ電
圧ごとに可変電圧が供給される。この所定のステップア
ップされた電圧が所定の電圧になった時に、ストップ回
路は、ステップアップをコントロールする。このストッ
プ回路は、第1のしきい値電圧、第1のしきい値電圧よ
り高い第2のしきい値電圧、第2のしきい値電圧より高
い第3のしきい値電圧、第3のしきい値電圧より高い第
4のしきい値電圧にそれぞれ設定された第1乃至第4の
リファレンスセルを有している。例えば、第1及び第2
のリファレンスセルの場合、順次オンしていって、第1
の所定の電流でINV2の出力が反転し、これが電圧生
成回路から所定のメモリセルに供給される。このとき、
第1の判定電流は、第1及び第2のリファレンスセルの
電流の和の1/2になるように設定されている。第2及
び第3のリファレンスセルの場合なども同様である。
でより細かくワード線の電位をコントロールでき、また
ワード線の電位のコントロールを電源電圧の10%と2
%の2段階にコントロールしており、可変レベルと可変
レベルの間は電源電圧の10%とおおまかなコントロー
ルを行い、その後、電源電圧の2%と、こまかなコント
ロールを行っているため、初めから2%の電位コントロ
ールにより可変レベルを決定する動作を行うよりも、少
ない時間で可変レベルを決められる。また、すべての実
施例及び参考例について言えることであるが、可変レベ
ルをコントロールするためのトランジスタにメモリセル
を用いているが、必ずしもメモリセルである必要はな
く、例えば、メモリセルのしきい値をコントロールする
ために不純物をイオン注入しているが、この方法でメモ
リセルと同様のイオン注入を行ったトランジスタを用い
ても良い。また可変レベルをコントロールするためのメ
モリセルは、本体セルアレイ中のメモリセルを用いて
も、周辺で作成しても良い。次に、この実施例の内容を
請求項に記載された表現に合わせて説明する。第1のし
きい値電圧は、図40及び図41のM00、第2のしき
い値電圧は、図40及び図41のM01、第3のしきい
値電圧は、図40及び図41のM10、第4のしきい値
電圧は、図40及び図41のM11に相当している。動
作としては、まず最初に、図40のM00,M01のリ
ファレンスセル(トランジスタ)がオンする。この状態
でVW3(図35から供給)が上昇していき、Vg=
2.0Vに達すると、M00とM01から流れる電流の
和を検知してINV2(図40)が反転して、VW3の
上昇がストップする(ストップ回路)。このストップし
た電圧を図1のローデコーダを介してメモリセルに供給
してデータを読み出す。この時、センスアンプ(図4
4)の判定電流は、INV2の判定電流の半分で切り替
わるように設定している。すなわち、読み出しの判定電
流は、ストップしたメモリセルで流れる電流の半分にな
る。リフェレンスセルは、それぞれのしきい値電圧を基
準に読み出すためのメモリセル電圧の設定に用いてい
る。電圧生成回路からは0Vから順次所定のステップ電
圧ごとに可変電圧が供給される。この所定のステップア
ップされた電圧が所定の電圧になった時に、ストップ回
路は、ステップアップをコントロールする。このストッ
プ回路は、第1のしきい値電圧、第1のしきい値電圧よ
り高い第2のしきい値電圧、第2のしきい値電圧より高
い第3のしきい値電圧、第3のしきい値電圧より高い第
4のしきい値電圧にそれぞれ設定された第1乃至第4の
リファレンスセルを有している。例えば、第1及び第2
のリファレンスセルの場合、順次オンしていって、第1
の所定の電流でINV2の出力が反転し、これが電圧生
成回路から所定のメモリセルに供給される。このとき、
第1の判定電流は、第1及び第2のリファレンスセルの
電流の和の1/2になるように設定されている。第2及
び第3のリファレンスセルの場合なども同様である。
【0050】
【発明の効果】読出し動作を数回に分けて行うため、セ
ンスアンプの動作電流のピーク電流を低く抑えることが
でき、なおかつセンスアンプの数を減らすことができ
る。さらに、読出し時のワード線の電位をあらかじめデ
ータの分かっているセル(リファレンスのセル)を用い
て設定することで、電源電圧の変動やセルの特性の変化
に対しても常に読出しに最適な電圧を選択できる。
ンスアンプの動作電流のピーク電流を低く抑えることが
でき、なおかつセンスアンプの数を減らすことができ
る。さらに、読出し時のワード線の電位をあらかじめデ
ータの分かっているセル(リファレンスのセル)を用い
て設定することで、電源電圧の変動やセルの特性の変化
に対しても常に読出しに最適な電圧を選択できる。
【図1】本発明の半導体記憶装置の回路図のメモリセル
部分を示す回路図。
部分を示す回路図。
【図2】図1の半導体記憶装置の出力回路を示す回路
図。
図。
【図3】本発明の半導体記憶装置のセンスアンプの回路
図。
図。
【図4】本発明の半導体記憶装置のラッチブロック回路
図。
図。
【図5】本発明の半導体記憶装置のロウデコーダの回路
図。
図。
【図6】本発明の半導体記憶装置の電圧可変回路図。
【図7】本発明の参考例のフローチャート図。
【図8】本発明の半導体記憶装置の読み出し動作を示す
動作図。
動作図。
【図9】本発明の参考例の動作波形図。
【図10】本発明の参考例の動作波形図。
【図11】本発明の参考例の動作波形図。
【図12】本発明の参考例のフローチャート図。
【図13】本発明の半導体記憶装置の読み出し動作を示
す動作図。
す動作図。
【図14】本発明の参考例のフローチャート図。
【図15】本発明の半導体記憶装置の読み出し動作を示
す動作図。
す動作図。
【図16】本発明の参考例のフローチャート図。
【図17】本発明の半導体記憶装置の読み出し動作を示
す動作図。
す動作図。
【図18】本発明の半導体記憶装置の電圧可変回路図。
【図19】本発明の半導体記憶装置の電圧可変回路図。
【図20】本発明の半導体記憶装置のカウンタ回路図。
【図21】本発明の半導体記憶装置のデコーダ回路図。
【図22】本発明の半導体記憶装置のデコーダ回路図。
【図23】本発明の半導体記憶装置のラッチ回路図。
【図24】本発明の半導体記憶装置のラッチ回路図。
【図25】本発明の半導体記憶装置のラッチ回路図。
【図26】本発明の半導体記憶装置のラッチ回路図。
【図27】本発明の半導体記憶装置のラッチ回路図。
【図28】本発明の半導体記憶装置の可変ストップ回路
図。
図。
【図29】本発明の半導体記憶装置のレベル切り換え回
路図。
路図。
【図30】本発明の半導体記憶装置のパルス発生回路
図。
図。
【図31】本発明の半導体記憶装置のメモリセルのモデ
ル特性図。
ル特性図。
【図32】本発明の半導体記憶装置の動作波形図。
【図33】本発明の半導体記憶装置の動作波形図。
【図34】本発明の半導体記憶装置の動作波形図。
【図35】本発明の半導体記憶装置の電圧可変回路図。
【図36】本発明の半導体記憶装置のカウンタ回路図。
【図37】本発明の半導体記憶装置のデコーダ回路図。
【図38】本発明の半導体記憶装置のカウンタ回路図。
【図39】本発明の半導体記憶装置のデコーダ回路図。
【図40】本発明の半導体記憶装置の可変ストップ回路
図。
図。
【図41】本発明の半導体記憶装置のメモリセルのモデ
ル特性図。
ル特性図。
【図42】本発明の半導体記憶装置の動作波形図。
【図43】本発明の半導体記憶装置の動作波形図。
【図44】本発明の半導体記憶装置の本体セルアレイと
本体センスアンプの回路図。
本体センスアンプの回路図。
【図45】本発明の半導体記憶装置のカラムデコーダの
回路図。
回路図。
【図46】本発明及び従来の多値ROMの特性図。
【図47】従来の多値ROMの読み出し回路図。
【図48】従来の多値ROMのセンスアンプ回路図。
【図49】本発明の出力回路の論理回路図及び従来の多
値ROMの出力回路図。
値ROMの出力回路図。
【図50】図47のセンスアンプのインバータの切り換
わり電位を示す特性図。
わり電位を示す特性図。
1 メモリセル 2 ロウデコーダ 3、4 カラムデコーダ 5 センスアンプ 6、61、62、63、64 出力回路 9 電圧可変回路 71、72、73、74 ラッチブロック 81、82、83、84 論理回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平3−59886(JP,A) 特開 昭57−123594(JP,A) 特開 平3−237692(JP,A) 特開 平3−59887(JP,A) 特開 昭58−118095(JP,A) 特開 昭62−1193(JP,A) (58)調査した分野(Int.Cl.7,DB名) G11C 16/00 - 16/34 G11C 17/18
Claims (3)
- 【請求項1】 マトリックス状に配置され、複数のレベ
ルのデータを記憶するゲートと電流経路を備えた複数の
メモリセルと、 前記メモリセルのゲートが接続されている複数のワード
線と、 前記メモリセルのドレインが接続されている複数のビッ
ト線と、 前記ワード線に接続され、アドレス信号に基づいて前記
ワード線の1つを選択する第1の選択手段と、 前記第1の選択手段に接続されている電圧供給手段とを
備え、 前記電圧供給手段は、前記ワード線に供給され前記第1
の選択手段に順次供給される複数の電圧を生成する電圧
生成回路と、この電圧生成回路に接続され、前記第1の
選択回路によって選択されたワード線のポテンシャルを
設定し、且つ第1のしきい値電圧、第1のしきい値電圧
より高い第2のしきい値電圧、第2のしきい値電圧より
高い第3のしきい値電圧及び第3のしきい値電圧より高
い第4のしきい値電圧を有する第1、第2、第3及び第
4のリファレンスセルを具備し、前記電圧生成回路から
の供給電圧を第1及び第2のしきい値電圧の間の電圧、
第2及び第3のしきい値電圧の間の電圧、第3及び第4
のしきい値電圧の間の電圧に制御するように構成された
ストップ回路とを有していることを特徴とする半導体記
憶装置。 - 【請求項2】 前記電圧生成回路からは0Vから順次所
定のステップ電圧ごとに可変電圧が供給され、前記スト
ップ回路は、この所定のステップアップされた電圧が所
定の電圧になった時にステップアップをコントロールす
ることを特徴とする請求項1に記載の半導体記憶装置。 - 【請求項3】 前記ストップ回路は、前記第1のしきい
値電圧に設定された前記第1のリファレンスセル、前記
第1のしきい値電圧より高い第2のしきい値電圧に設定
された前記第2のリファレンスセル、前記第2のしきい
値電圧より高い第3のしきい値電圧に設定された前記第
3のリファレンスセル、前記第3のしきい値電圧より高
い第4のしきい値電圧に設定された前記第4のリファレ
ンスセルを有することを特徴とする請求項1又は請求項
2に記載の半導体記憶装置。
Priority Applications (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19387693A JP3179943B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体記憶装置 |
TW083106173A TW268129B (ja) | 1993-07-12 | 1994-07-06 | |
US08/272,682 US5457650A (en) | 1993-07-12 | 1994-07-08 | Apparatus and method for reading multi-level data stored in a semiconductor memory |
DE69427209T DE69427209T2 (de) | 1993-07-12 | 1994-07-12 | Anordnung und Verfahren zum Lesen von Mehrpegeldatensignalen in einem Halbleiterspeicher |
KR1019940016937A KR0135698B1 (ko) | 1993-07-12 | 1994-07-12 | 반도체 기억장치(a read only memory device) |
CN94108259A CN1038074C (zh) | 1993-07-12 | 1994-07-12 | 只读存储装置 |
EP94110810A EP0634750B1 (en) | 1993-07-12 | 1994-07-12 | Apparatus and method for reading multi-level data stored in a semiconductor memory |
US08/819,052 US5852575A (en) | 1993-07-12 | 1997-03-18 | Apparatus and method for reading multi-level data stored in a semiconductor memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19387693A JP3179943B2 (ja) | 1993-07-12 | 1993-07-12 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0729383A JPH0729383A (ja) | 1995-01-31 |
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ID=16315220
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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CN (1) | CN1038074C (ja) |
DE (1) | DE69427209T2 (ja) |
TW (1) | TW268129B (ja) |
Families Citing this family (51)
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---|---|---|---|---|
US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
US6002614A (en) | 1991-02-08 | 1999-12-14 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
US6353554B1 (en) | 1995-02-27 | 2002-03-05 | Btg International Inc. | Memory apparatus including programmable non-volatile multi-bit memory cell, and apparatus and method for demarcating memory states of the cell |
JP2768321B2 (ja) * | 1995-02-28 | 1998-06-25 | 日本電気株式会社 | 半導体記憶装置 |
KR0182868B1 (ko) * | 1995-09-27 | 1999-04-15 | 김주용 | 플래쉬 메모리셀의 리페어 회로 및 리페어 방법 |
TW334566B (en) * | 1996-02-26 | 1998-06-21 | Sanyo Electric Co | Non-volatile semiconductor memory device |
US5748533A (en) * | 1996-03-26 | 1998-05-05 | Invoice Technology, Inc. | Read circuit which uses a coarse-to-fine search when reading the threshold voltage of a memory cell |
EP0904587B1 (en) * | 1996-06-14 | 2003-10-08 | Macronix International Co., Ltd. | Page mode floating gate memory device storing multiple bits per cell |
US6857099B1 (en) * | 1996-09-18 | 2005-02-15 | Nippon Steel Corporation | Multilevel semiconductor memory, write/read method thereto/therefrom and storage medium storing write/read program |
JP3093655B2 (ja) * | 1996-09-27 | 2000-10-03 | 日本電気アイシーマイコンシステム株式会社 | 多値マスクromのワード線駆動方法及びその駆動回路 |
KR100226746B1 (ko) * | 1996-12-30 | 1999-10-15 | 구본준 | 다중비트셀의데이타센싱장치및방법 |
US6137726A (en) * | 1997-11-25 | 2000-10-24 | Samsung Electronics Co., Ltd. | Multi-level memory devices having memory cell referenced word line voltage generations |
KR100282707B1 (ko) * | 1997-12-29 | 2001-02-15 | 윤종용 | 멀티-비트 데이터를 저장하는 반도체 메모리 장치 (semiconductor memory device for storing a multi-bit data) |
KR100266744B1 (ko) * | 1997-12-29 | 2000-09-15 | 윤종용 | 고집적 가능한 멀티-비트 데이터 래치 회로를 갖는 반도체 메모리 장치 |
KR100283029B1 (ko) * | 1997-12-29 | 2001-03-02 | 윤종용 | 반도체 메모리 장치의 워드 라인 전압 발생 회로 |
KR100266748B1 (ko) | 1997-12-31 | 2000-10-02 | 윤종용 | 반도체 메모리 장치 및 그 장치의 에러 정정 방법 |
US6279133B1 (en) | 1997-12-31 | 2001-08-21 | Kawasaki Steel Corporation | Method and apparatus for significantly improving the reliability of multilevel memory architecture |
US5896337A (en) | 1998-02-23 | 1999-04-20 | Micron Technology, Inc. | Circuits and methods for multi-level data through a single input/ouput pin |
JPH11283386A (ja) * | 1998-03-31 | 1999-10-15 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
US6178114B1 (en) | 1999-01-12 | 2001-01-23 | Macronix International Co., Ltd. | Sensing apparatus and method for fetching multi-level cell data |
KR100291897B1 (ko) | 1999-03-11 | 2001-06-01 | 윤종용 | 버스트 모드 액세스를 구비한 반도체 메모리 장치 |
US6305095B1 (en) | 2000-02-25 | 2001-10-23 | Xilinx, Inc. | Methods and circuits for mask-alignment detection |
US6424569B1 (en) | 2000-02-25 | 2002-07-23 | Advanced Micro Devices, Inc. | User selectable cell programming |
US6684520B1 (en) | 2000-02-25 | 2004-02-03 | Xilinx, Inc. | Mask-alignment detection circuit in x and y directions |
US6563320B1 (en) | 2000-02-25 | 2003-05-13 | Xilinx, Inc. | Mask alignment structure for IC layers |
US6297988B1 (en) | 2000-02-25 | 2001-10-02 | Advanced Micro Devices, Inc. | Mode indicator for multi-level memory |
US6205055B1 (en) | 2000-02-25 | 2001-03-20 | Advanced Micro Devices, Inc. | Dynamic memory cell programming voltage |
US6219276B1 (en) | 2000-02-25 | 2001-04-17 | Advanced Micro Devices, Inc. | Multilevel cell programming |
US6707713B1 (en) | 2000-03-01 | 2004-03-16 | Advanced Micro Devices, Inc. | Interlaced multi-level memory |
JP4467815B2 (ja) | 2001-02-26 | 2010-05-26 | 富士通マイクロエレクトロニクス株式会社 | 不揮発性半導体メモリの読み出し動作方法および不揮発性半導体メモリ |
US6891745B2 (en) * | 2002-11-08 | 2005-05-10 | Taiwan Semiconductor Manufacturing Company | Design concept for SRAM read margin |
US20050035429A1 (en) * | 2003-08-15 | 2005-02-17 | Yeh Chih Chieh | Programmable eraseless memory |
US7180123B2 (en) * | 2003-07-21 | 2007-02-20 | Macronix International Co., Ltd. | Method for programming programmable eraseless memory |
US7132350B2 (en) | 2003-07-21 | 2006-11-07 | Macronix International Co., Ltd. | Method for manufacturing a programmable eraseless memory |
CN100343920C (zh) * | 2004-07-14 | 2007-10-17 | 义隆电子股份有限公司 | 适用字符线金属导线技术的平面单元只读存储器 |
US7145816B2 (en) * | 2004-08-16 | 2006-12-05 | Micron Technology, Inc. | Using redundant memory for extra features |
WO2006051455A1 (en) * | 2004-11-09 | 2006-05-18 | Koninklijke Philips Electronics N.V. | Memory integrated circuit |
KR100684873B1 (ko) * | 2004-11-22 | 2007-02-20 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 워드라인 전압 제어 방법 |
JP4203489B2 (ja) * | 2005-03-16 | 2009-01-07 | シャープ株式会社 | 半導体記憶装置 |
KR100680479B1 (ko) | 2005-04-11 | 2007-02-08 | 주식회사 하이닉스반도체 | 비휘발성 메모리 장치의 프로그램 검증 방법 |
US7257046B2 (en) * | 2005-06-13 | 2007-08-14 | Atmel Corporation | Memory data access scheme |
KR100706797B1 (ko) * | 2005-08-23 | 2007-04-12 | 삼성전자주식회사 | 각각의 워드 라인에 다른 레벨의 소거 전압을 인가하는낸드 플래시 메모리 장치 |
KR100714823B1 (ko) * | 2005-09-09 | 2007-05-07 | 주식회사 엑셀반도체 | 다치 에스램 |
US7400527B2 (en) * | 2006-03-16 | 2008-07-15 | Flashsilicon, Inc. | Bit symbol recognition method and structure for multiple bit storage in non-volatile memories |
JP2010073275A (ja) * | 2008-09-19 | 2010-04-02 | Spansion Llc | 半導体装置およびデータ読み出し方法 |
JP2010140554A (ja) * | 2008-12-11 | 2010-06-24 | Samsung Electronics Co Ltd | 不揮発性半導体記憶装置の読出し方法 |
US8248855B2 (en) * | 2010-03-10 | 2012-08-21 | Infinite Memories Ltd. | Method of handling reference cells in NVM arrays |
JP5355667B2 (ja) * | 2011-11-21 | 2013-11-27 | 株式会社東芝 | メモリシステム |
JP2012109022A (ja) * | 2012-03-07 | 2012-06-07 | Nippon Telegr & Teleph Corp <Ntt> | 読み出し装置 |
CN103325413B (zh) * | 2012-03-21 | 2016-03-23 | 旺宏电子股份有限公司 | 具有寻址及相邻位的存储单元的集成电路及其操作方法 |
CN114817092A (zh) * | 2022-04-13 | 2022-07-29 | 苏州菲斯力芯软件有限公司 | 一种高存储密度的多状态rom电路 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5671965A (en) * | 1979-11-19 | 1981-06-15 | Nec Corp | Semiconductor device |
JPS603711B2 (ja) * | 1980-04-30 | 1985-01-30 | 沖電気工業株式会社 | 読み出し専用記憶装置 |
JPS5769259A (en) * | 1980-10-17 | 1982-04-27 | Toshiba Corp | Voltage detecting circuit |
JPS5794990A (en) * | 1980-12-03 | 1982-06-12 | Seiko Epson Corp | Data rom |
CA1167963A (en) * | 1980-12-24 | 1984-05-22 | Mostek Corporation | Multi-bit read only memory cell sensing circuit |
JPS57120299A (en) * | 1981-01-17 | 1982-07-27 | Sanyo Electric Co Ltd | Read-only memory |
US4404655A (en) * | 1981-01-28 | 1983-09-13 | General Instrument Corporation | Data sense apparatus for use in multi-threshold read only memory |
JPS57153582A (en) * | 1981-03-18 | 1982-09-22 | Matsushita Electric Ind Co Ltd | Speed controller for dc motor |
JPS57181497A (en) * | 1981-04-30 | 1982-11-08 | Ricoh Co Ltd | Read only memory |
JPS5888672A (ja) * | 1981-11-24 | 1983-05-26 | Hitachi Ltd | 入力しきい電圧自動測定回路 |
JPS58181497A (ja) * | 1982-04-19 | 1983-10-24 | Kobe Steel Ltd | 被覆成形用押出装置の脱気方法 |
EP0148488B1 (en) * | 1983-12-23 | 1992-03-18 | Hitachi, Ltd. | Semiconductor memory having multiple level storage structure |
JPH06101534B2 (ja) * | 1985-08-09 | 1994-12-12 | 三菱電機株式会社 | 半導体集積回路の内部電源電圧発生回路 |
US5293560A (en) * | 1988-06-08 | 1994-03-08 | Eliyahou Harari | Multi-state flash EEPROM system using incremental programing and erasing methods |
US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
US5132935A (en) * | 1990-04-16 | 1992-07-21 | Ashmore Jr Benjamin H | Erasure of eeprom memory arrays to prevent over-erased cells |
KR940006611B1 (ko) * | 1990-08-20 | 1994-07-23 | 삼성전자 주식회사 | 전기적으로 소거 및 프로그램이 가능한 반도체 메모리장치의 자동 소거 최적화회로 및 방법 |
JPH04172698A (ja) * | 1990-11-05 | 1992-06-19 | Nec Kyushu Ltd | 半導体集積回路 |
US5218569A (en) * | 1991-02-08 | 1993-06-08 | Banks Gerald J | Electrically alterable non-volatile memory with n-bits per memory cell |
US5335198A (en) * | 1993-05-06 | 1994-08-02 | Advanced Micro Devices, Inc. | Flash EEPROM array with high endurance |
-
1993
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