JP4190931B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高周波、高出力用半導体装置に関し、特に、800MHz以上の高周波帯域で用いられる半導体装置に関する。
【0002】
【従来の技術】
一般に大電力用のFETは、1組のゲート電極、ドレイン電極、ソース電極を単位として構成されるFETセルが並列に配置された構造となる。そして、電極幅Wguを長くすること、FETセルの数を増やして全体のゲート幅Wgtを長くすることにより、大電力の出力が得られる。
【0003】
【特許文献1】
特開平10−233404号公報
特開2001−44448号公報
【0004】
【発明が解決しようとする課題】
しかし、電極幅Wguを長くした場合、ソースインダクタンスLsが増加し、この結果、FETの最大利得が小さくなるという問題があった。これに対して、FETに含まれるFETセルを増やさず、外部の合成回路により複数のFETを接続することにより、FETの最大利得の低下を防止しながら大電力の出力を得ることもできるが、外部に合成回路を設けることにはコストの増大をもたらすという問題があった。
また、大電力用のFETでは、全てのゲート電極が1のゲート配線に接続されているため、セル単位、またはセルの集まりであるセルブロック単位で、回路を安定化することができず、FETが内部のループで発振するという問題もあった。
【0005】
そこで、本発明は、FETの最大利得の低下を起させることなく、電極幅Wguを長くし、及び/又はFETに含まれるFETセルを増やした、大電力用のFETの提供を目的とする。
【0006】
【課題を解決するための手段】
本発明は、複数のゲート電極を備えた高出力用半導体装置であって、半導体基板に形成された略矩形の活性領域と、該活性領域上に設けられた複数のドレイン電極と、該ドレイン電極の両側に、ゲート電極を挟んで対向配置された第1及び第2のソース電極とを含み、該第1及び第2のソース電極を流れる電流の方向を、互いに逆向きとしたことを特徴とする半導体装置である。
【0007】
本発明は、また、複数のソース電極を備えた高出力用半導体装置であって、半導体基板に形成された略矩形の活性領域と、該活性領域上に設けられた複数のソース電極と、該ソース電極の両側に、ゲート電極を挟んで対向配置されたドレイン電極と、該ソース電極の上方に設けられ、該ソース電極間を接続するブリッジ配線とを含み、該ソース電極を流れる電流の方向が交互に逆方向となるように、該ソース電極間を該ブリッジ配線で接続したことを特徴とする半導体装置でもある。
【0008】
【発明の実施の形態】
実施の形態1.
図1は、全体が100で表される、本実施の形態1にかかる半導体装置の上面図である。半導体装置100は、例えば、移動体通信用に使用される大電力用FETであり、主に0.8GHz〜2.4GHzの周波数帯域で使用される。
【0009】
半導体装置100は、シリコン等の半導体基板20を含む。半導体基板20には、活性領域21が設けられている。活性領域21を挟んで、一方にはゲートパッド1とソースバイアホール2が、他方にはドレインパッド3とソースバイアホール2が、それぞれ設けられている。
活性領域21上には、ゲート電極5を挟んで、ソース電極4とドレイン電極6が対向配置された複数のセル22が、略平行となるように配置されている。ここで、1つのセル22は、1組のソース電極4、ゲート電極5及びドレイン電極6からなる。隣接するセル22の間では、ソース電極4又はドレイン電極6が共有となっている。
【0010】
ソース電極4は、ソースエアブリッジ11を介してソースバイアホール2に接続されている。ソースバイアホール2は、基板20を貫通して裏面に設けられたソース電極(図示せず)に接続される。通常、ソース電極は接地されている。
また、ゲート電極5はゲート配線13に接続され、更に、外部接続パッド10に接続されている。外部接続パッド10は、ワイヤボンディングにより他のチップのゲート電極等に接続する場合や、発振を防止するために外部のRC直列回路に接続して安定化する場合に使用される。
【0011】
半導体装置100において、ソースパッド1やドレインパッド3を外部の回路にボンディングワイヤで接続することにより、例えば、半導体装置100を増幅器として使用できる。
【0012】
ソース電極4、ゲート電極5、ドレイン電極6の電極幅Wgu(図1では、縦方向の長さ)は、約0.5mm〜約1.2mmであり、ソース電極4、ドレイン電極3の電極長(図1では横方向の長さ)は10μm、ゲート電極5の電極長は約0.1μm〜約1μmである。また、ソース電極4、ゲート電極5、ドレイン電極6からなるセル22の横幅(短辺の幅)は、約40μmである。
【0013】
半導体装置100では、活性領域21の両側にソースバイアホール2が設けられ、活性領域21に並置されたソース電極4は、活性領域21を挟んで反対側にあるソースバイアホール2に、交互に接続されている。
これにより、活性領域21に設けられたソース電極4からソースバイアホール2に流れる電流の向きが、交互に逆方向となる。これは、ソース電極4の相互インダクタンスLsの符号を、交互に逆にすることに相当する。
【0014】
ここで、図2は、Wgu=1.2mmの、従来の半導体装置に含まれるセル数と、1セル当たりのソースインダクタンスLsとの関係の計算結果である。計算にはワイヤモデルを用い、各ワイヤ間の相互インダクタンスを考慮して計算を行った。
即ち、隣接する2つのセルiとセルjとの間の距離をd、ワイヤの長さをLとすると、セルiにおけるセルjからの相互インダクタンスLijは、下記式1で表される。
Lij=(1/2π)・μ0・[L・ln(L+√{(L2+d2)/d})
−√(L2+d2)+d] (式1)
【0015】
複数のセルを合成したときの、セルjを構成するFETの電圧Vjは、電流をIjとすると、下記式2で表される。
Vj=Ljj・Ij+ΣLji・Ii (式2)
【0016】
第1次近似として、Ijが全てのセルにおいて同じとすると、各セルのインダクタンスL(j)は以下の式3で表される。
L(j)=Ljj+ΣLji (式3)
【0017】
図2から、セル数の増加に伴い、これらのセルを含む半導体装置のソースインダクタンスLsも大幅に増加することがわかる。ソースインダクタンスLsの増大は最大利得の減少をもたらし、結果的に半導体装置の特性を劣化させる。
【0018】
一方、図3は、半導体装置の、ソースインダクタンスLsのWguに対する依存性の計算結果である。横軸には電極幅Wguを、縦軸にはソースインダクタンスLsを示す。図3から、電極幅Wguを大きくすると。ソースインダクタンスLsが大幅に増大することがわかる。上述のように、ソースインダクタンスLsの増加は、最大利得の減少をもたらし、半導体装置の特性を劣化させる。
【0019】
このように、大電力の出力を得るためには、第1に、セル数を増加させる手段、第2に、電極幅Wguを大きくする手段があるが、いずれの手段をとっても最大利得が低下する。
【0020】
次に、図4は、ソース電極4からソースバイアホール2に流れる電流の向きが交互に異なる、実施の形態1にかかる半導体装置100を用いた場合の、半導体装置に含まれるセル数と最大利得との関係である。一方、図5は、ソース電極からソースバイアホールに流れる電流の向きが一定方向の、従来の半導体装置を用いた場合の、半導体装置に含まれるセル数と最大利得との関係である。図4、5において、横軸は半導体装置100の周波数、縦軸は最大利得(MAG/MSG)である。
【0021】
図4では、半導体装置に含まれるセル数が、1、4、8と増えるに従って、最大利得は大きくなっている。これに対して、図5に示す従来の半導体装置では、セル数が、1、4、8と増えるに従って、逆に最大利得は小さくなっている。
このように、本実施の形態1にかかる半導体装置100では、ソース電極4に流れる電流の向きを交互に逆向きにすることにより、ソース電極4で発生する相互インダクタンスを相殺できる。従って、セル数を増やした場合であっても、半導体装置100全体のソースインダクタンスLsが減少するため、最大利得を低下させることなく、半導体装置100の電力出力を大きくすることができる。
【0022】
また、半導体装置100では、上述のようにソース電極4で発生する相互インダクタンスLsを互いに相殺できるため、電極幅Wguを大きくしても半導体装置100の最大利得は低下しない。このため、最大利得を低下させることなく、半導体装置100の電力出力を大きくすることができる。
【0023】
以上のように、本実施の形態1にかかる半導体装置100では、半導体装置100に含まれるセル数を増加することにより、又は電極幅Wguを大きくすることにより、最大利得を低下させることなく半導体装置100の電力出力を大きくできる。半導体装置100の外部に合成回路を設けることなく大電力出力を得ることができるため、コストの削減が可能となる。
【0024】
なお、本実施の形態1ではFETについて説明したが、FETに替えてHBT等の他のトランジスタを用いてもよい。また、各パッドに接続される電極の数も、本実施の形態1にしばられるものではない。
【0025】
図6は、全体が110で表される、本実施の形態1にかかる他の半導体装置の上面図である。図6中、図1と同一符号は、同一又は相当箇所を示す。
半導体装置110では、活性領域21上に形成された複数のソース電極4が、活性領域21の上方に形成されたソースバイアホール2と、活性領域21の下方に形成されたソースバイアホール2とに、2本ずつ交互に接続されている。このため、ソース電極4からソースバイアホール2に流れる電流の向きも、2本ずつ交互に逆方向となる。かかる構造においても、ソース電極4の相互インダクタンスを相殺して、半導体装置110のソースインダクタンスLsを低減できる。
【0026】
なお、ソース電極4は、相互インダクタンスを相殺できる限り、3本又はそれ以上の本数毎に電流の向きを変えてもよい。また、各ソースバイアホール2に接続されるソース電極4の数を変えてもかまわない。
【0027】
特に、半導体装置110では、一のソースバイアホール2に接続されるソース電極の横方向の広がり(横幅)が、ソースバイアホール2の横幅以下となっている。このため、特開平10−233404号公報に記載の半導体装置に比べて、電流の方向が互いに反対となるソース電極間の距離を小さくでき、これらのソース電極間の相互インダクタンスの相殺効果を大きくできる。従って、半導体装置110のソースインダクタンスLsがより低減でき、最大利得をより大きくできる。
【0028】
実施の形態2.
図7は、全体が200で表される、本実施の形態2にかかる半導体装置の上面図である。図7中、図1と同一符号は、同一又は相当箇所を示す。
上述の半導体装置100では、活性領域21を挟んで対向するように、活性領域21の両側にソースバイアホール2を設けていた。これに対して、本実施の形態2にかかる半導体装置200では、ソースバイアホール2は、ゲートパッド1又はドレインパッド3と対向するように配置され、ソースバイアホール2同士は対向しないように配置されている。
【0029】
かかる構造を用いることにより、ソースバイアホール2とソース電極4とを接続するソースエアブリッジ11の長さを短くでき、ソースインダクタンスLsをより小さくし、最大利得を大きくできる。
【0030】
特に、一のソースバイアホール2に接続されるソース電極間の横幅を、ソースバイアホール2の横幅以下とすることにより、ソースエアブリッジ11をソース電極4の長手方向(ソース電極幅方向)に形成することができ、半導体装置200のソースインダクタンスLsを低減し、最大利得を大きくできる。
【0031】
また、半導体装置200では、ゲートパッド1に隣接するソースバイアホール2に接続されたソース電極4の方が、ドレインパッド3に隣接するソースバイアホール2に接続されたソース電極4より多くなっている。具体的には、ゲートパッド1に隣接するソースバイアホール2には3本のソース電極4が接続され、一方、ドレインパッド3に隣接するソースバイアホール2には2本のソース電極4が接続されている。ここで、ドレイン配線12は、ゲート配線13より流れる電流が大きく、幅が広くなっているため、これを跨ぐソースエアブリッジ11が長くなり、寄生インダクタンスも大きくなる。半導体装置200では、幅の広いドレイン配線12を跨ぐソースエアブリッジ11が少なくなるため、ソースインダクタンスLsを下げ、最大利得を大きくすることができる。
なお、図7では、上側のソースバイアホール2には3個のソース電極4を、下側のソースバイアホール2には2個のソース電極4をそれぞれ接続したが、ソースバイアホール2に接続するソース電極4の数は、これ意外でもかまわない。
【0032】
実施の形態3.
図8は、全体が300で表される、本実施の形態3にかかる半導体装置の上面図である。図8中、図1と同一符号は、同一又は相当箇所を示す。
半導体装置300では、活性領域21を挟んで対向するように、ゲートパッド1とドレインパッド3とが設けられている。また、活性領域21の他の辺には、活性領域21を挟んでソースバイアホール2、2’が設けられている。活性領域21の上には、ソースバイアホール2に接続されたソース電極4と、ソースバイアホール2’に接続されたソース電極4’とが、ドレイン電極6を挟んで交互に並置されている。ソース電極4の上にはエアブリッジ電極16が設けられ、エアブリッジ橋脚15によりソース電極4に接続されている。同様に、ソース電極4’の上にはエアブリッジ電極16’が設けられ、エアブリッジ橋脚15’によりソース電極4’に接続されている。図8に示すように、エアブリッジ電極16はゲートパッド1側に寄せて、エアブリッジ電極16’はドレインパッド3側に寄せて、それぞれ配置される。
【0033】
半導体装置300では、かかる構造を用いることにより、電流の流れる方向が、ソース電極4とソース電極4’とで逆方向となる。従って、かかるソース電極4とソース電極4’とを交互に並置することにより、互いに相互インダクタンスを相殺できる。この結果、半導体装置300のソースインダクタンスLsが小さくなり、最大利得を高くできる。
【0034】
また、左側のソースバイアホール2を、エアブリッジ橋脚15に近くなるように上方に配置し、右側のソースバイアホール2’を、エアブリッジ橋脚15’に近くなるように下方に配置したため、ソースバイアホール2とエアブリッジ橋脚15、ソースバイアホール2’とエアブリッジ橋脚15’の距離が小さくなっている。この結果、ソースインダクタンスLsが更に小さくなり、最大利得をより大きくできる。
【0035】
実施の形態4.
図9は、全体が400で表される、本実施の形態4にかかる半導体装置の上面図である。図9中、図1と同一符号は、同一又は相当箇所を示す。
半導体装置400では、ソース電極4間を接続するエアブリッジ電極17の構造を除いて、上述の半導体装置300と同様の構造である。
【0036】
半導体装置400では、すべてのソース電極4が、エアブリッジ電極17で、直列に接続されている。エアブリッジ電極17とソース電極4との間は、エアブリッジ橋脚15により接続されている。
図9に示すように、エアブリッジ電極17は、ゲートパッド1側と、ドレインパッド3側に交互に配置されている。この結果、隣合ったソース電極4の間で電流の方向が逆方向となる。
【0037】
半導体装置400では、かかる構造を用いることにより、隣接するソース電極4の間で相互インダクタンスを相殺できる。この結果、半導体装置300のソースインダクタンスLsが小さくなり、最大利得を高くできる。
【0038】
なお、本実施の形態3、4では、活性領域21の両側にソースバイアホール2、2’を配置した半導体装置300、400であるが、更に、複数の半導体装置300、400を、上下方向、左右方向に繰り返して配置しても構わない。
【0039】
実施の形態5.
図10は、全体が500で表される、本実施の形態5にかかる半導体装置の上面図である。図10中、図1と同一符号は、同一又は相当箇所を示す。
半導体装置500は、すべてのゲート電極4を一のゲート配線13に接続する代わりに、いくつかのグループに分割し、それぞれゲートパッド1に接続し、これらのゲートパッド1をゲート配線14に接続している。また、ゲートパッド1とゲート配線14とは、抵抗配線9で接続する。更に、ゲート配線14には外部接続パッド10が接続され、外部接続パッド10は、金等のワイヤ7により、外部に設けられた容量8と接続されている。他の構造は、上述の実施の形態2にかかる半導体装置200と同様である。
かかる構造では、それぞれのゲートパッド1がゲート配線14に接続され、抵抗(Rgs)、容量(C)により図11に示すような回路構成となるため、回路が安定化される。
【0040】
図12は、抵抗(Rgs)の値を20、30、40、50、及び60(Ω)とした場合の、使用周波数と、最大利得、安定係数(k)の関係である。
図12より、Rgsを30〜40Ωとすれば、2GHzの最大利得を保ったままで、1GHz以下の安定係数kを1以上にできる。即ち、1GHz以下の低周波数帯域で、最大利得を小さくでき、回路を安定化できる。
また、半導体装置500では、それぞれのゲートパッド1毎に安定化ができるため、ゲートパッド1間やセル間の、内部ループに起因する発振を抑制できる。
【0041】
なお、本実施の形態5にかかる半導体装置500では、例えば、特開2001−44448号公報に記載の半導体装置とは異なり、各セル毎に容量を設けていない。高価なGaAs等の半導体基板上に、各セル毎に容量を設けると、コスト上の制約から容量の面積を小さくする必要があり、各セルに設けられるコンデンサの容量は、約10pF以下と小さくせざるをえない。これに対して、半導体装置500では、抵抗配線9を介してゲート配線14に接続した上で、まとめて容量8に接続している。このため、容量値は100pF以上の容量により接続できる。これにより、低周波帯域においても回路の安定化が実現でき、利得の高い低周波数帯域における寄生発振を防止できる。
【0042】
なお、半導体装置500では、ゲートパッド1毎に抵抗配線9を接続したが、その他の単位であっても良い。また、外部接続パッド10を両側に設けたが、片側のみや中央に1個所のみの配置としても良い。
また、半導体装置500では、外部の容量8を介して外部接続パッド10を接地したが、半導体基板20上に設けたMIMキャパシタを介して接地してもよい。
【0043】
【発明の効果】
以上の説明から明らかなように、本発明にかかる半導体装置では、最大利得を低下させることなく、大電力の出力を得ることができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1にかかる半導体装置の上面図である。
【図2】 半導体装置に含まれるセル数と、1セル当たりのソースインダクタンスLsとの関係の計算結果である。
【図3】 半導体装置のWguと、1セル当たりのソースインダクタンスLsとの関係の計算結果である。
【図4】 本発明の実施の形態1にかかる半導体装置に含まれるセル数と最大利得との関係である。
【図5】 従来の半導体装置に含まれるセル数と最大利得との関係である。
【図6】 本発明の実施の形態1にかかる他の半導体装置の上面図である。
【図7】 本発明の実施の形態2にかかる半導体装置の上面図である。
【図8】 本発明の実施の形態3にかかる半導体装置の上面図である。
【図9】 本発明の実施の形態4にかかる半導体装置の上面図である。
【図10】 本発明の実施の形態5にかかる半導体装置の上面図である。
【図11】 本発明の実施の形態5にかかる半導体装置の安定化回路である。
【図12】 本発明の実施の形態5にかかる半導体装置の使用周波数と、最大利得、安定係数との関係である。
【符号の説明】
1 ゲートパッド、2 ソースバイアホール、3 ドレインパッド、4 ソース電極、5 ゲート電極、6 ドレイン電極、7 ワイヤ、8 容量、9 抵抗配線、10 外部接続パッド、11 ソースエアブリッジ、12 ドレイン配線、13、14 ゲート配線、20 半導体基板、21 活性領域、22 セル、100 半導体装置。
Claims (10)
- 複数のゲート電極を備えた高出力用半導体装置であって、
半導体基板に形成された略矩形の活性領域と、
該活性領域上に設けられた複数のドレイン電極と、
該ドレイン電極の両側に、ゲート電極を挟んで対向配置された第1及び第2のソース電極とを含み、
該第1及び第2のソース電極を流れる電流の方向を、互いに逆向きとしたことを特徴とする半導体装置。 - 上記第1のソース電極に接続された第1のソースバイアホールと、上記第2のソース電極に接続された第2のソースバイアホールとが、上記活性領域を挟んで対向する領域にそれぞれ配置されたことを特徴とする請求項1に記載の半導体装置。
- 上記第1及び第2のソースバイアホールに接続されるすべての上記ソース配線が、該ソース配線の電極幅方向に延びるエアブリッジにより該ソースバイアホールに接続されたことを特徴とする請求項2に記載の半導体装置。
- 上記第1のソースバイアホールが、上記活性領域を挟んで上記第2のソースバイアホールと対向する位置からずれて配置されたことを特徴とする請求項2又は3のいずれかに記載の半導体装置。
- 上記第1のソースバイアホールに隣接して配置されたゲートパッドと、上記第2のソースバイアホールに隣接して配置されたドレインパッドとを含み、該第1のソースバイアホールに接続された上記ソース電極が、上記第2のソースバイアホールに接続された該ソース電極より多いことを特徴とする請求項2に記載の半導体装置。
- 複数のソース電極を備えた高出力用半導体装置であって、
半導体基板に形成された略矩形の活性領域と、
該活性領域上に設けられた複数のソース電極と、
該ソース電極の両側に、ゲート電極を挟んで対向配置されたドレイン電極と、
該ソース電極の上方に設けられ、該ソース電極間を接続するブリッジ配線とを含み、
該ソース電極を流れる電流の方向が交互に逆方向となるように、該ソース電極間を該ブリッジ配線で接続したことを特徴とする半導体装置。 - 上記ブリッジ配線が、第1および第2のブリッジ配線からなり、該第1のブリッジ配線に接続された上記ソース電極と、該第2のブリッジ配線に接続された該ソース電極とが、交互に配置されたことを特徴とする請求項6に記載の半導体装置。
- 上記ブリッジ配線が、複数の上記ソース電極が直列接続となるように、隣合った該ソース電極間を接続する複数のブリッジ配線からなることを特徴とする請求項6に記載の半導体装置。
- 複数の上記ゲート電極のいずれかが接続された、複数のゲート配線を含み、該ゲート配線が、抵抗配線を介して、接地された容量に接続されたことを特徴とする請求項1〜8のいずれかに記載の半導体装置。
- 上記抵抗配線に接続された外部接続パッドを含み、該外部接続パッドと上記容量とがワイヤで接続されたことを特徴とする請求項9に記載の半導体装置。
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