JP4015276B2 - Ｄ／ａコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＤ／Ａコンバータに関し、特に出力のリンギングを防止した電流発生回路を有するＤ／Ａコンバータに関する。
【０００２】
【従来の技術】
ディジタル信号をアナログ信号に変換する変換器（以下、「Ｄ／Ａコンバータ」と呼称）において、電流出力型のＤ／Ａコンバータは、入力ディジタルビット数量Ｎに対し、２N-1個の定電流源を有し、入力ディジタル量に対応した電流を出力する電流発生回路の集合体である。以下では、一般的なＤ／Ａコンバータの構成を示すとともに、Ｄ／Ａコンバータの問題点について説明する。
【０００３】
まず、図３０を用いて一般的なＤ／Ａコンバータ９０の構成について説明する。Ｄ／Ａコンバータ９０は、複数の電流源セルＣＬを主たる構成として備え、その他に電流源セルＣＬに接続されるデコーダ・クロックバッファ部ＤＢ、バイアス回路ＢＣなどを有している。複数の電流源セルＣＬは２つの出力ノードＩ１とＩ２とをそれぞれ有し、出力ノードＩ１は出力端子ＩＴに接続され、出力ノードＩ２は出力端子バーＩＴに接続されている。そして、出力端子ＩＴは外部抵抗Ｒ２を介して接地され、出力端子バーＩＴは直接に接地される構成となっている。
【０００４】
次に、電流源セルＣＬの構成について説明する。電流源セルＣＬは電流発生回路ＣＧとドライバ回路ＤＣとで構成されている。
【０００５】
電流発生回路ＣＧは、ＰチャネルＭＯＳＦＥＴで構成され、ソース電極が電源ＶＤＤに接続され、バイアス回路ＢＣから与えられるバイアス信号ＢＳを受けて定電流を発生させる定電流源トランジスタＭ１と、ＰチャネルＭＯＳＦＥＴで構成され、トランジスタＭ１のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタＭ２およびＭ３とで構成されている。なお、トランジスタＭ２およびＭ３のドレイン電極がそれぞれ、出力ノードＩ１およびＩ２となる。トランジスタＭ２およびＭ３は相補的に動作するようにドライバ回路ＤＣから制御信号が与えられ、電流スイッチ（第１および第２のスイッチ手段）として機能する。
【０００６】
ドライバ回路ＤＣは、トランジスタＭ２およびＭ３のゲート電極にその出力が接続されたインバータ回路ＩＶ２およびＩＶ３で構成されている。インバータ回路ＩＶ２は電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ６およびＮチャネルトランジスタＭ７を備え、それぞれのゲート電極には選択信号ＳＬが与えられる。インバータ回路ＩＶ３は電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ８およびＮチャネルトランジスタＭ９を備え、それぞれのゲート電極には選択信号バーＳＬが与えられる。なお、選択信号ＳＬおよびバーＳＬはデコーダ・クロックバッファ部ＤＢのデーコダから与えられる。
【０００７】
【発明が解決しようとする課題】
電流出力型のＤ／Ａコンバータ９０はこのように構成されているが、近年のＤ／Ａ変換速度の高速化に伴って出力電流の時間当たりの変化量が増大し、出力波形にリンギングが発生するという問題があった。
【０００８】
図３１にリンギングを有した出力波形を示す。図３１において横軸に時間を、縦軸に出力電圧を示す。図３１に示すようにリンギングは、本来は平坦となる頂上部と、出力波形の立ち下がり部分で主に発生する。リンギングは出力波形の変動であるため、アナログ出力の品質を保証するためには何としても低減させなければならないものである。
【０００９】
ここで、図３２を用いてリンギングの発生原因について説明する。図３２は図３０を用いて説明したＤ／Ａコンバータ９０に寄生するインダクタンス成分および容量成分をインダクタンスおよび容量として示した図である。
【００１０】
図３２に示すように、電源ＶＤＤと、トランジスタＭ１のソース電極（電源端子ＰＴに接続）との間には寄生インダクタンスＬ１が存在し、トランジスタＭ１のソース電極とトランジスタＭ２およびＭ３のドレイン電極との間には、それぞれ寄生容量Ｃ３およびＣ４が存在し、トランジスタＭ２およびＭ３のドレイン電極と基板ＳＳとの間には、それぞれ寄生容量Ｃ５およびＣ６が存在している。
【００１１】
そして、出力端子ＩＴと外部抵抗Ｒ２との間には寄生インダクタンスＬ２が存在し、出力端子バーＩＴと接地ＧＮＤとの間には寄生インダクタンスＬ３が存在している。また、外部抵抗Ｒ２に平行して寄生容量Ｃ２が存在している。
【００１２】
リンギングはこれらの寄生インダクタンスおよび寄生容量が共振を起こすことが原因であり、特に、電源ＶＤＤから接地ＧＮＤまでの経路に寄生インダクタンスと寄生容量のみの回路が存在したり、寄生インダクタンスと寄生容量のみで構成されるループ回路が存在する場合にはリンギングは非常に大きなものとなる。
【００１３】
電源ＶＤＤから接地ＧＮＤまでの経路に寄生インダクタンスと寄生容量のみの回路が存在する第１の例としては、図３３に太線で示す第１のＬＣ回路ＰＳ１である。すなわち、電源ＶＤＤ−寄生インダクタンスＬ１−寄生容量Ｃ４−寄生インダクタンスＬ３−接地ＧＮＤで構成される回路が存在する。なお、図３３は上記回路を説明するための図であり基本的に図３２と同じである。
【００１４】
また、電源ＶＤＤから接地ＧＮＤまでの経路に寄生インダクタンスと寄生容量のみの回路が存在する第２の例としては、図３４に太線で示す第２のＬＣ回路ＰＳ２である。すなわち、電源ＶＤＤ−寄生インダクタンスＬ１−寄生容量Ｃ３−寄生インダクタンスＬ２−寄生容量Ｃ２−接地ＧＮＤで構成される回路が存在する。なお、図３４は上記回路を説明するための図であり基本的に図３２と同じである。
【００１５】
また、寄生インダクタンスと寄生容量のみで構成されるループ回路が存在する例としては、図３５に太線で示す回路である。すなわち、基板ＳＳ−寄生容量Ｃ５−寄生インダクタンスＬ２−寄生容量Ｃ２−接地ＧＮＤで構成される第３の回路ＰＳ３、基板ＳＳ−寄生容量Ｃ６−寄生インダクタンスＬ３−接地ＧＮＤで構成される第４の回路ＰＳ４である。ここで、Ｐ型半導体基板を使用した場合、基板電位は接地電位となるので、上記２つの回路はループ回路となる。なお、図３５は上記回路を説明するための図であり基本的に図３２と同じである。
【００１６】
このようなリンギングの問題は、Ｄ／Ａコンバータの電流発生回路に固有の問題ではなく、同様の構成を有する半導体集積回路装置において共通の問題であった。
【００１７】
本発明は上記のような問題点を解消するためになされたもので、出力のリンギングを低減するとともに、リンギング低減の構成を採用することによる不具合の発生を抑制したＤ／Ａコンバータを提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明に係る請求項１記載のＤ／Ａコンバータは、第１の電源に電源端子を介して接続された第１導電型の第１のトランジスタと、前記第１のトランジスタの出力に接続され、駆動手段から相補的に与えられる第１および第２の制御信号に基づいて、前記第１のトランジスタの出力を第１および第２出力として相補的に出力する第１導電型の第２および第３のトランジスタと、前記第１および第２の出力が与えられる第１および第２の端子と、前記第２のトランジスタと前記第１の端子とを接続する第１の経路および、前記第３のトランジスタと前記第２の端子とを接続する第２の経路の各々に配設された第１の抵抗素子および第２の抵抗素子と、前記第２の端子に接続される第２の電源と、一方を前記第１の端子に接続され、他方を前記第２の電源に接続される第１の抵抗とを備えている。
【００１９】
本発明に係る請求項２記載のＤ／Ａコンバータは、前記第１のトランジスタ乃至第３のトランジスタと、前記第１および第２の抵抗素子と、前記第１および第２の端子と、前記電源端子は同一半導体集積回路装置内に設けられる。
【００２０】
本発明に係る請求項３記載のＤ／Ａコンバータは、前記第１の抵抗が、前記半導体集積回路装置外に設けられている。
【００２１】
本発明に係る請求項４記載のＤ／Ａコンバータは、前記第１のトランジスタの第１の主電極は前記電源端子に、第２の主電極は前記第２および第３のトランジスタの第１の主電極に接続され、前記第２および第３のトランジスタの第２の主電極は、前記第１および第２の経路に接続され、前記駆動手段は、前記第１の電源に第１の主電極が接続された第１導電型の第４のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第４のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第５のトランジスタとを有し、前記第４および第５のトランジスタの制御電極に入力された第１の信号を反転し、出力端となる前記第４および第５のトランジスタの前記第２の主電極の接続部から前記第１の制御信号として出力する第１のインバータ回路と、前記第１の電源に第１の主電極が接続された第１導電型の第６のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第６のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第７のトランジスタとを有し、前記第６および第７のトランジスタの制御電極に入力された第２の信号を反転し、出力端となる前記第６および第７のトランジスタの前記第２の主電極の接続部から前記第２の制御信号として出力する第２のインバータ回路と、第１および第２のインバータ回路の出力端の間に電気的に接続された第３の抵抗素子とを備えている。
【００２２】
本発明に係る請求項５記載のＤ／Ａコンバータは、前記駆動手段が前記半導体集積回路装置内に設けられる。
【００２３】
本発明に係る請求項６記載のＤ／Ａコンバータは、前記第３の抵抗素子が、前記第１および第２のインバータ回路側に第１および第２の主電極を接続され、制御電極がダイオード接続された第８のトランジスタと、前記第２および第１のインバータ回路側に第１および第２の主電極を接続され、制御電極がダイオード接続された第９のトランジスタである。
【００２４】
本発明に係る請求項７記載のＤ／Ａコンバータは、前記駆動手段が、前記第８のトランジスタの前記第２の主電極と、前記第２のインバータ回路の出力端との間に設けられ、遮断信号を受けて、前記第２の主電極と前記第２のインバータ回路の出力端とを電気的に接続する経路を遮断する第１の遮断手段と、前記第９のトランジスタの前記第２の主電極と、前記第１のインバータ回路の出力端との間に設けられ、前記遮断信号を受けて、前記第２の主電極と前記第１のインバータ回路の出力端とを電気的に接続する経路を遮断する第２の遮断手段とをさらに備えている。
【００２５】
本発明に係る請求項８記載のＤ／Ａコンバータは、前記第１および第２の遮断手段は、第１０および第１１のトランジスタであって、前記遮断信号は、前記第１０および第１１のトランジスタの制御電極に与えられる。
【００２６】
本発明に係る請求項９記載のＤ／Ａコンバータは、前記第１のトランジスタの第１の主電極は前記電源端子に、第２の主電極は前記第２および第３のトランジスタの第１の主電極に接続され、前記第２および第３のトランジスタの第２の主電極は、前記第１および第２の経路に接続され、前記駆動手段は、前記第１の電源に第１の主電極が接続された第１導電型の第４のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第４のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第５のトランジスタと、前記第４のトランジスタの前記第１の主電極と前記第２の主電極との間に配設された第２の抵抗を有し、前記第４および第５のトランジスタの制御電極に入力された信号を反転し、出力端となる前記第４および第５のトランジスタの前記第２の主電極の接続部から前記第１あるいは第２の制御信号として出力するインバータ回路を含んでいる。
【００２７】
本発明に係る請求項１０記載のＤ／Ａコンバータは、前記第１のトランジスタの第１の主電極は前記電源端子に、第２の主電極は前記第２および第３のトランジスタの第１の主電極に接続され、前記第２および第３のトランジスタの第２の主電極は、前記第１および第２の経路に接続され、前記駆動手段は、前記第１の電源に第１の主電極が接続された第１導電型の第４のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第４のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第５のトランジスタと、前記第４のトランジスタの前記第１の主電極と前記第２の主電極との間に配設された第２の抵抗と、前記第５のトランジスタの前記第１の主電極と前記第２の主電極との間に配設された第３の抵抗とを有し、前記第４および第５のトランジスタの制御電極に入力された信号を反転し、出力端となる前記第４および第５のトランジスタの前記第２の主電極の接続部から前記第１あるいは第２の制御信号として出力するインバータ回路を含んでいる。
【００２８】
本発明に係る請求項１１記載のＤ／Ａコンバータは、前記電源端子、前記第１のトランジスタと前記電源端子とを接続する電源経路、前記第１の端子、前記第１の経路、前記第２の端子、前記第２経路および第１、第２の抵抗素子は、第１導電型の半導体基板の表面内に形成され前記第１の電源に電気的に接続された第２導電型のウエル領域の上部に配設されている。
【００２９】
本発明に係る請求項１２記載のＤ／Ａコンバータは、前記ウエル領域が、第３の抵抗素子を介して前記第１の電源に電気的に接続されている。
【００３０】
本発明に係る請求項１３記載のＤ／Ａコンバータは、前記第１および第２の経路が、前記電源経路の両側に並列に配設されている。
【００３４】
【発明の実施の形態】
まず、本発明に係る実施の形態１および２において、電源から接地までの経路に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減した構成について説明する。
【００３５】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
図１に本発明に係る半導体集積回路装置の実施の形態１として、ディジタル信号をアナログ信号に変換する変換器（以下、「Ｄ／Ａコンバータ」と呼称）１００の部分構成を示す。
【００３６】
Ｄ／Ａコンバータ、特に電流出力型のＤ／Ａコンバータは、入力ディジタル量に対応した電流を出力する電流発生回路の集合体であり、図１に示す電流発生回路ＣＧを複数備えている。
【００３７】
図１に示すように、電流発生回路ＣＧは、ＰチャネルＭＯＳＦＥＴで構成され、ソース電極が電源端子ＰＴを介して電源ＶＤＤに接続され、図示しないバイアス回路から与えられるバイアス信号ＢＳを受けて定電流を発生させる定電流源トランジスタＭ１と、ＰチャネルＭＯＳＦＥＴで構成され、トランジスタＭ１のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタＭ２およびＭ３とで構成されている。トランジスタＭ２およびＭ３は相補的に動作するように、図示しないドライバ回路から制御信号ＶＧ２およびＶＧ３がそれぞれ与えられ、電流スイッチ（第１および第２の電流スイッチ）として機能する。
【００３８】
そして、トランジスタＭ３のドレイン電極と出力端子バーＩＴとの間の経路（第２の経路）にはダンピング抵抗Ｒ３が配設され、出力端子バーＩＴは接地ＧＮＤに接続されている。また、出力端子ＩＴは外部抵抗Ｒ２を介して接地されている。
【００３９】
なお、電流発生回路ＣＧの出力ノードＩ１およびＩ２、すなわちトランジスタＭ２およびＭ３のドレイン電極は図示しない他の電流発生回路ＣＧの出力ノードＩ１およびＩ２にそれぞれ共通に接続されている。なお、Ｄ／Ａコンバータ１００の全体構成については後に図を用いて説明する。
【００４０】
＜Ａ−２．特徴的作用効果＞
このように、トランジスタＭ３のドレイン電極と、出力端子バーＩＴとの間にダンピング抵抗Ｒ３を配設することで、図３３を用いて説明した第１のＬＣ回路ＰＳ１に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減することができる。
【００４１】
以下に、リンギング低減の仕組みについて図３３および図１を参照して説明する。図３３に太線で示す第１のＬＣ回路ＰＳ１、すなわち、電源ＶＤＤ−寄生インダクタンスＬ１−寄生容量Ｃ４−寄生インダクタンスＬ３−接地ＧＮＤで構成される回路中にダンピング抵抗Ｒ３を配設すると、実質的にこれらの素子が直列に接続され、接地を通じてループになった回路が形成される。そして、当該回路はキルヒホフの電圧則により得られる以下の数式（１）を満たすことになる。
【００４２】
【数１】
【００４３】
数式（１）において、Ｅは電源ＶＤＤを表し、Ｒはダンピング抵抗Ｒ３を、Ｌは寄生インダクタンスＬ１とＬ３の合計を、Ｃは寄生容量Ｃ４を表す。
【００４４】
そして数式（１）を時間ｔで微分すると、以下の数式（２）が得られる。
【００４５】
【数２】
【００４６】
そして数式（２）を電流ｉについて解くと、以下の数式（３）が得られる。
【００４７】
【数３】
【００４８】
数式（３）に示されるように、ｅ-Rt/2LでＣおよびＬの共振による発振が減衰するのでＲ、すなわちダンピング抵抗Ｒ３の存在によりリンギングが減衰することになる。
【００４９】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
図２に本発明に係る半導体集積回路装置の実施の形態２として、Ｄ／Ａコンバータ２００の部分構成を示す。なお、図１を用いて説明したＤ／Ａコンバータ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００５０】
図２に示すように、電流発生回路ＣＧのトランジスタＭ３およびＭ２のドレイン電極と、出力端子バーＩＴおよびＩＴとの間の経路（第２および第１の経路）には、それぞれダンピング抵抗Ｒ３およびＲ４が配設されている。また、出力端子バーＩＴは接地ＧＮＤに接続され、出力端子ＩＴは外部抵抗Ｒ２を介して接地されている。
【００５１】
＜Ｂ−２．特徴的作用効果＞
このように、トランジスタＭ３およびＭ２のドレイン電極と、出力端子バーＩＴおよびＩＴとの間に、それぞれダンピング抵抗Ｒ３およびＲ４を配設することで、図３３を用いて説明した第１のＬＣ回路ＰＳ１に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減することができるだけでなく、図３４を用いて説明した第２のＬＣ回路ＰＳ２に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減することができる。
【００５２】
図３４に太線で示す第２のＬＣ回路ＰＳ２、すなわち、電源ＶＤＤ−寄生インダクタンスＬ１−寄生容量Ｃ３−寄生インダクタンスＬ２−寄生容量Ｃ２−接地ＧＮＤで構成される回路中にダンピング抵抗Ｒ４を配設すると、実質的にこれらの素子が直列に接続され、接地を通じてループになった回路が形成されるが、数式（１）〜（３）を用いて説明したのと同様に、ダンピング抵抗Ｒ４の存在により寄生容量および寄生インダクタンスの共振による発振が減衰するのでリンギングが減衰することになる。
【００５３】
なお、図３４に示す第２のＬＣ回路ＰＳ２においては、寄生容量Ｃ２に並列に抵抗Ｒ２が配設され、電流の多くが抵抗Ｒ２に流れるので、ダンピング抵抗Ｒ４の存在によるリンギング減衰の効果は、トランジスタＭ３のドレイン電極と、出力端子バーＩＴとの間の経路に配設したダンピング抵抗Ｒ３によるリンギング減衰の効果ほど顕著ではないが、出力端子ＩＴにおける出力波形で観測できるほどの減衰の効果は有している。従って、ダンピング抵抗Ｒ３を設けず、ダンピング抵抗Ｒ４を設けただけの構成であっても、出力のリンギングを防止できる。
【００５４】
＜Ｂ−３．変形例１＞
以上説明した実施の形態１および２においては、ＰチャネルＭＯＳＦＥＴで構成された電流発生回路ＣＧに本発明を適用した構成を示したが、本発明の適用はこれに限定されるものではなく、ＮチャネルＭＯＳＦＥＴで構成された電流発生回路を有するＤ／Ａコンバータに適用しても良い。
【００５５】
図３に、ＮチャネルＭＯＳＦＥＴで構成された電流発生回路ＣＧ１を有するＤ／Ａコンバータ２００Ａを示す。図３に示すように、電流発生回路ＣＧ１は、ＮチャネルＭＯＳＦＥＴで構成され、ソース電極が電源端子ＰＴを介して接地ＧＮＤに接続され、図示しないバイアス回路から与えられるバイアス信号ＢＳを受けて定電流を発生させる定電流源トランジスタＭ１０と、ＮチャネルＭＯＳＦＥＴで構成され、トランジスタＭ１０のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタＭ２０およびＭ３０とで構成されている。トランジスタＭ２０およびＭ３０は相補的に動作するように、図示しないドライバ回路から制御信号ＶＧ２０およびＶＧ３０がそれぞれ与えられ、電流スイッチ（第１および第２の電流スイッチ）として機能する。
【００５６】
そして、トランジスタＭ３０およびＭ２０のドレイン電極と、出力端子バーＩＴおよびＩＴとの間の経路（第２および第１の経路）には、それぞれダンピング抵抗Ｒ３０およびＲ４０が配設されている。また、出力端子バーＩＴは電源ＶＤＤに接続され、出力端子ＩＴは外部抵抗Ｒ２０を介して電源ＶＤＤに接続されている。このような構成を有するＤ／Ａコンバータ２００Ａにおいても出力のリンギングを防止できる。
【００５７】
＜Ｂ−４．変形例２＞
また、以上説明した実施の形態１、２および変形例１においては、電流発生回路の定電流源トランジスタは１つで構成されていたが、本発明の適用はこれに限定されるものではなく、複数の定電流源トランジスタを含む電流発生回路を有するＤ／Ａコンバータに適用しても良い。
【００５８】
図４に、複数の定電流源トランジスタを含む電流発生回路を有するＤ／Ａコンバータ２００Ｂを示す。図４に示すように電流発生回路ＣＧ２は、ＰチャネルＭＯＳＦＥＴで構成され、ソース電極が電源端子ＰＴを介して電源ＶＤＤに接続され、図示しないバイアス回路から与えられるバイアス信号ＢＳ１を受けて定電流を発生させる定電流源トランジスタＭ１と、ＰチャネルＭＯＳＦＥＴで構成され、ソース電極がトランジスタＭ１１のドレイン電極に接続され、図示しないバイアス回路から与えられるバイアス信号ＢＳ２を受けて定電流を発生させる定電流源トランジスタＭ２と、ＰチャネルＭＯＳＦＥＴで構成され、トランジスタＭ２のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタＭ２１およびＭ３１（第１および第２の電流スイッチ）とで構成されている。トランジスタＭ２１およびＭ３１は相補的に動作するように、図示しないドライバ回路から制御信号ＶＧ２１およびＶＧ３１がそれぞれ与えられ、電流スイッチ（第１および第２の電流スイッチ）として機能する。
【００５９】
そして、トランジスタＭ３１およびＭ２１のドレイン電極と、出力端子バーＩＴおよびＩＴとの間には、それぞれダンピング抵抗Ｒ３１およびＲ４１が配設されている。また、出力端子バーＩＴはＧＮＤに接続され、出力端子ＩＴは外部抵抗Ｒ２１を介してＧＮＤに接続されている。
【００６０】
このような構成を有するＤ／Ａコンバータ２００Ｂにおいても出力のリンギングを防止できる。
【００６１】
以上説明した実施の形態１および２においては、電源から接地までの経路に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減するためにダンピング抵抗を配設した構成を示したが、ダンピング抵抗の存在により電流スイッチとして機能するトランジスタの動作に不具合が生じる可能性がある。以下、実施の形態３〜７においては、この不具合を防止する構成について説明する。
【００６２】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
図５は、実施の形態２において説明したＤ／Ａコンバータ２００のトランジスタＭ２およびＭ３に制御信号ＶＧ２およびＶＧ３を与えるドライバ回路のうち、制御信号ＶＧ２を出力するインバータ回路ＩＶ２０である。
【００６３】
インバータ回路ＩＶ２０は、電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ６およびＮチャネルトランジスタＭ７を備え、それぞれのゲート電極には選択信号ＳＬが与えられる。そして、トランジスタＭ６のソース・ドレイン間に抵抗Ｒ６が配設されている。なお、トランジスタＭ６とＭ７のドレイン電極の接続ノードから制御信号ＶＧ２が出力される。
【００６４】
＜Ｃ−２．特徴的作用効果＞
実施の形態２において説明したＤ／Ａコンバータ２００においては、ダンピング抵抗Ｒ４に定電流源トランジスタＭ１からの出力電流が流れるため、トランジスタＭ２のドレイン電位が、出力端子ＩＴに比べて上昇してしまう。出力端子ＩＴにおいて大きな電圧出力を取り出そうとしたとき、トランジスタＭ２のドレイン電位の上昇とともに、トランジスタＭ２のドレイン・ソース間電圧ＶDSの減少が発生し、トランジスタＭ２の飽和領域での動作条件であるＶDS＞ＶGS−Ｖthを満たせなくなり、トランジスタＭ２は非飽和領域で動作することになってしまう。
【００６５】
しかし、図５に示すインバータ回路ＩＶ２０の構成を採用することにより、トランジスタＭ２がオンするときのインバータ回路ＩＶ２０の出力、つまり制御信号ＶＧ２が０Ｖよりも高い電位を基準電位として与えられる。
【００６６】
すなわち、インバータ回路ＩＶ２０への選択信号ＳＬがＨｉｇｈであり、トランジスタＭ７がオンしたとき、電源ＶＤＤから抵抗Ｒ６、トランジスタＭ７を通って接地ＧＮＤに電流が流れるため、制御信号ＶＧ２の基準電位は０Ｖよりも高くなる。
【００６７】
この制御信号ＶＧ２の波形を図６に実線で示す。なお、図６に示す破線の波形は制御信号ＶＧ２に対して相補的に与えられる制御信号ＶＧ３の波形であり、インバータ回路ＩＶ２０と同等の回路から与えられるものとする。
【００６８】
図６に示すように、制御信号ＶＧ２は、０Ｖよりも高い電位Ｖ１からほぼ電源電位ＶＤＤの間で変化する波形として与えられる。これにより、トランジスタＭ２のゲート電位が上昇するため、ドレイン・ソース間電圧ＶDSが小さい場合でも飽和領域での動作を保証できる。
【００６９】
なお、以上の説明においては、実施の形態２において説明したＤ／Ａコンバータ２００のトランジスタＭ２に制御信号ＶＧ２を与えるインバータ回路ＩＶ２０ついて示したが、Ｄ／Ａコンバータ２００のトランジスタＭ３に制御信号ＶＧ３を与えるインバータ回路も同様の構成である。
【００７０】
すなわち、Ｄ／Ａコンバータ２００においては、トランジスタＭ２とＭ３の動作の対称性を向上させるため、ダンピング抵抗Ｒ３の値は、抵抗Ｒ２とダンピング抵抗Ｒ４との合計値に設定されている。そのため、トランジスタＭ３に制御信号ＶＧ３を与えるインバータ回路もインバータ回路ＩＶ２０と同様の構成とする必要が生じるからである。
【００７１】
なお、例えばダンピング抵抗Ｒ３を備えない場合であっても、トランジスタＭ３に制御信号ＶＧ３を与えるインバータ回路もインバータ回路ＩＶ２０と同様の構成としても良いし、トランジスタＭ３に制御信号ＶＧ３を与えるインバータ回路を一般的なインバータ回路とすることでトランジスタＭ２とＭ３の動作の対称性を崩し、制御信号ＶＧ２およびＶＧ３の交点、すなわち、トランジスタＭ２およびＭ３が同時にオンする電圧を下げるようにしても良い。
【００７２】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
図７は、実施の形態２において説明したＤ／Ａコンバータ２００のトランジスタＭ２およびＭ３に制御信号ＶＧ２およびＶＧ３を与えるドライバ回路のうち、制御信号ＶＧ２を出力するインバータ回路ＩＶ２１である。
【００７３】
インバータ回路ＩＶ２１は、電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ６およびＮチャネルトランジスタＭ７を備え、それぞれのゲート電極には選択信号ＳＬが与えられる。そして、トランジスタＭ６のソース・ドレイン間に抵抗Ｒ６が、トランジスタＭ７のソース・ドレイン間に抵抗Ｒ７が配設されている。なお、トランジスタＭ６とＭ７のドレイン電極の接続ノードから制御信号ＶＧ２が出力される。
【００７４】
＜Ｄ−２．特徴的作用効果＞
このような構成を採用することにより、トランジスタＭ２がオンするときのインバータ回路ＩＶ２１の出力、つまり制御信号ＶＧ２が０Ｖよりも高い電位を基準電圧として与えられるとともに、トランジスタＭ２がオフするときのインバータ回路ＩＶ２１の出力が電源電位ＶＤＤよりも低い電位となる。
【００７５】
すなわち、インバータ回路ＩＶ２１への選択信号ＳＬがＨｉｇｈであり、トランジスタＭ７がオンしたとき、電源ＶＤＤから抵抗Ｒ６、トランジスタＭ７を通って接地ＧＮＤに電流が流れるため、制御信号ＶＧ２の基準電位は０Ｖよりも高くなる。一方、インバータ回路ＩＶ２１への選択信号ＳＬがＬｏｗであり、トランジスタＭ６がオンしたときは抵抗Ｒ７を通して電流が接地に流れるので、出力が電源電位ＶＤＤまで上昇できず電源電位ＶＤＤよりも低い電位となる。
【００７６】
この制御信号ＶＧ２の波形を図８に実線で示す。なお、図８に示す破線の波形は制御信号ＶＧ２に対して相補的に与えられる制御信号ＶＧ３の波形であり、インバータ回路ＩＶ２１と同等の回路から与えられるものとする。
【００７７】
図８に示すように、制御信号ＶＧ２およびＶＧ３は、０Ｖよりも高い電位Ｖ１から電源電位ＶＤＤよりも低い電位Ｖ２の間で変化する波形として与えられる。このようにすることで、制御信号ＶＧ２およびＶＧ３の交点、すなわち、トランジスタＭ２およびＭ３が同時にオンする電圧を下げることができ、トランジスタＭ２およびＭ３が同時にオフする可能性よりもトランジスタＭ２およびＭ３が同時にオンする可能性を高めることができ、リンギングの発生の可能性を低減できる。
【００７８】
すなわち、トランジスタＭ２およびＭ３のソース電極には、両者が同時にオフしている場合に電荷が蓄積されその電位が上昇することがある。そして、この電荷はトランジスタＭ２およびＭ３がオンしたときに瞬間的に放電され電流となるが、これがリンギングのトリガとなることが知られており、リンギングの低減には当該トリガの排除も必要である。トランジスタＭ２およびＭ３のソース電極に電荷を蓄積しないためには、どちらかが常にオンしていることが望ましく、トランジスタＭ２およびＭ３が同時にオンする可能性を高めることができる本実施の形態は有効である。
【００７９】
また、制御信号ＶＧ２およびＶＧ３は、０Ｖよりも高い電位Ｖ１を基準とするのでトランジスタＭ２およびＭ３のゲート電位が上昇し、ドレイン・ソース間電圧ＶDSが小さい場合でも飽和領域での動作を保証できる。
【００８０】
なお、以上の説明においては、実施の形態２において説明したＤ／Ａコンバータ２００のトランジスタＭ２に制御信号ＶＧ２を与えるインバータ回路ＩＶ２１について示したが、Ｄ／Ａコンバータ２００のトランジスタＭ３に制御信号ＶＧ３を与えるインバータ回路も同様の構成である。
【００８１】
＜Ｅ．実施の形態５＞
＜Ｅ−１．装置構成＞
図９に本発明に係る半導体集積回路装置の実施の形態５として、Ｄ／Ａコンバータ３００の部分構成を示す。なお、図２を用いて説明したＤ／Ａコンバータ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８２】
図９においては、トランジスタＭ２およびＭ３に制御信号ＶＧ２およびＶＧ３を与えるドライバ回路ＤＣ１と、電流発生回路ＣＧとを併せて示している。
【００８３】
ドライバ回路ＤＣ１は、トランジスタＭ２およびＭ３のゲート電極にその出力が接続されたインバータ回路ＩＶ２およびＩＶ３と、インバータ回路ＩＶ２およびＩＶ３の出力間に接続された抵抗Ｒ１０とで構成されている。インバータ回路ＩＶ２は電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ６およびＮチャネルトランジスタＭ７を備え、それぞれのゲート電極には選択信号ＳＬが与えられる。インバータ回路ＩＶ３は電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ８およびＮチャネルトランジスタＭ９を備え、それぞれのゲート電極には選択信号バーＳＬが与えられる。なお、Ｄ／Ａコンバータ３００の出力は図中においてＩｏｕｔとして示す。
【００８４】
＜Ｅ−２．特徴的作用効果＞
インバータ回路ＩＶ２およびＩＶ３は相補的に動作するので、例えばインバータ回路ＩＶ２の出力がＨｉｇｈのとき、インバータ回路ＩＶ３の出力はＬｏｗであるが、インバータ回路ＩＶ２およびＩＶ３の出力間は抵抗Ｒ１０で接続されているので、電源ＶＤＤ−トランジスタＭ６−抵抗Ｒ１０−トランジスタＭ９−接地ＧＮＤという経路で電流が流れる。この結果、トランジスタＭ３のゲート電極には０Ｖよりも高い電位を基準電位とする制御信号ＶＧ３が与えられ、トランジスタＭ３のゲート電位が上昇するため、ドレイン・ソース間電圧ＶDSが小さい場合でも飽和領域での動作を保証できる。
【００８５】
なお、この場合、トランジスタＭ２のゲート電極には最大電位が電源電位ＶＤＤよりも低い電位の制御信号ＶＧ２が与えられることになり、結果的には、実施の形態４において示した図８のような波形図となる。
【００８６】
従って、トランジスタＭ２およびＭ３が同時にオンする可能性を高めるとともに、ドレイン・ソース間電圧が小さい場合でも飽和領域での動作を保証できるという効果を得ることができる。
【００８７】
また、実施の形態３および４において説明したインバータ回路ＩＶ２０およびＩＶ２１においては、それぞれが抵抗を有しているのでドライバ回路としては複数の抵抗を有することになるが、本実施の形態のドライバ回路ＤＣ１においては抵抗Ｒ１０だけで済むので、抵抗を設けるために必要な基板上の領域を削減でき、装置の小型化を図ることができる。また、抵抗の個数が１つになるので消費電流を低減できる。
【００８８】
＜Ｆ．実施の形態６＞
＜Ｆ−１．装置構成＞
図１０に本発明に係る半導体集積回路装置の実施の形態６として、Ｄ／Ａコンバータ４００の部分構成を示す。なお、図９を用いて説明したＤ／Ａコンバータ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８９】
図１０においては、トランジスタＭ２およびＭ３に制御信号ＶＧ２およびＶＧ３を与えるドライバ回路ＤＣ２と、電流発生回路ＣＧとを併せて示している。
【００９０】
ドライバ回路ＤＣ２は、トランジスタＭ２およびＭ３のゲート電極にその出力が接続されたインバータ回路ＩＶ２およびＩＶ３と、インバータ回路ＩＶ２およびＩＶ３の出力間に配設された、ダイオード接続された２つのＰチャネルＭＯＳＦＥＴであるトランジスタＭ１２およびＭ１３とで構成されている。
【００９１】
トランジスタＭ１２はソース電極をインバータ回路ＩＶ２の出力に、ドレイン電極をインバータ回路ＩＶ３の出力に接続され、ゲート電極はソース電極に接続され、トランジスタＭ１３はソース電極をインバータ回路ＩＶ３の出力に、ドレイン電極をインバータ回路ＩＶ２の出力に接続され、ゲート電極はソース電極に接続されている。なお、Ｄ／Ａコンバータ４００の出力は図中においてＩｏｕｔとして示す。
【００９２】
＜Ｆ−２．特徴的作用効果＞
インバータ回路ＩＶ２およびＩＶ３は相補的に動作するので、例えばインバータ回路ＩＶ２の出力がＨｉｇｈのとき、インバータ回路ＩＶ３の出力はＬｏｗであり、トランジスタＭ１２はオフしているがトランジスタＭ１３はオンしている。この結果、トランジスタＭ１３は抵抗素子として動作し、電源ＶＤＤ−トランジスタＭ６−トランジスタＭ１３（すなわち抵抗）−トランジスタＭ９−接地ＧＮＤという経路で電流が流れる。この結果、トランジスタＭ３のゲート電極には０Ｖよりも高い電位を基準電位とする制御信号ＶＧ３が与えられ、トランジスタＭ２のゲート電極には最大電位が電源電位ＶＤＤよりも低い電位の制御信号ＶＧ２が与えられることになる。
【００９３】
逆に、インバータ回路ＩＶ２の出力がＬｏｗのときは、インバータ回路ＩＶ３の出力がＨｉｇｈであり、トランジスタＭ１２がオンしトランジスタＭ１３がオフして、トランジスタＭ１２が抵抗素子として動作し、上記と同様の作用をもたらす。
【００９４】
従って、インバータ回路ＩＶ２およびＩＶ３の出力間に抵抗成分が配設されているという点では実施の形態５において説明したＤ／Ａコンバータ３００と同様であるが、ＭＯＳトランジスタはオン抵抗が非常に大きいため、トランジスタサイズが小さくても大きな抵抗値を得ることができ、抵抗を作る場合に比べて必要な基板上の領域が少なくて済むので、装置を小型化できる。
【００９５】
また、ダイオード接続のトランジスタは、抵抗に比べ非直線的な電流電圧特性を有するので、Ｄ／Ａコンバータの出力電位の変位の低速化を実現することができ、時間当たりの電流変化量が低減し、リンギングを低減することができる。なお、トランジスタＭ１２およびＭ１３はＰチャネルＭＯＳＦＥＴで構成した例を示したが、ＮチャネルＭＯＳＦＥＴで構成しても良い。
【００９６】
＜Ｇ．実施の形態７＞
＜Ｇ−１．装置構成＞
図１１に本発明に係る半導体集積回路装置の実施の形態７として、Ｄ／Ａコンバータ５００の部分構成を示す。なお、図９を用いて説明したＤ／Ａコンバータ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９７】
図１１においては、トランジスタＭ２およびＭ３に制御信号ＶＧ２およびＶＧ３を与えるドライバ回路ＤＣ３と、電流発生回路ＣＧとを併せて示している。
【００９８】
ドライバ回路ＤＣ３は、トランジスタＭ２およびＭ３のゲート電極にその出力が接続されたインバータ回路ＩＶ２およびＩＶ３と、インバータ回路ＩＶ２およびＩＶ３の出力間に配設された、ダイオード接続された２つのＰチャネルＭＯＳＦＥＴであるトランジスタＭ１２およびＭ１３と、トランジスタＭ１２およびＭ１３にそれぞれ直列に接続されたＮチャネルＭＯＳＦＥＴであるトランジスタＭ１４（第１の遮断手段）およびＭ１５（第２の遮断手段）で構成されている。
【００９９】
トランジスタＭ１２はソース電極をインバータ回路ＩＶ２の出力に、ドレイン電極をトランジスタＭ１４のソース電極に接続され、ゲート電極はソース電極に接続され、トランジスタＭ１３はソース電極をインバータ回路ＩＶ３の出力に、ドレイン電極をトランジスタＭ１５のソース電極に接続されゲート電極はソース電極に接続されている。
【０１００】
トランジスタＭ１４およびＭ１５のドレイン電極はそれぞれインバータ回路ＩＶ３の出力およびインバータ回路ＩＶ２の出力に接続され、それぞれのゲート電極にはパワーセーブ（低消費電力）モード時に非活性となる制御信号ＰＷＳ（遮断信号）が与えられる構成となっている。なお、制御信号ＰＷＳはＤ／Ａコンバータ５００の外部から与えられる。なお、Ｄ／Ａコンバータ５００の出力は図中においてＩｏｕｔとして示す。
【０１０１】
＜Ｇ−２．特徴的作用効果＞
Ｄ／Ａコンバータ５００の通常動作時においては制御信号ＰＷＳが活性状態であるので、トランジスタＭ１４およびＭ１５はオンしており、インバータ回路ＩＶ２およびＩＶ３の出力に合わせてトランジスタＭ１２およびＭ１３がオン、オフすることで実施の形態６において説明したドライバ回路ＤＣ２と同様の作用効果を奏することになるが、Ｄ／Ａコンバータ５００をパワーセーブモードに設定した場合には、トランジスタＭ１４およびＭ１５がオフしてインバータ回路ＩＶ２およびＩＶ３に流れる電流を遮断することになる。
【０１０２】
従って、パワーセーブモードが設定される場合、例えばＤ／Ａコンバータの未使用時にはトランジスタＭ１２およびＭ１３に電流が流れることがなく、消費電流を低減できる。また、通常の動作モードにおいてはトランジスタＭ１４およびＭ１５はオンしているので、オン抵抗としても寄与することになる。なお、トランジスタＭ１２〜Ｍ１５はＰチャネルＭＯＳＦＥＴで構成した例を示したが、ＮチャネルＭＯＳＦＥＴで構成しても良い。
【０１０３】
次に、電流発生回路内に寄生インダクタンスと寄生容量のみで構成されるループ回路が存在する場合に、当該寄生インダクタンスと寄生容量に起因するリンギングを低減した構成について、実施の形態８および９を用いて説明する。
【０１０４】
＜Ｈ．実施の形態８＞
＜Ｈ−１．装置構成＞
図１２に本発明に係る半導体集積回路装置の実施の形態８として、Ｄ／Ａコンバータ６００の部分構成を示す。なお、図２を用いて説明したＤ／Ａコンバータ２００と同一の構成については同一の符号を付し、重複する説明は省略する。なお、図１２においては、Ｄ／Ａコンバータ６００に寄生するインダクタンス成分および容量成分をインダクタンスおよび容量として示した図である。
【０１０５】
図１２において、トランジスタＭ２およびＭ３のドレイン電極と電源ＶＤＤに接続される電源端子ＰＴとの間には、それぞれ寄生容量Ｃ５１およびＣ６１が存在している。また、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７が存在している。
【０１０６】
このように、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７が存在しているので、合成容量としては図３２を用いて説明した寄生容量Ｃ５およびＣ６より小さくなり、基板ＳＳ−寄生容量Ｃ５−寄生インダクタンスＬ２−寄生容量Ｃ２−接地ＧＮＤで構成される第３の回路ＰＳ３、基板ＳＳ−寄生容量Ｃ６−寄生インダクタンスＬ３−接地ＧＮＤで構成される第４の回路ＰＳ４の存在によるリンギングを小さくできる。
【０１０７】
＜Ｈ−２．Ｄ／Ａコンバータのレイアウト構成＞
以上説明したように、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７を形成してリンギングを低減するには、回路パターンのレイアウト構成に変更を加える必要がある。
【０１０８】
ここで、Ｄ／Ａコンバータの全体構成について図１３を用いて説明する。図１３は図９を用いて説明したＤ／Ａコンバータ３００の全体図である。図１３に示すように、Ｄ／Ａコンバータ３００は、複数の電流源セルＣＬを主たる構成として備え、その他に電流源セルＣＬ１に接続されるデコーダ・クロックバッファ部ＤＢ、バイアス回路ＢＣなどを有している。
【０１０９】
複数の電流源セルＣＬ１は２つの出力ノードＩ１とＩ２とをそれぞれ有し、出力ノードＩ１は共通して出力端子ＩＴに接続され、出力ノードＩ２は共通して出力端子バーＩＴに接続されている。そして、出力端子ＩＴは外部抵抗Ｒ２を介して接地され、出力端子バーＩＴは直接に接地される構成となっている。
【０１１０】
電流源セルＣＬ１の構成は、図９を用いて説明した電流発生回路ＣＧとドライバ回路ＤＣ１とで構成されており、同一の構成には同一の符号を付し、重複する説明は省略する。なお、選択信号ＳＬおよび後に説明する選択信号バーＳＬはデコーダ・クロックバッファ部ＤＢのデーコダから与えられる。
【０１１１】
次に、図１３に示したＤ／Ａコンバータ３００に本実施の形態を適用したＤ／Ａコンバータ６００のレイアウト構成を図１４に示す。図１４において、図１３に示す複数の電流源セルＣＬ１に含まれる電流発生回路ＣＧが配列された電流源アレイ１、複数の電流源セルＣＬ１に含まれるドライバ回路ＤＣ１が配列されたドライバアレイ２、そして、図１３に示すデコーダ・クロックバッファ部ＤＢおよびバイアス回路ＢＣなどが配設された周辺回路部３が素子形成領域ＥＲに形成され、ダンピング抵抗Ｒ３、Ｒ４、出力端子ＩＴ、バーＩＴ、電源端子ＰＴは素子形成領域ＥＲの外部においてＮウエル領域ＮＷの上部に形成されている。
【０１１２】
このような構成とすることで、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７を形成することができる。この仕組みについて出力端子ＩＴの構成を例に採って説明する。
【０１１３】
図１５は出力端子ＩＴと出力端子ＩＴに接続される部分を示すレイアウト図である。図１５において、素子形成領域ＥＲからは第２配線層ＭＬ２、第１配線層ＭＬ１、抵抗Ｒ４、出力端子ＩＴの順で配線経路が構成されている。第２配線層ＭＬ２と第１配線層ＭＬ１とはコンタクトホールＣＨ１で接続され、第１配線層ＭＬ１と抵抗Ｒ４とはコンタクトホールＣＨ２で接続され、抵抗Ｒ４と出力端子ＩＴとはコンタクトホールＣＨ３で接続される構成となっている。
【０１１４】
この構成のＡ−Ｂ断面を図１６に示す。図１６に示すように、第２配線層ＭＬ２は第１配線層ＭＬ１よりも上部に形成され、出力端子ＩＴは第２配線層ＭＬ２よりも上部に形成されている。そしてこれらの構成はＰ型半導体基板ＰＳＢの表面内に形成されたＮウエル領域ＮＷの上部に形成されている。従って、第１配線層ＭＬ１、抵抗Ｒ４、出力端子ＩＴとＮウエル領域ＮＷとの間には寄生容量Ｃ５１が形成されても、Ｎウエル領域ＮＷとＰ型半導体基板ＰＳＢとの間には寄生容量Ｃ７が形成されるので、寄生容量Ｃ５１およびＣ７が直列となり、両者の合成容量は寄生容量Ｃ５よりも小さくなる。
【０１１５】
これは、図１４に示す出力端子バーＩＴと、出力端子バーＩＴに接続される抵抗Ｒ３、第２配線層ＭＬ２、第３配線層ＭＬ３においても同様であり、この場合は寄生容量Ｃ６１が寄生容量Ｃ７と直列になる。なお、第３配線層ＭＬ３は第２配線層ＭＬ２よりも上部に形成される配線層であり、出力端子ＩＴ、出力端子バーＩＴ、電源端子ＰＴは第３配線層ＭＬ３と同じ層に形成される。
【０１１６】
また、図１２に示すように、Ｎウエル領域ＮＷの電位を固定するため電源端子ＰＴとＮウエル領域ＮＷとを電気的に接続する必要があるが、そのためには図１２に示す電源端子ＰＴとＮウエル領域ＮＷとを接続するコンタクトホールを設けるようにすれば良い。
【０１１７】
なお、素子形成領域ＥＲ内にＮウエル領域ＮＷが設けられることは言うまでもないが、上述したように外部接続端子部分もＮウエル領域ＮＷ上に設けるという技術思想は発明者等の独自のものである。なお、上記説明においてはＰ型半導体基板ＰＳＢを使用する例を示したが、これはＮ型半導体基板でも良く、その場合はＮウエル領域ＮＷの代わりにＰ型不純物が導入されたＰウエル領域を使用することになる。
【０１１８】
なお、図１４においては電源端子ＰＴにつながる配線が、出力端子ＩＴにつながる配線の上部で交差した構成となっているが、これは一例であって、このような構成である必要はなく、電源端子ＰＴにつながる配線と出力端子ＩＴにつながる配線とが並列しているような構成であっても良いことは言うまでもない。
【０１１９】
＜Ｉ．実施の形態９＞
＜Ｉ−１．装置構成＞
図１７に本発明に係る半導体集積回路装置の実施の形態９として、Ｄ／Ａコンバータ７００の部分構成を示す。なお、図２を用いて説明したＤ／Ａコンバータ２００と同一の構成については同一の符号を付し、重複する説明は省略する。なお、図１７においては、Ｄ／Ａコンバータ７００に寄生するインダクタンス成分および容量成分をインダクタンスおよび容量として示した図である。
【０１２０】
図１７において、電源ＶＤＤに接続される電源端子ＰＴにはダンピング抵抗Ｒ８が接続され、ダンピング抵抗Ｒ８の一方端とトランジスタＭ２およびＭ３のドレイン電極との間には、それぞれ寄生容量Ｃ５１およびＣ６１が存在している。そして、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７が接続している。
【０１２１】
図１２を用いて説明した、Ｄ／Ａコンバータ６００においては、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７を接続することで寄生容量Ｃ５１およびＣ６１の値を小さくし、第３および第４の回路ＰＳ３およびＰＳ４の存在によるリンギングを小さくする構成を示したが、値は小さくなっても寄生容量Ｃ５１およびＣ６１は存在するので、電源ＶＤＤから寄生インダクタンスＬ１を介して第３および第４の回路ＰＳ３およびＰＳ４に達する経路が形成されることになり、さらなるリンギングの低減ができなかった。
【０１２２】
しかし、図１７に示すようにダンピング抵抗Ｒ８を配設することで、寄生容量と寄生インダクタンスだけで構成される回路がなくなり、リンギングを低減することができる。なお、ダンピング抵抗Ｒ８によるリンギング低減の仕組みは、実施の形態１において数式（１）〜（３）を用いて説明したのと同様である。
【０１２３】
なお、ダンピング抵抗Ｒ８を配設したＤ／Ａコンバータ７００のレイアウト構成は、Ｄ／Ａコンバータ６００のレイアウト構成を示した図１４を兼用して説明する。図１４において、素子形成領域ＥＲからは第３配線層ＭＬ３、第２配線層ＭＬ２、電源端子ＰＴの順で配線経路が構成されており、平面的にはダンピング抵抗Ｒ８の存在は判らないが、図１４において示すＡ−Ｂ線における断面図によりダンピング抵抗Ｒ８の配設状態を示す。図１８に当該断面構成の一例を示す。
【０１２４】
図１８に示すように、第３配線層ＭＬ３と第２配線層ＭＬ２とはコンタクトホールＣＨ４で接続され、第２配線層ＭＬ２と電源端子ＰＴとはコンタクトホールＣＨ５で接続されている。ダンピング抵抗Ｒ８は第２配線層ＭＬ２および電源端子ＰＴの下部に配設されている。そして、フィールド酸化膜ＦＯの上に形成されたダンピング抵抗Ｒ８の両端は、それぞれコンタクトホールＣＨ７およびＣＨ８により配線層ＭＬ１１およびＭＬ１２に接続され、配線層ＭＬ１１はコンタクトホールＣＨ６により電源端子ＰＴに電気的に接続され、配線層ＭＬ１２はコンタクトホールＣＨ９によりウエルコンタクトＷＣに電気的に接続されている。なお、ウエルコンタクトＷＣはフィールド酸化膜ＦＯを貫通してＮウエル領域に達するように設けられ、接触抵抗を低減するためＮ型不純物濃度がＮウエル領域よりも高く設定されたＮ+層で形成されている。また、ダンピング抵抗Ｒ８はポリシリコン層等で構成されている。
【０１２５】
次に、図１９に、図１４において示すＡ−Ｂ線における断面構成の他の例を示す。図１９に示すように、第３配線層ＭＬ３と第２配線層ＭＬ２とはコンタクトホールＣＨ４で接続され、第２配線層ＭＬ２と電源端子ＰＴとはコンタクトホールＣＨ５で接続されている。ダンピング抵抗Ｒ８は第２配線層ＭＬ２および電源端子ＰＴの下部に配設されている。なお、ダンピング抵抗Ｒ８はＮウエル層ＮＷの表面内にＰ型不純物の拡散により形成されている。そして、ダンピング抵抗Ｒ８の両端は、それぞれコンタクトホールＣＨ７およびＣＨ８により配線層ＭＬ１１およびＭＬ１２に接続され、配線層ＭＬ１１はコンタクトホールＣＨ６により電源端子ＰＴに電気的に接続され、配線層ＭＬ１２はコンタクトホールＣＨ９によりウエルコンタクトＷＣに電気的に接続されている。
【０１２６】
＜Ｉ−２．ダンピング抵抗の平面形状について＞
以上の説明においてはダンピング抵抗Ｒ８の平面形状については言及しなかったが、ダンピング抵抗Ｒ８の平面形状としては、抵抗値を高めるために蛇行形状を採用しても良い。
【０１２７】
図２０にダンピング抵抗Ｒ８としてポリシリコン層を用いる場合の平面形状を、また図２１には、図２０におけるＡ−Ｂ線での断面形状を示す。図２０および図２１に示すようにダンピング抵抗Ｒ８はフィールド酸化膜ＦＯ上に平行に配列された複数の抵抗体ＲＭで構成され、抵抗体ＲＭが直列に電気的に接続されるように複数の配線層ＭＬ１０とコンタクトホールＣＨ１０が配設されている。従って、配線層ＭＬ１０のうちダンピング抵抗Ｒ８の両端に対応する配線層Ｅ１およびＥ２を、電源端子ＰＴおよびウエルコンタクトＷＣに電気的に接続するようにすれば良い。
【０１２８】
また、図２２にダンピング抵抗Ｒ８を不純物拡散層で形成する場合の平面形状を、また図２３には、図２２におけるＡ−Ｂ線での断面形状を示す。図２２および図２３に示すようにダンピング抵抗Ｒ８は、Ｎウエル領域の表面内に平行に配列された複数の抵抗体ＲＭで構成され、抵抗体ＲＭが直列に電気的に接続されるように複数の配線層ＭＬ１０とコンタクトホールＣＨ１０が配設されている。従って、配線層ＭＬ１０のうちダンピング抵抗Ｒ８の両端に対応する配線層Ｅ１およびＥ２を、電源端子ＰＴおよびウエルコンタクトＷＣに電気的に接続するようにすれば良い。
【０１２９】
なお、ダンピング抵抗Ｒ８を蛇行形状にする場合、図２０および図２２に示すように、並列に配置した複数の抵抗体ＲＭを複数の配線層ＭＬ１０とコンタクトホールＣＨ１０とで接続して蛇行形状にせずとも、蛇行形状の抵抗体を形成するようにしても良いことは言うまでもない。
【０１３０】
＜Ｉ−３．変形例＞
以上説明した実施の形態９においては、Ｄ／Ａコンバータ７００を単独で示し、Ｄ／Ａコンバータ７００の素子形成領域ＥＲの外部には独立したＮウエル領域ＮＷが配設された例を示した。これは、実施の形態８で説明したＤ／Ａコンバータ６００においても同様であった。
【０１３１】
このような構成では、Ｄ／Ａコンバータ７００を複数配列する場合に、Ｎウエル領域ＮＷ間での寄生容量のカップリングが存在せず、Ｄ／Ａコンバータ７００間で信号のクロストークが発生することが防止できるという特徴を有している。
【０１３２】
しかし、クロストークの発生が許容範囲内にあるならば、複数のＤ／Ａコンバータ７００間でＮウエル領域ＮＷを共通化することでＮウエル領域ＮＷの面積を広げることができ、Ｎウエル領域ＮＷと基板間の寄生容量を大きくすることができる。その結果電源ＶＤＤとＮウエル領域ＮＷ間に存在する抵抗と寄生容量とで構成されるローパスフィルタの寄生容量が大きくなり、Ｎウエル領域ＮＷの電位を安定化することができる。
【０１３３】
図２４に複数のＤ／Ａコンバータ７００間でＮウエル領域ＮＷを共通化した場合のレイアウト構成を示す。
【０１３４】
＜Ｉ−４．Ｄ／Ａコンバータ以外の適用例＞
以上説明した実施の形態８および９においては、Ｄ／Ａコンバータを例に採って説明したが、本発明の適用はＤ／Ａコンバータに限定されるものではなく、例えば、電流出力の大きな増幅器の出力部や、バッファの出力部に適用しても良い。
【０１３５】
図２５に増幅器の出力部への適用例を、また図２６にはバッファの出力部への適用例を示す。
【０１３６】
図２５において増幅器ＡＰの出力にサージ保護回路ＰＣが配設され、サージ保護回路ＰＣの出力に端子ＰＤが接続されている。サージ保護回路ＰＣは電源ＶＤＤと接地ＧＮＤとの間に直列に接続されたトランジスタＭ５０（ＰチャネルＭＯＳＦＥＴ）と、トランジスタＭ６０（ＮチャネルＭＯＳＦＥＴ）とで構成されている。トランジスタＭ５０およびＭ６０はそれぞれダイオード接続されており、両者の接続ノードＮＤ１に端子ＰＤが接続されている。
【０１３７】
このような構成において、増幅器ＡＰの出力とサージ保護回路ＰＣの接続ノードＮＤ１とを接続する配線ＰＬ１、およびサージ保護回路ＰＣの接続ノードＮＤ１と端子ＰＤとを接続する配線ＰＬ２を、Ｎウエル領域上ＮＷに形成するようにすれば良い。
【０１３８】
図２６においてバッファＢＦの出力にサージ保護回路ＰＣが配設され、サージ保護回路ＰＣの出力に端子ＰＤが接続されている。なお、図２６においてはバッファＢＦの一例として電源ＶＤＤと接地ＧＮＤとの間に直列に接続されたトランジスタＭ７０（ＰチャネルＭＯＳＦＥＴ）と、トランジスタＭ８０（ＮチャネルＭＯＳＦＥＴ）とで構成されるインバータ回路を示している。また、サージ保護回路ＰＣの構成は図２５において説明したものと同様である。
【０１３９】
このような構成において、バッファＢＦの出力、すなわちトランジスタＭ７０とＭ８０との接続ノードＮＤ２とサージ保護回路ＰＣの接続ノードＮＤ１とを接続する配線ＰＬ１、およびサージ保護回路ＰＣの接続ノードＮＤ１と端子ＰＤとを接続する配線ＰＬ２を、Ｎウエル領域上に形成するようにすれば良い。
【０１４０】
なお、Ｎウエル領域ＮＷの電位を固定するため電源とＮウエル領域ＮＷとは接続する必要があるが、その接続方法は電源端子とＮウエル領域ＮＷとをコンタクトホールを介して接続するなどの一般的な方法で良い。
【０１４１】
このように、電流出力が多く、寄生容量、寄生インダクタンスの存在により出力にリンギングが発生する可能性がある半導体集積回路装置であって、半導体集積回路装置の動作を規定する素子が形成される素子形成領域以外の領域に配設された電流経路を有する場合、当該電流経路を、半導体基板の表面内に形成され、半導体集積回路装置の動作電源に電気的に接続されたウエル領域の上部に配設することで、電流経路を構成する導体層に寄生する寄生容量を低減することができる。
【０１４２】
＜Ｉ−５．出力端子配置について＞
実施の形態９において示したＤ／Ａコンバータ７００においては、図１４に示すように電源入力端子となる電源端子ＰＴを中央に配設し、その両隣に出力端子ＩＴおよびバーＩＴを配設する構成としていた。これは実施の形態８において示したＤ／Ａコンバータ６００においても同様であるが、このような構成とする理由について図２７を用いて説明する。
【０１４３】
図３２を用いて説明したように電源端子ＰＴ、出力端子ＩＴ、バーＩＴにはそれぞれ寄生インダクタンスＬ１、Ｌ２、Ｌ３が寄生している。この寄生インダクタンスにおいては、Ｄ／Ａコンバータの出力で電流出力が変位するのに伴って瞬間的に電位が発生する。その結果、隣接する端子間における相互インダクタンスが、各端子に影響を及ぼすことになる。
【０１４４】
図２７は図１４に示す端子配置を模式的に示した図であり、それぞれの端子に流れる電流の向きを矢印で示している。図２７に示すように、出力端子ＩＴおよびバーＩＴとは逆の方向に電流が流れる電源端子ＰＴを中央に配置することで、隣合う端子では逆方向に電流が流れることになり、各端子で発生する自己インダクタンスの影響を、隣合う端子間における相互インダクタンスで低減することができる。
【０１４５】
なお、以上説明した実施の形態１〜９においてはトランジスタとしてＭＯＳＦＥＴを使用した例を示したが、これに限定されるものではなくバイポーラトランジスタを用いる場合にも本発明は適用可能である。
【０１４６】
＜Ｊ．実施の形態１０＞
以上説明した本発明に係る実施の形態１〜９においては、主としてＤ／Ａコンバータの出力のリンギングの低減について説明したが、本発明はＤ／Ａコンバータに限らず、電流源トランジスタとスイッチング用トランジスタとで構成される電流発生回路を有する種々の半導体集積回路装置に適用可能である。
【０１４７】
このような電流発生回路を有する半導体集積回路装置においては、出力のリンギングの低減も課題の１つであるが、電流源トランジスタにバイアス信号線を介してサージ電圧が与えられることを防止することも課題の１つである。
【０１４８】
＜Ｊ−１．装置構成＞
従来はサージ電圧の印加を防止するため、以下に説明するような構成を採っていた。図２８に、サージ電圧の印加を防止するための従来の構成を示す。図２８においては複数の電流発生回路１０１にそれぞれ含まれる電流源トランジスタＭ１０１（ＰチャネルＭＯＳＦＥＴ）と、当該複数の電流源トランジスタＭ１０１にバイアス信号を与える構成とが示されている。
【０１４９】
図２８に示すように、各電流源トランジスタＭ１０１のゲート電極にはクロストーク防止抵抗ＲＣを介してバイアス信号線ＢＬが接続されている。バイアス信号線ＢＬはバイアス用増幅器ＢＡに接続されるとともに、サージ保護抵抗ＳＲおよびサージ保護回路ＰＣを介して端子ＰＤに接続されている。そして端子ＰＤには外付けのレギュレーション用容量ＣＸが接続されている。レギュレーション用容量ＣＸは、バイアス信号線ＢＬの信号の変動を抑制するためのものである。
【０１５０】
サージ保護回路ＰＣは電源ＶＤＤと接地ＧＮＤとの間に直列に接続されたトランジスタＭ５０（ＰチャネルＭＯＳＦＥＴ）と、トランジスタＭ６０（ＮチャネルＭＯＳＦＥＴ）とで構成されている。トランジスタＭ５０およびＭ６０はそれぞれダイオード接続されており、両者の接続ノードＮＤに端子ＰＤおよびサージ保護抵抗ＳＲが接続されている。
【０１５１】
このように、従来はバイアス信号線ＢＬにサージ保護抵抗ＳＲおよびサージ保護回路ＰＣを配設することでサージ電圧の印加を防止していた。しかし、このような構成では、サージ保護抵抗ＳＲが各電流源トランジスタＭ１０１に対して共通インピーダンスとなりサージ保護抵抗ＳＲにおける電圧振動が全ての電流源トランジスタＭ１０１に伝搬してしまう。また、逆に１つの電流源トランジスタＭ１０１で発生した電圧振動がサージ保護抵抗ＳＲに伝搬した場合、それが他の電流源トランジスタＭ１０１に伝搬する場合もある。
【０１５２】
発明者等は、このような問題を解決するため、サージ保護抵抗を電流発生回路１０１ごとに設けた。そして、サージ保護抵抗の形成による装置の大型化を避けるため、クロストーク防止抵抗と兼用するようにした。図２９にこの構成を示す。なお、図２９において図２８と同一の構成には同一の符号を付し、説明は省略する。
【０１５３】
図２９に示すように、各電流源トランジスタＭ１０１のゲート電極にはサージ・クロストーク防止抵抗ＳＣＲを介してバイアス信号線ＢＬが接続されている。
【０１５４】
なお、サージ保護抵抗は大きな電圧に耐えられるようにクロストーク防止抵抗よりも線幅が太くなっている。従って両者を兼用するサージ・クロストーク防止抵抗ＳＣＲはその線幅がサージ保護抵抗と同程度に設定される。
【０１５５】
なお、サージ・クロストーク防止抵抗ＳＣＲの平面形状としては、一定幅の細長形状でも良いが、線幅が太いので、そのままでは所定の抵抗値を得るためには大面積となってしまい装置の小型化の観点で問題がある場合には、サージの印加側では線幅を太くし、電流源トランジスタＭ１０１側では線幅を従来のクロストーク防止抵抗程度にしたような形状でも良い。
【０１５６】
また、上記説明では電流源トランジスタＭ１０１をＰチャネルＭＯＳＦＥＴとして説明したが、ＮチャネルＭＯＳＦＥＴでも良いことは言うまでもない。
【０１５７】
＜Ｊ−２．特徴的作用効果＞
このような構成とすることで、サージ電圧の印加による電流源トランジスタＭ１０１の破壊の防止および、電流発生回路１０１間のクロストークを防止できるとともに、１つの電流発生回路１０１の電流源トランジスタＭ１０１のゲート電位の変動が他の電流発生回路１０１の電流源トランジスタＭ１０１に伝搬することを防止できる。
【０１５８】
【発明の効果】
本発明に係る請求項１記載のＤ／Ａコンバータによれば、第１の経路および、第２の経路の各々に配設された第１の抵抗素子および第２の抵抗素子を備えるので、第１の電源から第１のトランジスタ、第２のトランジスタ、第１の端子に至る電流経路に寄生する寄生インダクタンスおよび寄生容量のみで構成される経路が解消され、第１の電源から第１のトランジスタ、第３のトランジスタ、第２の端子を通って第２の電源に至る電流経路に寄生する寄生インダクタンスおよび寄生容量のみで構成される経路が解消されるので、これらの経路の寄生インダクタンスおよび寄生容量の共振による発振を減衰させることができる。
【０１６１】
本発明に係る請求項４記載のＤ／Ａコンバータによれば、例えば、第４のトランジスタがオンするように第１の信号が与えられる場合、第１の電源から第４のトランジスタ、第３の抵抗素子、第７のトランジスタを通って第２の電源に至る電流経路が形成され、第３のトランジスタには第２の電源の電位よりも第１の電源の電位に近づいた電位を基準電位とする第２の制御信号が与えられるので、第２の抵抗素子が第２の経路に配設された場合に、第３のトランジスタの第２の主電極電位と第２の制御信号の電位との差が小さくなって、第３のトランジスタが飽和領域で動作しなくなるという問題を解消できる。また、第１の抵抗素子が第１の経路に配設された場合にも、第２のトランジスタの動作の不具合を同様に解消できる。
【０１６３】
本発明に係る請求項６記載のＤ／Ａコンバータによれば、ダイオード接続された第８および第９のトランジスタのオン抵抗を得ることができ、第３の抵抗素子を抵抗で構成する場合より少ない面積で同等の抵抗値を得ることができ、装置を小型化できる。
【０１６４】
本発明に係る請求項７記載のＤ／Ａコンバータによれば、第１および第２の遮断手段を備えることで、第３の抵抗素子を通じて流れる電流を遮断信号に基づいて任意に遮断できるので、第３の抵抗素子に常時電流が流れることを防止でき、無用な消費電流を低減できる。
【０１６５】
本発明に係る請求項８記載のＤ／Ａコンバータによれば、第１および第２のの遮断手段を第１０および第１１のトランジスタで構成するので、電流を遮断しない場合は、第８および第９のトランジスタのオン抵抗に加えてさらなるオン抵抗を得ることができる。
【０１６６】
本発明に係る請求項９記載のＤ／Ａコンバータによれば、例えば、第５のトランジスタがオンするように第１の信号が与えられる場合、第１の電源から第２の抵抗を通って電流が流れるので、インバータ回路の出力端からは第２の電源の電位よりも第１の電源の電位に近づいた電位を基準電位とする第１あるいは第２の制御信号が与えられるので、第２の抵抗素子が第２の経路に配設された場合にインバータ回路を第３のトランジスタの制御電極に接続すれば、第３のトランジスタの第２の主電極電位と第２の制御信号の電位との差が小さくなって、第３のトランジスタが飽和領域で動作しなくなるという問題を解消できる。また、第１の抵抗素子が第１の経路に配設された場合には、インバータ回路を第２のトランジスタの制御電極に接続すれば、第２のトランジスタの動作の不具合を同様に解消できる。
【０１６７】
本発明に係る請求項１０記載のＤ／Ａコンバータによれば、例えば、第５のトランジスタがオンするように第１の信号が与えられる場合、第１の電源から第２の抵抗を通って電流が流れるので、インバータ回路の出力端からは第２の電源の電位よりも第１の電源の電位に近づいた電位を基準電位とする第１あるいは第２の制御信号が与えられ、また第５のトランジスタがオフするように第１の信号が与えられる場合、第２の電源から第３の抵抗を通って電流が流れるので、インバータ回路の出力端からは第１の電源の電位よりも第２の電源の電位に近づいた電位を基準電位とする第１あるいは第２の制御信号が与えられるので、第１あるいは第２の制御信号の変化の幅が小さくなり、第２および第３のトランジスタの出力変動を低減できる。
【０１６８】
本発明に係る請求項１１記載のＤ／Ａコンバータによれば、電源端子、第１のトランジスタと電源端子とを接続する電源経路、第１の端子、第１の経路、第２の端子、第２の経路および第１、第２の抵抗素子を第１の電源に電気的に接続された第２導電型のウエル領域の上部に配設することで、これらとウエル領域との間に形成される寄生容量と、ウエル領域と半導体基板との間に形成される寄生容量とが直列に接続されることになり、寄生容量を低減して寄生インダクタンスおよび寄生容量の共振による発振を減衰させることができる。
【０１６９】
本発明に係る請求項１２記載のＤ／Ａコンバータによれば、ウエル領域が第３の抵抗素子を介して第１の電源に電気的に接続されるので、寄生インダクタンスおよび寄生容量の共振による発振をさらに減衰させることができる。
【０１７０】
本発明に係る請求項１３記載のＤ／Ａコンバータによれば、第１および第２の経路を電源経路の両側に並列に配設することで、隣合う端子では逆方向に電流が流れることになり、各端子で発生する自己インダクタンスの影響を、隣合う端子間における相互インダクタンスで低減することができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１のＤ／Ａコンバータの部分構成を示す図である。
【図２】 本発明に係る実施の形態２のＤ／Ａコンバータの部分構成を示す図である。
【図３】 本発明に係る実施の形態２の適用例を示す図である。
【図４】 本発明に係る実施の形態２の適用例を示す図である。
【図５】 本発明に係る実施の形態３のＤ／Ａコンバータの部分構成を示す図である。
【図６】 本発明に係る実施の形態３のＤ／Ａコンバータのドライバ回路の出力波形を示す図である。
【図７】 本発明に係る実施の形態４のＤ／Ａコンバータの部分構成を示す図である。
【図８】 本発明に係る実施の形態４のＤ／Ａコンバータのドライバ回路の出力波形を示す図である。
【図９】 本発明に係る実施の形態５のＤ／Ａコンバータの部分構成を示す図である。
【図１０】 本発明に係る実施の形態６のＤ／Ａコンバータの部分構成を示す図である。
【図１１】 本発明に係る実施の形態７のＤ／Ａコンバータの部分構成を示す図である。
【図１２】 本発明に係る実施の形態８のＤ／Ａコンバータの部分構成を示す図である。
【図１３】 本発明を適用したＤ／Ａコンバータの全体構成を示す図である。
【図１４】 本発明に係る実施の形態８のＤ／Ａコンバータのレイアウト構成を示す図である。
【図１５】 本発明に係る実施の形態８のＤ／Ａコンバータのレイアウト構成を示す部分図である。
【図１６】 本発明に係る実施の形態８のＤ／Ａコンバータのレイアウト構成の部分断面図である。
【図１７】 本発明に係る実施の形態９のＤ／Ａコンバータの部分構成を示す図である。
【図１８】 本発明に係る実施の形態９のＤ／Ａコンバータのレイアウト構成の部分断面図である。
【図１９】 本発明に係る実施の形態９のＤ／Ａコンバータのレイアウト構成の部分断面図である。
【図２０】 本発明に係る実施の形態９のＤ／Ａコンバータに適用される抵抗の平面形状を示す図である。
【図２１】 本発明に係る実施の形態９のＤ／Ａコンバータに適用される抵抗の断面形状を示す図である。
【図２２】 本発明に係る実施の形態９のＤ／Ａコンバータに適用される抵抗の平面形状を示す図である。
【図２３】 本発明に係る実施の形態９のＤ／Ａコンバータに適用される抵抗の断面形状を示す図である。
【図２４】 本発明に係る実施の形態９の変形例を説明するＤ／Ａコンバータのレイアウト構成図である。
【図２５】 本発明に係る実施の形態９のＤ／Ａコンバータ以外への適用例を示す図である。
【図２６】 本発明に係る実施の形態９のＤ／Ａコンバータ以外への適用例を示す図である。
【図２７】 Ｄ／Ａコンバータの端子配置による効果を説明する図である。
【図２８】 電流源へのサージ電圧の印加を防止するための従来の構成を示す図である。
【図２９】 本発明に係る実施の形態１０の構成を示す図である。
【図３０】 従来のＤ／Ａコンバータの全体構成を示す図である。
【図３１】 従来のＤ／Ａコンバータの出力波形を示す図である。
【図３２】 従来のＤ／Ａコンバータの部分構成を示す図である。
【図３３】 従来のＤ／Ａコンバータの部分構成を示す図である。
【図３４】 従来のＤ／Ａコンバータの部分構成を示す図である。
【図３５】 従来のＤ／Ａコンバータの部分構成を示す図である。
【符号の説明】
ＩＴ，バーＩＴ 出力端子、ＰＴ 電源端子、ＶＧ２，ＶＧ３ 制御端子、ＩＶ２，ＩＶ３ インバータ回路、ＤＣ１，ＤＣ２，ＤＣ３ ドライバ回路、ＥＲ素子形成領域、ＮＷ Ｎウエル領域、１０１ 電流発生回路、ＳＣＲ サージ・クロストーク防止抵抗。
【発明の属する技術分野】
本発明はＤ／Ａコンバータに関し、特に出力のリンギングを防止した電流発生回路を有するＤ／Ａコンバータに関する。
【０００２】
【従来の技術】
ディジタル信号をアナログ信号に変換する変換器（以下、「Ｄ／Ａコンバータ」と呼称）において、電流出力型のＤ／Ａコンバータは、入力ディジタルビット数量Ｎに対し、２N-1個の定電流源を有し、入力ディジタル量に対応した電流を出力する電流発生回路の集合体である。以下では、一般的なＤ／Ａコンバータの構成を示すとともに、Ｄ／Ａコンバータの問題点について説明する。
【０００３】
まず、図３０を用いて一般的なＤ／Ａコンバータ９０の構成について説明する。Ｄ／Ａコンバータ９０は、複数の電流源セルＣＬを主たる構成として備え、その他に電流源セルＣＬに接続されるデコーダ・クロックバッファ部ＤＢ、バイアス回路ＢＣなどを有している。複数の電流源セルＣＬは２つの出力ノードＩ１とＩ２とをそれぞれ有し、出力ノードＩ１は出力端子ＩＴに接続され、出力ノードＩ２は出力端子バーＩＴに接続されている。そして、出力端子ＩＴは外部抵抗Ｒ２を介して接地され、出力端子バーＩＴは直接に接地される構成となっている。
【０００４】
次に、電流源セルＣＬの構成について説明する。電流源セルＣＬは電流発生回路ＣＧとドライバ回路ＤＣとで構成されている。
【０００５】
電流発生回路ＣＧは、ＰチャネルＭＯＳＦＥＴで構成され、ソース電極が電源ＶＤＤに接続され、バイアス回路ＢＣから与えられるバイアス信号ＢＳを受けて定電流を発生させる定電流源トランジスタＭ１と、ＰチャネルＭＯＳＦＥＴで構成され、トランジスタＭ１のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタＭ２およびＭ３とで構成されている。なお、トランジスタＭ２およびＭ３のドレイン電極がそれぞれ、出力ノードＩ１およびＩ２となる。トランジスタＭ２およびＭ３は相補的に動作するようにドライバ回路ＤＣから制御信号が与えられ、電流スイッチ（第１および第２のスイッチ手段）として機能する。
【０００６】
ドライバ回路ＤＣは、トランジスタＭ２およびＭ３のゲート電極にその出力が接続されたインバータ回路ＩＶ２およびＩＶ３で構成されている。インバータ回路ＩＶ２は電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ６およびＮチャネルトランジスタＭ７を備え、それぞれのゲート電極には選択信号ＳＬが与えられる。インバータ回路ＩＶ３は電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ８およびＮチャネルトランジスタＭ９を備え、それぞれのゲート電極には選択信号バーＳＬが与えられる。なお、選択信号ＳＬおよびバーＳＬはデコーダ・クロックバッファ部ＤＢのデーコダから与えられる。
【０００７】
【発明が解決しようとする課題】
電流出力型のＤ／Ａコンバータ９０はこのように構成されているが、近年のＤ／Ａ変換速度の高速化に伴って出力電流の時間当たりの変化量が増大し、出力波形にリンギングが発生するという問題があった。
【０００８】
図３１にリンギングを有した出力波形を示す。図３１において横軸に時間を、縦軸に出力電圧を示す。図３１に示すようにリンギングは、本来は平坦となる頂上部と、出力波形の立ち下がり部分で主に発生する。リンギングは出力波形の変動であるため、アナログ出力の品質を保証するためには何としても低減させなければならないものである。
【０００９】
ここで、図３２を用いてリンギングの発生原因について説明する。図３２は図３０を用いて説明したＤ／Ａコンバータ９０に寄生するインダクタンス成分および容量成分をインダクタンスおよび容量として示した図である。
【００１０】
図３２に示すように、電源ＶＤＤと、トランジスタＭ１のソース電極（電源端子ＰＴに接続）との間には寄生インダクタンスＬ１が存在し、トランジスタＭ１のソース電極とトランジスタＭ２およびＭ３のドレイン電極との間には、それぞれ寄生容量Ｃ３およびＣ４が存在し、トランジスタＭ２およびＭ３のドレイン電極と基板ＳＳとの間には、それぞれ寄生容量Ｃ５およびＣ６が存在している。
【００１１】
そして、出力端子ＩＴと外部抵抗Ｒ２との間には寄生インダクタンスＬ２が存在し、出力端子バーＩＴと接地ＧＮＤとの間には寄生インダクタンスＬ３が存在している。また、外部抵抗Ｒ２に平行して寄生容量Ｃ２が存在している。
【００１２】
リンギングはこれらの寄生インダクタンスおよび寄生容量が共振を起こすことが原因であり、特に、電源ＶＤＤから接地ＧＮＤまでの経路に寄生インダクタンスと寄生容量のみの回路が存在したり、寄生インダクタンスと寄生容量のみで構成されるループ回路が存在する場合にはリンギングは非常に大きなものとなる。
【００１３】
電源ＶＤＤから接地ＧＮＤまでの経路に寄生インダクタンスと寄生容量のみの回路が存在する第１の例としては、図３３に太線で示す第１のＬＣ回路ＰＳ１である。すなわち、電源ＶＤＤ−寄生インダクタンスＬ１−寄生容量Ｃ４−寄生インダクタンスＬ３−接地ＧＮＤで構成される回路が存在する。なお、図３３は上記回路を説明するための図であり基本的に図３２と同じである。
【００１４】
また、電源ＶＤＤから接地ＧＮＤまでの経路に寄生インダクタンスと寄生容量のみの回路が存在する第２の例としては、図３４に太線で示す第２のＬＣ回路ＰＳ２である。すなわち、電源ＶＤＤ−寄生インダクタンスＬ１−寄生容量Ｃ３−寄生インダクタンスＬ２−寄生容量Ｃ２−接地ＧＮＤで構成される回路が存在する。なお、図３４は上記回路を説明するための図であり基本的に図３２と同じである。
【００１５】
また、寄生インダクタンスと寄生容量のみで構成されるループ回路が存在する例としては、図３５に太線で示す回路である。すなわち、基板ＳＳ−寄生容量Ｃ５−寄生インダクタンスＬ２−寄生容量Ｃ２−接地ＧＮＤで構成される第３の回路ＰＳ３、基板ＳＳ−寄生容量Ｃ６−寄生インダクタンスＬ３−接地ＧＮＤで構成される第４の回路ＰＳ４である。ここで、Ｐ型半導体基板を使用した場合、基板電位は接地電位となるので、上記２つの回路はループ回路となる。なお、図３５は上記回路を説明するための図であり基本的に図３２と同じである。
【００１６】
このようなリンギングの問題は、Ｄ／Ａコンバータの電流発生回路に固有の問題ではなく、同様の構成を有する半導体集積回路装置において共通の問題であった。
【００１７】
本発明は上記のような問題点を解消するためになされたもので、出力のリンギングを低減するとともに、リンギング低減の構成を採用することによる不具合の発生を抑制したＤ／Ａコンバータを提供することを目的とする。
【００１８】
【課題を解決するための手段】
本発明に係る請求項１記載のＤ／Ａコンバータは、第１の電源に電源端子を介して接続された第１導電型の第１のトランジスタと、前記第１のトランジスタの出力に接続され、駆動手段から相補的に与えられる第１および第２の制御信号に基づいて、前記第１のトランジスタの出力を第１および第２出力として相補的に出力する第１導電型の第２および第３のトランジスタと、前記第１および第２の出力が与えられる第１および第２の端子と、前記第２のトランジスタと前記第１の端子とを接続する第１の経路および、前記第３のトランジスタと前記第２の端子とを接続する第２の経路の各々に配設された第１の抵抗素子および第２の抵抗素子と、前記第２の端子に接続される第２の電源と、一方を前記第１の端子に接続され、他方を前記第２の電源に接続される第１の抵抗とを備えている。
【００１９】
本発明に係る請求項２記載のＤ／Ａコンバータは、前記第１のトランジスタ乃至第３のトランジスタと、前記第１および第２の抵抗素子と、前記第１および第２の端子と、前記電源端子は同一半導体集積回路装置内に設けられる。
【００２０】
本発明に係る請求項３記載のＤ／Ａコンバータは、前記第１の抵抗が、前記半導体集積回路装置外に設けられている。
【００２１】
本発明に係る請求項４記載のＤ／Ａコンバータは、前記第１のトランジスタの第１の主電極は前記電源端子に、第２の主電極は前記第２および第３のトランジスタの第１の主電極に接続され、前記第２および第３のトランジスタの第２の主電極は、前記第１および第２の経路に接続され、前記駆動手段は、前記第１の電源に第１の主電極が接続された第１導電型の第４のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第４のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第５のトランジスタとを有し、前記第４および第５のトランジスタの制御電極に入力された第１の信号を反転し、出力端となる前記第４および第５のトランジスタの前記第２の主電極の接続部から前記第１の制御信号として出力する第１のインバータ回路と、前記第１の電源に第１の主電極が接続された第１導電型の第６のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第６のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第７のトランジスタとを有し、前記第６および第７のトランジスタの制御電極に入力された第２の信号を反転し、出力端となる前記第６および第７のトランジスタの前記第２の主電極の接続部から前記第２の制御信号として出力する第２のインバータ回路と、第１および第２のインバータ回路の出力端の間に電気的に接続された第３の抵抗素子とを備えている。
【００２２】
本発明に係る請求項５記載のＤ／Ａコンバータは、前記駆動手段が前記半導体集積回路装置内に設けられる。
【００２３】
本発明に係る請求項６記載のＤ／Ａコンバータは、前記第３の抵抗素子が、前記第１および第２のインバータ回路側に第１および第２の主電極を接続され、制御電極がダイオード接続された第８のトランジスタと、前記第２および第１のインバータ回路側に第１および第２の主電極を接続され、制御電極がダイオード接続された第９のトランジスタである。
【００２４】
本発明に係る請求項７記載のＤ／Ａコンバータは、前記駆動手段が、前記第８のトランジスタの前記第２の主電極と、前記第２のインバータ回路の出力端との間に設けられ、遮断信号を受けて、前記第２の主電極と前記第２のインバータ回路の出力端とを電気的に接続する経路を遮断する第１の遮断手段と、前記第９のトランジスタの前記第２の主電極と、前記第１のインバータ回路の出力端との間に設けられ、前記遮断信号を受けて、前記第２の主電極と前記第１のインバータ回路の出力端とを電気的に接続する経路を遮断する第２の遮断手段とをさらに備えている。
【００２５】
本発明に係る請求項８記載のＤ／Ａコンバータは、前記第１および第２の遮断手段は、第１０および第１１のトランジスタであって、前記遮断信号は、前記第１０および第１１のトランジスタの制御電極に与えられる。
【００２６】
本発明に係る請求項９記載のＤ／Ａコンバータは、前記第１のトランジスタの第１の主電極は前記電源端子に、第２の主電極は前記第２および第３のトランジスタの第１の主電極に接続され、前記第２および第３のトランジスタの第２の主電極は、前記第１および第２の経路に接続され、前記駆動手段は、前記第１の電源に第１の主電極が接続された第１導電型の第４のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第４のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第５のトランジスタと、前記第４のトランジスタの前記第１の主電極と前記第２の主電極との間に配設された第２の抵抗を有し、前記第４および第５のトランジスタの制御電極に入力された信号を反転し、出力端となる前記第４および第５のトランジスタの前記第２の主電極の接続部から前記第１あるいは第２の制御信号として出力するインバータ回路を含んでいる。
【００２７】
本発明に係る請求項１０記載のＤ／Ａコンバータは、前記第１のトランジスタの第１の主電極は前記電源端子に、第２の主電極は前記第２および第３のトランジスタの第１の主電極に接続され、前記第２および第３のトランジスタの第２の主電極は、前記第１および第２の経路に接続され、前記駆動手段は、前記第１の電源に第１の主電極が接続された第１導電型の第４のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第４のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第５のトランジスタと、前記第４のトランジスタの前記第１の主電極と前記第２の主電極との間に配設された第２の抵抗と、前記第５のトランジスタの前記第１の主電極と前記第２の主電極との間に配設された第３の抵抗とを有し、前記第４および第５のトランジスタの制御電極に入力された信号を反転し、出力端となる前記第４および第５のトランジスタの前記第２の主電極の接続部から前記第１あるいは第２の制御信号として出力するインバータ回路を含んでいる。
【００２８】
本発明に係る請求項１１記載のＤ／Ａコンバータは、前記電源端子、前記第１のトランジスタと前記電源端子とを接続する電源経路、前記第１の端子、前記第１の経路、前記第２の端子、前記第２経路および第１、第２の抵抗素子は、第１導電型の半導体基板の表面内に形成され前記第１の電源に電気的に接続された第２導電型のウエル領域の上部に配設されている。
【００２９】
本発明に係る請求項１２記載のＤ／Ａコンバータは、前記ウエル領域が、第３の抵抗素子を介して前記第１の電源に電気的に接続されている。
【００３０】
本発明に係る請求項１３記載のＤ／Ａコンバータは、前記第１および第２の経路が、前記電源経路の両側に並列に配設されている。
【００３４】
【発明の実施の形態】
まず、本発明に係る実施の形態１および２において、電源から接地までの経路に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減した構成について説明する。
【００３５】
＜Ａ．実施の形態１＞
＜Ａ−１．装置構成＞
図１に本発明に係る半導体集積回路装置の実施の形態１として、ディジタル信号をアナログ信号に変換する変換器（以下、「Ｄ／Ａコンバータ」と呼称）１００の部分構成を示す。
【００３６】
Ｄ／Ａコンバータ、特に電流出力型のＤ／Ａコンバータは、入力ディジタル量に対応した電流を出力する電流発生回路の集合体であり、図１に示す電流発生回路ＣＧを複数備えている。
【００３７】
図１に示すように、電流発生回路ＣＧは、ＰチャネルＭＯＳＦＥＴで構成され、ソース電極が電源端子ＰＴを介して電源ＶＤＤに接続され、図示しないバイアス回路から与えられるバイアス信号ＢＳを受けて定電流を発生させる定電流源トランジスタＭ１と、ＰチャネルＭＯＳＦＥＴで構成され、トランジスタＭ１のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタＭ２およびＭ３とで構成されている。トランジスタＭ２およびＭ３は相補的に動作するように、図示しないドライバ回路から制御信号ＶＧ２およびＶＧ３がそれぞれ与えられ、電流スイッチ（第１および第２の電流スイッチ）として機能する。
【００３８】
そして、トランジスタＭ３のドレイン電極と出力端子バーＩＴとの間の経路（第２の経路）にはダンピング抵抗Ｒ３が配設され、出力端子バーＩＴは接地ＧＮＤに接続されている。また、出力端子ＩＴは外部抵抗Ｒ２を介して接地されている。
【００３９】
なお、電流発生回路ＣＧの出力ノードＩ１およびＩ２、すなわちトランジスタＭ２およびＭ３のドレイン電極は図示しない他の電流発生回路ＣＧの出力ノードＩ１およびＩ２にそれぞれ共通に接続されている。なお、Ｄ／Ａコンバータ１００の全体構成については後に図を用いて説明する。
【００４０】
＜Ａ−２．特徴的作用効果＞
このように、トランジスタＭ３のドレイン電極と、出力端子バーＩＴとの間にダンピング抵抗Ｒ３を配設することで、図３３を用いて説明した第１のＬＣ回路ＰＳ１に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減することができる。
【００４１】
以下に、リンギング低減の仕組みについて図３３および図１を参照して説明する。図３３に太線で示す第１のＬＣ回路ＰＳ１、すなわち、電源ＶＤＤ−寄生インダクタンスＬ１−寄生容量Ｃ４−寄生インダクタンスＬ３−接地ＧＮＤで構成される回路中にダンピング抵抗Ｒ３を配設すると、実質的にこれらの素子が直列に接続され、接地を通じてループになった回路が形成される。そして、当該回路はキルヒホフの電圧則により得られる以下の数式（１）を満たすことになる。
【００４２】
【数１】
数式（１）において、Ｅは電源ＶＤＤを表し、Ｒはダンピング抵抗Ｒ３を、Ｌは寄生インダクタンスＬ１とＬ３の合計を、Ｃは寄生容量Ｃ４を表す。
【００４４】
そして数式（１）を時間ｔで微分すると、以下の数式（２）が得られる。
【００４５】
【数２】
そして数式（２）を電流ｉについて解くと、以下の数式（３）が得られる。
【００４７】
【数３】
数式（３）に示されるように、ｅ-Rt/2LでＣおよびＬの共振による発振が減衰するのでＲ、すなわちダンピング抵抗Ｒ３の存在によりリンギングが減衰することになる。
【００４９】
＜Ｂ．実施の形態２＞
＜Ｂ−１．装置構成＞
図２に本発明に係る半導体集積回路装置の実施の形態２として、Ｄ／Ａコンバータ２００の部分構成を示す。なお、図１を用いて説明したＤ／Ａコンバータ１００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００５０】
図２に示すように、電流発生回路ＣＧのトランジスタＭ３およびＭ２のドレイン電極と、出力端子バーＩＴおよびＩＴとの間の経路（第２および第１の経路）には、それぞれダンピング抵抗Ｒ３およびＲ４が配設されている。また、出力端子バーＩＴは接地ＧＮＤに接続され、出力端子ＩＴは外部抵抗Ｒ２を介して接地されている。
【００５１】
＜Ｂ−２．特徴的作用効果＞
このように、トランジスタＭ３およびＭ２のドレイン電極と、出力端子バーＩＴおよびＩＴとの間に、それぞれダンピング抵抗Ｒ３およびＲ４を配設することで、図３３を用いて説明した第１のＬＣ回路ＰＳ１に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減することができるだけでなく、図３４を用いて説明した第２のＬＣ回路ＰＳ２に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減することができる。
【００５２】
図３４に太線で示す第２のＬＣ回路ＰＳ２、すなわち、電源ＶＤＤ−寄生インダクタンスＬ１−寄生容量Ｃ３−寄生インダクタンスＬ２−寄生容量Ｃ２−接地ＧＮＤで構成される回路中にダンピング抵抗Ｒ４を配設すると、実質的にこれらの素子が直列に接続され、接地を通じてループになった回路が形成されるが、数式（１）〜（３）を用いて説明したのと同様に、ダンピング抵抗Ｒ４の存在により寄生容量および寄生インダクタンスの共振による発振が減衰するのでリンギングが減衰することになる。
【００５３】
なお、図３４に示す第２のＬＣ回路ＰＳ２においては、寄生容量Ｃ２に並列に抵抗Ｒ２が配設され、電流の多くが抵抗Ｒ２に流れるので、ダンピング抵抗Ｒ４の存在によるリンギング減衰の効果は、トランジスタＭ３のドレイン電極と、出力端子バーＩＴとの間の経路に配設したダンピング抵抗Ｒ３によるリンギング減衰の効果ほど顕著ではないが、出力端子ＩＴにおける出力波形で観測できるほどの減衰の効果は有している。従って、ダンピング抵抗Ｒ３を設けず、ダンピング抵抗Ｒ４を設けただけの構成であっても、出力のリンギングを防止できる。
【００５４】
＜Ｂ−３．変形例１＞
以上説明した実施の形態１および２においては、ＰチャネルＭＯＳＦＥＴで構成された電流発生回路ＣＧに本発明を適用した構成を示したが、本発明の適用はこれに限定されるものではなく、ＮチャネルＭＯＳＦＥＴで構成された電流発生回路を有するＤ／Ａコンバータに適用しても良い。
【００５５】
図３に、ＮチャネルＭＯＳＦＥＴで構成された電流発生回路ＣＧ１を有するＤ／Ａコンバータ２００Ａを示す。図３に示すように、電流発生回路ＣＧ１は、ＮチャネルＭＯＳＦＥＴで構成され、ソース電極が電源端子ＰＴを介して接地ＧＮＤに接続され、図示しないバイアス回路から与えられるバイアス信号ＢＳを受けて定電流を発生させる定電流源トランジスタＭ１０と、ＮチャネルＭＯＳＦＥＴで構成され、トランジスタＭ１０のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタＭ２０およびＭ３０とで構成されている。トランジスタＭ２０およびＭ３０は相補的に動作するように、図示しないドライバ回路から制御信号ＶＧ２０およびＶＧ３０がそれぞれ与えられ、電流スイッチ（第１および第２の電流スイッチ）として機能する。
【００５６】
そして、トランジスタＭ３０およびＭ２０のドレイン電極と、出力端子バーＩＴおよびＩＴとの間の経路（第２および第１の経路）には、それぞれダンピング抵抗Ｒ３０およびＲ４０が配設されている。また、出力端子バーＩＴは電源ＶＤＤに接続され、出力端子ＩＴは外部抵抗Ｒ２０を介して電源ＶＤＤに接続されている。このような構成を有するＤ／Ａコンバータ２００Ａにおいても出力のリンギングを防止できる。
【００５７】
＜Ｂ−４．変形例２＞
また、以上説明した実施の形態１、２および変形例１においては、電流発生回路の定電流源トランジスタは１つで構成されていたが、本発明の適用はこれに限定されるものではなく、複数の定電流源トランジスタを含む電流発生回路を有するＤ／Ａコンバータに適用しても良い。
【００５８】
図４に、複数の定電流源トランジスタを含む電流発生回路を有するＤ／Ａコンバータ２００Ｂを示す。図４に示すように電流発生回路ＣＧ２は、ＰチャネルＭＯＳＦＥＴで構成され、ソース電極が電源端子ＰＴを介して電源ＶＤＤに接続され、図示しないバイアス回路から与えられるバイアス信号ＢＳ１を受けて定電流を発生させる定電流源トランジスタＭ１と、ＰチャネルＭＯＳＦＥＴで構成され、ソース電極がトランジスタＭ１１のドレイン電極に接続され、図示しないバイアス回路から与えられるバイアス信号ＢＳ２を受けて定電流を発生させる定電流源トランジスタＭ２と、ＰチャネルＭＯＳＦＥＴで構成され、トランジスタＭ２のドレイン電極に、それぞれのソース電極を共通に接続されたトランジスタＭ２１およびＭ３１（第１および第２の電流スイッチ）とで構成されている。トランジスタＭ２１およびＭ３１は相補的に動作するように、図示しないドライバ回路から制御信号ＶＧ２１およびＶＧ３１がそれぞれ与えられ、電流スイッチ（第１および第２の電流スイッチ）として機能する。
【００５９】
そして、トランジスタＭ３１およびＭ２１のドレイン電極と、出力端子バーＩＴおよびＩＴとの間には、それぞれダンピング抵抗Ｒ３１およびＲ４１が配設されている。また、出力端子バーＩＴはＧＮＤに接続され、出力端子ＩＴは外部抵抗Ｒ２１を介してＧＮＤに接続されている。
【００６０】
このような構成を有するＤ／Ａコンバータ２００Ｂにおいても出力のリンギングを防止できる。
【００６１】
以上説明した実施の形態１および２においては、電源から接地までの経路に存在する寄生インダクタンスおよび寄生容量に起因するリンギングを低減するためにダンピング抵抗を配設した構成を示したが、ダンピング抵抗の存在により電流スイッチとして機能するトランジスタの動作に不具合が生じる可能性がある。以下、実施の形態３〜７においては、この不具合を防止する構成について説明する。
【００６２】
＜Ｃ．実施の形態３＞
＜Ｃ−１．装置構成＞
図５は、実施の形態２において説明したＤ／Ａコンバータ２００のトランジスタＭ２およびＭ３に制御信号ＶＧ２およびＶＧ３を与えるドライバ回路のうち、制御信号ＶＧ２を出力するインバータ回路ＩＶ２０である。
【００６３】
インバータ回路ＩＶ２０は、電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ６およびＮチャネルトランジスタＭ７を備え、それぞれのゲート電極には選択信号ＳＬが与えられる。そして、トランジスタＭ６のソース・ドレイン間に抵抗Ｒ６が配設されている。なお、トランジスタＭ６とＭ７のドレイン電極の接続ノードから制御信号ＶＧ２が出力される。
【００６４】
＜Ｃ−２．特徴的作用効果＞
実施の形態２において説明したＤ／Ａコンバータ２００においては、ダンピング抵抗Ｒ４に定電流源トランジスタＭ１からの出力電流が流れるため、トランジスタＭ２のドレイン電位が、出力端子ＩＴに比べて上昇してしまう。出力端子ＩＴにおいて大きな電圧出力を取り出そうとしたとき、トランジスタＭ２のドレイン電位の上昇とともに、トランジスタＭ２のドレイン・ソース間電圧ＶDSの減少が発生し、トランジスタＭ２の飽和領域での動作条件であるＶDS＞ＶGS−Ｖthを満たせなくなり、トランジスタＭ２は非飽和領域で動作することになってしまう。
【００６５】
しかし、図５に示すインバータ回路ＩＶ２０の構成を採用することにより、トランジスタＭ２がオンするときのインバータ回路ＩＶ２０の出力、つまり制御信号ＶＧ２が０Ｖよりも高い電位を基準電位として与えられる。
【００６６】
すなわち、インバータ回路ＩＶ２０への選択信号ＳＬがＨｉｇｈであり、トランジスタＭ７がオンしたとき、電源ＶＤＤから抵抗Ｒ６、トランジスタＭ７を通って接地ＧＮＤに電流が流れるため、制御信号ＶＧ２の基準電位は０Ｖよりも高くなる。
【００６７】
この制御信号ＶＧ２の波形を図６に実線で示す。なお、図６に示す破線の波形は制御信号ＶＧ２に対して相補的に与えられる制御信号ＶＧ３の波形であり、インバータ回路ＩＶ２０と同等の回路から与えられるものとする。
【００６８】
図６に示すように、制御信号ＶＧ２は、０Ｖよりも高い電位Ｖ１からほぼ電源電位ＶＤＤの間で変化する波形として与えられる。これにより、トランジスタＭ２のゲート電位が上昇するため、ドレイン・ソース間電圧ＶDSが小さい場合でも飽和領域での動作を保証できる。
【００６９】
なお、以上の説明においては、実施の形態２において説明したＤ／Ａコンバータ２００のトランジスタＭ２に制御信号ＶＧ２を与えるインバータ回路ＩＶ２０ついて示したが、Ｄ／Ａコンバータ２００のトランジスタＭ３に制御信号ＶＧ３を与えるインバータ回路も同様の構成である。
【００７０】
すなわち、Ｄ／Ａコンバータ２００においては、トランジスタＭ２とＭ３の動作の対称性を向上させるため、ダンピング抵抗Ｒ３の値は、抵抗Ｒ２とダンピング抵抗Ｒ４との合計値に設定されている。そのため、トランジスタＭ３に制御信号ＶＧ３を与えるインバータ回路もインバータ回路ＩＶ２０と同様の構成とする必要が生じるからである。
【００７１】
なお、例えばダンピング抵抗Ｒ３を備えない場合であっても、トランジスタＭ３に制御信号ＶＧ３を与えるインバータ回路もインバータ回路ＩＶ２０と同様の構成としても良いし、トランジスタＭ３に制御信号ＶＧ３を与えるインバータ回路を一般的なインバータ回路とすることでトランジスタＭ２とＭ３の動作の対称性を崩し、制御信号ＶＧ２およびＶＧ３の交点、すなわち、トランジスタＭ２およびＭ３が同時にオンする電圧を下げるようにしても良い。
【００７２】
＜Ｄ．実施の形態４＞
＜Ｄ−１．装置構成＞
図７は、実施の形態２において説明したＤ／Ａコンバータ２００のトランジスタＭ２およびＭ３に制御信号ＶＧ２およびＶＧ３を与えるドライバ回路のうち、制御信号ＶＧ２を出力するインバータ回路ＩＶ２１である。
【００７３】
インバータ回路ＩＶ２１は、電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ６およびＮチャネルトランジスタＭ７を備え、それぞれのゲート電極には選択信号ＳＬが与えられる。そして、トランジスタＭ６のソース・ドレイン間に抵抗Ｒ６が、トランジスタＭ７のソース・ドレイン間に抵抗Ｒ７が配設されている。なお、トランジスタＭ６とＭ７のドレイン電極の接続ノードから制御信号ＶＧ２が出力される。
【００７４】
＜Ｄ−２．特徴的作用効果＞
このような構成を採用することにより、トランジスタＭ２がオンするときのインバータ回路ＩＶ２１の出力、つまり制御信号ＶＧ２が０Ｖよりも高い電位を基準電圧として与えられるとともに、トランジスタＭ２がオフするときのインバータ回路ＩＶ２１の出力が電源電位ＶＤＤよりも低い電位となる。
【００７５】
すなわち、インバータ回路ＩＶ２１への選択信号ＳＬがＨｉｇｈであり、トランジスタＭ７がオンしたとき、電源ＶＤＤから抵抗Ｒ６、トランジスタＭ７を通って接地ＧＮＤに電流が流れるため、制御信号ＶＧ２の基準電位は０Ｖよりも高くなる。一方、インバータ回路ＩＶ２１への選択信号ＳＬがＬｏｗであり、トランジスタＭ６がオンしたときは抵抗Ｒ７を通して電流が接地に流れるので、出力が電源電位ＶＤＤまで上昇できず電源電位ＶＤＤよりも低い電位となる。
【００７６】
この制御信号ＶＧ２の波形を図８に実線で示す。なお、図８に示す破線の波形は制御信号ＶＧ２に対して相補的に与えられる制御信号ＶＧ３の波形であり、インバータ回路ＩＶ２１と同等の回路から与えられるものとする。
【００７７】
図８に示すように、制御信号ＶＧ２およびＶＧ３は、０Ｖよりも高い電位Ｖ１から電源電位ＶＤＤよりも低い電位Ｖ２の間で変化する波形として与えられる。このようにすることで、制御信号ＶＧ２およびＶＧ３の交点、すなわち、トランジスタＭ２およびＭ３が同時にオンする電圧を下げることができ、トランジスタＭ２およびＭ３が同時にオフする可能性よりもトランジスタＭ２およびＭ３が同時にオンする可能性を高めることができ、リンギングの発生の可能性を低減できる。
【００７８】
すなわち、トランジスタＭ２およびＭ３のソース電極には、両者が同時にオフしている場合に電荷が蓄積されその電位が上昇することがある。そして、この電荷はトランジスタＭ２およびＭ３がオンしたときに瞬間的に放電され電流となるが、これがリンギングのトリガとなることが知られており、リンギングの低減には当該トリガの排除も必要である。トランジスタＭ２およびＭ３のソース電極に電荷を蓄積しないためには、どちらかが常にオンしていることが望ましく、トランジスタＭ２およびＭ３が同時にオンする可能性を高めることができる本実施の形態は有効である。
【００７９】
また、制御信号ＶＧ２およびＶＧ３は、０Ｖよりも高い電位Ｖ１を基準とするのでトランジスタＭ２およびＭ３のゲート電位が上昇し、ドレイン・ソース間電圧ＶDSが小さい場合でも飽和領域での動作を保証できる。
【００８０】
なお、以上の説明においては、実施の形態２において説明したＤ／Ａコンバータ２００のトランジスタＭ２に制御信号ＶＧ２を与えるインバータ回路ＩＶ２１について示したが、Ｄ／Ａコンバータ２００のトランジスタＭ３に制御信号ＶＧ３を与えるインバータ回路も同様の構成である。
【００８１】
＜Ｅ．実施の形態５＞
＜Ｅ−１．装置構成＞
図９に本発明に係る半導体集積回路装置の実施の形態５として、Ｄ／Ａコンバータ３００の部分構成を示す。なお、図２を用いて説明したＤ／Ａコンバータ２００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８２】
図９においては、トランジスタＭ２およびＭ３に制御信号ＶＧ２およびＶＧ３を与えるドライバ回路ＤＣ１と、電流発生回路ＣＧとを併せて示している。
【００８３】
ドライバ回路ＤＣ１は、トランジスタＭ２およびＭ３のゲート電極にその出力が接続されたインバータ回路ＩＶ２およびＩＶ３と、インバータ回路ＩＶ２およびＩＶ３の出力間に接続された抵抗Ｒ１０とで構成されている。インバータ回路ＩＶ２は電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ６およびＮチャネルトランジスタＭ７を備え、それぞれのゲート電極には選択信号ＳＬが与えられる。インバータ回路ＩＶ３は電源ＶＤＤと接地との間に直列に接続されたＰチャネルトランジスタＭ８およびＮチャネルトランジスタＭ９を備え、それぞれのゲート電極には選択信号バーＳＬが与えられる。なお、Ｄ／Ａコンバータ３００の出力は図中においてＩｏｕｔとして示す。
【００８４】
＜Ｅ−２．特徴的作用効果＞
インバータ回路ＩＶ２およびＩＶ３は相補的に動作するので、例えばインバータ回路ＩＶ２の出力がＨｉｇｈのとき、インバータ回路ＩＶ３の出力はＬｏｗであるが、インバータ回路ＩＶ２およびＩＶ３の出力間は抵抗Ｒ１０で接続されているので、電源ＶＤＤ−トランジスタＭ６−抵抗Ｒ１０−トランジスタＭ９−接地ＧＮＤという経路で電流が流れる。この結果、トランジスタＭ３のゲート電極には０Ｖよりも高い電位を基準電位とする制御信号ＶＧ３が与えられ、トランジスタＭ３のゲート電位が上昇するため、ドレイン・ソース間電圧ＶDSが小さい場合でも飽和領域での動作を保証できる。
【００８５】
なお、この場合、トランジスタＭ２のゲート電極には最大電位が電源電位ＶＤＤよりも低い電位の制御信号ＶＧ２が与えられることになり、結果的には、実施の形態４において示した図８のような波形図となる。
【００８６】
従って、トランジスタＭ２およびＭ３が同時にオンする可能性を高めるとともに、ドレイン・ソース間電圧が小さい場合でも飽和領域での動作を保証できるという効果を得ることができる。
【００８７】
また、実施の形態３および４において説明したインバータ回路ＩＶ２０およびＩＶ２１においては、それぞれが抵抗を有しているのでドライバ回路としては複数の抵抗を有することになるが、本実施の形態のドライバ回路ＤＣ１においては抵抗Ｒ１０だけで済むので、抵抗を設けるために必要な基板上の領域を削減でき、装置の小型化を図ることができる。また、抵抗の個数が１つになるので消費電流を低減できる。
【００８８】
＜Ｆ．実施の形態６＞
＜Ｆ−１．装置構成＞
図１０に本発明に係る半導体集積回路装置の実施の形態６として、Ｄ／Ａコンバータ４００の部分構成を示す。なお、図９を用いて説明したＤ／Ａコンバータ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００８９】
図１０においては、トランジスタＭ２およびＭ３に制御信号ＶＧ２およびＶＧ３を与えるドライバ回路ＤＣ２と、電流発生回路ＣＧとを併せて示している。
【００９０】
ドライバ回路ＤＣ２は、トランジスタＭ２およびＭ３のゲート電極にその出力が接続されたインバータ回路ＩＶ２およびＩＶ３と、インバータ回路ＩＶ２およびＩＶ３の出力間に配設された、ダイオード接続された２つのＰチャネルＭＯＳＦＥＴであるトランジスタＭ１２およびＭ１３とで構成されている。
【００９１】
トランジスタＭ１２はソース電極をインバータ回路ＩＶ２の出力に、ドレイン電極をインバータ回路ＩＶ３の出力に接続され、ゲート電極はソース電極に接続され、トランジスタＭ１３はソース電極をインバータ回路ＩＶ３の出力に、ドレイン電極をインバータ回路ＩＶ２の出力に接続され、ゲート電極はソース電極に接続されている。なお、Ｄ／Ａコンバータ４００の出力は図中においてＩｏｕｔとして示す。
【００９２】
＜Ｆ−２．特徴的作用効果＞
インバータ回路ＩＶ２およびＩＶ３は相補的に動作するので、例えばインバータ回路ＩＶ２の出力がＨｉｇｈのとき、インバータ回路ＩＶ３の出力はＬｏｗであり、トランジスタＭ１２はオフしているがトランジスタＭ１３はオンしている。この結果、トランジスタＭ１３は抵抗素子として動作し、電源ＶＤＤ−トランジスタＭ６−トランジスタＭ１３（すなわち抵抗）−トランジスタＭ９−接地ＧＮＤという経路で電流が流れる。この結果、トランジスタＭ３のゲート電極には０Ｖよりも高い電位を基準電位とする制御信号ＶＧ３が与えられ、トランジスタＭ２のゲート電極には最大電位が電源電位ＶＤＤよりも低い電位の制御信号ＶＧ２が与えられることになる。
【００９３】
逆に、インバータ回路ＩＶ２の出力がＬｏｗのときは、インバータ回路ＩＶ３の出力がＨｉｇｈであり、トランジスタＭ１２がオンしトランジスタＭ１３がオフして、トランジスタＭ１２が抵抗素子として動作し、上記と同様の作用をもたらす。
【００９４】
従って、インバータ回路ＩＶ２およびＩＶ３の出力間に抵抗成分が配設されているという点では実施の形態５において説明したＤ／Ａコンバータ３００と同様であるが、ＭＯＳトランジスタはオン抵抗が非常に大きいため、トランジスタサイズが小さくても大きな抵抗値を得ることができ、抵抗を作る場合に比べて必要な基板上の領域が少なくて済むので、装置を小型化できる。
【００９５】
また、ダイオード接続のトランジスタは、抵抗に比べ非直線的な電流電圧特性を有するので、Ｄ／Ａコンバータの出力電位の変位の低速化を実現することができ、時間当たりの電流変化量が低減し、リンギングを低減することができる。なお、トランジスタＭ１２およびＭ１３はＰチャネルＭＯＳＦＥＴで構成した例を示したが、ＮチャネルＭＯＳＦＥＴで構成しても良い。
【００９６】
＜Ｇ．実施の形態７＞
＜Ｇ−１．装置構成＞
図１１に本発明に係る半導体集積回路装置の実施の形態７として、Ｄ／Ａコンバータ５００の部分構成を示す。なお、図９を用いて説明したＤ／Ａコンバータ３００と同一の構成については同一の符号を付し、重複する説明は省略する。
【００９７】
図１１においては、トランジスタＭ２およびＭ３に制御信号ＶＧ２およびＶＧ３を与えるドライバ回路ＤＣ３と、電流発生回路ＣＧとを併せて示している。
【００９８】
ドライバ回路ＤＣ３は、トランジスタＭ２およびＭ３のゲート電極にその出力が接続されたインバータ回路ＩＶ２およびＩＶ３と、インバータ回路ＩＶ２およびＩＶ３の出力間に配設された、ダイオード接続された２つのＰチャネルＭＯＳＦＥＴであるトランジスタＭ１２およびＭ１３と、トランジスタＭ１２およびＭ１３にそれぞれ直列に接続されたＮチャネルＭＯＳＦＥＴであるトランジスタＭ１４（第１の遮断手段）およびＭ１５（第２の遮断手段）で構成されている。
【００９９】
トランジスタＭ１２はソース電極をインバータ回路ＩＶ２の出力に、ドレイン電極をトランジスタＭ１４のソース電極に接続され、ゲート電極はソース電極に接続され、トランジスタＭ１３はソース電極をインバータ回路ＩＶ３の出力に、ドレイン電極をトランジスタＭ１５のソース電極に接続されゲート電極はソース電極に接続されている。
【０１００】
トランジスタＭ１４およびＭ１５のドレイン電極はそれぞれインバータ回路ＩＶ３の出力およびインバータ回路ＩＶ２の出力に接続され、それぞれのゲート電極にはパワーセーブ（低消費電力）モード時に非活性となる制御信号ＰＷＳ（遮断信号）が与えられる構成となっている。なお、制御信号ＰＷＳはＤ／Ａコンバータ５００の外部から与えられる。なお、Ｄ／Ａコンバータ５００の出力は図中においてＩｏｕｔとして示す。
【０１０１】
＜Ｇ−２．特徴的作用効果＞
Ｄ／Ａコンバータ５００の通常動作時においては制御信号ＰＷＳが活性状態であるので、トランジスタＭ１４およびＭ１５はオンしており、インバータ回路ＩＶ２およびＩＶ３の出力に合わせてトランジスタＭ１２およびＭ１３がオン、オフすることで実施の形態６において説明したドライバ回路ＤＣ２と同様の作用効果を奏することになるが、Ｄ／Ａコンバータ５００をパワーセーブモードに設定した場合には、トランジスタＭ１４およびＭ１５がオフしてインバータ回路ＩＶ２およびＩＶ３に流れる電流を遮断することになる。
【０１０２】
従って、パワーセーブモードが設定される場合、例えばＤ／Ａコンバータの未使用時にはトランジスタＭ１２およびＭ１３に電流が流れることがなく、消費電流を低減できる。また、通常の動作モードにおいてはトランジスタＭ１４およびＭ１５はオンしているので、オン抵抗としても寄与することになる。なお、トランジスタＭ１２〜Ｍ１５はＰチャネルＭＯＳＦＥＴで構成した例を示したが、ＮチャネルＭＯＳＦＥＴで構成しても良い。
【０１０３】
次に、電流発生回路内に寄生インダクタンスと寄生容量のみで構成されるループ回路が存在する場合に、当該寄生インダクタンスと寄生容量に起因するリンギングを低減した構成について、実施の形態８および９を用いて説明する。
【０１０４】
＜Ｈ．実施の形態８＞
＜Ｈ−１．装置構成＞
図１２に本発明に係る半導体集積回路装置の実施の形態８として、Ｄ／Ａコンバータ６００の部分構成を示す。なお、図２を用いて説明したＤ／Ａコンバータ２００と同一の構成については同一の符号を付し、重複する説明は省略する。なお、図１２においては、Ｄ／Ａコンバータ６００に寄生するインダクタンス成分および容量成分をインダクタンスおよび容量として示した図である。
【０１０５】
図１２において、トランジスタＭ２およびＭ３のドレイン電極と電源ＶＤＤに接続される電源端子ＰＴとの間には、それぞれ寄生容量Ｃ５１およびＣ６１が存在している。また、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７が存在している。
【０１０６】
このように、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７が存在しているので、合成容量としては図３２を用いて説明した寄生容量Ｃ５およびＣ６より小さくなり、基板ＳＳ−寄生容量Ｃ５−寄生インダクタンスＬ２−寄生容量Ｃ２−接地ＧＮＤで構成される第３の回路ＰＳ３、基板ＳＳ−寄生容量Ｃ６−寄生インダクタンスＬ３−接地ＧＮＤで構成される第４の回路ＰＳ４の存在によるリンギングを小さくできる。
【０１０７】
＜Ｈ−２．Ｄ／Ａコンバータのレイアウト構成＞
以上説明したように、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７を形成してリンギングを低減するには、回路パターンのレイアウト構成に変更を加える必要がある。
【０１０８】
ここで、Ｄ／Ａコンバータの全体構成について図１３を用いて説明する。図１３は図９を用いて説明したＤ／Ａコンバータ３００の全体図である。図１３に示すように、Ｄ／Ａコンバータ３００は、複数の電流源セルＣＬを主たる構成として備え、その他に電流源セルＣＬ１に接続されるデコーダ・クロックバッファ部ＤＢ、バイアス回路ＢＣなどを有している。
【０１０９】
複数の電流源セルＣＬ１は２つの出力ノードＩ１とＩ２とをそれぞれ有し、出力ノードＩ１は共通して出力端子ＩＴに接続され、出力ノードＩ２は共通して出力端子バーＩＴに接続されている。そして、出力端子ＩＴは外部抵抗Ｒ２を介して接地され、出力端子バーＩＴは直接に接地される構成となっている。
【０１１０】
電流源セルＣＬ１の構成は、図９を用いて説明した電流発生回路ＣＧとドライバ回路ＤＣ１とで構成されており、同一の構成には同一の符号を付し、重複する説明は省略する。なお、選択信号ＳＬおよび後に説明する選択信号バーＳＬはデコーダ・クロックバッファ部ＤＢのデーコダから与えられる。
【０１１１】
次に、図１３に示したＤ／Ａコンバータ３００に本実施の形態を適用したＤ／Ａコンバータ６００のレイアウト構成を図１４に示す。図１４において、図１３に示す複数の電流源セルＣＬ１に含まれる電流発生回路ＣＧが配列された電流源アレイ１、複数の電流源セルＣＬ１に含まれるドライバ回路ＤＣ１が配列されたドライバアレイ２、そして、図１３に示すデコーダ・クロックバッファ部ＤＢおよびバイアス回路ＢＣなどが配設された周辺回路部３が素子形成領域ＥＲに形成され、ダンピング抵抗Ｒ３、Ｒ４、出力端子ＩＴ、バーＩＴ、電源端子ＰＴは素子形成領域ＥＲの外部においてＮウエル領域ＮＷの上部に形成されている。
【０１１２】
このような構成とすることで、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７を形成することができる。この仕組みについて出力端子ＩＴの構成を例に採って説明する。
【０１１３】
図１５は出力端子ＩＴと出力端子ＩＴに接続される部分を示すレイアウト図である。図１５において、素子形成領域ＥＲからは第２配線層ＭＬ２、第１配線層ＭＬ１、抵抗Ｒ４、出力端子ＩＴの順で配線経路が構成されている。第２配線層ＭＬ２と第１配線層ＭＬ１とはコンタクトホールＣＨ１で接続され、第１配線層ＭＬ１と抵抗Ｒ４とはコンタクトホールＣＨ２で接続され、抵抗Ｒ４と出力端子ＩＴとはコンタクトホールＣＨ３で接続される構成となっている。
【０１１４】
この構成のＡ−Ｂ断面を図１６に示す。図１６に示すように、第２配線層ＭＬ２は第１配線層ＭＬ１よりも上部に形成され、出力端子ＩＴは第２配線層ＭＬ２よりも上部に形成されている。そしてこれらの構成はＰ型半導体基板ＰＳＢの表面内に形成されたＮウエル領域ＮＷの上部に形成されている。従って、第１配線層ＭＬ１、抵抗Ｒ４、出力端子ＩＴとＮウエル領域ＮＷとの間には寄生容量Ｃ５１が形成されても、Ｎウエル領域ＮＷとＰ型半導体基板ＰＳＢとの間には寄生容量Ｃ７が形成されるので、寄生容量Ｃ５１およびＣ７が直列となり、両者の合成容量は寄生容量Ｃ５よりも小さくなる。
【０１１５】
これは、図１４に示す出力端子バーＩＴと、出力端子バーＩＴに接続される抵抗Ｒ３、第２配線層ＭＬ２、第３配線層ＭＬ３においても同様であり、この場合は寄生容量Ｃ６１が寄生容量Ｃ７と直列になる。なお、第３配線層ＭＬ３は第２配線層ＭＬ２よりも上部に形成される配線層であり、出力端子ＩＴ、出力端子バーＩＴ、電源端子ＰＴは第３配線層ＭＬ３と同じ層に形成される。
【０１１６】
また、図１２に示すように、Ｎウエル領域ＮＷの電位を固定するため電源端子ＰＴとＮウエル領域ＮＷとを電気的に接続する必要があるが、そのためには図１２に示す電源端子ＰＴとＮウエル領域ＮＷとを接続するコンタクトホールを設けるようにすれば良い。
【０１１７】
なお、素子形成領域ＥＲ内にＮウエル領域ＮＷが設けられることは言うまでもないが、上述したように外部接続端子部分もＮウエル領域ＮＷ上に設けるという技術思想は発明者等の独自のものである。なお、上記説明においてはＰ型半導体基板ＰＳＢを使用する例を示したが、これはＮ型半導体基板でも良く、その場合はＮウエル領域ＮＷの代わりにＰ型不純物が導入されたＰウエル領域を使用することになる。
【０１１８】
なお、図１４においては電源端子ＰＴにつながる配線が、出力端子ＩＴにつながる配線の上部で交差した構成となっているが、これは一例であって、このような構成である必要はなく、電源端子ＰＴにつながる配線と出力端子ＩＴにつながる配線とが並列しているような構成であっても良いことは言うまでもない。
【０１１９】
＜Ｉ．実施の形態９＞
＜Ｉ−１．装置構成＞
図１７に本発明に係る半導体集積回路装置の実施の形態９として、Ｄ／Ａコンバータ７００の部分構成を示す。なお、図２を用いて説明したＤ／Ａコンバータ２００と同一の構成については同一の符号を付し、重複する説明は省略する。なお、図１７においては、Ｄ／Ａコンバータ７００に寄生するインダクタンス成分および容量成分をインダクタンスおよび容量として示した図である。
【０１２０】
図１７において、電源ＶＤＤに接続される電源端子ＰＴにはダンピング抵抗Ｒ８が接続され、ダンピング抵抗Ｒ８の一方端とトランジスタＭ２およびＭ３のドレイン電極との間には、それぞれ寄生容量Ｃ５１およびＣ６１が存在している。そして、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７が接続している。
【０１２１】
図１２を用いて説明した、Ｄ／Ａコンバータ６００においては、寄生容量Ｃ５１およびＣ６１に直列に寄生容量Ｃ７を接続することで寄生容量Ｃ５１およびＣ６１の値を小さくし、第３および第４の回路ＰＳ３およびＰＳ４の存在によるリンギングを小さくする構成を示したが、値は小さくなっても寄生容量Ｃ５１およびＣ６１は存在するので、電源ＶＤＤから寄生インダクタンスＬ１を介して第３および第４の回路ＰＳ３およびＰＳ４に達する経路が形成されることになり、さらなるリンギングの低減ができなかった。
【０１２２】
しかし、図１７に示すようにダンピング抵抗Ｒ８を配設することで、寄生容量と寄生インダクタンスだけで構成される回路がなくなり、リンギングを低減することができる。なお、ダンピング抵抗Ｒ８によるリンギング低減の仕組みは、実施の形態１において数式（１）〜（３）を用いて説明したのと同様である。
【０１２３】
なお、ダンピング抵抗Ｒ８を配設したＤ／Ａコンバータ７００のレイアウト構成は、Ｄ／Ａコンバータ６００のレイアウト構成を示した図１４を兼用して説明する。図１４において、素子形成領域ＥＲからは第３配線層ＭＬ３、第２配線層ＭＬ２、電源端子ＰＴの順で配線経路が構成されており、平面的にはダンピング抵抗Ｒ８の存在は判らないが、図１４において示すＡ−Ｂ線における断面図によりダンピング抵抗Ｒ８の配設状態を示す。図１８に当該断面構成の一例を示す。
【０１２４】
図１８に示すように、第３配線層ＭＬ３と第２配線層ＭＬ２とはコンタクトホールＣＨ４で接続され、第２配線層ＭＬ２と電源端子ＰＴとはコンタクトホールＣＨ５で接続されている。ダンピング抵抗Ｒ８は第２配線層ＭＬ２および電源端子ＰＴの下部に配設されている。そして、フィールド酸化膜ＦＯの上に形成されたダンピング抵抗Ｒ８の両端は、それぞれコンタクトホールＣＨ７およびＣＨ８により配線層ＭＬ１１およびＭＬ１２に接続され、配線層ＭＬ１１はコンタクトホールＣＨ６により電源端子ＰＴに電気的に接続され、配線層ＭＬ１２はコンタクトホールＣＨ９によりウエルコンタクトＷＣに電気的に接続されている。なお、ウエルコンタクトＷＣはフィールド酸化膜ＦＯを貫通してＮウエル領域に達するように設けられ、接触抵抗を低減するためＮ型不純物濃度がＮウエル領域よりも高く設定されたＮ+層で形成されている。また、ダンピング抵抗Ｒ８はポリシリコン層等で構成されている。
【０１２５】
次に、図１９に、図１４において示すＡ−Ｂ線における断面構成の他の例を示す。図１９に示すように、第３配線層ＭＬ３と第２配線層ＭＬ２とはコンタクトホールＣＨ４で接続され、第２配線層ＭＬ２と電源端子ＰＴとはコンタクトホールＣＨ５で接続されている。ダンピング抵抗Ｒ８は第２配線層ＭＬ２および電源端子ＰＴの下部に配設されている。なお、ダンピング抵抗Ｒ８はＮウエル層ＮＷの表面内にＰ型不純物の拡散により形成されている。そして、ダンピング抵抗Ｒ８の両端は、それぞれコンタクトホールＣＨ７およびＣＨ８により配線層ＭＬ１１およびＭＬ１２に接続され、配線層ＭＬ１１はコンタクトホールＣＨ６により電源端子ＰＴに電気的に接続され、配線層ＭＬ１２はコンタクトホールＣＨ９によりウエルコンタクトＷＣに電気的に接続されている。
【０１２６】
＜Ｉ−２．ダンピング抵抗の平面形状について＞
以上の説明においてはダンピング抵抗Ｒ８の平面形状については言及しなかったが、ダンピング抵抗Ｒ８の平面形状としては、抵抗値を高めるために蛇行形状を採用しても良い。
【０１２７】
図２０にダンピング抵抗Ｒ８としてポリシリコン層を用いる場合の平面形状を、また図２１には、図２０におけるＡ−Ｂ線での断面形状を示す。図２０および図２１に示すようにダンピング抵抗Ｒ８はフィールド酸化膜ＦＯ上に平行に配列された複数の抵抗体ＲＭで構成され、抵抗体ＲＭが直列に電気的に接続されるように複数の配線層ＭＬ１０とコンタクトホールＣＨ１０が配設されている。従って、配線層ＭＬ１０のうちダンピング抵抗Ｒ８の両端に対応する配線層Ｅ１およびＥ２を、電源端子ＰＴおよびウエルコンタクトＷＣに電気的に接続するようにすれば良い。
【０１２８】
また、図２２にダンピング抵抗Ｒ８を不純物拡散層で形成する場合の平面形状を、また図２３には、図２２におけるＡ−Ｂ線での断面形状を示す。図２２および図２３に示すようにダンピング抵抗Ｒ８は、Ｎウエル領域の表面内に平行に配列された複数の抵抗体ＲＭで構成され、抵抗体ＲＭが直列に電気的に接続されるように複数の配線層ＭＬ１０とコンタクトホールＣＨ１０が配設されている。従って、配線層ＭＬ１０のうちダンピング抵抗Ｒ８の両端に対応する配線層Ｅ１およびＥ２を、電源端子ＰＴおよびウエルコンタクトＷＣに電気的に接続するようにすれば良い。
【０１２９】
なお、ダンピング抵抗Ｒ８を蛇行形状にする場合、図２０および図２２に示すように、並列に配置した複数の抵抗体ＲＭを複数の配線層ＭＬ１０とコンタクトホールＣＨ１０とで接続して蛇行形状にせずとも、蛇行形状の抵抗体を形成するようにしても良いことは言うまでもない。
【０１３０】
＜Ｉ−３．変形例＞
以上説明した実施の形態９においては、Ｄ／Ａコンバータ７００を単独で示し、Ｄ／Ａコンバータ７００の素子形成領域ＥＲの外部には独立したＮウエル領域ＮＷが配設された例を示した。これは、実施の形態８で説明したＤ／Ａコンバータ６００においても同様であった。
【０１３１】
このような構成では、Ｄ／Ａコンバータ７００を複数配列する場合に、Ｎウエル領域ＮＷ間での寄生容量のカップリングが存在せず、Ｄ／Ａコンバータ７００間で信号のクロストークが発生することが防止できるという特徴を有している。
【０１３２】
しかし、クロストークの発生が許容範囲内にあるならば、複数のＤ／Ａコンバータ７００間でＮウエル領域ＮＷを共通化することでＮウエル領域ＮＷの面積を広げることができ、Ｎウエル領域ＮＷと基板間の寄生容量を大きくすることができる。その結果電源ＶＤＤとＮウエル領域ＮＷ間に存在する抵抗と寄生容量とで構成されるローパスフィルタの寄生容量が大きくなり、Ｎウエル領域ＮＷの電位を安定化することができる。
【０１３３】
図２４に複数のＤ／Ａコンバータ７００間でＮウエル領域ＮＷを共通化した場合のレイアウト構成を示す。
【０１３４】
＜Ｉ−４．Ｄ／Ａコンバータ以外の適用例＞
以上説明した実施の形態８および９においては、Ｄ／Ａコンバータを例に採って説明したが、本発明の適用はＤ／Ａコンバータに限定されるものではなく、例えば、電流出力の大きな増幅器の出力部や、バッファの出力部に適用しても良い。
【０１３５】
図２５に増幅器の出力部への適用例を、また図２６にはバッファの出力部への適用例を示す。
【０１３６】
図２５において増幅器ＡＰの出力にサージ保護回路ＰＣが配設され、サージ保護回路ＰＣの出力に端子ＰＤが接続されている。サージ保護回路ＰＣは電源ＶＤＤと接地ＧＮＤとの間に直列に接続されたトランジスタＭ５０（ＰチャネルＭＯＳＦＥＴ）と、トランジスタＭ６０（ＮチャネルＭＯＳＦＥＴ）とで構成されている。トランジスタＭ５０およびＭ６０はそれぞれダイオード接続されており、両者の接続ノードＮＤ１に端子ＰＤが接続されている。
【０１３７】
このような構成において、増幅器ＡＰの出力とサージ保護回路ＰＣの接続ノードＮＤ１とを接続する配線ＰＬ１、およびサージ保護回路ＰＣの接続ノードＮＤ１と端子ＰＤとを接続する配線ＰＬ２を、Ｎウエル領域上ＮＷに形成するようにすれば良い。
【０１３８】
図２６においてバッファＢＦの出力にサージ保護回路ＰＣが配設され、サージ保護回路ＰＣの出力に端子ＰＤが接続されている。なお、図２６においてはバッファＢＦの一例として電源ＶＤＤと接地ＧＮＤとの間に直列に接続されたトランジスタＭ７０（ＰチャネルＭＯＳＦＥＴ）と、トランジスタＭ８０（ＮチャネルＭＯＳＦＥＴ）とで構成されるインバータ回路を示している。また、サージ保護回路ＰＣの構成は図２５において説明したものと同様である。
【０１３９】
このような構成において、バッファＢＦの出力、すなわちトランジスタＭ７０とＭ８０との接続ノードＮＤ２とサージ保護回路ＰＣの接続ノードＮＤ１とを接続する配線ＰＬ１、およびサージ保護回路ＰＣの接続ノードＮＤ１と端子ＰＤとを接続する配線ＰＬ２を、Ｎウエル領域上に形成するようにすれば良い。
【０１４０】
なお、Ｎウエル領域ＮＷの電位を固定するため電源とＮウエル領域ＮＷとは接続する必要があるが、その接続方法は電源端子とＮウエル領域ＮＷとをコンタクトホールを介して接続するなどの一般的な方法で良い。
【０１４１】
このように、電流出力が多く、寄生容量、寄生インダクタンスの存在により出力にリンギングが発生する可能性がある半導体集積回路装置であって、半導体集積回路装置の動作を規定する素子が形成される素子形成領域以外の領域に配設された電流経路を有する場合、当該電流経路を、半導体基板の表面内に形成され、半導体集積回路装置の動作電源に電気的に接続されたウエル領域の上部に配設することで、電流経路を構成する導体層に寄生する寄生容量を低減することができる。
【０１４２】
＜Ｉ−５．出力端子配置について＞
実施の形態９において示したＤ／Ａコンバータ７００においては、図１４に示すように電源入力端子となる電源端子ＰＴを中央に配設し、その両隣に出力端子ＩＴおよびバーＩＴを配設する構成としていた。これは実施の形態８において示したＤ／Ａコンバータ６００においても同様であるが、このような構成とする理由について図２７を用いて説明する。
【０１４３】
図３２を用いて説明したように電源端子ＰＴ、出力端子ＩＴ、バーＩＴにはそれぞれ寄生インダクタンスＬ１、Ｌ２、Ｌ３が寄生している。この寄生インダクタンスにおいては、Ｄ／Ａコンバータの出力で電流出力が変位するのに伴って瞬間的に電位が発生する。その結果、隣接する端子間における相互インダクタンスが、各端子に影響を及ぼすことになる。
【０１４４】
図２７は図１４に示す端子配置を模式的に示した図であり、それぞれの端子に流れる電流の向きを矢印で示している。図２７に示すように、出力端子ＩＴおよびバーＩＴとは逆の方向に電流が流れる電源端子ＰＴを中央に配置することで、隣合う端子では逆方向に電流が流れることになり、各端子で発生する自己インダクタンスの影響を、隣合う端子間における相互インダクタンスで低減することができる。
【０１４５】
なお、以上説明した実施の形態１〜９においてはトランジスタとしてＭＯＳＦＥＴを使用した例を示したが、これに限定されるものではなくバイポーラトランジスタを用いる場合にも本発明は適用可能である。
【０１４６】
＜Ｊ．実施の形態１０＞
以上説明した本発明に係る実施の形態１〜９においては、主としてＤ／Ａコンバータの出力のリンギングの低減について説明したが、本発明はＤ／Ａコンバータに限らず、電流源トランジスタとスイッチング用トランジスタとで構成される電流発生回路を有する種々の半導体集積回路装置に適用可能である。
【０１４７】
このような電流発生回路を有する半導体集積回路装置においては、出力のリンギングの低減も課題の１つであるが、電流源トランジスタにバイアス信号線を介してサージ電圧が与えられることを防止することも課題の１つである。
【０１４８】
＜Ｊ−１．装置構成＞
従来はサージ電圧の印加を防止するため、以下に説明するような構成を採っていた。図２８に、サージ電圧の印加を防止するための従来の構成を示す。図２８においては複数の電流発生回路１０１にそれぞれ含まれる電流源トランジスタＭ１０１（ＰチャネルＭＯＳＦＥＴ）と、当該複数の電流源トランジスタＭ１０１にバイアス信号を与える構成とが示されている。
【０１４９】
図２８に示すように、各電流源トランジスタＭ１０１のゲート電極にはクロストーク防止抵抗ＲＣを介してバイアス信号線ＢＬが接続されている。バイアス信号線ＢＬはバイアス用増幅器ＢＡに接続されるとともに、サージ保護抵抗ＳＲおよびサージ保護回路ＰＣを介して端子ＰＤに接続されている。そして端子ＰＤには外付けのレギュレーション用容量ＣＸが接続されている。レギュレーション用容量ＣＸは、バイアス信号線ＢＬの信号の変動を抑制するためのものである。
【０１５０】
サージ保護回路ＰＣは電源ＶＤＤと接地ＧＮＤとの間に直列に接続されたトランジスタＭ５０（ＰチャネルＭＯＳＦＥＴ）と、トランジスタＭ６０（ＮチャネルＭＯＳＦＥＴ）とで構成されている。トランジスタＭ５０およびＭ６０はそれぞれダイオード接続されており、両者の接続ノードＮＤに端子ＰＤおよびサージ保護抵抗ＳＲが接続されている。
【０１５１】
このように、従来はバイアス信号線ＢＬにサージ保護抵抗ＳＲおよびサージ保護回路ＰＣを配設することでサージ電圧の印加を防止していた。しかし、このような構成では、サージ保護抵抗ＳＲが各電流源トランジスタＭ１０１に対して共通インピーダンスとなりサージ保護抵抗ＳＲにおける電圧振動が全ての電流源トランジスタＭ１０１に伝搬してしまう。また、逆に１つの電流源トランジスタＭ１０１で発生した電圧振動がサージ保護抵抗ＳＲに伝搬した場合、それが他の電流源トランジスタＭ１０１に伝搬する場合もある。
【０１５２】
発明者等は、このような問題を解決するため、サージ保護抵抗を電流発生回路１０１ごとに設けた。そして、サージ保護抵抗の形成による装置の大型化を避けるため、クロストーク防止抵抗と兼用するようにした。図２９にこの構成を示す。なお、図２９において図２８と同一の構成には同一の符号を付し、説明は省略する。
【０１５３】
図２９に示すように、各電流源トランジスタＭ１０１のゲート電極にはサージ・クロストーク防止抵抗ＳＣＲを介してバイアス信号線ＢＬが接続されている。
【０１５４】
なお、サージ保護抵抗は大きな電圧に耐えられるようにクロストーク防止抵抗よりも線幅が太くなっている。従って両者を兼用するサージ・クロストーク防止抵抗ＳＣＲはその線幅がサージ保護抵抗と同程度に設定される。
【０１５５】
なお、サージ・クロストーク防止抵抗ＳＣＲの平面形状としては、一定幅の細長形状でも良いが、線幅が太いので、そのままでは所定の抵抗値を得るためには大面積となってしまい装置の小型化の観点で問題がある場合には、サージの印加側では線幅を太くし、電流源トランジスタＭ１０１側では線幅を従来のクロストーク防止抵抗程度にしたような形状でも良い。
【０１５６】
また、上記説明では電流源トランジスタＭ１０１をＰチャネルＭＯＳＦＥＴとして説明したが、ＮチャネルＭＯＳＦＥＴでも良いことは言うまでもない。
【０１５７】
＜Ｊ−２．特徴的作用効果＞
このような構成とすることで、サージ電圧の印加による電流源トランジスタＭ１０１の破壊の防止および、電流発生回路１０１間のクロストークを防止できるとともに、１つの電流発生回路１０１の電流源トランジスタＭ１０１のゲート電位の変動が他の電流発生回路１０１の電流源トランジスタＭ１０１に伝搬することを防止できる。
【０１５８】
【発明の効果】
本発明に係る請求項１記載のＤ／Ａコンバータによれば、第１の経路および、第２の経路の各々に配設された第１の抵抗素子および第２の抵抗素子を備えるので、第１の電源から第１のトランジスタ、第２のトランジスタ、第１の端子に至る電流経路に寄生する寄生インダクタンスおよび寄生容量のみで構成される経路が解消され、第１の電源から第１のトランジスタ、第３のトランジスタ、第２の端子を通って第２の電源に至る電流経路に寄生する寄生インダクタンスおよび寄生容量のみで構成される経路が解消されるので、これらの経路の寄生インダクタンスおよび寄生容量の共振による発振を減衰させることができる。
【０１６１】
本発明に係る請求項４記載のＤ／Ａコンバータによれば、例えば、第４のトランジスタがオンするように第１の信号が与えられる場合、第１の電源から第４のトランジスタ、第３の抵抗素子、第７のトランジスタを通って第２の電源に至る電流経路が形成され、第３のトランジスタには第２の電源の電位よりも第１の電源の電位に近づいた電位を基準電位とする第２の制御信号が与えられるので、第２の抵抗素子が第２の経路に配設された場合に、第３のトランジスタの第２の主電極電位と第２の制御信号の電位との差が小さくなって、第３のトランジスタが飽和領域で動作しなくなるという問題を解消できる。また、第１の抵抗素子が第１の経路に配設された場合にも、第２のトランジスタの動作の不具合を同様に解消できる。
【０１６３】
本発明に係る請求項６記載のＤ／Ａコンバータによれば、ダイオード接続された第８および第９のトランジスタのオン抵抗を得ることができ、第３の抵抗素子を抵抗で構成する場合より少ない面積で同等の抵抗値を得ることができ、装置を小型化できる。
【０１６４】
本発明に係る請求項７記載のＤ／Ａコンバータによれば、第１および第２の遮断手段を備えることで、第３の抵抗素子を通じて流れる電流を遮断信号に基づいて任意に遮断できるので、第３の抵抗素子に常時電流が流れることを防止でき、無用な消費電流を低減できる。
【０１６５】
本発明に係る請求項８記載のＤ／Ａコンバータによれば、第１および第２のの遮断手段を第１０および第１１のトランジスタで構成するので、電流を遮断しない場合は、第８および第９のトランジスタのオン抵抗に加えてさらなるオン抵抗を得ることができる。
【０１６６】
本発明に係る請求項９記載のＤ／Ａコンバータによれば、例えば、第５のトランジスタがオンするように第１の信号が与えられる場合、第１の電源から第２の抵抗を通って電流が流れるので、インバータ回路の出力端からは第２の電源の電位よりも第１の電源の電位に近づいた電位を基準電位とする第１あるいは第２の制御信号が与えられるので、第２の抵抗素子が第２の経路に配設された場合にインバータ回路を第３のトランジスタの制御電極に接続すれば、第３のトランジスタの第２の主電極電位と第２の制御信号の電位との差が小さくなって、第３のトランジスタが飽和領域で動作しなくなるという問題を解消できる。また、第１の抵抗素子が第１の経路に配設された場合には、インバータ回路を第２のトランジスタの制御電極に接続すれば、第２のトランジスタの動作の不具合を同様に解消できる。
【０１６７】
本発明に係る請求項１０記載のＤ／Ａコンバータによれば、例えば、第５のトランジスタがオンするように第１の信号が与えられる場合、第１の電源から第２の抵抗を通って電流が流れるので、インバータ回路の出力端からは第２の電源の電位よりも第１の電源の電位に近づいた電位を基準電位とする第１あるいは第２の制御信号が与えられ、また第５のトランジスタがオフするように第１の信号が与えられる場合、第２の電源から第３の抵抗を通って電流が流れるので、インバータ回路の出力端からは第１の電源の電位よりも第２の電源の電位に近づいた電位を基準電位とする第１あるいは第２の制御信号が与えられるので、第１あるいは第２の制御信号の変化の幅が小さくなり、第２および第３のトランジスタの出力変動を低減できる。
【０１６８】
本発明に係る請求項１１記載のＤ／Ａコンバータによれば、電源端子、第１のトランジスタと電源端子とを接続する電源経路、第１の端子、第１の経路、第２の端子、第２の経路および第１、第２の抵抗素子を第１の電源に電気的に接続された第２導電型のウエル領域の上部に配設することで、これらとウエル領域との間に形成される寄生容量と、ウエル領域と半導体基板との間に形成される寄生容量とが直列に接続されることになり、寄生容量を低減して寄生インダクタンスおよび寄生容量の共振による発振を減衰させることができる。
【０１６９】
本発明に係る請求項１２記載のＤ／Ａコンバータによれば、ウエル領域が第３の抵抗素子を介して第１の電源に電気的に接続されるので、寄生インダクタンスおよび寄生容量の共振による発振をさらに減衰させることができる。
【０１７０】
本発明に係る請求項１３記載のＤ／Ａコンバータによれば、第１および第２の経路を電源経路の両側に並列に配設することで、隣合う端子では逆方向に電流が流れることになり、各端子で発生する自己インダクタンスの影響を、隣合う端子間における相互インダクタンスで低減することができる。
【図面の簡単な説明】
【図１】 本発明に係る実施の形態１のＤ／Ａコンバータの部分構成を示す図である。
【図２】 本発明に係る実施の形態２のＤ／Ａコンバータの部分構成を示す図である。
【図３】 本発明に係る実施の形態２の適用例を示す図である。
【図４】 本発明に係る実施の形態２の適用例を示す図である。
【図５】 本発明に係る実施の形態３のＤ／Ａコンバータの部分構成を示す図である。
【図６】 本発明に係る実施の形態３のＤ／Ａコンバータのドライバ回路の出力波形を示す図である。
【図７】 本発明に係る実施の形態４のＤ／Ａコンバータの部分構成を示す図である。
【図８】 本発明に係る実施の形態４のＤ／Ａコンバータのドライバ回路の出力波形を示す図である。
【図９】 本発明に係る実施の形態５のＤ／Ａコンバータの部分構成を示す図である。
【図１０】 本発明に係る実施の形態６のＤ／Ａコンバータの部分構成を示す図である。
【図１１】 本発明に係る実施の形態７のＤ／Ａコンバータの部分構成を示す図である。
【図１２】 本発明に係る実施の形態８のＤ／Ａコンバータの部分構成を示す図である。
【図１３】 本発明を適用したＤ／Ａコンバータの全体構成を示す図である。
【図１４】 本発明に係る実施の形態８のＤ／Ａコンバータのレイアウト構成を示す図である。
【図１５】 本発明に係る実施の形態８のＤ／Ａコンバータのレイアウト構成を示す部分図である。
【図１６】 本発明に係る実施の形態８のＤ／Ａコンバータのレイアウト構成の部分断面図である。
【図１７】 本発明に係る実施の形態９のＤ／Ａコンバータの部分構成を示す図である。
【図１８】 本発明に係る実施の形態９のＤ／Ａコンバータのレイアウト構成の部分断面図である。
【図１９】 本発明に係る実施の形態９のＤ／Ａコンバータのレイアウト構成の部分断面図である。
【図２０】 本発明に係る実施の形態９のＤ／Ａコンバータに適用される抵抗の平面形状を示す図である。
【図２１】 本発明に係る実施の形態９のＤ／Ａコンバータに適用される抵抗の断面形状を示す図である。
【図２２】 本発明に係る実施の形態９のＤ／Ａコンバータに適用される抵抗の平面形状を示す図である。
【図２３】 本発明に係る実施の形態９のＤ／Ａコンバータに適用される抵抗の断面形状を示す図である。
【図２４】 本発明に係る実施の形態９の変形例を説明するＤ／Ａコンバータのレイアウト構成図である。
【図２５】 本発明に係る実施の形態９のＤ／Ａコンバータ以外への適用例を示す図である。
【図２６】 本発明に係る実施の形態９のＤ／Ａコンバータ以外への適用例を示す図である。
【図２７】 Ｄ／Ａコンバータの端子配置による効果を説明する図である。
【図２８】 電流源へのサージ電圧の印加を防止するための従来の構成を示す図である。
【図２９】 本発明に係る実施の形態１０の構成を示す図である。
【図３０】 従来のＤ／Ａコンバータの全体構成を示す図である。
【図３１】 従来のＤ／Ａコンバータの出力波形を示す図である。
【図３２】 従来のＤ／Ａコンバータの部分構成を示す図である。
【図３３】 従来のＤ／Ａコンバータの部分構成を示す図である。
【図３４】 従来のＤ／Ａコンバータの部分構成を示す図である。
【図３５】 従来のＤ／Ａコンバータの部分構成を示す図である。
【符号の説明】
ＩＴ，バーＩＴ 出力端子、ＰＴ 電源端子、ＶＧ２，ＶＧ３ 制御端子、ＩＶ２，ＩＶ３ インバータ回路、ＤＣ１，ＤＣ２，ＤＣ３ ドライバ回路、ＥＲ素子形成領域、ＮＷ Ｎウエル領域、１０１ 電流発生回路、ＳＣＲ サージ・クロストーク防止抵抗。
Claims (13)
- 第１の電源に電源端子を介して接続された第１導電型の第１のトランジスタと、
前記第１のトランジスタの出力に接続され、駆動手段から相補的に与えられる第１および第２の制御信号に基づいて、前記第１のトランジスタの出力を第１および第２出力として相補的に出力する第１導電型の第２および第３のトランジスタと、
前記第１および第２の出力が与えられる第１および第２の端子と、
前記第２のトランジスタと前記第１の端子とを接続する第１の経路および、前記第３のトランジスタと前記第２の端子とを接続する第２の経路の各々に配設された第１の抵抗素子および第２の抵抗素子と、
前記第２の端子に接続される第２の電源と、
一方を前記第１の端子に接続され、他方を前記第２の電源に接続される第１の抵抗とを備える、Ｄ／Ａコンバータ。 - 前記第１のトランジスタ乃至第３のトランジスタと、前記第１および第２の抵抗素子と、前記第１および第２の端子と、前記電源端子は同一半導体集積回路装置内に設けられたことを特徴とする請求項１記載のＤ／Ａコンバータ。
- 前記第１の抵抗は、前記半導体集積回路装置外に設けられたことを特徴とする請求項２記載のＤ／Ａコンバータ。
- 前記第１のトランジスタの第１の主電極は前記電源端子に、第２の主電極は前記第２および第３のトランジスタの第１の主電極に接続され、
前記第２および第３のトランジスタの第２の主電極は、前記第１および第２の経路に接続され、
前記駆動手段は、
前記第１の電源に第１の主電極が接続された第１導電型の第４のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第４のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第５のトランジスタとを有し、前記第４および第５のトランジスタの制御電極に入力された第１の信号を反転し、出力端となる前記第４および第５のトランジスタの前記第２の主電極の接続部から前記第１の制御信号として出力する第１のインバータ回路と、
前記第１の電源に第１の主電極が接続された第１導電型の第６のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第６のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第７のトランジスタとを有し、前記第６および第７のトランジスタの制御電極に入力された第２の信号を反転し、出力端となる前記第６および第７のトランジスタの前記第２の主電極の接続部から前記第２の制御信号として出力する第２のインバータ回路と、
第１および第２のインバータ回路の出力端の間に電気的に接続された第３の抵抗素子とを備える、請求項１乃至３のいずれかに記載のＤ／Ａコンバータ。 - 前記駆動手段は前記半導体集積回路装置内に設けられることを特徴とする、請求項１乃至４のいずれかに記載のＤ／Ａコンバータ。
- 前記第３の抵抗素子は、
前記第１および第２のインバータ回路側に第１および第２の主電極を接続され、制御電極がダイオード接続された第８のトランジスタと、
前記第２および第１のインバータ回路側に第１および第２の主電極を接続され、制御電極がダイオード接続された第９のトランジスタである、請求項４または請求項５に記載のＤ／Ａコンバータ。 - 前記駆動手段は、
前記第８のトランジスタの前記第２の主電極と、前記第２のインバータ回路の出力端との間に設けられ、遮断信号を受けて、前記第２の主電極と前記第２のインバータ回路の出力端とを電気的に接続する経路を遮断する第１の遮断手段と、 前記第９のトランジスタの前記第２の主電極と、前記第１のインバータ回路の出力端との間に設けられ、前記遮断信号を受けて、前記第２の主電極と前記第１のインバータ回路の出力端とを電気的に接続する経路を遮断する第２の遮断手段とをさらに備える、請求項６記載のＤ／Ａコンバータ。 - 前記第１および第２の遮断手段は、第１０および第１１のトランジスタであって、
前記遮断信号は、前記第１０および第１１のトランジスタの制御電極に与えられる、請求項７記載のＤ／Ａコンバータ。 - 前記第１のトランジスタの第１の主電極は前記電源端子に、第２の主電極は前記第２および第３のトランジスタの第１の主電極に接続され、
前記第２および第３のトランジスタの第２の主電極は、前記第１および第２の経路に接続され、
前記駆動手段は、
前記第１の電源に第１の主電極が接続された第１導電型の第４のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第４のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第５のトランジスタと、前記第４のトランジスタの前記第１の主電極と前記第２の主電極との間に配設された第２の抵抗を有し、前記第４および第５のトランジスタの制御電極に入力された信号を反転し、出力端となる前記第４および第５のトランジスタの前記第２の主電極の接続部から前記第１あるいは第２の制御信号として出力するインバータ回路を含む請求項１記載のＤ／Ａコンバータ。 - 前記第１のトランジスタの第１の主電極は前記電源端子に、第２の主電極は前記第２および第３のトランジスタの第１の主電極に接続され、
前記第２および第３のトランジスタの第２の主電極は、前記第１および第２の経路に接続され、
前記駆動手段は、
前記第１の電源に第１の主電極が接続された第１導電型の第４のトランジスタと、前記第２の電源に第１の主電極が接続され、前記第４のトランジスタの第２の主電極に、第２の主電極が接続された第２導電型の第５のトランジスタと、前記第４のトランジスタの前記第１の主電極と前記第２の主電極との間に配設された第２の抵抗と、前記第５のトランジスタの前記第１の主電極と前記第２の主電極との間に配設された第３の抵抗とを有し、前記第４および第５のトランジスタの制御電極に入力された信号を反転し、出力端となる前記第４および第５のトランジスタの前記第２の主電極の接続部から前記第１あるいは第２の制御信号として出力するインバータ回路を含む請求項１記載のＤ／Ａコンバータ。 - 前記電源端子、前記第１のトランジスタと前記電源端子とを接続する電源経路、前記第１の端子、前記第１の経路、前記第２の端子、前記第２経路および第１、第２の抵抗素子は、第１導電型の半導体基板の表面内に形成され前記第１の電源に電気的に接続された第２導電型のウエル領域の上部に配設される、請求項１記載のＤ／Ａコンバータ。
- 前記ウエル領域は、第３の抵抗素子を介して前記第１の電源に電気的に接続される、請求項１１記載のＤ／Ａコンバータ。
- 前記第１および第２の経路は、前記電源経路の両側に並列に配設される、請求項１２記載のＤ／Ａコンバータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294398A JP4015276B2 (ja) | 1998-05-25 | 1998-05-25 | Ｄ／ａコンバータ |
| US09/177,503 US6472930B1 (en) | 1998-05-25 | 1998-10-23 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14294398A JP4015276B2 (ja) | 1998-05-25 | 1998-05-25 | Ｄ／ａコンバータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11340804A JPH11340804A (ja) | 1999-12-10 |
| JP4015276B2 true JP4015276B2 (ja) | 2007-11-28 |
Family
ID=15327264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14294398A Expired - Fee Related JP4015276B2 (ja) | 1998-05-25 | 1998-05-25 | Ｄ／ａコンバータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6472930B1 (ja) |
| JP (1) | JP4015276B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7026848B2 (en) * | 2004-05-18 | 2006-04-11 | Rambus Inc. | Pre-driver circuit |
| JP4537840B2 (ja) * | 2004-12-13 | 2010-09-08 | 株式会社東芝 | 電流源セルおよびそれを用いたｄ／ａコンバータ |
| US7112937B1 (en) | 2005-10-31 | 2006-09-26 | Hewlett-Packard Development Company, Lp. | Device and method for driving a motor |
| TWI354449B (en) * | 2008-02-12 | 2011-12-11 | Faraday Tech Corp | Current steering dac and voltage booster for curre |
| US7994957B2 (en) * | 2009-06-30 | 2011-08-09 | Mediatek Singapore Pte. Ltd. | Current steering digital-to-analog converter |
| JP6237607B2 (ja) * | 2014-12-23 | 2017-11-29 | 株式会社豊田自動織機 | 電動圧縮機 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4533842A (en) * | 1983-12-01 | 1985-08-06 | Advanced Micro Devices, Inc. | Temperature compensated TTL to ECL translator |
| US5281873A (en) * | 1989-11-21 | 1994-01-25 | Fujitsu Limited | Sense amplifier control circuit |
| US5233565A (en) * | 1990-12-26 | 1993-08-03 | Motorola, Inc. | Low power BICMOS memory using address transition detection and a method therefor |
| US5381057A (en) * | 1993-05-03 | 1995-01-10 | Kabushiki Kaisha Toshiba | ECL gate having active pull-down transistor |
| US5309036A (en) * | 1993-05-28 | 1994-05-03 | Myson Technology Inc. | Driver circuit for an attachment unit interface used in a network system |
| US5552724A (en) * | 1993-09-17 | 1996-09-03 | Texas Instruments Incorporated | Power-down reference circuit for ECL gate circuitry |
| US5428307A (en) * | 1993-10-20 | 1995-06-27 | Silicon Systems, Inc. | Closed-loop peak detector topology |
| US5945851A (en) * | 1997-12-09 | 1999-08-31 | Industrial Technology Research Institute | Current source apparatus with bias switches |
-
1998
- 1998-05-25 JP JP14294398A patent/JP4015276B2/ja not_active Expired - Fee Related
- 1998-10-23 US US09/177,503 patent/US6472930B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11340804A (ja) | 1999-12-10 |
| US6472930B1 (en) | 2002-10-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050509 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050509 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060928 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061211 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070911 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070913 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100921 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110921 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120921 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130921 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |