CN216213447U - 功率模块封装 - Google Patents

Abstract

本实用新型公开了一种功率模块封装，包括基板、接地图案、多个第一配线图案、多个栅极驱动元件以及多个有源元件。接地图案设置在基板上。第一配线图案设置在基板上且在第一方向上与接地图案间隔开来。第一配线图案在不同于第一方向的第二方向上排列且彼此间隔开来。栅极驱动元件分别设置在接地图案上且在第二方向上排列且彼此间隔开来。栅极驱动元件通过接地图案来具有共同接地平面。有源元件分别设置在第一配线图案上且各自包括第一晶体管和第二晶体管。有源元件分别与相对应的栅极驱动元件和相对应的第一配线图案电连接。

Description

功率模块封装

技术领域

本实用新型涉及一种功率模块封装。

背景技术

近年来低碳排放量的要求逐渐受到重视，以电驱动的运输工具的需求逐渐增加。在电驱动的运输工具中，功率模块是电能转换与电路控制的核心之一。然而，传统的离散式功率元件(discrete power devices)在散热与效能的需求上已无法满足现今的需求，故如何改善功率模块的性能为目前研发的重点之一。

实用新型内容

本实用新型的目的在于提供一种功率模块封装，以解决上述问题。

为达上述目的，本实用新型提供一种功率模块封装，其中功率模块封装可通过使栅极驱动元件通过同一个接地图案来具有共同接地平面的设计来降低数字信号的噪声(noise)，以提升功率模块封装的性能表现。

本实用新型的一实施例提供一种功率模块封装。功率模块封装包括基板、接地图案、多个第一配线图案、多个栅极驱动元件以及多个有源元件。基板具有彼此相对的第一表面和第二表面。接地图案设置在基板的第一表面上。多个第一配线图案设置在基板上且在第一方向上与接地图案间隔开来。多个第一配线图案在不同于第一方向的第二方向上排列且彼此间隔开来。多个栅极驱动元件分别设置在接地图案上且在第二方向上排列且彼此间隔开来。多个栅极驱动元件通过接地图案来具有共同接地平面。多个有源元件分别设置在第一配线图案上且各自包括第一晶体管和第二晶体管。多个有源元件各自独立地与相对应的栅极驱动元件和相应的第一配线图案电连接。

多个所述第一配线图案中的每一者包括高侧区域和低侧区域，其中所述第一晶体管和所述第二晶体管分别设置在所述高侧区域和所述低侧区域中。

所述功率模块封装还包括：第一无源元件，配置在所述栅极驱动元件和所述第一晶体管之间且与所述栅极驱动元件和所述第一晶体管电连接；以及第二无源元件，配置在所述栅极驱动元件和所述第二晶体管之间且与所述栅极驱动元件和所述第二晶体管电连接。

所述栅极驱动元件通过所述第一无源元件将信号传递给所述第一晶体管，且所述栅极驱动元件通过所述第二无源元件将信号传递给所述第二晶体管。

多个所述第一配线图案的形状和尺寸彼此相同。

所述功率模块封装还包括：散热结构，设置在所述基板的所述第二表面上。

所述功率模块封装还包括：第一导线架组，与多个所述栅极驱动元件中的其中一个栅极驱动元件连接；以及多个第二导线架组，分别与多个所述栅极驱动元件中的其他栅极驱动元件连接，其中所述第一导线架组包括与所述接地图案连接的导线架，多个所述第二导线架组中的至少一者不包括与所述接地图案连接的导线架。

所述功率模块封装还包括：多个第三导线架组，分别与所述多个有源元件电连接，其中所述第三导线架组中的导线架在所述第二方向上的宽度大于所述第一导线架组和所述第二导线架组中的导线架在所述第二方向上的宽度。

所述接地图案包括：第一部分，与所述栅极驱动元件中的一者接触；第二部分，与所述栅极驱动元件中的另一者接触，且所述栅极驱动元件中的所述另一者邻近于所述栅极驱动元件中的所述一者；以及第三部分，连接所述第一部分和所述第二部分。

所述功率模块封装还包括：多个第二配线图案，分别设置在相对应的所述栅极驱动元件下方且与相对应的所述栅极驱动元件电连接，其中所述第二配线图案在所述第二方向上排列且彼此分隔开来，且所述第二配线图案与所述接地图案和所述第一配线图案间隔开来；其中所述接地图案的所述第三部分配置在所述第一配线图案与所述第二配线图案之间。基于上述，本实用新型的优点在于，功率模块封装可通过使栅极驱动元件通过同一个接地图案来具有共同接地平面的设计来降低数字信号的噪声，以提升功率模块封装的性能表现。

为让本实用新型的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是本实用新型的一实施例的功率模块封装的上视示意图；

图2是图1沿剖线A-A’的剖面示意图；

图3是本实用新型的一实施例的功率模块封装的电路图。

具体实施方式

参照本实施例的附图以更全面地阐述本实用新型。然而，本实用新型也可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。

应当理解，当诸如元件被称为在另一元件「上」或「连接到」另一元件时，其可以直接在另一元件上或与另一元件连接，或者也可存在中间元件。若当元件被称为「直接在另一元件上」或「直接连接到」另一元件时，则不存在中间元件。如本文所使用的，「连接」可以指物理及/或电连接，而「电连接」或「耦合」可为二元件间存在其它元件。

本文使用的「约」、「近似」或「实质上」包括所提到的值和在所属技术领域中普通技术人员能够确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量***的限制)。例如，「约」可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的「约」、「近似」或「实质上」可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。

使用本文中所使用的用语仅为阐述例示性实施例，而非限制本实用新型。在此种情形中，除非在上下文中另有解释，否则单数形式包括多数形式。

图1是依照本实用新型的一实施例的功率模块封装的上视示意图。图2是图1沿剖线A-A’的剖面示意图。图3是依照本实用新型的一实施例的功率模块封装的电路图。

请参照图1和图2，功率模块封装(功率模块封装体)10包括基板100、接地图案GND、多个第一配线图案110、112、114、多个栅极驱动元件120a、120b、120c以及多个有源元件130、132、134。

基板100具有彼此相对的第一表面S1和第二表面S2。基板100可包括导热性良好的绝缘材料。举例来说，基板100可包括如氧化铝、氮化铝或氮化硅等的陶瓷材料或是如环氧树脂等的绝缘材料。在一些实施例中，基板100可例如是陶瓷基板。

接地图案GND设置在基板100的第一表面S1上。接地图案GND的材料可包括导电材料。举例而言，导电材料可为如铜、铝、其他适合的金属材料或其合金等的金属材料。

第一配线图案110、112、114设置在基板100上且在第一方向D1上与接地图案GND间隔开来。第一配线图案110、112、114在不同于第一方向D1的第二方向D2上排列且彼此间隔开来。在一些实施例中，第一方向D1与第二方向D2与基板100的第一表面S1平行。在一些实施例中，第一方向D1与第二方向D2垂直。第一配线图案110、112、114的材料可包括导电材料。举例而言，导电材料可为如铜等的金属材料。

栅极驱动元件120a、120b、120c分别设置在接地图案GND上且在第二方向D2上排列并彼此间隔开来。栅极驱动元件120a、120b、120c通过相同的接地图案GND来具有共同接地平面，如此可降低数字信号的噪声，以提升功率模块封装10的性能表现。若使用接线的方式来连接栅极驱动元件120a、120b、120c的接地信号的话，会因回路的阻抗而产生电位降(potential drop)，使得栅极驱动元件120a、120b、120c的接地布局中有不同的接地电平(ground level)。因此，接地图案GND设计为整块图案(例如连续的膜层)，如此可降低回路阻抗，且同时可有助于栅极驱动元件120a、120b、120c的散热表现。

在一些实施例中，接地图案GND可包括与栅极驱动元件120a、120b、120c中的一者接触的第一部分(例如与栅极驱动元件120a接触的部分)、与栅极驱动元件120a、120b、120c中的另一者接触的第二部分(例如与栅极驱动元件120b接触的部分)以及连接第一部分和第二部分的第三部分。在一些实施例中，栅极驱动元件120a、120b、120c中的一者(例如栅极驱动元件120a)可与栅极驱动元件120a、120b、120c中的另一者(例如栅极驱动元件120b)相邻。在一些实施例中，第三部分可沿着栅极驱动元件120a、120b、120c的排列方向(例如第二方向D2)沿伸。在一些实施例中，接地图案GND的第一部分和第二部分的面积可大于接地图案GND的第三部分的面积。在一些实施例中，功率模块封装10可包括连接栅极驱动元件120a、120b、120c和接地图案GND的接垫(未绘示)。

有源元件130、132、134分别设置在第一配线图案110、112、114上且各自包括第一晶体管130a、132a、134a和第二晶体管130b、132b、134b。有源元件130、132、134各自独立地与相对应的栅极驱动元件120a、120b、120c和相应的第一配线图案110、112、114电连接。在一些实施例中，有源元件130、132、134还可包括与第一晶体管130a、132a、134a和第二晶体管130b、132b、134b电连接的二极管(如图3所示)。

在一些实施例中，第一晶体管130a、132a、134a和第二晶体管130b、132b、134b可组成半桥结构(half-bridgestructure)。也就是说，第一配线图案110、112、114中的每一者可包括高侧区域(high side region)110a、112b、114a和低侧区域(low side region)110b、112b、114b。第一晶体管130a、132a、134a可设置在高侧区域110a、112b、114a中，且第二晶体管130b、132b、134b可设置在低侧区域110b、112b、114b中。在一些实施例中，高侧区域110a、112b、114a中的第一晶体管130a、132a、134a可通过打线接合(wire bond)的方式与低侧区域110b、112b、114b中的第二晶体管130b、132b、134b电连接。举例而言，高侧区域110a、112b、114a中的第一晶体管130a、132a、134a可通过导线WL1与低侧区域110b、112b、114b中的第二晶体管130b、132b、134b电连接。在一些实施例中，有源元件130、132、134可通过接垫135与第一配线图案110、112、114连接。也就是说，第一晶体管130a、132a、134a和第二晶体管130b、132b、134b可通过接垫135与第一配线图案110、112、114连接。

在一些实施例中，有源元件130、132、134可各自独立地与相对应的栅极驱动元件120a、120b、120c和相应的第一配线图案110、112、114电连接，且第一配线图案110、112、114的形状和尺寸实质上彼此相同(例如第一配线图案110、112、114的面积差异在±10％的变动范围内)，如此可使得有源元件130、有源元件132以及有源元件134彼此具有相同的路径布局，致使有源元件130、有源元件132以及有源元件134具有相近的寄生电感。因此，当有源元件130、有源元件132以及有源元件134分别与位偏移120度的三相(例如U相、V相、W相)交流电连接时，可平衡三相切换的损耗。

在下表1中，实例1至实例3分别表示有源元件130、132、134于高侧区域110a、112a、114a的寄生电感的模拟结果。路径可参照图1和图3所绘示的内容。寄生电感差异是以实例1作为比较基准。

表1

	路径	寄生电感(nH)	寄生电感差异(％)
				实例1	端子Pu→输出端子U	13.39	0
实例2	端子Pv→输出端子V	13.319	-0.53
				实例3	端子Pw→输出端子W	13.343	-0.35

在一些实施例中，功率模块封装10可还包括多个第二配线图案140、142、144。第二配线图案140、142、144可分别设置在相对应的栅极驱动元件120a、120b、120c下方且与相对应的栅极驱动元件120a、120b、120c电连接。第二配线图案140、142、144可与接地图案GND和第一配线图案110、112、114间隔开来。在一些实施例中，第二配线图案140、142、144可在第二方向D2上排列且彼此分隔开来。在一些实施例中，上述接地图案GND的第三部分可配置在第一配线图案和第二配线图案之间(例如第一配线图案112和第二配线图案142之间，或是第一配线图案114和第二配线图案144之间)。在一些实施例中，主栅极驱动元件120a、120b、120c可通过接垫135与第二配线图案140、142、144连接。第二配线图案140、142、144的材料可包括导电材料。举例而言，导电材料可为如铜等的金属材料。

在一些实施例中，功率模块封装10可还包括第一无源元件150a和第二无源元件150b。第一无源元件150a可配置在栅极驱动元件120a、120b、120c和第一晶体管130a、132a、134a之间且与栅极驱动元件120a、120b、120c和第一晶体管130a、132a、134a电连接。第二无源元件150b可配置在栅极驱动元件120a、120b、120c和第二晶体管130b、132b、134b之间且与栅极驱动元件120a、120b、120c和第二晶体管130b、132b、134b电连接。如此一来，栅极驱动元件120a、120b、120c在驱动高侧区域110a、112a、114a中的第一晶体管130a、132a、134a和低侧区域110b、112b、114b中的第二晶体管130b、132b、134b时能够具有增强的驱动能力或是稳定的驱动电压。在此实施例中，栅极驱动元件120a、120b、120c可通过第一无源元件150a将信号传递给第一晶体管130a、132a、134a，且栅极驱动元件120a、120b、120c可通过第二无源元件150b将信号传递给第二晶体管130b、132b、134b。第一无源元件150a和第二无源元件150b可例如是电阻或是电容。

在一些实施例中，当第一无源元件150a和第二无源元件150b为电阻的情况下，可增强栅极驱动元件120a、120b、120c的驱动能力。在另一些实施例中，当第一无源元件150a和第二无源元件150b为电容的情况下，可稳定栅极驱动元件120a、120b、120c的驱动电压。

在一些实施例中，功率模块封装10可还包设置在基板100上且与第一配线图案110、112、114、第二配线图案140、142、144以及接地图案GND间隔开来的配线图案143和配线图案145。配线图案143和配线图案145可分别经由导线WL2与第一配线图案110、112、114的高侧区域110a、112a、114a和低侧区域110b、112b、114b连接。

在一些实施例中，第一无源元件150a和第二无源元件150b可分别设置在配线图案143和配线图案145上。第一无源元件150a和第二无源元件150b中的一端可与第二配线图案140、142、144连接，而第一无源元件150a和第二无源元件150b中的另一端可分别与配线图案143和配线图案145连接。在此实施例中，来自栅极驱动元件120a、120b、120c的信号可经由第二配线图案140、142、144传递给第一无源元件150a和第二无源元件150b。然后，该信号可再经由配线图案143、145、导线WL2以及第一配线图案110、112、114传递给有源元件130、132、134。

在一些实施例中，功率模块封装10可还包括第一导线架组LF1和多个第二导线架组LF2。第一导线架组LF1与多个栅极驱动元件120a、120b、120c中的其中一个栅极驱动元件(例如栅极驱动元件120c)连接。多个第二导线架组LF2分别与多个栅极驱动元件120a、120b、120c中的其他栅极驱动元件(例如栅极驱动元件120a和栅极驱动元件120b)连接。第一导线架组LF1可包括与接地图案GND连接的导线架160以及与栅极驱动元件120c连接的导线架162。多个第二导线架组LF2可包括与栅极驱动元件120a、120b连接的导线架162。多个第二导线架组LF2中的至少一者可不包括与接地图案GND连接的导线架160。在一些实施例中，多个第二导线架组LF2可不包括与接地图案GND连接的导线架160。在一些实施例中，导线架162可通过接垫135与第二配线图案140、142、144电连接。导线架160、162可由如金属等的导电材料制成，但不以此为限。

请参照图1和图3，第一导线架组LF1和第二导线架组LF2可包括施加升压电压VB(U)、VB(V)、VB(W)的导线架162和施加工作电压Vcc(U)、Vcc(V)、Vcc(W)的导线架162以及输入高侧驱动信号HIN(U)、HIN(V)、HIN(W)的导线架162和输入低侧驱动信号LIN(U)、LIN(V)、LIN(W)的导线架162。第一导线架组LF1可包括与接地图案GND连接的导线架160(对应图3所示的接地信号COM)。在一些实施例中，第二配线图案140、142、144可包括彼此间隔开来的多个子配线图案(未示出)或是多个彼此独立的配线，使得用于升压电压VB(U)、VB(V)、VB(W)、工作电压Vcc(U)、Vcc(V)、Vcc(W)、输入高侧驱动信号HIN(U)、HIN(V)、HIN(W)以及输入低侧驱动信号LIN(U)、LIN(V)、LIN(W)的导线架162能够分别经由第二配线图案140、142、144中独立的子配线图案或是配线连接至栅极驱动元件120a、120b、120c。

在一些实施例中，功率模块封装10可还包括多个第三导线架组LF3。多个第三导线架组LF3可分别与多个有源元件130、132、134电连接。第三导线架组LF3中的每一者可包括与第一配线图案110、112、114连接的多个导线架170。在一些实施例中，导线架170可通过接垫135与第一配线图案110、112、114连接。导线架170可由如金属等的导电材料制成，但不以此为限。在一些实施例中，第三导线架组LF3中的导线架170在第二方向D2上的宽度大于第一导线架组LF1的导线架160、162在第二方向D2上的宽度以及第二导线架组LF2的导线架162在第二方向D2上的宽度。

请参照图1和图3，第三导线架组LF3可包括与第一晶体管130a、132a、134a连接的导线架170(对应端子Pu、Pv、Pw)、与第一晶体管130a、132a、134a和第二晶体管130b、132b、134b连接的导线架170(对应输出端子U、V、W)以及连接第二晶体管130b、132b、134b的导线架170(对应端子Nu、Nv、Nw)。

请参照图2，在一些实施例中，功率模块封装10可还包括设置在基板100的第二表面S2上的散热结构180，如此可通过增加功率模块封装10的热传递效率来提升功率模块封装10的元件表现。在一些实施例中，散热结构180可例如是铜层，但不以此为限。

综上所述，在本实用新型的实施例中，功率模块封装可通过使栅极驱动元件通过同一个接地图案来具有共同接地平面的设计来降低数字信号的噪声，以提升功率模块封装的性能表现。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (10)

1.一种功率模块封装，其特征在于，该功率模块封装包括：

基板，具有彼此相对的第一表面和第二表面；

接地图案，设置在所述基板的所述第一表面上；

多个第一配线图案，设置在所述基板上且在第一方向上与所述接地图案间隔开来，其中多个所述第一配线图案在不同于所述第一方向的第二方向上排列且彼此间隔开来；

多个栅极驱动元件，分别设置在所述接地图案上且在所述第二方向上排列且彼此间隔开来，其中多个所述栅极驱动元件通过所述接地图案来具有共同接地平面；以及

多个有源元件，分别设置在多个所述第一配线图案上且各自包括第一晶体管和第二晶体管，其中多个所述有源元件各自独立地与相对应的所述栅极驱动元件和相应的所述第一配线图案电连接。

2.根据权利要求1所述的功率模块封装，其特征在于，多个所述第一配线图案中的每一者包括高侧区域和低侧区域，其中所述第一晶体管和所述第二晶体管分别设置在所述高侧区域和所述低侧区域中。

3.根据权利要求2所述的功率模块封装，其特征在于，所述功率模块封装还包括：

第一无源元件，配置在所述栅极驱动元件和所述第一晶体管之间且与所述栅极驱动元件和所述第一晶体管电连接；以及

第二无源元件，配置在所述栅极驱动元件和所述第二晶体管之间且与所述栅极驱动元件和所述第二晶体管电连接。

4.根据权利要求3所述的功率模块封装，其特征在于，所述栅极驱动元件通过所述第一无源元件将信号传递给所述第一晶体管，且所述栅极驱动元件通过所述第二无源元件将信号传递给所述第二晶体管。

5.根据权利要求1所述的功率模块封装，其特征在于，多个所述第一配线图案的形状和尺寸彼此相同。

6.根据权利要求1所述的功率模块封装，其特征在于，所述功率模块封装还包括：

散热结构，设置在所述基板的所述第二表面上。

7.根据权利要求1所述的功率模块封装，其特征在于，所述功率模块封装还包括：

第一导线架组，与多个所述栅极驱动元件中的其中一个栅极驱动元件连接；以及

多个第二导线架组，分别与多个所述栅极驱动元件中的其他栅极驱动元件连接，

其中所述第一导线架组包括与所述接地图案连接的导线架，多个所述第二导线架组中的至少一者不包括与所述接地图案连接的导线架。

8.根据权利要求7所述的功率模块封装，其特征在于，所述功率模块封装还包括：

多个第三导线架组，分别与所述多个有源元件电连接，

其中所述第三导线架组中的导线架在所述第二方向上的宽度大于所述第一导线架组和所述第二导线架组中的导线架在所述第二方向上的宽度。

9.根据权利要求1所述的功率模块封装，其特征在于，所述接地图案包括：

第一部分，与所述栅极驱动元件中的一者接触；

第二部分，与所述栅极驱动元件中的另一者接触，且所述栅极驱动元件中的所述另一者邻近于所述栅极驱动元件中的所述一者；以及

第三部分，连接所述第一部分和所述第二部分。

10.根据权利要求9所述的功率模块封装，其特征在于，所述功率模块封装还包括：

多个第二配线图案，分别设置在相对应的所述栅极驱动元件下方且与相对应的所述栅极驱动元件电连接，其中所述第二配线图案在所述第二方向上排列且彼此分隔开来，且所述第二配线图案与所述接地图案和所述第一配线图案间隔开来；

其中所述接地图案的所述第三部分配置在所述第一配线图案与所述第二配线图案之间。

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