JP6401842B2 - 半導体集積回路 - Google Patents
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Description
図4は、第1の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図4に示したレイアウト構造の構成要素について説明する。このレイアウト構造は、TSVアレイ領域500の内側に形成されており、複数の構成単位群402と、第1の電源幹線であるVSS電源幹線411と、第2の電源幹線であるVDD電源幹線412とを具備する。ここで、第1および第2の電源幹線の極性は逆であっても構わない。このレイアウト構造には、図1に示した従来技術の場合と比較して、TSVアレイ領域500の内側に、構成単位群402が形成されていないまとまった領域501が存在する。
図7は、第2の実施形態による半導体集積回路のレイアウト構造の構成例を示す部分平面図である。図7に示したレイアウト構造は、図4に示した第1の実施形態によるレイアウト構造に、第1の任意回路部415、第2の任意回路部416および第3の任意回路部417を追加したものに等しい。なお、第1〜第3の任意回路部415〜417は、半導体基板上の、複数の構成単位群の間に形成されている。
図8Aは、第3の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図8Bは、第3の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図8Cは、第3の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。
図9Aは、第4の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図9Bは、第4の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図9Cは、第4の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。
図10Aは、第5の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図10Bは、第5の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図10Cは、第5の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。
図11Aは、第6の実施形態による半導体集積回路のレイアウト構造の構成例を示す平面図である。図11Bは、第6の実施形態による半導体集積回路のレイアウト構造を構成する構成単位群の構成例を示す平面図である。図11Cは、第6の実施形態による半導体集積回路のレイアウト構造を構成する構成単位の構成例を示す平面図である。
2 任意回路部
3 TSVバンプ
4 TSV配線
5 容量素子
6 電源間ESD保護素子
10 構成単位
21 Pチャネル型ESD保護素子
22 Pチャネル型ESD保護素子ドレイン配線
23 Pチャネル型ESD保護素子ソース配線
24、34、52、62 ゲートポリ
25 コンタクトスルーホール
26 ビアスルーホール
31 Nチャネル型ESD保護素子
32 Nチャネル型ESD保護素子ドレイン配線
33 Nチャネル型ESD保護素子ソース配線
35 コンタクトスルーホール
36 ビアスルーホール
51 Pチャネル型回路素子
61 Nチャネル型回路素子
100 サイズ縮小可能な領域
101 VSS電源幹線
102 VDD電源幹線
103 Pウェル
104 Nウェル
200 第1のESD放電経路
201 第2のESD放電経路
202 第1部分/保護素子
203 第2部分/保護素子
204 第3部分/ESD保護素子
251 Pチャネル型ESD保護素子
2511 Pチャネル型ESD保護素子兼ドライバ
252 Nチャネル型ESD保護素子
2521 Nチャネル型ESD保護素子兼ドライバ
253 入力部回路素子
2531 プリドライバ回路素子
260 TSVバンプ
261 VDD電源
262 VSS電源
271 Pチャネル型ESD放電経路
272 Nチャネル型ESD放電経路
300 I/Oバッファ
301 構成単位群
350 TSV
351 DRAMデバイス素子
352 DRAM配線層
353 SoCデバイス素子
354 SoC配線層
355 パッケージ基盤
356 TSV
361 マイクロバンプ
362 フリップチップバンプ
363 パッケージボール
400 I/Oバッファ
400A (第1の)構成単位
401 I/Oバッファ
402 構成単位群
403 TSVバンプ
403A〜403D TSVバンプ
404A〜404D TSV配線
405 第1のPチャネル型ESD放電経路
406 第2のPチャネル型ESD放電経路
411 VSS電源幹線
412 VDD電源幹線
414 Nウェル
415 容量素子
416 ESD保護素子
420A〜420D 任意回路部
421 Pチャネル型ESD保護素子
421A〜421D Pチャネル型ESD保護素子
423 Pチャネル型ESD保護素子ソース配線
425 コンタクトスルーホール
425A コンタクトスルーホール群
426 ビアスルーホール
426A ビアスルーホール群
427A〜427D ドレイン
431 Nチャネル型ESD保護素子
431A〜431D Nチャネル型ESD保護素子
435A コンタクトスルーホール群
436A ビアスルーホール群
437A〜437D ドレイン
445、446 Pチャネル型ESD保護素子
500 TSVアレイ領域
501 領域
600、601 断面
Claims (5)
- 第1面と、前記第1面と反対側に位置する第2面とを有するシリコン基板と、
前記シリコン基板の前記第1面から前記第2面へ貫通する第1シリコン貫通電極と、第2シリコン貫通電極と、及び第3シリコン貫通電極と、
前記第1、第2、及び第3シリコン貫通電極に接続された複数の入出力バッファと、
前記シリコン基板の前記第1面に形成され、平面視において、前記第1シリコン貫通電極と前記第2シリコン貫通電極との間に配置された第1Pチャネル型ESD保護回路部と
前記シリコン基板の前記第1面に形成され、平面視において、前記第1シリコン貫通電極と前記第3シリコン貫通電極との間に配置された第1Nチャネル型ESD保護回路部と
前記第1Pチャネル型ESD保護回路部に第1電圧を供給する第1電源配線と、
前記第1Nチャネル型ESD保護回路部に第2電圧を供給する第2電源配線と、
を具備し、
平面視において、前記第1シリコン貫通電極と第2シリコン貫通電極は第1方向に沿って配置され、
平面視において、前記第1シリコン貫通電極と第3シリコン貫通電極は、前記第1方向と交差する第2方向に沿って配置され、
平面視において、前記第2電源配線は、前記第1Nチャネル型ESD保護回路部に重なるように配置されている
半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記第1電圧は、前記第2電圧より高い電圧である
半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記第1電源配線および前記第2電源配線は直交して配置されている
半導体集積回路。 - 請求項3のいずれかに記載の半導体集積回路において、
前記第1Pチャネル型ESD保護回路部は、ドレイン部が前記第1シリコン貫通電極に接続されて、かつ、ソース部が前記第1電源配線に接続されているPチャネル型MOSトランジスタを具備し、
前記第1Nチャネル型ESD保護回路部は、ドレイン部が前記第3シリコン貫通電極に接続されて、かつ、ソース部が前記第2電源配線に接続されているNチャネル型MOSトランジスタを具備する
半導体集積回路。 - 請求項3に記載の半導体集積回路において、
前記シリコン基板の前記第1面に形成され、平面視において、前記第1シリコン貫通電極と前記第2シリコン貫通電極との間に配置された第2Pチャネル型ESD保護回路部と
前記シリコン基板の前記第1面に形成され、平面視において、前記第1シリコン貫通電極と前記第3シリコン貫通電極との間に配置された第2Nチャネル型ESD保護回路部と
を具備し、
前記第1電源配線は、前記第2Pチャネル型ESD保護回路部に前記第1電圧を供給し、
前記第2電源配線は、前記第2Nチャネル型ESD保護回路部に前記第2電圧を供給する
半導体集積回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012260185 | 2012-11-28 | ||
JP2012260185 | 2012-11-28 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013218410A Division JP6215645B2 (ja) | 2012-11-28 | 2013-10-21 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018014524A JP2018014524A (ja) | 2018-01-25 |
JP6401842B2 true JP6401842B2 (ja) | 2018-10-10 |
Family
ID=61021055
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017180554A Active JP6401842B2 (ja) | 2012-11-28 | 2017-09-20 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6401842B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPWO2022172647A1 (ja) * | 2021-02-15 | 2022-08-18 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4629826B2 (ja) * | 2000-02-22 | 2011-02-09 | パナソニック株式会社 | 半導体集積回路装置 |
JP3768433B2 (ja) * | 2001-11-19 | 2006-04-19 | 株式会社ルネサステクノロジ | 半導体装置の設計方法 |
JP2010135391A (ja) * | 2008-12-02 | 2010-06-17 | Seiko Epson Corp | 半導体装置及び半導体装置の製造方法 |
US8232625B2 (en) * | 2009-03-26 | 2012-07-31 | International Business Machines Corporation | ESD network circuit with a through wafer via structure and a method of manufacture |
JP5167335B2 (ja) * | 2010-12-22 | 2013-03-21 | 株式会社日立製作所 | 半導体装置 |
-
2017
- 2017-09-20 JP JP2017180554A patent/JP6401842B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018014524A (ja) | 2018-01-25 |
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A977 | Report on retrieval |
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