JP4180479B2 - 周波数逓倍器、半導体装置の出力バッファ、半導体装置、およびクロック周波数の逓倍方法 - Google Patents
周波数逓倍器、半導体装置の出力バッファ、半導体装置、およびクロック周波数の逓倍方法Info
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Description
このうち、チップを製造した後のテストは半導体装置に一定のデータを記入した後で出力端から出力されるデータを確認して前記データを調べることにより行われる。
特に、半導体装置が高速化されるにつれ、半導体装置の内部動作速度にテスト装備の動作速度がついて行けない。このような場合には、さらに遅いテスト装備の動作速度に合わせて半導体装置のテスト作業を行う。
半導体装置のテスト時間は半導体装置の原価と直接的な関連があるために、テスト時間が長くなるならば、それによる製品原価も高くなって製品の価格が上昇するという問題点がある。
本発明がなそうとする他の技術的課題は、高速の半導体装置と低速の周辺機器との互換のために、半導体装置をテストするために書き込まれたデータを出力するデータ出力バッファを提供するところにある。
本発明がなそうとするさらに他の技術的課題は、前記周波数逓倍器及び前記データ出力バッファを備える半導体装置を提供するところにある。
また、本発明にしたがう出力バッファ及び前記周波数逓倍器と前記出力バッファとを備える半導体装置は低周波数を有するクロックを利用して一度に多数のメモリセルをテストできるために、テスト時間及び費用を大幅に減らせ、低周波数で動作する既存のテスト装備を効率的に利用できる。
以下、図面を参照しつつ本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
410 第1パルス信号発生回路
411,421,431,441 差動増幅器
412,413,414,416,422,423,424,426,428,432,433,434,436,437,442,443,444,446 反転回路
415,425,435,445 否定論理積回路
420 第2パルス信号発生回路
427 論理回路
430 第3パルス信号発生回路
440 第4パルス信号発生回路
450 論理和回路
A 第1パルス信号
B 第2パルス信号
C 第3パルス信号
D 第4パルス信号
CLK 第1クロック信号
CLKB 第2クロック信号
DE 第1制御信号
QE 第2制御信号
PCLK 内部クロック
VREF 基準電圧
VDD 電源電圧
VSS 接地電圧
MN2,MN3,MN4 NMOSトランジスタ
MP2,MP3,MP4 PMOSトランジスタ
Claims (16)
- 所定の周波数を有する外部クロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍器において、
同じ周波数を有する第1クロック信号と第2クロック信号とを受信して前記第1クロック信号のレベルが前記第2クロック信号のレベルより大きくなる時、第1パルス幅を有する第1パルス信号を発生する第1パルス信号発生回路と、
第1制御信号または第2制御信号がイネーブルするとイネーブルされ、所定の基準電圧と前記第1クロック信号とを受信して前記基準電圧のレベルが前記第1クロック信号のレベルより大きくなる時、第2パルス幅を有する第2パルス信号を出力する第2パルス信号発生回路と、
第2制御信号がイネーブルするとイネーブルされ、前記第2クロック信号と前記基準電圧とを受信して前記第2クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第3パルス幅を有する第3パルス信号を出力する第3パルス信号発生回路と、
第2制御信号がイネーブルするとイネーブルされ、前記基準電圧と前記第2制御信号とを受信して前記基準電圧のレベルが前記第2クロック信号のレベルより大きくなる時、第4パルス幅を有する第4パルス信号を出力する第4パルス信号発生回路と、
前記第1パルス信号ないし前記第4パルス信号を受信してそれらの論理和された前記内部クロックを出力する論理和回路と、を備える、ことを特徴とする周波数逓倍器。 - 前記第1パルス信号発生回路は、
前記第1クロック信号と前記第2クロック信号とを受信し、前記第1クロック信号及び前記第2クロック信号の差を感知して増幅する第1差動増幅器と、
前記第1差動増幅器の出力信号を受信して前記第1差動増幅器の出力信号に対応する前記第1パルス信号を生成する第1論理回路と、を備える、ことを特徴とする請求項1に記載の周波数逓倍器。 - 前記第2パルス信号発生回路は、
前記第1制御信号または前記第2制御信号がイネーブルするとイネーブルされ、前記基準電圧と前記第1クロック信号とを受信して前記基準電圧と前記第1クロック信号との差を感知して増幅する第2差動増幅器と、
前記第2差動増幅器の出力信号を受信して前記第2差動増幅器の出力信号に対応する前記第2パルス信号を生成する第2論理回路と、を備える、ことを特徴とする請求項2に記載の周波数逓倍器。 - 前記第3パルス信号発生回路は、
前記第2制御信号がイネーブルするとイネーブルされ、前記第2クロック信号と前記基準電圧とを受信して前記第2クロック信号と前記基準電圧との差を感知して増幅する第3差動増幅器と、
前記第3差動増幅器の出力信号を受信して前記第3差動増幅器の出力信号に対応する前記第3パルス信号を生成する第3論理回路と、を備える、ことを特徴とする請求項3に記載の周波数逓倍器。 - 前記第4パルス信号発生回路は、
前記第2制御信号がイネーブルするとイネーブルされ、前記基準電圧と前記第2クロック信号とを受信して前記基準電圧と前記第2クロック信号との差を感知して増幅する第4差動増幅器と、
前記第4差動増幅器の出力信号を受信して前記第4差動増幅器の出力信号に対応する前記第4パルス信号を生成する第4論理回路と、を備える、ことを特徴とする請求項4に記載の周波数逓倍器。 - 前記第1パルス信号ないし前記第4パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項1に記載の周波数逓倍器。
- デュアルエッジモードの場合に前記第1制御信号がイネーブル、前記第2制御信号がディスエーブルされ、クオッドエッジモードの場合に前記第2制御信号がイネーブルされる、ことを特徴とする請求項1に記載の周波数逓倍器。
- 半導体装置において、
前記半導体装置の入力端に位置し、所定の周波数を有するクロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍器と、
前記半導体装置のテストのために書き込まれたデータに対応してテストされたデータを出力する出力バッファと、を備え、
前記周波数逓倍器は、
同じ周波数を有する第1クロック信号と第2クロック信号とを受信して前記第1クロック信号のレベルが前記第2クロック信号レベルより大きくなる時、第1パルス幅を有する第1パルス信号を発生する第1パルス信号発生回路と、
第1制御信号がイネーブルするとイネーブルされ、所定の基準電圧と前記第1クロック信号とを受信して前記基準電圧のレベルが前記第1クロック信号のレベルより大きくなる時、第2パルス幅を有する第2パルス信号を出力する第2パルス信号発生回路と、
第2制御信号がイネーブルするとイネーブルされ、前記第2クロック信号と前記基準電圧とを受信して前記第2クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第3パルス幅を有する第3パルス信号を出力する第3パルス信号発生回路と、
第2制御信号がイネーブルするとイネーブルされ、前記基準電圧と前記第2制御信号とを受信して前記基準電圧のレベルが前記第2クロック信号のレベルより大きくなる時、第4パルス幅を有する第4パルス信号を出力する第4パルス信号発生回路と、
前記第1パルス信号ないし前記第4パルス信号を受信してそれらの論理和された前記内部クロックを出力する論理和回路と、を備える、ことを特徴とする半導体装置。 - 前記第1パルス信号ないし前記第4パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項8に記載の半導体装置。
- デュアルエッジモードの場合に前記第1制御信号がイネーブル、前記第2制御信号がディスエーブルされ、クオッドエッジモードの場合に前記第2制御信号がイネーブルされる、ことを特徴とする請求項9に記載の半導体装置。
- 前記出力バッファは、
前記半導体装置から出力される所定のデータを受信して第1クロックに同期されて前記データを出力する第1フリップフロップと、以前のフリップフロップの出力信号を受信して前記第1クロックに同期されて前記以前のフリップフロップの出力信号を出力する第2フリップフロップないしN番目フリップフロップを含む、前記第1クロックを受信する互いに直列接続されたN個のフリップフロップと、
前記N個のフリップフロップの出力信号を受信して前記出力信号を論理積して出力する論理積回路と、
第2クロックに同期されて前記論理積回路の出力信号を出力する出力回路と、を備え、
前記第1クロックのクロック周波数は前記第2クロックのクロック周波数よりN倍大きい、ことを特徴とする請求項10に記載の半導体装置。 - 前記出力バッファは、互いに直列連結された4つのフリップフロップを備える、ことを特徴とする請求項11に記載の半導体装置。
- 前記第1クロックは、前記第2クロックより4倍大きい周波数を有するクロックである、ことを特徴とする請求項12に記載の半導体装置。
- 半導体装置で所定の周波数を有するクロックを受信して前記周波数を逓倍した内部クロックを出力する周波数逓倍方法において、
同じ周波数を有する第1クロック信号と第2クロック信号とを受信して前記第1クロック信号のレベルが前記第2クロック信号のレベルより大きくなる時、第1パルス幅を有する第1パルス信号を発生する第1パルス信号発生段階と、
第1制御信号がイネーブルするとイネーブルされ、所定の基準電圧と前記第1クロック信号とを受信して前記基準電圧のレベルが前記第1クロック信号のレベルより大きくなる時、第2パルス幅を有する第2パルス信号を出力する第2パルス信号発生段階と、
第2制御信号がイネーブルするとイネーブルされ、前記第2クロック信号と前記基準電圧とを受信して前記第2クロック信号のレベルが前記基準電圧のレベルより大きくなる時、第3パルス幅を有する第3パルス信号を出力する第3パルス信号発生段階と、
第2制御信号がイネーブルするとイネーブルされ、前記基準電圧と前記第2制御信号とを受信して前記基準電圧のレベルが前記第2クロック信号のレベルより大きくなる時、第4パルス幅を有する第4パルス信号を出力する第4パルス信号発生段階と、
前記第1パルス信号ないし前記第4パルス信号を受信してそれらの論理和された前記内部クロックを出力する段階と、を備える、ことを特徴とするクロック周波数逓倍方法。 - 前記第1パルス信号ないし前記第4パルス信号は、互いに同じパルス幅を有するパルス信号である、ことを特徴とする請求項14に記載のクロック周波数逓倍方法。
- デュアルエッジモードの場合に前記第1制御信号がイネーブル、前記第2制御信号がディスエーブルされ、クオッドエッジモードの場合に前記第2制御信号がイネーブルされる、ことを特徴とする請求項14に記載のクロック周波数の逓倍方法。
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