JP3645791B2 - 同期型半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同期型半導体記憶装置に関し、より詳細には、一対の相補クロック信号に基づいて読出し及び書込み動作を行い、バーインテストにおける測定時間を短縮できる同期型半導体記憶装置に関するものである。
【０００２】
【従来の技術】
バーイン装置では、被試験装置（ＤＵＴ）の高い動作周波数に対応するクロック発振器を有していない。半導体メモリでは、そのメモリ容量が加速度的に増加しているので、バーイン装置でそのまま半導体メモリの動的バーインテストを行うとテスト時間が長くなる。つまり、半導体メモリの動的バーインテストで採用できるクロック周波数は、限られており、テスト時間を短縮するためには、半導体メモリ内の動作周波数を上げる工夫が必要となる。
【０００３】
図１０（ａ）〜（ｃ）は、特開平１１−２１３６９６号公報に記載のダイナミックＲＡＭの構成及び動作タイミングチャートを示す。同図（ａ）は、ダイナミックＲＡＭの構成を示すブロック図である。なお、例えば／ＲＡＳ１はＲＡＳ１のトップバー付きを示す。／ＲＡＳ１信号及び／ＣＡＳ１信号は、Ｎ型トランスファゲート８１、入力バッファ８２、及び、８３を経由して半導体メモリに入力される。アドレスキーは、アドレスキー受付け回路８９を経由して半導体メモリに入力される。半導体メモリは、／ＲＡＳ１信号及び／ＣＡＳ１信号に基づいて、メモリアレイを制御し、アドレスキーに基づいて、半導体メモリの動作モードを通常動作又はテストモードの何れか一方に設定する。
【０００４】
通常動作モード時では、アドレスキー受付け回路８９は、Ｐ型トランスファゲート８４及びＮ型トランスファゲート８１にＬレベルの信号を入力する。／ＲＡＳ１信号は、入力バッファ８２、Ｐ型トランスファゲート８４、及び、行デコーダ８５を経由して、メモリアレイ制御回路８７に入力される。／ＣＡＳ１信号は、入力バッファ８３、Ｐ型トランスファゲート８４、及び、列デコーダ８６を経由して、メモリアレイ制御回路８７に入力される。
【０００５】
テストモード時には、アドレスキー受付け回路８９は、Ｐ型トランスファゲート８４及びＮ型トランスファゲート８１にＨレベルの信号を入力する。／ＲＡＳ１信号及び／ＣＡＳ１信号は、Ｎ型トランスファゲート８１を経由して、ロジック回路８８に入力される。
【０００６】
同図（ｂ）は、ロジック回路８８の構成を示す回路図である。ロジック回路８８は、／ＲＡＳ１信号及び／ＣＡＳ１信号から排他的ＮＯＲゲート（以下、ＥＸＮＯＲゲートと呼ぶ）９０によって／ＲＡＳ２信号を生成し、また、この／ＲＡＳ２信号から遅延回路９１によって／ＣＡＳ２信号を生成する。／ＲＡＳ２信号は、行デコーダ８５を経由し、／ＣＡＳ２信号は、列デコーダ８６を経由して、メモリアレイ制御回路８７に夫々入力される。
【０００７】
同図（ｃ）は、ロジック回路８８の動作を示すタイミングチャートである。／ＲＡＳ１信号及び／ＣＡＳ１信号は、２μｓの周期を有する。／ＲＡＳ１信号の立下り及び立上りは夫々、／ＣＡＳ１信号の立上り及び立下りに比して、所定時間の遅れを有する。／ＲＡＳ２信号は、所定時間のパルス幅の波形を有する。遅延回路９１は、入力した／ＲＡＳ２信号を２０ｎｓ遅延させて、／ＣＡＳ２信号を発生する。／ＲＡＳ２信号及び／ＣＡＳ２信号は、１μｓの周期を有する。
【０００８】
【発明が解決しようとする課題】
上記公報に記載の技術は、従来のバーイン装置を用いて、内部で使用する動作クロックの周期を短くして、動的バーインテストのテスト時間を短縮するものである。しかし、テストモード時にダイナミックＲＡＭの読出し動作速度が通常動作モード時の２倍になると、書込みデータと読出しデータとを比較しＰＡＳＳ／ＦＡＩＬ判定するために、バーイン装置には、２倍の読出し動作速度に対応できる回路が必要になる。
【０００９】
本発明は、上記したような従来の技術が有する問題点を解決するためになされたものであり、テストモード時の動作速度を２倍にすることにより、動的バーインテストの際のＰＡＳＳ／ＦＡＩＬ判定を容易にできる同期型半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の同期型半導体記憶装置は、互いに相補な第１及び第２のクロック信号を入力し、前記第１のクロック信号の立ち上がり及び立ち下がりに夫々実質的に同期して立ち上がる第３及び第４のクロック信号を生成するクロック生成回路と、通常動作時に前記第１のクロック信号に同期してメモリセルの書込み及び読出しを制御する書込み／読出し制御回路と、通常動作モードでは、メモリセルから読み出された信号を前記第３のクロック信号に同期してラッチし該ラッチした信号を前記第４のクロック信号に同期して出力するラッチ回路と、テスト動作モードでは前記ラッチ回路をバイパスするバイパス回路を備え、前記通常モード又はテストモードの何れかで作動する同期型半導体記憶装置であって、前記テストモードでは、前記クロック生成回路は、前記第４のクロック信号を無効とし、前記第１のクロック信号を２逓倍した第５のクロック信号を生成し、前記書込み／読出し制御回路は、前記メモリセルを前記第５のクロック信号に同期して動作させ、前記バイパス回路はメモリセルから読み出された信号を前記第５のクロック信号に応答してバイパスさせることを特徴とする。
【００１１】
本発明の同期型半導体記憶装置は、書込み／読出し制御回路が２逓倍信号に同期して動作し、バイパス回路がテストモード時の読出しの際にラッチ回路をバイパスするので、テストモード時の動作速度を２倍にできる。
【００１２】
本発明の同期型半導体記憶装置では、前記バイパス回路は、全てのバス線の信号の排他的論理をとる排他的論理和ゲートで構成されることが好ましい。この場合、バイパス回路からの出力を参照することによりＰＡＳＳ／ＦＡＩＬ判定が行えるので、バーインテストが容易になる。
【００１３】
前記バイパス回路と少なくとも１つのバス線との間に選択的に挿入されるインバータを更に備えることも本発明の好ましい態様である。この場合、メモリセルに書き込むデータの期待値を任意に選択できるので、バーインテストの信頼性が向上する。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態例に基づいて、本発明の同期型半導体記憶装置について図面を参照して説明する。図１は、本発明の一実施形態例の同期型半導体記憶装置の回路図である。同期型半導体記憶装置は、クロック生成回路１、信号生成部２、及び、制御回路１０を有する。信号生成部２は、インバータ２１〜２３、ＮＡＮＤゲート２４、２５、及び、ＯＲゲート２６で構成される。同期型半導体記憶装置は、書込みと読出し動作の際に必要なＣＬＫ信号１０１とＣＬＫＢ信号１０２、及び、その信号レベルに基づいて動作モードが決まるＴＥＳＴＭ信号１０３が入力される。
【００１５】
クロック生成回路１は、ＣＬＫ信号１０１に基づいてＩＣＬＫ信号１０４を生成し、これをＯＲゲート２６の第１入力に入力し、ＣＬＫＢ信号１０２に基づいてＩＣＬＫＢ信号１０５を生成し、これをＮＡＮＤゲート２４及び２５の双方の第１入力に入力する。ＴＥＳＴＭ信号１０３は、インバータ２１を経由してＮＡＮＤゲート２４の第２入力、及び、ＮＡＮＤゲート２５の第２入力に入力される。ＮＡＮＤゲート２４は、インバータ２２を経由してＩＣＬＫＢＫ信号１０６を出力する。ＮＡＮＤゲート２５は、インバータ２３を経由してＩＣＬＫＢＴ信号１０７をＯＲゲート２６の第２入力に入力する。ＯＲゲート２６は、ＩＣＬＫ信号１０４とＩＣＬＫＢＴ信号１０７とを合成し、２逓倍信号１０８として制御回路１０のクロック入力に入力する。制御回路１０は、動作クロックとして使用される２逓倍信号１０８に同期して、同期型半導体記憶装置の動作を制御する。
【００１６】
図２は、図１のクロック生成回路１の第１具体例を示すブロック図である。クロック生成回路１は、入力部３及び４で構成され、同一の回路構成を有する２つの機能ブロックである。ＣＬＫ信号１０１は、入力部３の入力端子２０１、及び、入力部４の入力端子２０２に入力される。ＣＬＫＢ信号１０２は、入力部３の入力端子２０２、及び、入力部４の入力端子２０１に入力される。ＩＣＬＫ信号１０４は、入力部３の出力端子２０３から出力される。ＩＣＬＫＢ信号１０５は、入力部４の出力端子２０３から出力される。
【００１７】
図３は、図２の入力部３及び４の具体的な一例を示す回路図である。入力部３及び４は、Ｐチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２、Ｎチャネル型ＭＯＳトランジスタＱｎ１，Ｑｎ２、及び、パルス発生部５で構成される。トランジスタＱｐ１及びＱｐ２は双方、ソースが電源電圧ＶＣＣに接続され、ゲートがトランジスタＱｐ１のドレインに接続される。トランジスタＱｎ１は、ドレインがトランジスタＱｐ１のドレインに接続され、ゲートが入力部の入力端子２０２に接続される。トランジスタＱｎ２は、ドレインがトランジスタＱｐ２のドレイン、及び、パルス発生部５の入力端子２０４に接続され、ゲートが入力部の入力端子２０１に接続される。パルス発生部５の出力端子２０５は、入力部の出力端子２０３に接続される。トランジスタＱｎ１及びＱｎ２のソースは双方、グランドに接続される。
【００１８】
図４は、図３のパルス発生部５の具体的な一例を示す回路図である。パルス発生部５は、インバータ２７、２８、ＮＡＮＤゲート２９、及び、奇数であるｎ個のインバータが縦続接続された遅延部３０で構成される。インバータ２７は、パルス発生部５の入力端子２０４からＡ信号１１１が入力され、ＮＡＮＤゲート２９の第１入力及び遅延部３０の入力端子にＢ信号１１２を入力する。遅延部３０は、ＮＡＮＤゲート２９の第２入力にＣ信号１１３を入力する。ＮＡＮＤゲート２９は、インバータ２８にＤ信号１１４を入力する。インバータ２８は、Ｅ信号１１５をパルス発生部５の出力端子２０５に入力する。
【００１９】
図５は、図２の入力部３の動作を示す各信号のタイミングチャートである。ＣＬＫ信号１０１は、周期Ｔのクロック信号であり、ＣＬＫＢ信号１０２は、ＣＬＫ信号１０１の反転信号である。図２〜４に示すように、入力部３は、ＣＬＫ信号１０１がＬレベルの期間、トランジスタＱｎ１、Ｑｐ１、及び、Ｑｐ２が導通し、トランジスタＱｎ２が遮断するので、Ａ信号１１１がＨレベルになる。ＣＬＫ信号１０１がＨレベルの期間、トランジスタＱｎ１、Ｑｐ１、及び、Ｑｐ２が遮断し、トランジスタＱｎ２が導通するので、Ａ信号１１１がＬレベルになる。
【００２０】
Ａ信号１１１の立下りは、トランジスタＱｎ１、Ｑｎ２、Ｑｐ１、及び、Ｑｐ２の状態が変化するのに伴い、ＣＬＫ信号１０１の立上りに比して、ゲート１個分の遅延時間ｔ１を有する。Ｂ信号１１２の立上りは、インバータ２７を経由するので、Ａ信号１１１の立下りに比して、ゲート１個分の遅延時間ｔ２を有する。Ｃ信号１１３の立下りは、遅延部３０を経由するので、Ｂ信号１１２の立上りに比して、インバータｎ段分の遅延時間ｔｄを有する。Ｄ信号１１４は、Ｂ信号１１２とＣ信号１１３とのＮＡＮＤ信号であり、パルス幅ｔｄの波形を有する。Ｅ信号１１５の立上りは、インバータ２８を経由するので、Ｄ信号１１４の立下りに比して、ゲート１個分の遅延時間ｔ２を有する。
【００２１】
図６は、図１のクロック生成回路１の動作を示す各信号のタイミングチャートである。クロック生成回路１は、ＣＬＫ信号１０１の立上りから所定の時間経過後に、ＩＣＬＫ信号１０４としてＨレベルの短パルスを発生し、ＣＬＫ信号１０２の立上りから所定の時間経過後に、ＩＣＬＫＢ信号１０５としてＨレベルの短パルスを発生する。
【００２２】
ＴＥＳＴＭ信号１０３は、通常動作モード時にＬレベルに、テストモード時にＨレベルに設定される。通常動作モード時、ＩＣＬＫＢＫ信号１０６は、ＮＡＮＤゲート２４及びインバータ２２を経由し、ＩＣＬＫＢ信号１０５が伝送される。ＩＣＬＫＢＴ信号１０７は、Ｌレベルに維持される。テストモード時、ＩＣＬＫＢＫ信号１０６は、Ｌレベルに維持される。ＩＣＬＫＢＴ信号１０７は、ＮＡＮＤゲート２５及びインバータ２３を経由し、ＩＣＬＫＢ信号１０５が伝送される。
【００２３】
２逓倍信号１０８は、ＩＣＬＫ信号１０４とＩＣＬＫＢＴ信号１０７とのＯＲ信号であり、パルス幅ｔｄの波形を有する。通常動作モード時、周期Ｔごとにパルスを有し、テストモード時、周期Ｔ／２のごとにパルスを有する。
【００２４】
図７は、読出し動作に使用される同期型半導体記憶装置の読出し回路の一例を示すブロック図である。読出し回路は、ｍ個のデータラッチ回路７、バイパス回路を構成する判定回路９、及び、ｍ個の選択回路８を有する。Ａデータバス１１６及びＢデータバス１１７は、データの最下位ビットである第１ビットのビットｂ１〜最上位ビットである第ｍビットのビットｂｍに対応するｍ本の信号線で構成される。判定回路９は、ｍ入力ＥＸＮＯＲゲートで構成される。
【００２５】
Ａデータバス１１６のビットｂ１〜ビットｂｍに対応する信号線は夫々、対応するデータラッチ回路７のデータ入力に接続され、対応する判定回路９のＥＸＮＯＲゲートの入力に接続される。ｍ個のデータラッチ回路７は全て、第１クロック入力にＩＣＬＫＢＫ信号１０６が入力され、第２クロック入力にＩＣＬＫ信号１０４が入力される。ｍ個のデータラッチ回路７のデータ出力は夫々、対応する選択回路８のＡ入力に接続される。ｍ個の選択回路８は全て、Ｓ入力にＴＥＳＴＭ信号１０３が入力される。データのビットｂｍに対応する選択回路８のＢ入力は、判定回路９のＥＸＮＯＲゲートの出力に接続され、データのビットｂｍ−１〜ビット１に対応する選択回路８のＢ入力は、グランドに接続される。データのビットｂｍ〜ビット１に対応する選択回路８のＹ出力端子は夫々、対応するＢデータバス１１７の信号線に接続される。
【００２６】
図８は、図７の選択回路８の一例を示す回路図である。選択回路８は、Ｐチャネル型ＭＯＳトランジスタＱｐ５、Ｑｐ６、Ｎチャネル型ＭＯＳトランジスタＱｎ５，Ｑｎ６、及び、インバータ３２で構成される。
【００２７】
選択回路８のＳ端子入力は、インバータ３２の入力、トランジスタＱｐ５のゲート、及び、トランジスタＱｎ６のゲートに全て接続される。選択回路８のＡ入力端子は、トランジスタＱｎ５のドレイン、及び、トランジスタＱｐ５のソースに双方接続される。選択回路８のＢ入力端子は、トランジスタＱｎ６のドレイン、及び、トランジスタＱｐ６のソースに双方接続される。インバータ３２の出力は、トランジスタＱｎ５のゲート、及び、トランジスタＱｐ６のゲートに双方接続される。トランジスタＱｎ５のソース、トランジスタＱｐ５のドレイン、トランジスタＱｎ６のソース、及び、トランジスタＱｐ６のドレインは全て、選択回路８のＹ出力端子に接続される。
【００２８】
選択回路８は、Ｓ入力端子がＬレベルになると、トランジスタＱｎ５及びＱｐ５が導通し、トランジスタＱｎ６及びＱｐ６が遮断するので、Ａ入力端子とＹ出力端子との端子間を繋ぐ。Ｓ入力端子がＨレベルになると、トランジスタＱｎ５及びＱｐ５が遮断し、トランジスタＱｎ６及びＱｐ６が導通するので、Ｂ入力端子とＹ出力端子との端子間を繋ぐ。
【００２９】
例えば、同期型ＤＲＡＭの書込み動作は、動作クロックに同期し直ぐに、外部から入力された書き込みデータをメモリセルに格納する。同期型ＤＲＡＭの読出し動作は、動作クロックに同期し数クロック後に、メモリセルからの読出しデータをラッチし、外部に出力する。同期型半導体記憶装置は、ＴＥＳＴＭ信号１０３がＬレベルにある通常動作モード時に比して、ＴＥＳＴＭ信号１０３がＨレベルにあるテストモード時の動作クロックの周波数を２倍にして、バーインテストにおける読出し動作及び書込み動作が行われる。
【００３０】
メモリセルから読出しデータは、Ａデータバス１１６を経由して、データラッチ回路７、及び、判定回路８に双方入力される。通常動作モード時、ｍ個のデータラッチ回路７は、読出しデータをＩＣＬＫ信号１０４及びＩＣＬＫＢＫ信号１０６に同期してラッチし、数クロック後に、選択回路８のＡ入力端子に入力する。選択回路８は、読出しデータのビットｂｍ〜ビット１をＢデータバス１１７に全て入力する。
【００３１】
テストモード時に、判定回路９は、読出しデータに従った判定結果をデータのビットｂｍに対応する選択回路８に入力する。データのビットｂｍに対応する選択回路８は、ビットｂｍに対応するＢデータバス１１７の信号線に判定結果を入力する。データのビットｂｍ−１〜ビットｂ１に対応する選択回路８は夫々、対応するＢデータバス１１７の信号線をＬレベルにする。
【００３２】
ここで、図７の読出し回路を搭載する同期型半導体記憶装置で行われるバーインテストについて説明する。バーイン装置は、全てのビットに “０”又は“１”が連続するデータをメモリセルに書き込む。次にバーイン装置は、ＴＥＳＴＭ信号１０３をＨレベルにし、同期型半導体記憶装置をテストモードに設定して、書き込んだメモリセルからデータを読み出し、Ｂデータバス１１７上のビットｂｍの値を参照する。
【００３３】
読み出したデータのビットの値が全て一致する場合、Ｂデータバス１１７上のビットｂｍの値は“１”になり、読み出したデータのビットの値が不一致の場合、Ｂデータバス１１７上のビットｂｍの値は“０”になる。バーイン装置は、Ｂデータバス１１７上のビットｂｍの値が“１”であれば、ＰＡＳＳと判定し、Ｂデータバス１１７上のビットｂｍの値が“０”であれば、ＦＡＩＬと判定する。
【００３４】
なお、判定回路９は、ＥＸＮＯＲゲートの各入力と対応するＡデータバス１１６の信号線との間に夫々、切換器及びインバータを挿入することもできる。
【００３５】
Ａデータバス１１６の信号線は夫々、対応する切換器の第１入力、及び、対応するインバータの入力に接続される。インバータの出力は夫々、対応する切換器の第２入力に接続される。ＥＸＮＯＲゲートの入力は夫々、対応する切換器の出力に接続される。
【００３６】
切換器は夫々、外部からの指示に基づいて、書込みデータである期待値と対応するように、第１入力又は第２入力の何れか一方と出力とを導通する。この場合、書込みデータに任意の期待値が採用できるので、バーインテストの信頼性が向上する。
【００３７】
上記実施形態例によれば、同期型半導体記憶装置は、制御回路の動作クロックとして２逓倍信号を使用し、書込み動作、読出し動作、及び、比較判定動作を行う。読出し回路は、判定回路がテストモード時の読出しの際に、ラッチ回路をバイパスする。この場合、テストモード時の動作速度を２倍にできる。
【００３８】
図９は、図１のクロック生成回路１の第２具体例を示すブロック図である。第２例のクロック生成回路１Ａは、２つの入力部３及び４に代えて１つの入力部に相当する回路から成る。クロック生成回路１Ａは、Ｐチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２、Ｎチャネル型ＭＯＳトランジスタＱｎ１，Ｑｎ２、２つのパルス発生部５、及び、６で構成される。
【００３９】
トランジスタＱｐ１のドレインとゲート、及び、トランジスタＱｎ１のドレインは、パルス発生部５の入力端子２０４に接続される。トランジスタＱｐ２のドレイン、及び、トランジスタＱｎ２のドレインは、パルス発生部６の入力端子２０４に接続される。パルス発生部５は、出力端子２０５からＩＣＬＫＢ信号１０５を出力する。パルス発生部６は、出力端子２０５からＩＣＬＫ信号１０４を出力する。この場合、回路規模が縮小できる。
【００４０】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の同期型半導体記憶装置は、上記実施形態例の構成にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した同期型半導体記憶装置も、本発明の範囲に含まれる。
【００４１】
【発明の効果】
以上説明したように、本発明の同期型半導体記憶装置では、書込み／読出し制御回路が２逓倍信号に同期して動作し、バイパス回路がテストモード時の読出しの際にラッチ回路をバイパスするので、テストモード時の動作速度を２倍にできる。
【００４２】
また、読出し回路からの出力を参照することにより、ＰＡＳＳ／ＦＡＩＬ判定の判定結果が分かるので、バーインテストが容易になる。
【図面の簡単な説明】
【図１】本発明の一実施形態例の同期型半導体記憶装置の回路図である。
【図２】図１のクロック生成回路１の第１具体例を示すブロック図である。
【図３】図２の入力部３及び４の具体的な一例を示す回路図である。
【図４】図３のパルス発生部５の具体的な一例を示す回路図である。
【図５】図２の入力部３の動作を示す各信号のタイミングチャートである。
【図６】図１のクロック生成回路１の動作を示す各信号のタイミングチャートである。
【図７】読出し動作に使用される同期型半導体記憶装置の読出し回路の一例を示すブロック図である。
【図８】図７の選択回路８の一例を示す回路図である。
【図９】図１のクロック生成回路１の第２具体例を示すブロック図である。
【図１０】同図（ａ）〜（ｃ）は、特開平１１−２１３６９６号公報に記載のダイナミックＲＡＭの構成及び動作タイミングチャートを示す。
【符号の説明】
１ クロック生成回路
２ 信号生成部
３，４ 入力部
５，６ パルス発生部
７ データラッチ回路
８ 選択回路
９ 判定回路
１０ 制御回路
２１〜２３，２７，２８，３２ インバータ
２４，２５，２９ ２入力ＮＡＮＤゲート
２６ ２入力ＯＲゲート
３０ 遅延部
８１ Ｎ型トランスファゲート
８２，８３ 入力バッファ
８４ Ｐ型トランスファゲート
８５，８６ 行デコーダ
８７ メモリアレイ制御回路
８８ ロジック回路
８９ アドレスキー受付け回路
９０ ２入力ＥＸＮＯＲゲート
９１ 遅延回路
１０１ ＣＬＫ信号
１０２ ＣＬＫＢ信号
１０３ ＴＥＳＴＭ信号
１０４ ＩＣＬＫ信号
１０５ ＩＣＬＫＢ信号
１０６ ＩＣＬＫＢＫ信号
１０７ ＩＣＬＫＢＴ信号
１０８ ２逓倍信号
１１１ Ａ信号
１１２ Ｂ信号
１１３ Ｃ信号
１１４ Ｄ信号
１１５ Ｅ信号
１１６ Ａデータバス
１１７ Ｂデータバス
【発明の属する技術分野】
本発明は、同期型半導体記憶装置に関し、より詳細には、一対の相補クロック信号に基づいて読出し及び書込み動作を行い、バーインテストにおける測定時間を短縮できる同期型半導体記憶装置に関するものである。
【０００２】
【従来の技術】
バーイン装置では、被試験装置（ＤＵＴ）の高い動作周波数に対応するクロック発振器を有していない。半導体メモリでは、そのメモリ容量が加速度的に増加しているので、バーイン装置でそのまま半導体メモリの動的バーインテストを行うとテスト時間が長くなる。つまり、半導体メモリの動的バーインテストで採用できるクロック周波数は、限られており、テスト時間を短縮するためには、半導体メモリ内の動作周波数を上げる工夫が必要となる。
【０００３】
図１０（ａ）〜（ｃ）は、特開平１１−２１３６９６号公報に記載のダイナミックＲＡＭの構成及び動作タイミングチャートを示す。同図（ａ）は、ダイナミックＲＡＭの構成を示すブロック図である。なお、例えば／ＲＡＳ１はＲＡＳ１のトップバー付きを示す。／ＲＡＳ１信号及び／ＣＡＳ１信号は、Ｎ型トランスファゲート８１、入力バッファ８２、及び、８３を経由して半導体メモリに入力される。アドレスキーは、アドレスキー受付け回路８９を経由して半導体メモリに入力される。半導体メモリは、／ＲＡＳ１信号及び／ＣＡＳ１信号に基づいて、メモリアレイを制御し、アドレスキーに基づいて、半導体メモリの動作モードを通常動作又はテストモードの何れか一方に設定する。
【０００４】
通常動作モード時では、アドレスキー受付け回路８９は、Ｐ型トランスファゲート８４及びＮ型トランスファゲート８１にＬレベルの信号を入力する。／ＲＡＳ１信号は、入力バッファ８２、Ｐ型トランスファゲート８４、及び、行デコーダ８５を経由して、メモリアレイ制御回路８７に入力される。／ＣＡＳ１信号は、入力バッファ８３、Ｐ型トランスファゲート８４、及び、列デコーダ８６を経由して、メモリアレイ制御回路８７に入力される。
【０００５】
テストモード時には、アドレスキー受付け回路８９は、Ｐ型トランスファゲート８４及びＮ型トランスファゲート８１にＨレベルの信号を入力する。／ＲＡＳ１信号及び／ＣＡＳ１信号は、Ｎ型トランスファゲート８１を経由して、ロジック回路８８に入力される。
【０００６】
同図（ｂ）は、ロジック回路８８の構成を示す回路図である。ロジック回路８８は、／ＲＡＳ１信号及び／ＣＡＳ１信号から排他的ＮＯＲゲート（以下、ＥＸＮＯＲゲートと呼ぶ）９０によって／ＲＡＳ２信号を生成し、また、この／ＲＡＳ２信号から遅延回路９１によって／ＣＡＳ２信号を生成する。／ＲＡＳ２信号は、行デコーダ８５を経由し、／ＣＡＳ２信号は、列デコーダ８６を経由して、メモリアレイ制御回路８７に夫々入力される。
【０００７】
同図（ｃ）は、ロジック回路８８の動作を示すタイミングチャートである。／ＲＡＳ１信号及び／ＣＡＳ１信号は、２μｓの周期を有する。／ＲＡＳ１信号の立下り及び立上りは夫々、／ＣＡＳ１信号の立上り及び立下りに比して、所定時間の遅れを有する。／ＲＡＳ２信号は、所定時間のパルス幅の波形を有する。遅延回路９１は、入力した／ＲＡＳ２信号を２０ｎｓ遅延させて、／ＣＡＳ２信号を発生する。／ＲＡＳ２信号及び／ＣＡＳ２信号は、１μｓの周期を有する。
【０００８】
【発明が解決しようとする課題】
上記公報に記載の技術は、従来のバーイン装置を用いて、内部で使用する動作クロックの周期を短くして、動的バーインテストのテスト時間を短縮するものである。しかし、テストモード時にダイナミックＲＡＭの読出し動作速度が通常動作モード時の２倍になると、書込みデータと読出しデータとを比較しＰＡＳＳ／ＦＡＩＬ判定するために、バーイン装置には、２倍の読出し動作速度に対応できる回路が必要になる。
【０００９】
本発明は、上記したような従来の技術が有する問題点を解決するためになされたものであり、テストモード時の動作速度を２倍にすることにより、動的バーインテストの際のＰＡＳＳ／ＦＡＩＬ判定を容易にできる同期型半導体記憶装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記目的を達成するため、本発明の同期型半導体記憶装置は、互いに相補な第１及び第２のクロック信号を入力し、前記第１のクロック信号の立ち上がり及び立ち下がりに夫々実質的に同期して立ち上がる第３及び第４のクロック信号を生成するクロック生成回路と、通常動作時に前記第１のクロック信号に同期してメモリセルの書込み及び読出しを制御する書込み／読出し制御回路と、通常動作モードでは、メモリセルから読み出された信号を前記第３のクロック信号に同期してラッチし該ラッチした信号を前記第４のクロック信号に同期して出力するラッチ回路と、テスト動作モードでは前記ラッチ回路をバイパスするバイパス回路を備え、前記通常モード又はテストモードの何れかで作動する同期型半導体記憶装置であって、前記テストモードでは、前記クロック生成回路は、前記第４のクロック信号を無効とし、前記第１のクロック信号を２逓倍した第５のクロック信号を生成し、前記書込み／読出し制御回路は、前記メモリセルを前記第５のクロック信号に同期して動作させ、前記バイパス回路はメモリセルから読み出された信号を前記第５のクロック信号に応答してバイパスさせることを特徴とする。
【００１１】
本発明の同期型半導体記憶装置は、書込み／読出し制御回路が２逓倍信号に同期して動作し、バイパス回路がテストモード時の読出しの際にラッチ回路をバイパスするので、テストモード時の動作速度を２倍にできる。
【００１２】
本発明の同期型半導体記憶装置では、前記バイパス回路は、全てのバス線の信号の排他的論理をとる排他的論理和ゲートで構成されることが好ましい。この場合、バイパス回路からの出力を参照することによりＰＡＳＳ／ＦＡＩＬ判定が行えるので、バーインテストが容易になる。
【００１３】
前記バイパス回路と少なくとも１つのバス線との間に選択的に挿入されるインバータを更に備えることも本発明の好ましい態様である。この場合、メモリセルに書き込むデータの期待値を任意に選択できるので、バーインテストの信頼性が向上する。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態例に基づいて、本発明の同期型半導体記憶装置について図面を参照して説明する。図１は、本発明の一実施形態例の同期型半導体記憶装置の回路図である。同期型半導体記憶装置は、クロック生成回路１、信号生成部２、及び、制御回路１０を有する。信号生成部２は、インバータ２１〜２３、ＮＡＮＤゲート２４、２５、及び、ＯＲゲート２６で構成される。同期型半導体記憶装置は、書込みと読出し動作の際に必要なＣＬＫ信号１０１とＣＬＫＢ信号１０２、及び、その信号レベルに基づいて動作モードが決まるＴＥＳＴＭ信号１０３が入力される。
【００１５】
クロック生成回路１は、ＣＬＫ信号１０１に基づいてＩＣＬＫ信号１０４を生成し、これをＯＲゲート２６の第１入力に入力し、ＣＬＫＢ信号１０２に基づいてＩＣＬＫＢ信号１０５を生成し、これをＮＡＮＤゲート２４及び２５の双方の第１入力に入力する。ＴＥＳＴＭ信号１０３は、インバータ２１を経由してＮＡＮＤゲート２４の第２入力、及び、ＮＡＮＤゲート２５の第２入力に入力される。ＮＡＮＤゲート２４は、インバータ２２を経由してＩＣＬＫＢＫ信号１０６を出力する。ＮＡＮＤゲート２５は、インバータ２３を経由してＩＣＬＫＢＴ信号１０７をＯＲゲート２６の第２入力に入力する。ＯＲゲート２６は、ＩＣＬＫ信号１０４とＩＣＬＫＢＴ信号１０７とを合成し、２逓倍信号１０８として制御回路１０のクロック入力に入力する。制御回路１０は、動作クロックとして使用される２逓倍信号１０８に同期して、同期型半導体記憶装置の動作を制御する。
【００１６】
図２は、図１のクロック生成回路１の第１具体例を示すブロック図である。クロック生成回路１は、入力部３及び４で構成され、同一の回路構成を有する２つの機能ブロックである。ＣＬＫ信号１０１は、入力部３の入力端子２０１、及び、入力部４の入力端子２０２に入力される。ＣＬＫＢ信号１０２は、入力部３の入力端子２０２、及び、入力部４の入力端子２０１に入力される。ＩＣＬＫ信号１０４は、入力部３の出力端子２０３から出力される。ＩＣＬＫＢ信号１０５は、入力部４の出力端子２０３から出力される。
【００１７】
図３は、図２の入力部３及び４の具体的な一例を示す回路図である。入力部３及び４は、Ｐチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２、Ｎチャネル型ＭＯＳトランジスタＱｎ１，Ｑｎ２、及び、パルス発生部５で構成される。トランジスタＱｐ１及びＱｐ２は双方、ソースが電源電圧ＶＣＣに接続され、ゲートがトランジスタＱｐ１のドレインに接続される。トランジスタＱｎ１は、ドレインがトランジスタＱｐ１のドレインに接続され、ゲートが入力部の入力端子２０２に接続される。トランジスタＱｎ２は、ドレインがトランジスタＱｐ２のドレイン、及び、パルス発生部５の入力端子２０４に接続され、ゲートが入力部の入力端子２０１に接続される。パルス発生部５の出力端子２０５は、入力部の出力端子２０３に接続される。トランジスタＱｎ１及びＱｎ２のソースは双方、グランドに接続される。
【００１８】
図４は、図３のパルス発生部５の具体的な一例を示す回路図である。パルス発生部５は、インバータ２７、２８、ＮＡＮＤゲート２９、及び、奇数であるｎ個のインバータが縦続接続された遅延部３０で構成される。インバータ２７は、パルス発生部５の入力端子２０４からＡ信号１１１が入力され、ＮＡＮＤゲート２９の第１入力及び遅延部３０の入力端子にＢ信号１１２を入力する。遅延部３０は、ＮＡＮＤゲート２９の第２入力にＣ信号１１３を入力する。ＮＡＮＤゲート２９は、インバータ２８にＤ信号１１４を入力する。インバータ２８は、Ｅ信号１１５をパルス発生部５の出力端子２０５に入力する。
【００１９】
図５は、図２の入力部３の動作を示す各信号のタイミングチャートである。ＣＬＫ信号１０１は、周期Ｔのクロック信号であり、ＣＬＫＢ信号１０２は、ＣＬＫ信号１０１の反転信号である。図２〜４に示すように、入力部３は、ＣＬＫ信号１０１がＬレベルの期間、トランジスタＱｎ１、Ｑｐ１、及び、Ｑｐ２が導通し、トランジスタＱｎ２が遮断するので、Ａ信号１１１がＨレベルになる。ＣＬＫ信号１０１がＨレベルの期間、トランジスタＱｎ１、Ｑｐ１、及び、Ｑｐ２が遮断し、トランジスタＱｎ２が導通するので、Ａ信号１１１がＬレベルになる。
【００２０】
Ａ信号１１１の立下りは、トランジスタＱｎ１、Ｑｎ２、Ｑｐ１、及び、Ｑｐ２の状態が変化するのに伴い、ＣＬＫ信号１０１の立上りに比して、ゲート１個分の遅延時間ｔ１を有する。Ｂ信号１１２の立上りは、インバータ２７を経由するので、Ａ信号１１１の立下りに比して、ゲート１個分の遅延時間ｔ２を有する。Ｃ信号１１３の立下りは、遅延部３０を経由するので、Ｂ信号１１２の立上りに比して、インバータｎ段分の遅延時間ｔｄを有する。Ｄ信号１１４は、Ｂ信号１１２とＣ信号１１３とのＮＡＮＤ信号であり、パルス幅ｔｄの波形を有する。Ｅ信号１１５の立上りは、インバータ２８を経由するので、Ｄ信号１１４の立下りに比して、ゲート１個分の遅延時間ｔ２を有する。
【００２１】
図６は、図１のクロック生成回路１の動作を示す各信号のタイミングチャートである。クロック生成回路１は、ＣＬＫ信号１０１の立上りから所定の時間経過後に、ＩＣＬＫ信号１０４としてＨレベルの短パルスを発生し、ＣＬＫ信号１０２の立上りから所定の時間経過後に、ＩＣＬＫＢ信号１０５としてＨレベルの短パルスを発生する。
【００２２】
ＴＥＳＴＭ信号１０３は、通常動作モード時にＬレベルに、テストモード時にＨレベルに設定される。通常動作モード時、ＩＣＬＫＢＫ信号１０６は、ＮＡＮＤゲート２４及びインバータ２２を経由し、ＩＣＬＫＢ信号１０５が伝送される。ＩＣＬＫＢＴ信号１０７は、Ｌレベルに維持される。テストモード時、ＩＣＬＫＢＫ信号１０６は、Ｌレベルに維持される。ＩＣＬＫＢＴ信号１０７は、ＮＡＮＤゲート２５及びインバータ２３を経由し、ＩＣＬＫＢ信号１０５が伝送される。
【００２３】
２逓倍信号１０８は、ＩＣＬＫ信号１０４とＩＣＬＫＢＴ信号１０７とのＯＲ信号であり、パルス幅ｔｄの波形を有する。通常動作モード時、周期Ｔごとにパルスを有し、テストモード時、周期Ｔ／２のごとにパルスを有する。
【００２４】
図７は、読出し動作に使用される同期型半導体記憶装置の読出し回路の一例を示すブロック図である。読出し回路は、ｍ個のデータラッチ回路７、バイパス回路を構成する判定回路９、及び、ｍ個の選択回路８を有する。Ａデータバス１１６及びＢデータバス１１７は、データの最下位ビットである第１ビットのビットｂ１〜最上位ビットである第ｍビットのビットｂｍに対応するｍ本の信号線で構成される。判定回路９は、ｍ入力ＥＸＮＯＲゲートで構成される。
【００２５】
Ａデータバス１１６のビットｂ１〜ビットｂｍに対応する信号線は夫々、対応するデータラッチ回路７のデータ入力に接続され、対応する判定回路９のＥＸＮＯＲゲートの入力に接続される。ｍ個のデータラッチ回路７は全て、第１クロック入力にＩＣＬＫＢＫ信号１０６が入力され、第２クロック入力にＩＣＬＫ信号１０４が入力される。ｍ個のデータラッチ回路７のデータ出力は夫々、対応する選択回路８のＡ入力に接続される。ｍ個の選択回路８は全て、Ｓ入力にＴＥＳＴＭ信号１０３が入力される。データのビットｂｍに対応する選択回路８のＢ入力は、判定回路９のＥＸＮＯＲゲートの出力に接続され、データのビットｂｍ−１〜ビット１に対応する選択回路８のＢ入力は、グランドに接続される。データのビットｂｍ〜ビット１に対応する選択回路８のＹ出力端子は夫々、対応するＢデータバス１１７の信号線に接続される。
【００２６】
図８は、図７の選択回路８の一例を示す回路図である。選択回路８は、Ｐチャネル型ＭＯＳトランジスタＱｐ５、Ｑｐ６、Ｎチャネル型ＭＯＳトランジスタＱｎ５，Ｑｎ６、及び、インバータ３２で構成される。
【００２７】
選択回路８のＳ端子入力は、インバータ３２の入力、トランジスタＱｐ５のゲート、及び、トランジスタＱｎ６のゲートに全て接続される。選択回路８のＡ入力端子は、トランジスタＱｎ５のドレイン、及び、トランジスタＱｐ５のソースに双方接続される。選択回路８のＢ入力端子は、トランジスタＱｎ６のドレイン、及び、トランジスタＱｐ６のソースに双方接続される。インバータ３２の出力は、トランジスタＱｎ５のゲート、及び、トランジスタＱｐ６のゲートに双方接続される。トランジスタＱｎ５のソース、トランジスタＱｐ５のドレイン、トランジスタＱｎ６のソース、及び、トランジスタＱｐ６のドレインは全て、選択回路８のＹ出力端子に接続される。
【００２８】
選択回路８は、Ｓ入力端子がＬレベルになると、トランジスタＱｎ５及びＱｐ５が導通し、トランジスタＱｎ６及びＱｐ６が遮断するので、Ａ入力端子とＹ出力端子との端子間を繋ぐ。Ｓ入力端子がＨレベルになると、トランジスタＱｎ５及びＱｐ５が遮断し、トランジスタＱｎ６及びＱｐ６が導通するので、Ｂ入力端子とＹ出力端子との端子間を繋ぐ。
【００２９】
例えば、同期型ＤＲＡＭの書込み動作は、動作クロックに同期し直ぐに、外部から入力された書き込みデータをメモリセルに格納する。同期型ＤＲＡＭの読出し動作は、動作クロックに同期し数クロック後に、メモリセルからの読出しデータをラッチし、外部に出力する。同期型半導体記憶装置は、ＴＥＳＴＭ信号１０３がＬレベルにある通常動作モード時に比して、ＴＥＳＴＭ信号１０３がＨレベルにあるテストモード時の動作クロックの周波数を２倍にして、バーインテストにおける読出し動作及び書込み動作が行われる。
【００３０】
メモリセルから読出しデータは、Ａデータバス１１６を経由して、データラッチ回路７、及び、判定回路８に双方入力される。通常動作モード時、ｍ個のデータラッチ回路７は、読出しデータをＩＣＬＫ信号１０４及びＩＣＬＫＢＫ信号１０６に同期してラッチし、数クロック後に、選択回路８のＡ入力端子に入力する。選択回路８は、読出しデータのビットｂｍ〜ビット１をＢデータバス１１７に全て入力する。
【００３１】
テストモード時に、判定回路９は、読出しデータに従った判定結果をデータのビットｂｍに対応する選択回路８に入力する。データのビットｂｍに対応する選択回路８は、ビットｂｍに対応するＢデータバス１１７の信号線に判定結果を入力する。データのビットｂｍ−１〜ビットｂ１に対応する選択回路８は夫々、対応するＢデータバス１１７の信号線をＬレベルにする。
【００３２】
ここで、図７の読出し回路を搭載する同期型半導体記憶装置で行われるバーインテストについて説明する。バーイン装置は、全てのビットに “０”又は“１”が連続するデータをメモリセルに書き込む。次にバーイン装置は、ＴＥＳＴＭ信号１０３をＨレベルにし、同期型半導体記憶装置をテストモードに設定して、書き込んだメモリセルからデータを読み出し、Ｂデータバス１１７上のビットｂｍの値を参照する。
【００３３】
読み出したデータのビットの値が全て一致する場合、Ｂデータバス１１７上のビットｂｍの値は“１”になり、読み出したデータのビットの値が不一致の場合、Ｂデータバス１１７上のビットｂｍの値は“０”になる。バーイン装置は、Ｂデータバス１１７上のビットｂｍの値が“１”であれば、ＰＡＳＳと判定し、Ｂデータバス１１７上のビットｂｍの値が“０”であれば、ＦＡＩＬと判定する。
【００３４】
なお、判定回路９は、ＥＸＮＯＲゲートの各入力と対応するＡデータバス１１６の信号線との間に夫々、切換器及びインバータを挿入することもできる。
【００３５】
Ａデータバス１１６の信号線は夫々、対応する切換器の第１入力、及び、対応するインバータの入力に接続される。インバータの出力は夫々、対応する切換器の第２入力に接続される。ＥＸＮＯＲゲートの入力は夫々、対応する切換器の出力に接続される。
【００３６】
切換器は夫々、外部からの指示に基づいて、書込みデータである期待値と対応するように、第１入力又は第２入力の何れか一方と出力とを導通する。この場合、書込みデータに任意の期待値が採用できるので、バーインテストの信頼性が向上する。
【００３７】
上記実施形態例によれば、同期型半導体記憶装置は、制御回路の動作クロックとして２逓倍信号を使用し、書込み動作、読出し動作、及び、比較判定動作を行う。読出し回路は、判定回路がテストモード時の読出しの際に、ラッチ回路をバイパスする。この場合、テストモード時の動作速度を２倍にできる。
【００３８】
図９は、図１のクロック生成回路１の第２具体例を示すブロック図である。第２例のクロック生成回路１Ａは、２つの入力部３及び４に代えて１つの入力部に相当する回路から成る。クロック生成回路１Ａは、Ｐチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ２、Ｎチャネル型ＭＯＳトランジスタＱｎ１，Ｑｎ２、２つのパルス発生部５、及び、６で構成される。
【００３９】
トランジスタＱｐ１のドレインとゲート、及び、トランジスタＱｎ１のドレインは、パルス発生部５の入力端子２０４に接続される。トランジスタＱｐ２のドレイン、及び、トランジスタＱｎ２のドレインは、パルス発生部６の入力端子２０４に接続される。パルス発生部５は、出力端子２０５からＩＣＬＫＢ信号１０５を出力する。パルス発生部６は、出力端子２０５からＩＣＬＫ信号１０４を出力する。この場合、回路規模が縮小できる。
【００４０】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の同期型半導体記憶装置は、上記実施形態例の構成にのみ限定されるものでなく、上記実施形態例の構成から種々の修正及び変更を施した同期型半導体記憶装置も、本発明の範囲に含まれる。
【００４１】
【発明の効果】
以上説明したように、本発明の同期型半導体記憶装置では、書込み／読出し制御回路が２逓倍信号に同期して動作し、バイパス回路がテストモード時の読出しの際にラッチ回路をバイパスするので、テストモード時の動作速度を２倍にできる。
【００４２】
また、読出し回路からの出力を参照することにより、ＰＡＳＳ／ＦＡＩＬ判定の判定結果が分かるので、バーインテストが容易になる。
【図面の簡単な説明】
【図１】本発明の一実施形態例の同期型半導体記憶装置の回路図である。
【図２】図１のクロック生成回路１の第１具体例を示すブロック図である。
【図３】図２の入力部３及び４の具体的な一例を示す回路図である。
【図４】図３のパルス発生部５の具体的な一例を示す回路図である。
【図５】図２の入力部３の動作を示す各信号のタイミングチャートである。
【図６】図１のクロック生成回路１の動作を示す各信号のタイミングチャートである。
【図７】読出し動作に使用される同期型半導体記憶装置の読出し回路の一例を示すブロック図である。
【図８】図７の選択回路８の一例を示す回路図である。
【図９】図１のクロック生成回路１の第２具体例を示すブロック図である。
【図１０】同図（ａ）〜（ｃ）は、特開平１１−２１３６９６号公報に記載のダイナミックＲＡＭの構成及び動作タイミングチャートを示す。
【符号の説明】
１ クロック生成回路
２ 信号生成部
３，４ 入力部
５，６ パルス発生部
７ データラッチ回路
８ 選択回路
９ 判定回路
１０ 制御回路
２１〜２３，２７，２８，３２ インバータ
２４，２５，２９ ２入力ＮＡＮＤゲート
２６ ２入力ＯＲゲート
３０ 遅延部
８１ Ｎ型トランスファゲート
８２，８３ 入力バッファ
８４ Ｐ型トランスファゲート
８５，８６ 行デコーダ
８７ メモリアレイ制御回路
８８ ロジック回路
８９ アドレスキー受付け回路
９０ ２入力ＥＸＮＯＲゲート
９１ 遅延回路
１０１ ＣＬＫ信号
１０２ ＣＬＫＢ信号
１０３ ＴＥＳＴＭ信号
１０４ ＩＣＬＫ信号
１０５ ＩＣＬＫＢ信号
１０６ ＩＣＬＫＢＫ信号
１０７ ＩＣＬＫＢＴ信号
１０８ ２逓倍信号
１１１ Ａ信号
１１２ Ｂ信号
１１３ Ｃ信号
１１４ Ｄ信号
１１５ Ｅ信号
１１６ Ａデータバス
１１７ Ｂデータバス
Claims (3)
- 互いに相補な第１及び第２のクロック信号を入力し、前記第１のクロック信号の立ち上がり及び立ち下がりに夫々実質的に同期して立ち上がる第３及び第４のクロック信号を生成するクロック生成回路と、
通常動作モードで前記第１のクロック信号に同期してメモリセルの書込み及び読出しを制御する書込み／読出し制御回路と、
通常動作モードで、メモリセルから読み出された信号を前記第３のクロック信号に同期してラッチし該ラッチした信号を前記第４のクロック信号に同期して出力するラッチ回路と、
テスト動作モードで前記ラッチ回路をバイパスするバイパス回路とを備え、前記通常モード又はテストモードの何れかで作動する同期型半導体記憶装置であって、
前記テストモードでは、
前記クロック生成回路は、前記第４のクロック信号を無効とし、前記第１のクロック信号を２逓倍した第５のクロック信号を生成し、
前記書込み／読出し制御回路は、前記メモリセルを前記第５のクロック信号に同期して動作させ、
前記バイパス回路はメモリセルから読み出された信号を前記第５のクロック信号に応答してバイパスさせることを特徴とする同期型半導体記憶装置。 - 前記バイパス回路は、全てのバス線の信号の排他的論理をとる排他的論理和ゲートで構成される、請求項１に記載の同期型半導体記憶装置。
- 前記バイパス回路と少なくとも１つのバス線との間に選択的に挿入されるインバータを更に備える、請求項１又は２に記載の同期型半導体記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158099A JP3645791B2 (ja) | 2000-05-29 | 2000-05-29 | 同期型半導体記憶装置 |
| US09/864,243 US6456561B2 (en) | 2000-05-29 | 2001-05-25 | Synchronous semiconductor memory device |
| EP01112069A EP1168369B1 (en) | 2000-05-29 | 2001-05-28 | Synchronous semiconductor memory device |
| DE60100612T DE60100612T2 (de) | 2000-05-29 | 2001-05-28 | Synchrone Halbleiterspeichervorrichtung |
| TW090113113A TW507215B (en) | 2000-05-29 | 2001-05-29 | Synchronous semiconductor memory device |
| KR10-2001-0029758A KR100411469B1 (ko) | 2000-05-29 | 2001-05-29 | 동기형반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000158099A JP3645791B2 (ja) | 2000-05-29 | 2000-05-29 | 同期型半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2001344994A JP2001344994A (ja) | 2001-12-14 |
| JP3645791B2 true JP3645791B2 (ja) | 2005-05-11 |
Family
ID=18662623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000158099A Expired - Fee Related JP3645791B2 (ja) | 2000-05-29 | 2000-05-29 | 同期型半導体記憶装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6456561B2 (ja) |
| EP (1) | EP1168369B1 (ja) |
| JP (1) | JP3645791B2 (ja) |
| KR (1) | KR100411469B1 (ja) |
| DE (1) | DE60100612T2 (ja) |
| TW (1) | TW507215B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667917B1 (en) * | 2001-06-15 | 2003-12-23 | Artisan Components, Inc. | System and method for identification of faulty or weak memory cells under simulated extreme operating conditions |
| JP4215443B2 (ja) | 2002-04-05 | 2009-01-28 | 富士通株式会社 | ダイナミックバーンイン装置用アダプタ・カードおよびダイナミックバーンイン装置 |
| KR100493027B1 (ko) | 2002-10-01 | 2005-06-07 | 삼성전자주식회사 | 외부클럭의 주파수 체배기와 테스트 데이터의 출력버퍼를 구비하는 반도체 장치 및 반도체 장치의 테스트 방법 |
| KR100498501B1 (ko) * | 2003-06-04 | 2005-07-01 | 삼성전자주식회사 | 내부 클럭 신호의 특성 검증을 위한 바이패스 회로를가지는 반도체 메모리 장치 |
| US7587645B2 (en) * | 2005-01-24 | 2009-09-08 | Samsung Electronics Co., Ltd. | Input circuit of semiconductor memory device and test system having the same |
| KR100657830B1 (ko) * | 2005-01-24 | 2006-12-14 | 삼성전자주식회사 | 반도체 메모리 장치의 테스트 장치 및 방법 |
| KR100663362B1 (ko) | 2005-05-24 | 2007-01-02 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
| KR100656455B1 (ko) * | 2005-12-27 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 액티브 싸이클 제어장치 및 방법 |
| JP2008052803A (ja) * | 2006-08-23 | 2008-03-06 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2010003388A (ja) * | 2008-06-23 | 2010-01-07 | Elpida Memory Inc | 半導体記憶装置およびそのテスト方法 |
| JP2010198715A (ja) * | 2009-02-27 | 2010-09-09 | Elpida Memory Inc | 半導体記憶装置 |
| KR20130015725A (ko) * | 2011-08-04 | 2013-02-14 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치를 포함하는 시스템-인 패키지 및 시스템-인 패키지의 입출력 핀 확인방법 |
| US8612815B2 (en) | 2011-12-16 | 2013-12-17 | International Business Machines Corporation | Asynchronous circuit with an at-speed built-in self-test (BIST) architecture |
| US8917566B2 (en) | 2012-04-11 | 2014-12-23 | International Business Machines Corporation | Bypass structure for a memory device and method to reduce unknown test values |
| US9614436B2 (en) * | 2013-04-10 | 2017-04-04 | Linear Technology Corporation | Circuit and method for dynamic switching frequency adjustment in a power converter |
| KR102355437B1 (ko) * | 2017-05-11 | 2022-01-26 | 에스케이하이닉스 주식회사 | 클럭 생성 회로를 포함하는 반도체 장치 및 반도체 시스템 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0475588B1 (en) * | 1990-08-17 | 1996-06-26 | STMicroelectronics, Inc. | A semiconductor memory with inhibited test mode entry during power-up |
| EP0640986A1 (de) * | 1993-08-26 | 1995-03-01 | Siemens Aktiengesellschaft | Halbleiterspeicheranordnung und Verfahren zum Testen dieser Halbleiterspeicheranordnung |
| JPH09161476A (ja) * | 1995-10-04 | 1997-06-20 | Toshiba Corp | 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム |
| JP2833563B2 (ja) * | 1996-01-23 | 1998-12-09 | 日本電気株式会社 | 半導体記憶装置 |
| KR100211609B1 (ko) * | 1997-06-30 | 1999-08-02 | 윤종용 | 이중에지 클록을 사용한 집적회로 소자 검사방법 |
| JPH11213696A (ja) | 1998-01-29 | 1999-08-06 | Mitsubishi Electric Corp | ダイナミックｒａｍ及び当該ダイナミックｒａｍを用いたバーンインテスト方法 |
| WO2000031871A1 (en) * | 1998-11-25 | 2000-06-02 | Nanopower, Inc. | Improved flip-flops and other logic circuits and techniques for improving layouts of integrated circuits |
| JP4748828B2 (ja) * | 1999-06-22 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
-
2000
- 2000-05-29 JP JP2000158099A patent/JP3645791B2/ja not_active Expired - Fee Related
-
2001
- 2001-05-25 US US09/864,243 patent/US6456561B2/en not_active Expired - Lifetime
- 2001-05-28 EP EP01112069A patent/EP1168369B1/en not_active Expired - Fee Related
- 2001-05-28 DE DE60100612T patent/DE60100612T2/de not_active Expired - Fee Related
- 2001-05-29 KR KR10-2001-0029758A patent/KR100411469B1/ko not_active IP Right Cessation
- 2001-05-29 TW TW090113113A patent/TW507215B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010107787A (ko) | 2001-12-07 |
| DE60100612T2 (de) | 2004-06-17 |
| EP1168369B1 (en) | 2003-08-20 |
| TW507215B (en) | 2002-10-21 |
| EP1168369A3 (en) | 2002-08-21 |
| US6456561B2 (en) | 2002-09-24 |
| EP1168369A2 (en) | 2002-01-02 |
| US20010048634A1 (en) | 2001-12-06 |
| JP2001344994A (ja) | 2001-12-14 |
| KR100411469B1 (ko) | 2003-12-18 |
| DE60100612D1 (de) | 2003-09-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040517 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040518 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050117 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050204 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080210 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090210 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100210 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110210 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120210 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130210 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140210 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |