JPH11306797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11306797A JPH11306797A JP10111637A JP11163798A JPH11306797A JP H11306797 A JPH11306797 A JP H11306797A JP 10111637 A JP10111637 A JP 10111637A JP 11163798 A JP11163798 A JP 11163798A JP H11306797 A JPH11306797 A JP H11306797A
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- Japan
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- command
- address
- data
- clock signal
- memory device
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 100MHzを越えるような高速テスタを用
いなくても、低速テスタでも容易に高速なテストを行う
ことができる半導体記憶装置を提供する。 【解決手段】 メモリアレイバンクと、その周辺回路か
らなる2バンク16MビットSDRAMであって、倍周
期クロック信号発生回路、内部カラムコマンド発生回
路、アドレス演算回路、テストデータ発生回路を含むテ
ストモード設定回路が備えられ、外部クロック信号CL
Kの立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号CLKの立ち下がり時に
もチップ内部でコマンド、アドレス、データを発生する
ことができる。テストコマンド“WW6”を入力する例
と等価な動作タイミングは、内部クロック信号ICLK
に同期して、1サイクル目にアドレス“A”にデータ
“D”がライトされ、2サイクル目にアドレス“/A”
(反転)にデータ“/D”(反転)がライトされる。
いなくても、低速テスタでも容易に高速なテストを行う
ことができる半導体記憶装置を提供する。 【解決手段】 メモリアレイバンクと、その周辺回路か
らなる2バンク16MビットSDRAMであって、倍周
期クロック信号発生回路、内部カラムコマンド発生回
路、アドレス演算回路、テストデータ発生回路を含むテ
ストモード設定回路が備えられ、外部クロック信号CL
Kの立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号CLKの立ち下がり時に
もチップ内部でコマンド、アドレス、データを発生する
ことができる。テストコマンド“WW6”を入力する例
と等価な動作タイミングは、内部クロック信号ICLK
に同期して、1サイクル目にアドレス“A”にデータ
“D”がライトされ、2サイクル目にアドレス“/A”
(反転)にデータ“/D”(反転)がライトされる。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置の
テストモード技術に関し、特に外部クロック信号に同期
して動作するメモリにおいて、この動作周波数の高速化
に対応可能なシンクロナスDRAM(SDRAM)など
の半導体記憶装置に適用して有効な技術に関する。
テストモード技術に関し、特に外部クロック信号に同期
して動作するメモリにおいて、この動作周波数の高速化
に対応可能なシンクロナスDRAM(SDRAM)など
の半導体記憶装置に適用して有効な技術に関する。
【0002】
【従来の技術】たとえば、本発明者が検討した技術とし
て、SDRAMでは、DoubleCLKテストモード
などのテストモードを用いて、特定タイミングのチェッ
クを行う技術などが考えられる。この概要は、テストを
実施する場合、最小のサイクルで全ての試験項目をチェ
ックしているため、メモリが高速になれば、それに比例
して高速のテスタを用意する必要がある。しかしなが
ら、一部の項目は、テストモードを用いて低速テスタで
チェックしている。たとえば、Double CLKテ
ストモードでは、単純にクロック信号の立ち上がり時と
立ち下がり時にコマンド、アドレスの入力が可能となっ
ている。
て、SDRAMでは、DoubleCLKテストモード
などのテストモードを用いて、特定タイミングのチェッ
クを行う技術などが考えられる。この概要は、テストを
実施する場合、最小のサイクルで全ての試験項目をチェ
ックしているため、メモリが高速になれば、それに比例
して高速のテスタを用意する必要がある。しかしなが
ら、一部の項目は、テストモードを用いて低速テスタで
チェックしている。たとえば、Double CLKテ
ストモードでは、単純にクロック信号の立ち上がり時と
立ち下がり時にコマンド、アドレスの入力が可能となっ
ている。
【0003】なお、このようなSDRAMなどの半導体
記憶装置に関する技術としては、たとえば1994年1
1月5日、株式会社培風館発行の「アドバンスト エレ
クトロニクスI−9 超LSIメモリ」P344〜P3
48などに記載される技術などが挙げられる。
記憶装置に関する技術としては、たとえば1994年1
1月5日、株式会社培風館発行の「アドバンスト エレ
クトロニクスI−9 超LSIメモリ」P344〜P3
48などに記載される技術などが挙げられる。
【0004】
【発明が解決しようとする課題】ところで、前記のよう
なSDRAMなどの半導体記憶装置においては、たとえ
ば100MHz以上の高速で動作するメモリをテストす
る場合、従来のEDODRAMで使用していたテスタで
は測定が難しくなってきている。また、Double
CLKテストモードでは、たとえば図10に示すよう
に、外部クロック信号CLKの立ち上がり時と立ち下が
り時にコマンド、アドレスの入力が必要になり、テスト
の制約とテストパターンの複雑さが増すことが考えられ
る。
なSDRAMなどの半導体記憶装置においては、たとえ
ば100MHz以上の高速で動作するメモリをテストす
る場合、従来のEDODRAMで使用していたテスタで
は測定が難しくなってきている。また、Double
CLKテストモードでは、たとえば図10に示すよう
に、外部クロック信号CLKの立ち上がり時と立ち下が
り時にコマンド、アドレスの入力が必要になり、テスト
の制約とテストパターンの複雑さが増すことが考えられ
る。
【0005】そこで、本発明の目的は、外部クロック信
号の立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号の立ち下がり時にも内部
でコマンド、アドレス、データを発生させ、たとえば1
00MHzを越えるような高速テスタを用いなくても、
低速テスタでも容易に高速なテストを行うことができる
半導体記憶装置を提供するものである。
号の立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号の立ち下がり時にも内部
でコマンド、アドレス、データを発生させ、たとえば1
00MHzを越えるような高速テスタを用いなくても、
低速テスタでも容易に高速なテストを行うことができる
半導体記憶装置を提供するものである。
【0006】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0008】すなわち、本発明による半導体記憶装置
は、外部クロック信号によるクロックサイクルに対し、
内部を2倍で動作させるために、外部クロック信号の立
ち上がり時にコマンド、アドレス、データを入力するだ
けで、外部クロック信号の立ち上がり時に続いて外部ク
ロック信号の立ち下がり時にも、チップ内部でコマン
ド、アドレス、データを発生するテストモード設定回路
を有するものである。
は、外部クロック信号によるクロックサイクルに対し、
内部を2倍で動作させるために、外部クロック信号の立
ち上がり時にコマンド、アドレス、データを入力するだ
けで、外部クロック信号の立ち上がり時に続いて外部ク
ロック信号の立ち下がり時にも、チップ内部でコマン
ド、アドレス、データを発生するテストモード設定回路
を有するものである。
【0009】この構成において、最小のサイクルでテス
トする対象となるのは、カラムコマンド(リード/ライ
トコマンド)であるので、このコマンドの組み合わせを
考え、1回のコマンドの入力によりチップ内部で連続し
たカラム動作を行うようにしたものである。また、アド
レス、データも、当サイクルと次サイクルで変わる場合
を考慮して、アドレスは保持/インクリメント/反転、
データは保持/反転の組み合わせができるようにしたも
のである。このテストモード設定回路におけるテストモ
ードへのエントリ方法は、モードレジスタセットコマン
ドを用いる場合と、アドレスと組み合わせたコマンドを
用いる場合とが考えられる。
トする対象となるのは、カラムコマンド(リード/ライ
トコマンド)であるので、このコマンドの組み合わせを
考え、1回のコマンドの入力によりチップ内部で連続し
たカラム動作を行うようにしたものである。また、アド
レス、データも、当サイクルと次サイクルで変わる場合
を考慮して、アドレスは保持/インクリメント/反転、
データは保持/反転の組み合わせができるようにしたも
のである。このテストモード設定回路におけるテストモ
ードへのエントリ方法は、モードレジスタセットコマン
ドを用いる場合と、アドレスと組み合わせたコマンドを
用いる場合とが考えられる。
【0010】よって、前記半導体記憶装置によれば、外
部クロック信号の立ち上がり時にコマンド、アドレス、
データを入力するだけで、外部クロック信号の立ち下が
り時にも、チップ内部でコマンド、アドレス、データを
発生するため、単純なDouble CLKテストモー
ドに比べて、低速なテスタでも容易に高速なテストが可
能になる。これにより、たとえば100MHzを越える
ような高速テスタを用いなくても、従来のEDO DR
AMで使用していた低速テスタで測定できる。その結
果、実際に高速で測定の必要な項目は、微小または皆無
になる。また、既存の設備で量産可能なため、テスティ
ングコストを低減できる。
部クロック信号の立ち上がり時にコマンド、アドレス、
データを入力するだけで、外部クロック信号の立ち下が
り時にも、チップ内部でコマンド、アドレス、データを
発生するため、単純なDouble CLKテストモー
ドに比べて、低速なテスタでも容易に高速なテストが可
能になる。これにより、たとえば100MHzを越える
ような高速テスタを用いなくても、従来のEDO DR
AMで使用していた低速テスタで測定できる。その結
果、実際に高速で測定の必要な項目は、微小または皆無
になる。また、既存の設備で量産可能なため、テスティ
ングコストを低減できる。
【0011】これは、最小のサイクルでテストする対象
となるのは、カラムコマンド(リード/ライトコマン
ド)であり、従ってこのコマンドの組み合わせを考え、
1回のコマンドの入力により、チップ内部で連続したカ
ラム動作を行うことができるためである。特に、外部ク
ロック信号に同期したSDRAM、SSRAMなどに適
用できる。
となるのは、カラムコマンド(リード/ライトコマン
ド)であり、従ってこのコマンドの組み合わせを考え、
1回のコマンドの入力により、チップ内部で連続したカ
ラム動作を行うことができるためである。特に、外部ク
ロック信号に同期したSDRAM、SSRAMなどに適
用できる。
【0012】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【0013】図1は本発明の一実施の形態である半導体
記憶装置を示す全体ブロック図、図2は本実施の形態の
半導体記憶装置において、倍周期クロック信号発生回路
の一例を示す回路図、図3はクロック信号を示す波形
図、図4はテストコマンド動作の概要を示すタイミング
図、図5はテストコマンド例を示す説明図、図6(a),
(b) はテストコマンドの動作例とその等価動作例を示す
タイミング図、図7はテストコマンドへのエントリ方法
を示すタイミング図、図8はアドレスコード例を示す説
明図、図9はテストコマンドへの他のエントリ方法を示
すタイミング図である。
記憶装置を示す全体ブロック図、図2は本実施の形態の
半導体記憶装置において、倍周期クロック信号発生回路
の一例を示す回路図、図3はクロック信号を示す波形
図、図4はテストコマンド動作の概要を示すタイミング
図、図5はテストコマンド例を示す説明図、図6(a),
(b) はテストコマンドの動作例とその等価動作例を示す
タイミング図、図7はテストコマンドへのエントリ方法
を示すタイミング図、図8はアドレスコード例を示す説
明図、図9はテストコマンドへの他のエントリ方法を示
すタイミング図である。
【0014】まず、図1により本実施の形態の半導体記
憶装置の構成を説明する。
憶装置の構成を説明する。
【0015】本実施の形態の半導体記憶装置は、たとえ
ば2バンク16MビットSDRAMとされ、メモリアレ
イバンク1,2と、各メモリアレイバンク1,2に対応
するロウデコーダ3,4、カラムデコーダ5,6および
センスアンプ&入出力バス7,8と、共通のロウアドレ
スバッファ9、カラムアドレスバッファ10、カラムア
ドレスカウンタ11、リフレッシュカウンタ12、入力
バッファ13、出力バッファ14、制御論理&タイミン
グ発生器15などの一般的な構成からなり、周知の半導
体製造技術により1個の半導体チップ上に形成されてい
る。
ば2バンク16MビットSDRAMとされ、メモリアレ
イバンク1,2と、各メモリアレイバンク1,2に対応
するロウデコーダ3,4、カラムデコーダ5,6および
センスアンプ&入出力バス7,8と、共通のロウアドレ
スバッファ9、カラムアドレスバッファ10、カラムア
ドレスカウンタ11、リフレッシュカウンタ12、入力
バッファ13、出力バッファ14、制御論理&タイミン
グ発生器15などの一般的な構成からなり、周知の半導
体製造技術により1個の半導体チップ上に形成されてい
る。
【0016】このSDRAMには、外部からアドレス信
号Aiが入力され、ロウアドレス信号XA、カラムアド
レス信号YAが生成されて、それぞれロウアドレスバッ
ファ9、カラムアドレスバッファ10に入力され、ロウ
デコーダ3,4、カラムデコーダ5,6を介してメモリ
アレイバンク1,2内の任意のメモリセルが選択され
る。そして、入出力データI/Oiは、書き込み動作時
に入力バッファ13を介して入力され、読み出し動作時
にセンスアンプ&入出力バス7,8、出力バッファ14
を介して出力される。
号Aiが入力され、ロウアドレス信号XA、カラムアド
レス信号YAが生成されて、それぞれロウアドレスバッ
ファ9、カラムアドレスバッファ10に入力され、ロウ
デコーダ3,4、カラムデコーダ5,6を介してメモリ
アレイバンク1,2内の任意のメモリセルが選択され
る。そして、入出力データI/Oiは、書き込み動作時
に入力バッファ13を介して入力され、読み出し動作時
にセンスアンプ&入出力バス7,8、出力バッファ14
を介して出力される。
【0017】また、制御信号として、外部クロック信号
CLK、クロックイネーブル信号CKE、チップセレク
ト信号/CS、ロウアドレスストローブ信号/RAS、
カラムアドレスストローブ信号/CAS、ライトイネー
ブル信号/WE、データマスク信号DQMなどが外部か
ら入力され、これらの制御信号に基づいて制御論理&タ
イミング発生器15によりコマンド、内部制御信号が生
成され、このコマンド、内部制御信号により内部回路の
動作が制御されるようになっている。
CLK、クロックイネーブル信号CKE、チップセレク
ト信号/CS、ロウアドレスストローブ信号/RAS、
カラムアドレスストローブ信号/CAS、ライトイネー
ブル信号/WE、データマスク信号DQMなどが外部か
ら入力され、これらの制御信号に基づいて制御論理&タ
イミング発生器15によりコマンド、内部制御信号が生
成され、このコマンド、内部制御信号により内部回路の
動作が制御されるようになっている。
【0018】特に、本実施の形態における制御論理&タ
イミング発生器15には試験用のテスト回路16が内蔵
されており、このテスト回路16には、所定の周期の外
部クロック信号CLKによるテストモード時に、この外
部クロック信号CLKによるクロックサイクルに対し、
内部を2倍で動作させるために、外部クロック信号CL
Kの立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号CLKの立ち上がり時に
続いて外部クロック信号CLKの立ち下がり時にも、チ
ップ内部でコマンド、アドレス、データを発生するテス
トモード設定回路が含まれている。
イミング発生器15には試験用のテスト回路16が内蔵
されており、このテスト回路16には、所定の周期の外
部クロック信号CLKによるテストモード時に、この外
部クロック信号CLKによるクロックサイクルに対し、
内部を2倍で動作させるために、外部クロック信号CL
Kの立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号CLKの立ち上がり時に
続いて外部クロック信号CLKの立ち下がり時にも、チ
ップ内部でコマンド、アドレス、データを発生するテス
トモード設定回路が含まれている。
【0019】具体的には、図2に示す倍周期クロック信
号発生回路17と、この倍周期クロック信号発生回路1
7から発生される内部クロック信号ICLKに同期し
て、内部カラムコマンドを発生する内部カラムコマンド
発生回路18、テストアドレスを発生するアドレス演算
回路19、テストデータを発生するテストデータ発生回
路20を含めてテストモード設定回路が構成されてい
る。図1のように、倍周期クロック信号発生回路17は
制御論理&タイミング発生器15に内蔵され、内部カラ
ムコマンド発生回路18は制御論理&タイミング発生器
15に接続され、アドレス演算回路19はカラムアドレ
スカウンタ11に内蔵され、さらにテストデータ発生回
路20は入力バッファ13の入出力間に接続されてい
る。
号発生回路17と、この倍周期クロック信号発生回路1
7から発生される内部クロック信号ICLKに同期し
て、内部カラムコマンドを発生する内部カラムコマンド
発生回路18、テストアドレスを発生するアドレス演算
回路19、テストデータを発生するテストデータ発生回
路20を含めてテストモード設定回路が構成されてい
る。図1のように、倍周期クロック信号発生回路17は
制御論理&タイミング発生器15に内蔵され、内部カラ
ムコマンド発生回路18は制御論理&タイミング発生器
15に接続され、アドレス演算回路19はカラムアドレ
スカウンタ11に内蔵され、さらにテストデータ発生回
路20は入力バッファ13の入出力間に接続されてい
る。
【0020】倍周期クロック信号発生回路17は、たと
えば図2に示すように、否定論理積ゲートNAND、イ
ンバータIV1〜IV7、否定論理和ゲートNOR、P
MOSトランジスタTP、NMOSトランジスタTN1
〜TN4、ディレイ回路DLY、フリップフロップ回路
FF1,FF2からなり、図3(a) のような外部クロッ
ク信号CLKが入力されて、図3(b) のような内部クロ
ック信号ICLKが出力される。また、制御信号とし
て、倍周期動作イネーブル信号、第1、第2のクロック
制御信号が入力され、倍周期動作イネーブル信号は
“L”レベルにすることにより倍周期動作し、第1、第
2のクロック制御信号は通常時は“H”レベルであり、
“L”レベルにすると内部クロック信号ICLKが停止
するようになっている。
えば図2に示すように、否定論理積ゲートNAND、イ
ンバータIV1〜IV7、否定論理和ゲートNOR、P
MOSトランジスタTP、NMOSトランジスタTN1
〜TN4、ディレイ回路DLY、フリップフロップ回路
FF1,FF2からなり、図3(a) のような外部クロッ
ク信号CLKが入力されて、図3(b) のような内部クロ
ック信号ICLKが出力される。また、制御信号とし
て、倍周期動作イネーブル信号、第1、第2のクロック
制御信号が入力され、倍周期動作イネーブル信号は
“L”レベルにすることにより倍周期動作し、第1、第
2のクロック制御信号は通常時は“H”レベルであり、
“L”レベルにすると内部クロック信号ICLKが停止
するようになっている。
【0021】この倍周期クロック信号発生回路17にお
いて、外部クロック信号CLKが入力され、倍周期動作
イネーブル信号を“L”レベルにすると、否定論理積ゲ
ートNAND、インバータIV1を介して外部クロック
信号CLKの立ち上がりが検知され、PMOSトランジ
スタTP、NMOSトランジスタTN1,TN2、イン
バータIV2、ディレイ回路DLY、インバータIV
4、フリップフロップ回路FF1、インバータIV5に
よる経路で外部クロック信号CLKの立ち上がり時にデ
ィレイ回路DLYの遅延時間幅tのパルス信号が発生さ
れる。
いて、外部クロック信号CLKが入力され、倍周期動作
イネーブル信号を“L”レベルにすると、否定論理積ゲ
ートNAND、インバータIV1を介して外部クロック
信号CLKの立ち上がりが検知され、PMOSトランジ
スタTP、NMOSトランジスタTN1,TN2、イン
バータIV2、ディレイ回路DLY、インバータIV
4、フリップフロップ回路FF1、インバータIV5に
よる経路で外部クロック信号CLKの立ち上がり時にデ
ィレイ回路DLYの遅延時間幅tのパルス信号が発生さ
れる。
【0022】一方、否定論理積ゲートNAND、インバ
ータIV1、否定論理和ゲートNORを介して外部クロ
ック信号CLKの立ち下がりが検知され、NMOSトラ
ンジスタTN3,TN4、インバータIV2、ディレイ
回路DLY、インバータIV4、フリップフロップ回路
FF2、インバータIV6による経路で外部クロック信
号CLKの立ち下がり時にディレイ回路DLYの遅延時
間幅tのパルス信号が発生される。これにより、外部ク
ロック信号CLKの立ち上がり時、立ち下がり時に
“H”レベルとなる倍周期の内部クロック信号ICLK
を発生させることができる。
ータIV1、否定論理和ゲートNORを介して外部クロ
ック信号CLKの立ち下がりが検知され、NMOSトラ
ンジスタTN3,TN4、インバータIV2、ディレイ
回路DLY、インバータIV4、フリップフロップ回路
FF2、インバータIV6による経路で外部クロック信
号CLKの立ち下がり時にディレイ回路DLYの遅延時
間幅tのパルス信号が発生される。これにより、外部ク
ロック信号CLKの立ち上がり時、立ち下がり時に
“H”レベルとなる倍周期の内部クロック信号ICLK
を発生させることができる。
【0023】次に、本実施の形態の作用について、テス
トコマンド動作の概要、テストコマンド例、テストコマ
ンドの動作例とその等価動作例、テストコマンドへのエ
ントリ方法を順に、図4〜図9に基づいて説明する。
トコマンド動作の概要、テストコマンド例、テストコマ
ンドの動作例とその等価動作例、テストコマンドへのエ
ントリ方法を順に、図4〜図9に基づいて説明する。
【0024】テストコマンド動作は、図4に示すよう
に、外部クロック信号CLKの立ち上がり時に、テスト
モードを設定するテストコマンドCommand、アド
レスAddressとして“A”、データDinとして
“D”を入力する。これだけで、外部クロック信号CL
Kの立ち下がり時にもチップ内部でコマンド、アドレ
ス、データを発生することができる。
に、外部クロック信号CLKの立ち上がり時に、テスト
モードを設定するテストコマンドCommand、アド
レスAddressとして“A”、データDinとして
“D”を入力する。これだけで、外部クロック信号CL
Kの立ち下がり時にもチップ内部でコマンド、アドレ
ス、データを発生することができる。
【0025】このテストコマンドの例を図5に示す。図
5において、ライトコマンドを“Write”、リード
コマンドを“Read”で表し、任意のアドレスを
“A”(保持),“A+1”(インクリメント),“/
A”(反転)とし、任意のデータを“D”(保持),
“/D”(反転)として示している。さらに、リードコ
マンドの場合には入力データがないので“−”で示し、
また“D*”の表示はライトのデータを先に取り込むも
のとする。
5において、ライトコマンドを“Write”、リード
コマンドを“Read”で表し、任意のアドレスを
“A”(保持),“A+1”(インクリメント),“/
A”(反転)とし、任意のデータを“D”(保持),
“/D”(反転)として示している。さらに、リードコ
マンドの場合には入力データがないので“−”で示し、
また“D*”の表示はライトのデータを先に取り込むも
のとする。
【0026】たとえば、テストコマンド“WW1”〜
“WW6”の入力では、外部クロック信号CLKの立ち
上がり時、立ち下がり時にともにライトコマンドWri
teが発生する。それぞれ、外部クロック信号CLKの
立ち上がり時のライトコマンドWriteは、アドレス
“A”に対してデータ“D”が割り当てられている。ま
た、外部クロック信号CLKの立ち下がり時のライトコ
マンドWriteは、アドレス“A”に対してデータ
“D”,“/D”、アドレス“A+1”に対してデータ
“D”,“/D”、アドレス“/A”に対してデータ
“D”,“/D”がそれぞれ割り当てられている。
“WW6”の入力では、外部クロック信号CLKの立ち
上がり時、立ち下がり時にともにライトコマンドWri
teが発生する。それぞれ、外部クロック信号CLKの
立ち上がり時のライトコマンドWriteは、アドレス
“A”に対してデータ“D”が割り当てられている。ま
た、外部クロック信号CLKの立ち下がり時のライトコ
マンドWriteは、アドレス“A”に対してデータ
“D”,“/D”、アドレス“A+1”に対してデータ
“D”,“/D”、アドレス“/A”に対してデータ
“D”,“/D”がそれぞれ割り当てられている。
【0027】同様に、テストコマンド“WR1”〜“W
R3”の入力では、外部クロック信号CLKの立ち上が
り時にライトコマンドWrite、立ち下がり時にリー
ドコマンドReadが発生し、それぞれライトコマンド
Writeはアドレス“A”に対してデータ“D”、リ
ードコマンドReadはアドレス“A”,“A+1”,
“/A”に対してデータ“−”が割り当てられている。
R3”の入力では、外部クロック信号CLKの立ち上が
り時にライトコマンドWrite、立ち下がり時にリー
ドコマンドReadが発生し、それぞれライトコマンド
Writeはアドレス“A”に対してデータ“D”、リ
ードコマンドReadはアドレス“A”,“A+1”,
“/A”に対してデータ“−”が割り当てられている。
【0028】また、テストコマンド“RR1”〜“RR
3”の入力では、外部クロック信号CLKの立ち上がり
時、立ち下がり時にともにリードコマンドReadが発
生し、それぞれアドレス“A”に対してデータ“−”、
アドレス“A”,“A+1”,“/A”に対してデータ
“−”が割り当てられている。
3”の入力では、外部クロック信号CLKの立ち上がり
時、立ち下がり時にともにリードコマンドReadが発
生し、それぞれアドレス“A”に対してデータ“−”、
アドレス“A”,“A+1”,“/A”に対してデータ
“−”が割り当てられている。
【0029】さらに、テストコマンド“RW1“〜“R
W3”の入力では、外部クロック信号CLKの立ち上が
り時にリードコマンドRead、立ち下がり時にライト
コマンドWriteが発生し、それぞれリードコマンド
Readはアドレス“A”に対してデータ“D*”、ラ
イトコマンドWriteはアドレス“A”,“A+
1”,“/A”に対してデータ“−”が割り当てられて
いる。
W3”の入力では、外部クロック信号CLKの立ち上が
り時にリードコマンドRead、立ち下がり時にライト
コマンドWriteが発生し、それぞれリードコマンド
Readはアドレス“A”に対してデータ“D*”、ラ
イトコマンドWriteはアドレス“A”,“A+
1”,“/A”に対してデータ“−”が割り当てられて
いる。
【0030】以上のように割り当てられたテストコマン
ドを入力することにより、リードコマンド、ライトコマ
ンドを実行させることができる。すなわち、最小のサイ
クルでテストする対象となるのは、リード/ライトのカ
ラムコマンドあり、従ってこのコマンドの組み合わせを
考え、1回のコマンドの入力によりチップ内部で連続し
たカラム動作を行わせることができる。
ドを入力することにより、リードコマンド、ライトコマ
ンドを実行させることができる。すなわち、最小のサイ
クルでテストする対象となるのは、リード/ライトのカ
ラムコマンドあり、従ってこのコマンドの組み合わせを
考え、1回のコマンドの入力によりチップ内部で連続し
たカラム動作を行わせることができる。
【0031】このカラム動作におけるテストコマンドの
動作例を図6(a) に示し、図6(b)はこれと等価な動作
例のタイミングを示している。図6(a) においては、テ
ストコマンド“WW6”、アドレス“A”、データ
“D”を入力する例を示している。これと等価な動作タ
イミングは図6(b) のようになり、内部クロック信号I
CLKに同期して、1サイクル目にアドレス“A”にデ
ータ“D”がライトされ、2サイクル目にアドレス“/
A”にデータ“/D”がライトされる。また、アドレ
ス、データも、当サイクルと次サイクルで変わる場合を
考慮して、図5のように、アドレスについては保持/イ
ンクリメント/反転、データについては保持/反転など
の種別が設けられている。
動作例を図6(a) に示し、図6(b)はこれと等価な動作
例のタイミングを示している。図6(a) においては、テ
ストコマンド“WW6”、アドレス“A”、データ
“D”を入力する例を示している。これと等価な動作タ
イミングは図6(b) のようになり、内部クロック信号I
CLKに同期して、1サイクル目にアドレス“A”にデ
ータ“D”がライトされ、2サイクル目にアドレス“/
A”にデータ“/D”がライトされる。また、アドレ
ス、データも、当サイクルと次サイクルで変わる場合を
考慮して、図5のように、アドレスについては保持/イ
ンクリメント/反転、データについては保持/反転など
の種別が設けられている。
【0032】以上のようなテストモードへのエントリ方
法としては、モードレジスタセットコマンドを用いる場
合と、アドレスとカラムコマンドとを組み合わせる場合
とが考えられる。図7は、モードレジスタセットコマン
ドを使用する例で、そのアドレスコードの例は図8の通
りであり、また図9はアドレスと組み合わせたコマンド
を使用する例を示している。
法としては、モードレジスタセットコマンドを用いる場
合と、アドレスとカラムコマンドとを組み合わせる場合
とが考えられる。図7は、モードレジスタセットコマン
ドを使用する例で、そのアドレスコードの例は図8の通
りであり、また図9はアドレスと組み合わせたコマンド
を使用する例を示している。
【0033】図7のように、モードレジスタセットコマ
ンドを使用する場合には、図8のテストコマンドCom
mandにそれぞれ対応するテストモードのアドレスコ
ードAddress Codeを設定する。図8におい
ては、前記図5に示すテストコマンド“WW1”〜“W
W6”,“WR1”〜“WR3”,“RR1”〜“RR
3”,“RW1”〜“RW3”に対応して、それぞれア
ドレスコードは“A7”〜“A0”の16進による“#
C0”〜“#CE”が割り当てられている。
ンドを使用する場合には、図8のテストコマンドCom
mandにそれぞれ対応するテストモードのアドレスコ
ードAddress Codeを設定する。図8におい
ては、前記図5に示すテストコマンド“WW1”〜“W
W6”,“WR1”〜“WR3”,“RR1”〜“RR
3”,“RW1”〜“RW3”に対応して、それぞれア
ドレスコードは“A7”〜“A0”の16進による“#
C0”〜“#CE”が割り当てられている。
【0034】このモードレジスタセットコマンドの使用
によるエントリ方法では、通常のバースト長、レイテン
シーなどを設定するモードレジスタセットMRSの後
(アドレス“22”)、オペレーション期間で用いる動
作のMRST(MRS forTest)を入力する
(アドレス“C0”)。これにより、アドレスコード
“C0”に対応するテストモード“WW1”へ設定(E
ntry)されたことになる。さらに、連続して異なる
テストモードにおけるリード/ライトコマンドを実施し
たい場合には、その都度、MRSTを実施することによ
り、異なるテストモード“WW2”〜“WW6”,“W
R1”〜“WR3”,“RR1”〜“RR3”,“RW
1”〜“RW3”へのエントリが容易に可能となる。最
後にテストモードを終了する時は、モードレジスタセッ
トMRS(アドレス“22”)で設定をクリア(Exi
t)する。
によるエントリ方法では、通常のバースト長、レイテン
シーなどを設定するモードレジスタセットMRSの後
(アドレス“22”)、オペレーション期間で用いる動
作のMRST(MRS forTest)を入力する
(アドレス“C0”)。これにより、アドレスコード
“C0”に対応するテストモード“WW1”へ設定(E
ntry)されたことになる。さらに、連続して異なる
テストモードにおけるリード/ライトコマンドを実施し
たい場合には、その都度、MRSTを実施することによ
り、異なるテストモード“WW2”〜“WW6”,“W
R1”〜“WR3”,“RR1”〜“RR3”,“RW
1”〜“RW3”へのエントリが容易に可能となる。最
後にテストモードを終了する時は、モードレジスタセッ
トMRS(アドレス“22”)で設定をクリア(Exi
t)する。
【0035】一方、図9のように、アドレスと組み合わ
せたコマンドを使用する場合には、カラムアドレスに使
用していない予備のアドレスピンがあれば、前記図5に
示すテストモードにおけるリード/ライトコマンドの設
定時に、この予備のアドレスピンによる、たとえばアド
レス“B”を同時に取り込む。これにより、直接、所望
とするテストモードにエントリすることができる。この
アドレスと組み合わせたコマンドを使用するエントリ方
法では、MRSコマンドを使用するエントリ方法に比べ
て、MRSTの設定が不要となるので、簡単かつ容易に
エントリを実現することができる。
せたコマンドを使用する場合には、カラムアドレスに使
用していない予備のアドレスピンがあれば、前記図5に
示すテストモードにおけるリード/ライトコマンドの設
定時に、この予備のアドレスピンによる、たとえばアド
レス“B”を同時に取り込む。これにより、直接、所望
とするテストモードにエントリすることができる。この
アドレスと組み合わせたコマンドを使用するエントリ方
法では、MRSコマンドを使用するエントリ方法に比べ
て、MRSTの設定が不要となるので、簡単かつ容易に
エントリを実現することができる。
【0036】従って、本実施の形態の半導体記憶装置に
よれば、倍周期クロック信号発生回路17、内部カラム
コマンド発生回路18、アドレス演算回路19、テスト
データ発生回路20を含むテストモード設定回路が備え
られることにより、外部クロック信号CLKからこの倍
周期の内部クロック信号ICLKを発生させ、外部クロ
ック信号CLKの立ち上がり時にコマンド、アドレス、
データを入力するだけで、外部クロック信号CLKの立
ち下がり時にもチップ内部でコマンド、アドレス、デー
タを発生するため、低速なテスタでも容易に高速なテス
トを行うことができる。
よれば、倍周期クロック信号発生回路17、内部カラム
コマンド発生回路18、アドレス演算回路19、テスト
データ発生回路20を含むテストモード設定回路が備え
られることにより、外部クロック信号CLKからこの倍
周期の内部クロック信号ICLKを発生させ、外部クロ
ック信号CLKの立ち上がり時にコマンド、アドレス、
データを入力するだけで、外部クロック信号CLKの立
ち下がり時にもチップ内部でコマンド、アドレス、デー
タを発生するため、低速なテスタでも容易に高速なテス
トを行うことができる。
【0037】これにより、たとえば133MHzなど、
100MHzを越えるような高速テスタを用いなくて
も、従来のEDO DRAMなどで使用していたテスタ
で測定でき、その結果、実際に高速で測定の必要な項目
は微小または皆無になるので、既存の設備で量産可能な
ため、テスティングコストを低減することができる。
100MHzを越えるような高速テスタを用いなくて
も、従来のEDO DRAMなどで使用していたテスタ
で測定でき、その結果、実際に高速で測定の必要な項目
は微小または皆無になるので、既存の設備で量産可能な
ため、テスティングコストを低減することができる。
【0038】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【0039】たとえば、前記実施の形態においては、2
バンク16MビットSDRAMの例で説明したが、これ
に限定されるものではなく、4バンク、8バンク、さら
に多バンク化の傾向にあり、また64Mビット、256
Mビット、さらに大容量化の傾向にあるSDRAMにつ
いても広く適用可能であり、このように多バンク、大容
量の構成とすることにより本発明の効果はますます大き
くなる。
バンク16MビットSDRAMの例で説明したが、これ
に限定されるものではなく、4バンク、8バンク、さら
に多バンク化の傾向にあり、また64Mビット、256
Mビット、さらに大容量化の傾向にあるSDRAMにつ
いても広く適用可能であり、このように多バンク、大容
量の構成とすることにより本発明の効果はますます大き
くなる。
【0040】さらに、テストコマンドは図5に示すもの
に限らず、またアドレスコードも図8の例に限定される
ものではなく、テスト対象となる製品などに対応して変
更可能であることはいうまでもない。
に限らず、またアドレスコードも図8の例に限定される
ものではなく、テスト対象となる製品などに対応して変
更可能であることはいうまでもない。
【0041】また、SDRAMに適用した場合について
説明したが、SSRAMなどの外部クロック信号に同期
して動作する他の半導体記憶装置についても適用するこ
とができる。
説明したが、SSRAMなどの外部クロック信号に同期
して動作する他の半導体記憶装置についても適用するこ
とができる。
【0042】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0043】(1).外部クロック信号の立ち上がり時のコ
マンド、アドレス、データの入力に続いて、この外部ク
ロック信号の立ち下がり時に内部でコマンド、アドレ
ス、データを発生するテストモード設定回路を有するこ
とで、外部クロック信号のクロックサイクルに対して内
部を2倍のクロックサイクルで動作させることができる
ので、低速なテスタでも容易に高速なテストが可能とな
る。
マンド、アドレス、データの入力に続いて、この外部ク
ロック信号の立ち下がり時に内部でコマンド、アドレ
ス、データを発生するテストモード設定回路を有するこ
とで、外部クロック信号のクロックサイクルに対して内
部を2倍のクロックサイクルで動作させることができる
ので、低速なテスタでも容易に高速なテストが可能とな
る。
【0044】(2).前記(1) により、たとえば100MH
zを越えるような高速テスタを用いなくても、低速テス
タで測定できるので、実際に高速で測定の必要な項目は
微小または皆無になるので、既存の設備で量産可能なた
め、テスティングコストを低減することが可能となる。
zを越えるような高速テスタを用いなくても、低速テス
タで測定できるので、実際に高速で測定の必要な項目は
微小または皆無になるので、既存の設備で量産可能なた
め、テスティングコストを低減することが可能となる。
【0045】(3).最小のサイクルでテストする対象とな
るリード/ライトのカラムコマンドに適用することで、
このカラムコマンドの組み合わせにより1回のコマンド
の入力により内部で連続したカラム動作を実行させるこ
とが可能となる。
るリード/ライトのカラムコマンドに適用することで、
このカラムコマンドの組み合わせにより1回のコマンド
の入力により内部で連続したカラム動作を実行させるこ
とが可能となる。
【0046】(4).アドレスおよびデータとコマンドとの
組み合わせも考慮して、アドレスは保持/インクリメン
ト/反転、データは保持/反転の種別からなることで、
アドレス、データが次のサイクルで変わる場合に対応す
ることが可能となる。
組み合わせも考慮して、アドレスは保持/インクリメン
ト/反転、データは保持/反転の種別からなることで、
アドレス、データが次のサイクルで変わる場合に対応す
ることが可能となる。
【0047】(5).テストモードをモードレジスタセット
コマンドを用いてエントリする場合には、テストコマン
ドに対応したアドレスコードにより容易に設定すること
が可能となる。
コマンドを用いてエントリする場合には、テストコマン
ドに対応したアドレスコードにより容易に設定すること
が可能となる。
【0048】(6).テストモードをアドレスと組み合わせ
たコマンドを用いてエントリする場合には、予備のアド
レスピンによるアドレスを用いて簡単かつ容易に設定す
ることが可能となる。
たコマンドを用いてエントリする場合には、予備のアド
レスピンによるアドレスを用いて簡単かつ容易に設定す
ることが可能となる。
【0049】(7).前記(1) 〜(6) により、外部クロック
信号に同期して動作するSDRAM、SSRAMなどの
半導体記憶装置において、低速テスタによる高速なテス
トを可能とし、かつテスティングコストの低減が可能と
なり、動作周波数の高速化に対応することが可能とな
る。
信号に同期して動作するSDRAM、SSRAMなどの
半導体記憶装置において、低速テスタによる高速なテス
トを可能とし、かつテスティングコストの低減が可能と
なり、動作周波数の高速化に対応することが可能とな
る。
【図1】本発明の一実施の形態である半導体記憶装置を
示す全体ブロック図である。
示す全体ブロック図である。
【図2】本発明の一実施の形態の半導体記憶装置におい
て、倍周期クロック信号発生回路の一例を示す回路図で
ある。
て、倍周期クロック信号発生回路の一例を示す回路図で
ある。
【図3】本発明の一実施の形態の半導体記憶装置におい
て、クロック信号を示す波形図である。
て、クロック信号を示す波形図である。
【図4】本発明の一実施の形態の半導体記憶装置におい
て、テストコマンド動作の概要を示すタイミング図であ
る。
て、テストコマンド動作の概要を示すタイミング図であ
る。
【図5】本発明の一実施の形態の半導体記憶装置におい
て、テストコマンド例を示す説明図である。
て、テストコマンド例を示す説明図である。
【図6】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、テストコマンドの動作例とその等価動作
例を示すタイミング図である。
装置において、テストコマンドの動作例とその等価動作
例を示すタイミング図である。
【図7】本発明の一実施の形態の半導体記憶装置におい
て、テストコマンドへのエントリ方法を示すタイミング
図である。
て、テストコマンドへのエントリ方法を示すタイミング
図である。
【図8】本発明の一実施の形態の半導体記憶装置におい
て、アドレスコード例を示す説明図である。
て、アドレスコード例を示す説明図である。
【図9】本発明の一実施の形態の半導体記憶装置におい
て、テストコマンドへの他のエントリ方法を示すタイミ
ング図である。
て、テストコマンドへの他のエントリ方法を示すタイミ
ング図である。
【図10】本発明の前提となる半導体記憶装置におい
て、テストコマンドの動作例を示すタイミング図であ
る。
て、テストコマンドの動作例を示すタイミング図であ
る。
1,2 メモリアレイバンク 3,4 ロウデコーダ 5,6 カラムデコーダ 7,8 センスアンプ&入出力バス 9 ロウアドレスバッファ 10 カラムアドレスバッファ 11 カラムアドレスカウンタ 12 リフレッシュカウンタ 13 入力バッファ 14 出力バッファ 15 制御論理&タイミング発生器 16 テスト回路 17 倍周期クロック信号発生回路 18 内部カラムコマンド発生回路 19 アドレス演算回路 20 テストデータ発生回路 NAND 否定論理積ゲート IV1〜IV7 インバータ NOR 否定論理和ゲート TP PMOSトランジスタ TN1〜TN4 NMOSトランジスタ DLY ディレイ回路 FF1,FF2 フリップフロップ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI G11C 11/413 G01R 31/28 V 11/407 G11C 11/34 341D 11/401 362S 371A
Claims (6)
- 【請求項1】 所定の周期の外部クロック信号によるテ
ストモードを搭載した半導体記憶装置であって、前記外
部クロック信号の立ち上がり時にコマンド、アドレス、
データが入力されると、この外部クロック信号の立ち上
がり時に続いてこの外部クロック信号の立ち下がり時に
内部でコマンド、アドレス、データを発生するテストモ
ード設定回路を有し、前記外部クロック信号のクロック
サイクルに対して内部を2倍のクロックサイクルで動作
させることを特徴とする半導体記憶装置。 - 【請求項2】 請求項1記載の半導体記憶装置であっ
て、前記コマンドはリード/ライトのカラムコマンドで
あり、このカラムコマンドの組み合わせにより1回のコ
マンドの入力により内部で連続したカラム動作を実行さ
せることを特徴とする半導体記憶装置。 - 【請求項3】 請求項2記載の半導体記憶装置であっ
て、前記アドレスは保持/インクリメント/反転の種別
からなり、かつ前記データは保持/反転の種別からな
り、このアドレスおよびデータと前記コマンドとの組み
合わせも考慮することを特徴とする半導体記憶装置。 - 【請求項4】 請求項1記載の半導体記憶装置であっ
て、前記テストモード設定回路におけるテストモード
は、モードレジスタセットコマンドを用いてエントリさ
れること特徴とする半導体記憶装置。 - 【請求項5】 請求項1記載の半導体記憶装置であっ
て、前記テストモード設定回路におけるテストモード
は、アドレスと組み合わせたコマンドを用いてエントリ
されること特徴とする半導体記憶装置。 - 【請求項6】 請求項1、2、3、4または5記載の半
導体記憶装置であって、前記半導体記憶装置は、シンク
ロナスDRAMであることを特徴とする半導体記憶装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10111637A JPH11306797A (ja) | 1998-04-22 | 1998-04-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10111637A JPH11306797A (ja) | 1998-04-22 | 1998-04-22 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11306797A true JPH11306797A (ja) | 1999-11-05 |
Family
ID=14566366
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10111637A Pending JPH11306797A (ja) | 1998-04-22 | 1998-04-22 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11306797A (ja) |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2373906A (en) * | 2000-12-18 | 2002-10-02 | Hynix Semiconductor Inc | High speed wafer level test of a semiconductor memory device |
US6634002B1 (en) | 2000-04-07 | 2003-10-14 | Mitsubishi Denki Kabushiki Kaisha | Test circuit of semiconductor memory |
US6868020B2 (en) | 2002-07-09 | 2005-03-15 | Elpida Memory, Inc. | Synchronous semiconductor memory device having a desired-speed test mode |
KR100493027B1 (ko) * | 2002-10-01 | 2005-06-07 | 삼성전자주식회사 | 외부클럭의 주파수 체배기와 테스트 데이터의 출력버퍼를 구비하는 반도체 장치 및 반도체 장치의 테스트 방법 |
US7016257B2 (en) | 2003-03-13 | 2006-03-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of generating variable clock signals according to modes of operation |
KR100588595B1 (ko) | 2005-04-22 | 2006-06-14 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 클록 생성방법 및 이를 이용한반도체 메모리 장치 |
US7151713B2 (en) | 2002-05-29 | 2006-12-19 | Elpida Memory Inc. | Semiconductor memory device |
KR100763248B1 (ko) | 2006-07-07 | 2007-10-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 spa 모드 구현 방법 |
JP2008538045A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路試験モジュール |
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US7587645B2 (en) * | 2005-01-24 | 2009-09-08 | Samsung Electronics Co., Ltd. | Input circuit of semiconductor memory device and test system having the same |
US9116210B2 (en) | 2001-09-28 | 2015-08-25 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
-
1998
- 1998-04-22 JP JP10111637A patent/JPH11306797A/ja active Pending
Cited By (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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GB2373906B (en) * | 2000-12-18 | 2004-12-01 | Hynix Semiconductor Inc | Semiconductor memory device |
GB2373906A (en) * | 2000-12-18 | 2002-10-02 | Hynix Semiconductor Inc | High speed wafer level test of a semiconductor memory device |
US10114073B2 (en) | 2001-09-28 | 2018-10-30 | Rambus Inc. | Integrated circuit testing |
US9116210B2 (en) | 2001-09-28 | 2015-08-25 | Rambus Inc. | Integrated circuit testing module including signal shaping interface |
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US8040751B2 (en) | 2002-05-29 | 2011-10-18 | Elpida Memory, Inc. | Semiconductor memory device |
US7151713B2 (en) | 2002-05-29 | 2006-12-19 | Elpida Memory Inc. | Semiconductor memory device |
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US6868020B2 (en) | 2002-07-09 | 2005-03-15 | Elpida Memory, Inc. | Synchronous semiconductor memory device having a desired-speed test mode |
KR100493027B1 (ko) * | 2002-10-01 | 2005-06-07 | 삼성전자주식회사 | 외부클럭의 주파수 체배기와 테스트 데이터의 출력버퍼를 구비하는 반도체 장치 및 반도체 장치의 테스트 방법 |
US7016257B2 (en) | 2003-03-13 | 2006-03-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of generating variable clock signals according to modes of operation |
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KR100588595B1 (ko) | 2005-04-22 | 2006-06-14 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 클록 생성방법 및 이를 이용한반도체 메모리 장치 |
KR100763248B1 (ko) | 2006-07-07 | 2007-10-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 spa 모드 구현 방법 |
US7853840B2 (en) | 2006-07-07 | 2010-12-14 | Samsung Electronics Co., Ltd. | Semiconductor memory device and methods thereof |
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