JPH11306797A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH11306797A JPH11306797A JP10111637A JP11163798A JPH11306797A JP H11306797 A JPH11306797 A JP H11306797A JP 10111637 A JP10111637 A JP 10111637A JP 11163798 A JP11163798 A JP 11163798A JP H11306797 A JPH11306797 A JP H11306797A
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- Japan
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- command
- address
- data
- clock signal
- memory device
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 １００ＭＨｚを越えるような高速テスタを用
いなくても、低速テスタでも容易に高速なテストを行う
ことができる半導体記憶装置を提供する。 【解決手段】 メモリアレイバンクと、その周辺回路か
らなる２バンク１６ＭビットＳＤＲＡＭであって、倍周
期クロック信号発生回路、内部カラムコマンド発生回
路、アドレス演算回路、テストデータ発生回路を含むテ
ストモード設定回路が備えられ、外部クロック信号ＣＬ
Ｋの立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号ＣＬＫの立ち下がり時に
もチップ内部でコマンド、アドレス、データを発生する
ことができる。テストコマンド“ＷＷ６”を入力する例
と等価な動作タイミングは、内部クロック信号ＩＣＬＫ
に同期して、１サイクル目にアドレス“Ａ”にデータ
“Ｄ”がライトされ、２サイクル目にアドレス“／Ａ”
（反転）にデータ“／Ｄ”（反転）がライトされる。
いなくても、低速テスタでも容易に高速なテストを行う
ことができる半導体記憶装置を提供する。 【解決手段】 メモリアレイバンクと、その周辺回路か
らなる２バンク１６ＭビットＳＤＲＡＭであって、倍周
期クロック信号発生回路、内部カラムコマンド発生回
路、アドレス演算回路、テストデータ発生回路を含むテ
ストモード設定回路が備えられ、外部クロック信号ＣＬ
Ｋの立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号ＣＬＫの立ち下がり時に
もチップ内部でコマンド、アドレス、データを発生する
ことができる。テストコマンド“ＷＷ６”を入力する例
と等価な動作タイミングは、内部クロック信号ＩＣＬＫ
に同期して、１サイクル目にアドレス“Ａ”にデータ
“Ｄ”がライトされ、２サイクル目にアドレス“／Ａ”
（反転）にデータ“／Ｄ”（反転）がライトされる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
テストモード技術に関し、特に外部クロック信号に同期
して動作するメモリにおいて、この動作周波数の高速化
に対応可能なシンクロナスＤＲＡＭ（ＳＤＲＡＭ）など
の半導体記憶装置に適用して有効な技術に関する。
テストモード技術に関し、特に外部クロック信号に同期
して動作するメモリにおいて、この動作周波数の高速化
に対応可能なシンクロナスＤＲＡＭ（ＳＤＲＡＭ）など
の半導体記憶装置に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、ＳＤＲＡＭでは、ＤｏｕｂｌｅＣＬＫテストモード
などのテストモードを用いて、特定タイミングのチェッ
クを行う技術などが考えられる。この概要は、テストを
実施する場合、最小のサイクルで全ての試験項目をチェ
ックしているため、メモリが高速になれば、それに比例
して高速のテスタを用意する必要がある。しかしなが
ら、一部の項目は、テストモードを用いて低速テスタで
チェックしている。たとえば、Ｄｏｕｂｌｅ ＣＬＫテ
ストモードでは、単純にクロック信号の立ち上がり時と
立ち下がり時にコマンド、アドレスの入力が可能となっ
ている。
て、ＳＤＲＡＭでは、ＤｏｕｂｌｅＣＬＫテストモード
などのテストモードを用いて、特定タイミングのチェッ
クを行う技術などが考えられる。この概要は、テストを
実施する場合、最小のサイクルで全ての試験項目をチェ
ックしているため、メモリが高速になれば、それに比例
して高速のテスタを用意する必要がある。しかしなが
ら、一部の項目は、テストモードを用いて低速テスタで
チェックしている。たとえば、Ｄｏｕｂｌｅ ＣＬＫテ
ストモードでは、単純にクロック信号の立ち上がり時と
立ち下がり時にコマンド、アドレスの入力が可能となっ
ている。
【０００３】なお、このようなＳＤＲＡＭなどの半導体
記憶装置に関する技術としては、たとえば１９９４年１
１月５日、株式会社培風館発行の「アドバンスト エレ
クトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ３４４〜Ｐ３
４８などに記載される技術などが挙げられる。
記憶装置に関する技術としては、たとえば１９９４年１
１月５日、株式会社培風館発行の「アドバンスト エレ
クトロニクスＩ−９ 超ＬＳＩメモリ」Ｐ３４４〜Ｐ３
４８などに記載される技術などが挙げられる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なＳＤＲＡＭなどの半導体記憶装置においては、たとえ
ば１００ＭＨｚ以上の高速で動作するメモリをテストす
る場合、従来のＥＤＯＤＲＡＭで使用していたテスタで
は測定が難しくなってきている。また、Ｄｏｕｂｌｅ
ＣＬＫテストモードでは、たとえば図１０に示すよう
に、外部クロック信号ＣＬＫの立ち上がり時と立ち下が
り時にコマンド、アドレスの入力が必要になり、テスト
の制約とテストパターンの複雑さが増すことが考えられ
る。
なＳＤＲＡＭなどの半導体記憶装置においては、たとえ
ば１００ＭＨｚ以上の高速で動作するメモリをテストす
る場合、従来のＥＤＯＤＲＡＭで使用していたテスタで
は測定が難しくなってきている。また、Ｄｏｕｂｌｅ
ＣＬＫテストモードでは、たとえば図１０に示すよう
に、外部クロック信号ＣＬＫの立ち上がり時と立ち下が
り時にコマンド、アドレスの入力が必要になり、テスト
の制約とテストパターンの複雑さが増すことが考えられ
る。
【０００５】そこで、本発明の目的は、外部クロック信
号の立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号の立ち下がり時にも内部
でコマンド、アドレス、データを発生させ、たとえば１
００ＭＨｚを越えるような高速テスタを用いなくても、
低速テスタでも容易に高速なテストを行うことができる
半導体記憶装置を提供するものである。
号の立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号の立ち下がり時にも内部
でコマンド、アドレス、データを発生させ、たとえば１
００ＭＨｚを越えるような高速テスタを用いなくても、
低速テスタでも容易に高速なテストを行うことができる
半導体記憶装置を提供するものである。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明による半導体記憶装置
は、外部クロック信号によるクロックサイクルに対し、
内部を２倍で動作させるために、外部クロック信号の立
ち上がり時にコマンド、アドレス、データを入力するだ
けで、外部クロック信号の立ち上がり時に続いて外部ク
ロック信号の立ち下がり時にも、チップ内部でコマン
ド、アドレス、データを発生するテストモード設定回路
を有するものである。
は、外部クロック信号によるクロックサイクルに対し、
内部を２倍で動作させるために、外部クロック信号の立
ち上がり時にコマンド、アドレス、データを入力するだ
けで、外部クロック信号の立ち上がり時に続いて外部ク
ロック信号の立ち下がり時にも、チップ内部でコマン
ド、アドレス、データを発生するテストモード設定回路
を有するものである。
【０００９】この構成において、最小のサイクルでテス
トする対象となるのは、カラムコマンド（リード／ライ
トコマンド）であるので、このコマンドの組み合わせを
考え、１回のコマンドの入力によりチップ内部で連続し
たカラム動作を行うようにしたものである。また、アド
レス、データも、当サイクルと次サイクルで変わる場合
を考慮して、アドレスは保持／インクリメント／反転、
データは保持／反転の組み合わせができるようにしたも
のである。このテストモード設定回路におけるテストモ
ードへのエントリ方法は、モードレジスタセットコマン
ドを用いる場合と、アドレスと組み合わせたコマンドを
用いる場合とが考えられる。
トする対象となるのは、カラムコマンド（リード／ライ
トコマンド）であるので、このコマンドの組み合わせを
考え、１回のコマンドの入力によりチップ内部で連続し
たカラム動作を行うようにしたものである。また、アド
レス、データも、当サイクルと次サイクルで変わる場合
を考慮して、アドレスは保持／インクリメント／反転、
データは保持／反転の組み合わせができるようにしたも
のである。このテストモード設定回路におけるテストモ
ードへのエントリ方法は、モードレジスタセットコマン
ドを用いる場合と、アドレスと組み合わせたコマンドを
用いる場合とが考えられる。
【００１０】よって、前記半導体記憶装置によれば、外
部クロック信号の立ち上がり時にコマンド、アドレス、
データを入力するだけで、外部クロック信号の立ち下が
り時にも、チップ内部でコマンド、アドレス、データを
発生するため、単純なＤｏｕｂｌｅ ＣＬＫテストモー
ドに比べて、低速なテスタでも容易に高速なテストが可
能になる。これにより、たとえば１００ＭＨｚを越える
ような高速テスタを用いなくても、従来のＥＤＯ ＤＲ
ＡＭで使用していた低速テスタで測定できる。その結
果、実際に高速で測定の必要な項目は、微小または皆無
になる。また、既存の設備で量産可能なため、テスティ
ングコストを低減できる。
部クロック信号の立ち上がり時にコマンド、アドレス、
データを入力するだけで、外部クロック信号の立ち下が
り時にも、チップ内部でコマンド、アドレス、データを
発生するため、単純なＤｏｕｂｌｅ ＣＬＫテストモー
ドに比べて、低速なテスタでも容易に高速なテストが可
能になる。これにより、たとえば１００ＭＨｚを越える
ような高速テスタを用いなくても、従来のＥＤＯ ＤＲ
ＡＭで使用していた低速テスタで測定できる。その結
果、実際に高速で測定の必要な項目は、微小または皆無
になる。また、既存の設備で量産可能なため、テスティ
ングコストを低減できる。
【００１１】これは、最小のサイクルでテストする対象
となるのは、カラムコマンド（リード／ライトコマン
ド）であり、従ってこのコマンドの組み合わせを考え、
１回のコマンドの入力により、チップ内部で連続したカ
ラム動作を行うことができるためである。特に、外部ク
ロック信号に同期したＳＤＲＡＭ、ＳＳＲＡＭなどに適
用できる。
となるのは、カラムコマンド（リード／ライトコマン
ド）であり、従ってこのコマンドの組み合わせを考え、
１回のコマンドの入力により、チップ内部で連続したカ
ラム動作を行うことができるためである。特に、外部ク
ロック信号に同期したＳＤＲＡＭ、ＳＳＲＡＭなどに適
用できる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１３】図１は本発明の一実施の形態である半導体
記憶装置を示す全体ブロック図、図２は本実施の形態の
半導体記憶装置において、倍周期クロック信号発生回路
の一例を示す回路図、図３はクロック信号を示す波形
図、図４はテストコマンド動作の概要を示すタイミング
図、図５はテストコマンド例を示す説明図、図６(a),
(b) はテストコマンドの動作例とその等価動作例を示す
タイミング図、図７はテストコマンドへのエントリ方法
を示すタイミング図、図８はアドレスコード例を示す説
明図、図９はテストコマンドへの他のエントリ方法を示
すタイミング図である。
記憶装置を示す全体ブロック図、図２は本実施の形態の
半導体記憶装置において、倍周期クロック信号発生回路
の一例を示す回路図、図３はクロック信号を示す波形
図、図４はテストコマンド動作の概要を示すタイミング
図、図５はテストコマンド例を示す説明図、図６(a),
(b) はテストコマンドの動作例とその等価動作例を示す
タイミング図、図７はテストコマンドへのエントリ方法
を示すタイミング図、図８はアドレスコード例を示す説
明図、図９はテストコマンドへの他のエントリ方法を示
すタイミング図である。
【００１４】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。
憶装置の構成を説明する。
【００１５】本実施の形態の半導体記憶装置は、たとえ
ば２バンク１６ＭビットＳＤＲＡＭとされ、メモリアレ
イバンク１，２と、各メモリアレイバンク１，２に対応
するロウデコーダ３，４、カラムデコーダ５，６および
センスアンプ＆入出力バス７，８と、共通のロウアドレ
スバッファ９、カラムアドレスバッファ１０、カラムア
ドレスカウンタ１１、リフレッシュカウンタ１２、入力
バッファ１３、出力バッファ１４、制御論理＆タイミン
グ発生器１５などの一般的な構成からなり、周知の半導
体製造技術により１個の半導体チップ上に形成されてい
る。
ば２バンク１６ＭビットＳＤＲＡＭとされ、メモリアレ
イバンク１，２と、各メモリアレイバンク１，２に対応
するロウデコーダ３，４、カラムデコーダ５，６および
センスアンプ＆入出力バス７，８と、共通のロウアドレ
スバッファ９、カラムアドレスバッファ１０、カラムア
ドレスカウンタ１１、リフレッシュカウンタ１２、入力
バッファ１３、出力バッファ１４、制御論理＆タイミン
グ発生器１５などの一般的な構成からなり、周知の半導
体製造技術により１個の半導体チップ上に形成されてい
る。
【００１６】このＳＤＲＡＭには、外部からアドレス信
号Ａｉが入力され、ロウアドレス信号ＸＡ、カラムアド
レス信号ＹＡが生成されて、それぞれロウアドレスバッ
ファ９、カラムアドレスバッファ１０に入力され、ロウ
デコーダ３，４、カラムデコーダ５，６を介してメモリ
アレイバンク１，２内の任意のメモリセルが選択され
る。そして、入出力データＩ／Ｏｉは、書き込み動作時
に入力バッファ１３を介して入力され、読み出し動作時
にセンスアンプ＆入出力バス７，８、出力バッファ１４
を介して出力される。
号Ａｉが入力され、ロウアドレス信号ＸＡ、カラムアド
レス信号ＹＡが生成されて、それぞれロウアドレスバッ
ファ９、カラムアドレスバッファ１０に入力され、ロウ
デコーダ３，４、カラムデコーダ５，６を介してメモリ
アレイバンク１，２内の任意のメモリセルが選択され
る。そして、入出力データＩ／Ｏｉは、書き込み動作時
に入力バッファ１３を介して入力され、読み出し動作時
にセンスアンプ＆入出力バス７，８、出力バッファ１４
を介して出力される。
【００１７】また、制御信号として、外部クロック信号
ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレク
ト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥ、データマスク信号ＤＱＭなどが外部か
ら入力され、これらの制御信号に基づいて制御論理＆タ
イミング発生器１５によりコマンド、内部制御信号が生
成され、このコマンド、内部制御信号により内部回路の
動作が制御されるようになっている。
ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレク
ト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥ、データマスク信号ＤＱＭなどが外部か
ら入力され、これらの制御信号に基づいて制御論理＆タ
イミング発生器１５によりコマンド、内部制御信号が生
成され、このコマンド、内部制御信号により内部回路の
動作が制御されるようになっている。
【００１８】特に、本実施の形態における制御論理＆タ
イミング発生器１５には試験用のテスト回路１６が内蔵
されており、このテスト回路１６には、所定の周期の外
部クロック信号ＣＬＫによるテストモード時に、この外
部クロック信号ＣＬＫによるクロックサイクルに対し、
内部を２倍で動作させるために、外部クロック信号ＣＬ
Ｋの立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号ＣＬＫの立ち上がり時に
続いて外部クロック信号ＣＬＫの立ち下がり時にも、チ
ップ内部でコマンド、アドレス、データを発生するテス
トモード設定回路が含まれている。
イミング発生器１５には試験用のテスト回路１６が内蔵
されており、このテスト回路１６には、所定の周期の外
部クロック信号ＣＬＫによるテストモード時に、この外
部クロック信号ＣＬＫによるクロックサイクルに対し、
内部を２倍で動作させるために、外部クロック信号ＣＬ
Ｋの立ち上がり時にコマンド、アドレス、データを入力
するだけで、外部クロック信号ＣＬＫの立ち上がり時に
続いて外部クロック信号ＣＬＫの立ち下がり時にも、チ
ップ内部でコマンド、アドレス、データを発生するテス
トモード設定回路が含まれている。
【００１９】具体的には、図２に示す倍周期クロック信
号発生回路１７と、この倍周期クロック信号発生回路１
７から発生される内部クロック信号ＩＣＬＫに同期し
て、内部カラムコマンドを発生する内部カラムコマンド
発生回路１８、テストアドレスを発生するアドレス演算
回路１９、テストデータを発生するテストデータ発生回
路２０を含めてテストモード設定回路が構成されてい
る。図１のように、倍周期クロック信号発生回路１７は
制御論理＆タイミング発生器１５に内蔵され、内部カラ
ムコマンド発生回路１８は制御論理＆タイミング発生器
１５に接続され、アドレス演算回路１９はカラムアドレ
スカウンタ１１に内蔵され、さらにテストデータ発生回
路２０は入力バッファ１３の入出力間に接続されてい
る。
号発生回路１７と、この倍周期クロック信号発生回路１
７から発生される内部クロック信号ＩＣＬＫに同期し
て、内部カラムコマンドを発生する内部カラムコマンド
発生回路１８、テストアドレスを発生するアドレス演算
回路１９、テストデータを発生するテストデータ発生回
路２０を含めてテストモード設定回路が構成されてい
る。図１のように、倍周期クロック信号発生回路１７は
制御論理＆タイミング発生器１５に内蔵され、内部カラ
ムコマンド発生回路１８は制御論理＆タイミング発生器
１５に接続され、アドレス演算回路１９はカラムアドレ
スカウンタ１１に内蔵され、さらにテストデータ発生回
路２０は入力バッファ１３の入出力間に接続されてい
る。
【００２０】倍周期クロック信号発生回路１７は、たと
えば図２に示すように、否定論理積ゲートＮＡＮＤ、イ
ンバータＩＶ１〜ＩＶ７、否定論理和ゲートＮＯＲ、Ｐ
ＭＯＳトランジスタＴＰ、ＮＭＯＳトランジスタＴＮ１
〜ＴＮ４、ディレイ回路ＤＬＹ、フリップフロップ回路
ＦＦ１，ＦＦ２からなり、図３(a) のような外部クロッ
ク信号ＣＬＫが入力されて、図３(b) のような内部クロ
ック信号ＩＣＬＫが出力される。また、制御信号とし
て、倍周期動作イネーブル信号、第１、第２のクロック
制御信号が入力され、倍周期動作イネーブル信号は
“Ｌ”レベルにすることにより倍周期動作し、第１、第
２のクロック制御信号は通常時は“Ｈ”レベルであり、
“Ｌ”レベルにすると内部クロック信号ＩＣＬＫが停止
するようになっている。
えば図２に示すように、否定論理積ゲートＮＡＮＤ、イ
ンバータＩＶ１〜ＩＶ７、否定論理和ゲートＮＯＲ、Ｐ
ＭＯＳトランジスタＴＰ、ＮＭＯＳトランジスタＴＮ１
〜ＴＮ４、ディレイ回路ＤＬＹ、フリップフロップ回路
ＦＦ１，ＦＦ２からなり、図３(a) のような外部クロッ
ク信号ＣＬＫが入力されて、図３(b) のような内部クロ
ック信号ＩＣＬＫが出力される。また、制御信号とし
て、倍周期動作イネーブル信号、第１、第２のクロック
制御信号が入力され、倍周期動作イネーブル信号は
“Ｌ”レベルにすることにより倍周期動作し、第１、第
２のクロック制御信号は通常時は“Ｈ”レベルであり、
“Ｌ”レベルにすると内部クロック信号ＩＣＬＫが停止
するようになっている。
【００２１】この倍周期クロック信号発生回路１７にお
いて、外部クロック信号ＣＬＫが入力され、倍周期動作
イネーブル信号を“Ｌ”レベルにすると、否定論理積ゲ
ートＮＡＮＤ、インバータＩＶ１を介して外部クロック
信号ＣＬＫの立ち上がりが検知され、ＰＭＯＳトランジ
スタＴＰ、ＮＭＯＳトランジスタＴＮ１，ＴＮ２、イン
バータＩＶ２、ディレイ回路ＤＬＹ、インバータＩＶ
４、フリップフロップ回路ＦＦ１、インバータＩＶ５に
よる経路で外部クロック信号ＣＬＫの立ち上がり時にデ
ィレイ回路ＤＬＹの遅延時間幅ｔのパルス信号が発生さ
れる。
いて、外部クロック信号ＣＬＫが入力され、倍周期動作
イネーブル信号を“Ｌ”レベルにすると、否定論理積ゲ
ートＮＡＮＤ、インバータＩＶ１を介して外部クロック
信号ＣＬＫの立ち上がりが検知され、ＰＭＯＳトランジ
スタＴＰ、ＮＭＯＳトランジスタＴＮ１，ＴＮ２、イン
バータＩＶ２、ディレイ回路ＤＬＹ、インバータＩＶ
４、フリップフロップ回路ＦＦ１、インバータＩＶ５に
よる経路で外部クロック信号ＣＬＫの立ち上がり時にデ
ィレイ回路ＤＬＹの遅延時間幅ｔのパルス信号が発生さ
れる。
【００２２】一方、否定論理積ゲートＮＡＮＤ、インバ
ータＩＶ１、否定論理和ゲートＮＯＲを介して外部クロ
ック信号ＣＬＫの立ち下がりが検知され、ＮＭＯＳトラ
ンジスタＴＮ３，ＴＮ４、インバータＩＶ２、ディレイ
回路ＤＬＹ、インバータＩＶ４、フリップフロップ回路
ＦＦ２、インバータＩＶ６による経路で外部クロック信
号ＣＬＫの立ち下がり時にディレイ回路ＤＬＹの遅延時
間幅ｔのパルス信号が発生される。これにより、外部ク
ロック信号ＣＬＫの立ち上がり時、立ち下がり時に
“Ｈ”レベルとなる倍周期の内部クロック信号ＩＣＬＫ
を発生させることができる。
ータＩＶ１、否定論理和ゲートＮＯＲを介して外部クロ
ック信号ＣＬＫの立ち下がりが検知され、ＮＭＯＳトラ
ンジスタＴＮ３，ＴＮ４、インバータＩＶ２、ディレイ
回路ＤＬＹ、インバータＩＶ４、フリップフロップ回路
ＦＦ２、インバータＩＶ６による経路で外部クロック信
号ＣＬＫの立ち下がり時にディレイ回路ＤＬＹの遅延時
間幅ｔのパルス信号が発生される。これにより、外部ク
ロック信号ＣＬＫの立ち上がり時、立ち下がり時に
“Ｈ”レベルとなる倍周期の内部クロック信号ＩＣＬＫ
を発生させることができる。
【００２３】次に、本実施の形態の作用について、テス
トコマンド動作の概要、テストコマンド例、テストコマ
ンドの動作例とその等価動作例、テストコマンドへのエ
ントリ方法を順に、図４〜図９に基づいて説明する。
トコマンド動作の概要、テストコマンド例、テストコマ
ンドの動作例とその等価動作例、テストコマンドへのエ
ントリ方法を順に、図４〜図９に基づいて説明する。
【００２４】テストコマンド動作は、図４に示すよう
に、外部クロック信号ＣＬＫの立ち上がり時に、テスト
モードを設定するテストコマンドＣｏｍｍａｎｄ、アド
レスＡｄｄｒｅｓｓとして“Ａ”、データＤｉｎとして
“Ｄ”を入力する。これだけで、外部クロック信号ＣＬ
Ｋの立ち下がり時にもチップ内部でコマンド、アドレ
ス、データを発生することができる。
に、外部クロック信号ＣＬＫの立ち上がり時に、テスト
モードを設定するテストコマンドＣｏｍｍａｎｄ、アド
レスＡｄｄｒｅｓｓとして“Ａ”、データＤｉｎとして
“Ｄ”を入力する。これだけで、外部クロック信号ＣＬ
Ｋの立ち下がり時にもチップ内部でコマンド、アドレ
ス、データを発生することができる。
【００２５】このテストコマンドの例を図５に示す。図
５において、ライトコマンドを“Ｗｒｉｔｅ”、リード
コマンドを“Ｒｅａｄ”で表し、任意のアドレスを
“Ａ”（保持），“Ａ＋１”（インクリメント），“／
Ａ”（反転）とし、任意のデータを“Ｄ”（保持），
“／Ｄ”（反転）として示している。さらに、リードコ
マンドの場合には入力データがないので“−”で示し、
また“Ｄ＊”の表示はライトのデータを先に取り込むも
のとする。
５において、ライトコマンドを“Ｗｒｉｔｅ”、リード
コマンドを“Ｒｅａｄ”で表し、任意のアドレスを
“Ａ”（保持），“Ａ＋１”（インクリメント），“／
Ａ”（反転）とし、任意のデータを“Ｄ”（保持），
“／Ｄ”（反転）として示している。さらに、リードコ
マンドの場合には入力データがないので“−”で示し、
また“Ｄ＊”の表示はライトのデータを先に取り込むも
のとする。
【００２６】たとえば、テストコマンド“ＷＷ１”〜
“ＷＷ６”の入力では、外部クロック信号ＣＬＫの立ち
上がり時、立ち下がり時にともにライトコマンドＷｒｉ
ｔｅが発生する。それぞれ、外部クロック信号ＣＬＫの
立ち上がり時のライトコマンドＷｒｉｔｅは、アドレス
“Ａ”に対してデータ“Ｄ”が割り当てられている。ま
た、外部クロック信号ＣＬＫの立ち下がり時のライトコ
マンドＷｒｉｔｅは、アドレス“Ａ”に対してデータ
“Ｄ”，“／Ｄ”、アドレス“Ａ＋１”に対してデータ
“Ｄ”，“／Ｄ”、アドレス“／Ａ”に対してデータ
“Ｄ”，“／Ｄ”がそれぞれ割り当てられている。
“ＷＷ６”の入力では、外部クロック信号ＣＬＫの立ち
上がり時、立ち下がり時にともにライトコマンドＷｒｉ
ｔｅが発生する。それぞれ、外部クロック信号ＣＬＫの
立ち上がり時のライトコマンドＷｒｉｔｅは、アドレス
“Ａ”に対してデータ“Ｄ”が割り当てられている。ま
た、外部クロック信号ＣＬＫの立ち下がり時のライトコ
マンドＷｒｉｔｅは、アドレス“Ａ”に対してデータ
“Ｄ”，“／Ｄ”、アドレス“Ａ＋１”に対してデータ
“Ｄ”，“／Ｄ”、アドレス“／Ａ”に対してデータ
“Ｄ”，“／Ｄ”がそれぞれ割り当てられている。
【００２７】同様に、テストコマンド“ＷＲ１”〜“Ｗ
Ｒ３”の入力では、外部クロック信号ＣＬＫの立ち上が
り時にライトコマンドＷｒｉｔｅ、立ち下がり時にリー
ドコマンドＲｅａｄが発生し、それぞれライトコマンド
Ｗｒｉｔｅはアドレス“Ａ”に対してデータ“Ｄ”、リ
ードコマンドＲｅａｄはアドレス“Ａ”，“Ａ＋１”，
“／Ａ”に対してデータ“−”が割り当てられている。
Ｒ３”の入力では、外部クロック信号ＣＬＫの立ち上が
り時にライトコマンドＷｒｉｔｅ、立ち下がり時にリー
ドコマンドＲｅａｄが発生し、それぞれライトコマンド
Ｗｒｉｔｅはアドレス“Ａ”に対してデータ“Ｄ”、リ
ードコマンドＲｅａｄはアドレス“Ａ”，“Ａ＋１”，
“／Ａ”に対してデータ“−”が割り当てられている。
【００２８】また、テストコマンド“ＲＲ１”〜“ＲＲ
３”の入力では、外部クロック信号ＣＬＫの立ち上がり
時、立ち下がり時にともにリードコマンドＲｅａｄが発
生し、それぞれアドレス“Ａ”に対してデータ“−”、
アドレス“Ａ”，“Ａ＋１”，“／Ａ”に対してデータ
“−”が割り当てられている。
３”の入力では、外部クロック信号ＣＬＫの立ち上がり
時、立ち下がり時にともにリードコマンドＲｅａｄが発
生し、それぞれアドレス“Ａ”に対してデータ“−”、
アドレス“Ａ”，“Ａ＋１”，“／Ａ”に対してデータ
“−”が割り当てられている。
【００２９】さらに、テストコマンド“ＲＷ１“〜“Ｒ
Ｗ３”の入力では、外部クロック信号ＣＬＫの立ち上が
り時にリードコマンドＲｅａｄ、立ち下がり時にライト
コマンドＷｒｉｔｅが発生し、それぞれリードコマンド
Ｒｅａｄはアドレス“Ａ”に対してデータ“Ｄ＊”、ラ
イトコマンドＷｒｉｔｅはアドレス“Ａ”，“Ａ＋
１”，“／Ａ”に対してデータ“−”が割り当てられて
いる。
Ｗ３”の入力では、外部クロック信号ＣＬＫの立ち上が
り時にリードコマンドＲｅａｄ、立ち下がり時にライト
コマンドＷｒｉｔｅが発生し、それぞれリードコマンド
Ｒｅａｄはアドレス“Ａ”に対してデータ“Ｄ＊”、ラ
イトコマンドＷｒｉｔｅはアドレス“Ａ”，“Ａ＋
１”，“／Ａ”に対してデータ“−”が割り当てられて
いる。
【００３０】以上のように割り当てられたテストコマン
ドを入力することにより、リードコマンド、ライトコマ
ンドを実行させることができる。すなわち、最小のサイ
クルでテストする対象となるのは、リード／ライトのカ
ラムコマンドあり、従ってこのコマンドの組み合わせを
考え、１回のコマンドの入力によりチップ内部で連続し
たカラム動作を行わせることができる。
ドを入力することにより、リードコマンド、ライトコマ
ンドを実行させることができる。すなわち、最小のサイ
クルでテストする対象となるのは、リード／ライトのカ
ラムコマンドあり、従ってこのコマンドの組み合わせを
考え、１回のコマンドの入力によりチップ内部で連続し
たカラム動作を行わせることができる。
【００３１】このカラム動作におけるテストコマンドの
動作例を図６(a) に示し、図６(b)はこれと等価な動作
例のタイミングを示している。図６(a) においては、テ
ストコマンド“ＷＷ６”、アドレス“Ａ”、データ
“Ｄ”を入力する例を示している。これと等価な動作タ
イミングは図６(b) のようになり、内部クロック信号Ｉ
ＣＬＫに同期して、１サイクル目にアドレス“Ａ”にデ
ータ“Ｄ”がライトされ、２サイクル目にアドレス“／
Ａ”にデータ“／Ｄ”がライトされる。また、アドレ
ス、データも、当サイクルと次サイクルで変わる場合を
考慮して、図５のように、アドレスについては保持／イ
ンクリメント／反転、データについては保持／反転など
の種別が設けられている。
動作例を図６(a) に示し、図６(b)はこれと等価な動作
例のタイミングを示している。図６(a) においては、テ
ストコマンド“ＷＷ６”、アドレス“Ａ”、データ
“Ｄ”を入力する例を示している。これと等価な動作タ
イミングは図６(b) のようになり、内部クロック信号Ｉ
ＣＬＫに同期して、１サイクル目にアドレス“Ａ”にデ
ータ“Ｄ”がライトされ、２サイクル目にアドレス“／
Ａ”にデータ“／Ｄ”がライトされる。また、アドレ
ス、データも、当サイクルと次サイクルで変わる場合を
考慮して、図５のように、アドレスについては保持／イ
ンクリメント／反転、データについては保持／反転など
の種別が設けられている。
【００３２】以上のようなテストモードへのエントリ方
法としては、モードレジスタセットコマンドを用いる場
合と、アドレスとカラムコマンドとを組み合わせる場合
とが考えられる。図７は、モードレジスタセットコマン
ドを使用する例で、そのアドレスコードの例は図８の通
りであり、また図９はアドレスと組み合わせたコマンド
を使用する例を示している。
法としては、モードレジスタセットコマンドを用いる場
合と、アドレスとカラムコマンドとを組み合わせる場合
とが考えられる。図７は、モードレジスタセットコマン
ドを使用する例で、そのアドレスコードの例は図８の通
りであり、また図９はアドレスと組み合わせたコマンド
を使用する例を示している。
【００３３】図７のように、モードレジスタセットコマ
ンドを使用する場合には、図８のテストコマンドＣｏｍ
ｍａｎｄにそれぞれ対応するテストモードのアドレスコ
ードＡｄｄｒｅｓｓ Ｃｏｄｅを設定する。図８におい
ては、前記図５に示すテストコマンド“ＷＷ１”〜“Ｗ
Ｗ６”，“ＷＲ１”〜“ＷＲ３”，“ＲＲ１”〜“ＲＲ
３”，“ＲＷ１”〜“ＲＷ３”に対応して、それぞれア
ドレスコードは“Ａ７”〜“Ａ０”の１６進による“＃
Ｃ０”〜“＃ＣＥ”が割り当てられている。
ンドを使用する場合には、図８のテストコマンドＣｏｍ
ｍａｎｄにそれぞれ対応するテストモードのアドレスコ
ードＡｄｄｒｅｓｓ Ｃｏｄｅを設定する。図８におい
ては、前記図５に示すテストコマンド“ＷＷ１”〜“Ｗ
Ｗ６”，“ＷＲ１”〜“ＷＲ３”，“ＲＲ１”〜“ＲＲ
３”，“ＲＷ１”〜“ＲＷ３”に対応して、それぞれア
ドレスコードは“Ａ７”〜“Ａ０”の１６進による“＃
Ｃ０”〜“＃ＣＥ”が割り当てられている。
【００３４】このモードレジスタセットコマンドの使用
によるエントリ方法では、通常のバースト長、レイテン
シーなどを設定するモードレジスタセットＭＲＳの後
（アドレス“２２”）、オペレーション期間で用いる動
作のＭＲＳＴ（ＭＲＳ ｆｏｒＴｅｓｔ）を入力する
（アドレス“Ｃ０”）。これにより、アドレスコード
“Ｃ０”に対応するテストモード“ＷＷ１”へ設定（Ｅ
ｎｔｒｙ）されたことになる。さらに、連続して異なる
テストモードにおけるリード／ライトコマンドを実施し
たい場合には、その都度、ＭＲＳＴを実施することによ
り、異なるテストモード“ＷＷ２”〜“ＷＷ６”，“Ｗ
Ｒ１”〜“ＷＲ３”，“ＲＲ１”〜“ＲＲ３”，“ＲＷ
１”〜“ＲＷ３”へのエントリが容易に可能となる。最
後にテストモードを終了する時は、モードレジスタセッ
トＭＲＳ（アドレス“２２”）で設定をクリア（Ｅｘｉ
ｔ）する。
によるエントリ方法では、通常のバースト長、レイテン
シーなどを設定するモードレジスタセットＭＲＳの後
（アドレス“２２”）、オペレーション期間で用いる動
作のＭＲＳＴ（ＭＲＳ ｆｏｒＴｅｓｔ）を入力する
（アドレス“Ｃ０”）。これにより、アドレスコード
“Ｃ０”に対応するテストモード“ＷＷ１”へ設定（Ｅ
ｎｔｒｙ）されたことになる。さらに、連続して異なる
テストモードにおけるリード／ライトコマンドを実施し
たい場合には、その都度、ＭＲＳＴを実施することによ
り、異なるテストモード“ＷＷ２”〜“ＷＷ６”，“Ｗ
Ｒ１”〜“ＷＲ３”，“ＲＲ１”〜“ＲＲ３”，“ＲＷ
１”〜“ＲＷ３”へのエントリが容易に可能となる。最
後にテストモードを終了する時は、モードレジスタセッ
トＭＲＳ（アドレス“２２”）で設定をクリア（Ｅｘｉ
ｔ）する。
【００３５】一方、図９のように、アドレスと組み合わ
せたコマンドを使用する場合には、カラムアドレスに使
用していない予備のアドレスピンがあれば、前記図５に
示すテストモードにおけるリード／ライトコマンドの設
定時に、この予備のアドレスピンによる、たとえばアド
レス“Ｂ”を同時に取り込む。これにより、直接、所望
とするテストモードにエントリすることができる。この
アドレスと組み合わせたコマンドを使用するエントリ方
法では、ＭＲＳコマンドを使用するエントリ方法に比べ
て、ＭＲＳＴの設定が不要となるので、簡単かつ容易に
エントリを実現することができる。
せたコマンドを使用する場合には、カラムアドレスに使
用していない予備のアドレスピンがあれば、前記図５に
示すテストモードにおけるリード／ライトコマンドの設
定時に、この予備のアドレスピンによる、たとえばアド
レス“Ｂ”を同時に取り込む。これにより、直接、所望
とするテストモードにエントリすることができる。この
アドレスと組み合わせたコマンドを使用するエントリ方
法では、ＭＲＳコマンドを使用するエントリ方法に比べ
て、ＭＲＳＴの設定が不要となるので、簡単かつ容易に
エントリを実現することができる。
【００３６】従って、本実施の形態の半導体記憶装置に
よれば、倍周期クロック信号発生回路１７、内部カラム
コマンド発生回路１８、アドレス演算回路１９、テスト
データ発生回路２０を含むテストモード設定回路が備え
られることにより、外部クロック信号ＣＬＫからこの倍
周期の内部クロック信号ＩＣＬＫを発生させ、外部クロ
ック信号ＣＬＫの立ち上がり時にコマンド、アドレス、
データを入力するだけで、外部クロック信号ＣＬＫの立
ち下がり時にもチップ内部でコマンド、アドレス、デー
タを発生するため、低速なテスタでも容易に高速なテス
トを行うことができる。
よれば、倍周期クロック信号発生回路１７、内部カラム
コマンド発生回路１８、アドレス演算回路１９、テスト
データ発生回路２０を含むテストモード設定回路が備え
られることにより、外部クロック信号ＣＬＫからこの倍
周期の内部クロック信号ＩＣＬＫを発生させ、外部クロ
ック信号ＣＬＫの立ち上がり時にコマンド、アドレス、
データを入力するだけで、外部クロック信号ＣＬＫの立
ち下がり時にもチップ内部でコマンド、アドレス、デー
タを発生するため、低速なテスタでも容易に高速なテス
トを行うことができる。
【００３７】これにより、たとえば１３３ＭＨｚなど、
１００ＭＨｚを越えるような高速テスタを用いなくて
も、従来のＥＤＯ ＤＲＡＭなどで使用していたテスタ
で測定でき、その結果、実際に高速で測定の必要な項目
は微小または皆無になるので、既存の設備で量産可能な
ため、テスティングコストを低減することができる。
１００ＭＨｚを越えるような高速テスタを用いなくて
も、従来のＥＤＯ ＤＲＡＭなどで使用していたテスタ
で測定でき、その結果、実際に高速で測定の必要な項目
は微小または皆無になるので、既存の設備で量産可能な
ため、テスティングコストを低減することができる。
【００３８】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３９】たとえば、前記実施の形態においては、２
バンク１６ＭビットＳＤＲＡＭの例で説明したが、これ
に限定されるものではなく、４バンク、８バンク、さら
に多バンク化の傾向にあり、また６４Ｍビット、２５６
Ｍビット、さらに大容量化の傾向にあるＳＤＲＡＭにつ
いても広く適用可能であり、このように多バンク、大容
量の構成とすることにより本発明の効果はますます大き
くなる。
バンク１６ＭビットＳＤＲＡＭの例で説明したが、これ
に限定されるものではなく、４バンク、８バンク、さら
に多バンク化の傾向にあり、また６４Ｍビット、２５６
Ｍビット、さらに大容量化の傾向にあるＳＤＲＡＭにつ
いても広く適用可能であり、このように多バンク、大容
量の構成とすることにより本発明の効果はますます大き
くなる。
【００４０】さらに、テストコマンドは図５に示すもの
に限らず、またアドレスコードも図８の例に限定される
ものではなく、テスト対象となる製品などに対応して変
更可能であることはいうまでもない。
に限らず、またアドレスコードも図８の例に限定される
ものではなく、テスト対象となる製品などに対応して変
更可能であることはいうまでもない。
【００４１】また、ＳＤＲＡＭに適用した場合について
説明したが、ＳＳＲＡＭなどの外部クロック信号に同期
して動作する他の半導体記憶装置についても適用するこ
とができる。
説明したが、ＳＳＲＡＭなどの外部クロック信号に同期
して動作する他の半導体記憶装置についても適用するこ
とができる。
【００４２】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００４３】(1).外部クロック信号の立ち上がり時のコ
マンド、アドレス、データの入力に続いて、この外部ク
ロック信号の立ち下がり時に内部でコマンド、アドレ
ス、データを発生するテストモード設定回路を有するこ
とで、外部クロック信号のクロックサイクルに対して内
部を２倍のクロックサイクルで動作させることができる
ので、低速なテスタでも容易に高速なテストが可能とな
る。
マンド、アドレス、データの入力に続いて、この外部ク
ロック信号の立ち下がり時に内部でコマンド、アドレ
ス、データを発生するテストモード設定回路を有するこ
とで、外部クロック信号のクロックサイクルに対して内
部を２倍のクロックサイクルで動作させることができる
ので、低速なテスタでも容易に高速なテストが可能とな
る。
【００４４】(2).前記(1) により、たとえば１００ＭＨ
ｚを越えるような高速テスタを用いなくても、低速テス
タで測定できるので、実際に高速で測定の必要な項目は
微小または皆無になるので、既存の設備で量産可能なた
め、テスティングコストを低減することが可能となる。
ｚを越えるような高速テスタを用いなくても、低速テス
タで測定できるので、実際に高速で測定の必要な項目は
微小または皆無になるので、既存の設備で量産可能なた
め、テスティングコストを低減することが可能となる。
【００４５】(3).最小のサイクルでテストする対象とな
るリード／ライトのカラムコマンドに適用することで、
このカラムコマンドの組み合わせにより１回のコマンド
の入力により内部で連続したカラム動作を実行させるこ
とが可能となる。
るリード／ライトのカラムコマンドに適用することで、
このカラムコマンドの組み合わせにより１回のコマンド
の入力により内部で連続したカラム動作を実行させるこ
とが可能となる。
【００４６】(4).アドレスおよびデータとコマンドとの
組み合わせも考慮して、アドレスは保持／インクリメン
ト／反転、データは保持／反転の種別からなることで、
アドレス、データが次のサイクルで変わる場合に対応す
ることが可能となる。
組み合わせも考慮して、アドレスは保持／インクリメン
ト／反転、データは保持／反転の種別からなることで、
アドレス、データが次のサイクルで変わる場合に対応す
ることが可能となる。
【００４７】(5).テストモードをモードレジスタセット
コマンドを用いてエントリする場合には、テストコマン
ドに対応したアドレスコードにより容易に設定すること
が可能となる。
コマンドを用いてエントリする場合には、テストコマン
ドに対応したアドレスコードにより容易に設定すること
が可能となる。
【００４８】(6).テストモードをアドレスと組み合わせ
たコマンドを用いてエントリする場合には、予備のアド
レスピンによるアドレスを用いて簡単かつ容易に設定す
ることが可能となる。
たコマンドを用いてエントリする場合には、予備のアド
レスピンによるアドレスを用いて簡単かつ容易に設定す
ることが可能となる。
【００４９】(7).前記(1) 〜(6) により、外部クロック
信号に同期して動作するＳＤＲＡＭ、ＳＳＲＡＭなどの
半導体記憶装置において、低速テスタによる高速なテス
トを可能とし、かつテスティングコストの低減が可能と
なり、動作周波数の高速化に対応することが可能とな
る。
信号に同期して動作するＳＤＲＡＭ、ＳＳＲＡＭなどの
半導体記憶装置において、低速テスタによる高速なテス
トを可能とし、かつテスティングコストの低減が可能と
なり、動作周波数の高速化に対応することが可能とな
る。
【図１】本発明の一実施の形態である半導体記憶装置を
示す全体ブロック図である。
示す全体ブロック図である。
【図２】本発明の一実施の形態の半導体記憶装置におい
て、倍周期クロック信号発生回路の一例を示す回路図で
ある。
て、倍周期クロック信号発生回路の一例を示す回路図で
ある。
【図３】本発明の一実施の形態の半導体記憶装置におい
て、クロック信号を示す波形図である。
て、クロック信号を示す波形図である。
【図４】本発明の一実施の形態の半導体記憶装置におい
て、テストコマンド動作の概要を示すタイミング図であ
る。
て、テストコマンド動作の概要を示すタイミング図であ
る。
【図５】本発明の一実施の形態の半導体記憶装置におい
て、テストコマンド例を示す説明図である。
て、テストコマンド例を示す説明図である。
【図６】(a),(b) は本発明の一実施の形態の半導体記憶
装置において、テストコマンドの動作例とその等価動作
例を示すタイミング図である。
装置において、テストコマンドの動作例とその等価動作
例を示すタイミング図である。
【図７】本発明の一実施の形態の半導体記憶装置におい
て、テストコマンドへのエントリ方法を示すタイミング
図である。
て、テストコマンドへのエントリ方法を示すタイミング
図である。
【図８】本発明の一実施の形態の半導体記憶装置におい
て、アドレスコード例を示す説明図である。
て、アドレスコード例を示す説明図である。
【図９】本発明の一実施の形態の半導体記憶装置におい
て、テストコマンドへの他のエントリ方法を示すタイミ
ング図である。
て、テストコマンドへの他のエントリ方法を示すタイミ
ング図である。
【図１０】本発明の前提となる半導体記憶装置におい
て、テストコマンドの動作例を示すタイミング図であ
る。
て、テストコマンドの動作例を示すタイミング図であ
る。
１，２ メモリアレイバンク ３，４ ロウデコーダ ５，６ カラムデコーダ ７，８ センスアンプ＆入出力バス ９ ロウアドレスバッファ １０ カラムアドレスバッファ １１ カラムアドレスカウンタ １２ リフレッシュカウンタ １３ 入力バッファ １４ 出力バッファ １５ 制御論理＆タイミング発生器 １６ テスト回路 １７ 倍周期クロック信号発生回路 １８ 内部カラムコマンド発生回路 １９ アドレス演算回路 ２０ テストデータ発生回路 ＮＡＮＤ 否定論理積ゲート ＩＶ１〜ＩＶ７ インバータ ＮＯＲ 否定論理和ゲート ＴＰ ＰＭＯＳトランジスタ ＴＮ１〜ＴＮ４ ＮＭＯＳトランジスタ ＤＬＹ ディレイ回路 ＦＦ１，ＦＦ２ フリップフロップ回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ１１Ｃ 11/413 Ｇ０１Ｒ 31/28 Ｖ 11/407 Ｇ１１Ｃ 11/34 ３４１Ｄ 11/401 ３６２Ｓ ３７１Ａ
Claims (6)
- 【請求項１】 所定の周期の外部クロック信号によるテ
ストモードを搭載した半導体記憶装置であって、前記外
部クロック信号の立ち上がり時にコマンド、アドレス、
データが入力されると、この外部クロック信号の立ち上
がり時に続いてこの外部クロック信号の立ち下がり時に
内部でコマンド、アドレス、データを発生するテストモ
ード設定回路を有し、前記外部クロック信号のクロック
サイクルに対して内部を２倍のクロックサイクルで動作
させることを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置であっ
て、前記コマンドはリード／ライトのカラムコマンドで
あり、このカラムコマンドの組み合わせにより１回のコ
マンドの入力により内部で連続したカラム動作を実行さ
せることを特徴とする半導体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置であっ
て、前記アドレスは保持／インクリメント／反転の種別
からなり、かつ前記データは保持／反転の種別からな
り、このアドレスおよびデータと前記コマンドとの組み
合わせも考慮することを特徴とする半導体記憶装置。 - 【請求項４】 請求項１記載の半導体記憶装置であっ
て、前記テストモード設定回路におけるテストモード
は、モードレジスタセットコマンドを用いてエントリさ
れること特徴とする半導体記憶装置。 - 【請求項５】 請求項１記載の半導体記憶装置であっ
て、前記テストモード設定回路におけるテストモード
は、アドレスと組み合わせたコマンドを用いてエントリ
されること特徴とする半導体記憶装置。 - 【請求項６】 請求項１、２、３、４または５記載の半
導体記憶装置であって、前記半導体記憶装置は、シンク
ロナスＤＲＡＭであることを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111637A JPH11306797A (ja) | 1998-04-22 | 1998-04-22 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10111637A JPH11306797A (ja) | 1998-04-22 | 1998-04-22 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306797A true JPH11306797A (ja) | 1999-11-05 |
Family
ID=14566366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10111637A Pending JPH11306797A (ja) | 1998-04-22 | 1998-04-22 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11306797A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2373906A (en) * | 2000-12-18 | 2002-10-02 | Hynix Semiconductor Inc | High speed wafer level test of a semiconductor memory device |
| US6634002B1 (en) | 2000-04-07 | 2003-10-14 | Mitsubishi Denki Kabushiki Kaisha | Test circuit of semiconductor memory |
| US6868020B2 (en) | 2002-07-09 | 2005-03-15 | Elpida Memory, Inc. | Synchronous semiconductor memory device having a desired-speed test mode |
| KR100493027B1 (ko) * | 2002-10-01 | 2005-06-07 | 삼성전자주식회사 | 외부클럭의 주파수 체배기와 테스트 데이터의 출력버퍼를 구비하는 반도체 장치 및 반도체 장치의 테스트 방법 |
| US7016257B2 (en) | 2003-03-13 | 2006-03-21 | Samsung Electronics Co., Ltd. | Semiconductor memory device capable of generating variable clock signals according to modes of operation |
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| US7151713B2 (en) | 2002-05-29 | 2006-12-19 | Elpida Memory Inc. | Semiconductor memory device |
| KR100763248B1 (ko) | 2006-07-07 | 2007-10-04 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 ｓｐａ 모드 구현 방법 |
| JP2008538045A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路試験モジュール |
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-
1998
- 1998-04-22 JP JP10111637A patent/JPH11306797A/ja active Pending
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| KR100493027B1 (ko) * | 2002-10-01 | 2005-06-07 | 삼성전자주식회사 | 외부클럭의 주파수 체배기와 테스트 데이터의 출력버퍼를 구비하는 반도체 장치 및 반도체 장치의 테스트 방법 |
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| KR100588595B1 (ko) | 2005-04-22 | 2006-06-14 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 클록 생성방법 및 이를 이용한반도체 메모리 장치 |
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