KR0149226B1 - 반도체 회로를 위한 정전기 보호장치 - Google Patents
반도체 회로를 위한 정전기 보호장치Info
- Publication number
- KR0149226B1 KR0149226B1 KR1019940003996A KR19940003996A KR0149226B1 KR 0149226 B1 KR0149226 B1 KR 0149226B1 KR 1019940003996 A KR1019940003996 A KR 1019940003996A KR 19940003996 A KR19940003996 A KR 19940003996A KR 0149226 B1 KR0149226 B1 KR 0149226B1
- Authority
- KR
- South Korea
- Prior art keywords
- voltage
- power supply
- gate
- region
- type
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000003068 static effect Effects 0.000 title description 13
- 238000009792 diffusion process Methods 0.000 claims abstract description 35
- 239000003989 dielectric material Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 description 26
- 230000005611 electricity Effects 0.000 description 12
- 230000005686 electrostatic field Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000013078 crystal Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 230000004927 fusion Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 239000000155 melt Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체 메모리장치의 정전기 보호장치에 관한 것으로, 제1전원 및 제2전원과 신호전압을 가진 반도체장치에 있어서, 상기 제1전원에 연결된 게이트 및 제1도전형의 벌크영역과, 상기 벌크영역내에 형성되어 상기 게이트와는 유전물에 의해격리되고 상기 제2전원에 연결된 제2도전형의 제1확산영역과, 상기 벌크영역내에서 상기 제1확산영역과는 이격되고 상기 게이트와는 상기 유전물에 의해 격리되어 상기 신호전압에 연결된 제2도전형의 제2확산영역을 구비하는 정전기 보호 장치가 제공된다.
Description
제1도는 종래의 정전기보호장치를 보여주는 도면으로서, 제1a도는 등가회로도이며, 제1b도는 수직단면도이다.
제2도는 본 발명의 일실시예에 따른 정전기보호장치를 보여주는 도면으로서, 제2a도는 등가회로도이며, 제2b도는 수직단면도이다.
제3도는 본 발명의 다른 실시예에 따른 정전기보호장치를 보여주는 도면으로서, 제3a도는 등가회로도이며, 제3b도는 수직단면도이다.
제4도는 본 발명에 따른 정전기보호장치의 실험결과를 보여주는 도면으로서, 제4a도는 인체모델에 대한 실험그래프이며, 제4b도는 기계모델에 대한 실험 그래프이다.
본 발명은 외부로부터 유입되는 정전기로부터 반도체집적회로를 보호하는데 필요한 정전기보호장치에 관한 것이다.
반도체집적회로를 조립하는 공정을 진행하거나 패키지화된 칩을 이송하는 도중에는, 리이드등을 통하여 외부로부터 예를들면 인체 또는 조립/이송용 로보트등으로부터 정전기(electrostatic discharge)가 유입되는 현상이 잦다. 그러한 정전기로 인하여 칩내로 유입되는 전하량이 큰 경우에는, 고전압에 의해 칩내에 형성된 절연게이트트랜지스터의 게이트산화막이 파괴되거나, 발열에 의해 게이트전극을 구성하는 폴리실리콘과 실리콘기판간이 융착되는 등의 악현상이 초래되어 반도체집적 회로가 불량하게 된다. 따라서, 반도체집적회로에는 그러한 수천볼트에 달하는 전압을 가진 정전기에 대한 보호수단을 필수적으로 가져야 한다. 이러한 기능을 행하는 소자를 정전기보호장치 또는 ESD(electristatic discharge)보호장치라고 칭한다. 공지된 정전방전보호장치로는 미합중국 특허번호 3,407,339에 개시된 것이 있으며, 이는 제1도에 도시되어 있다.
제1도를 참조하면, 종래의 정전방전보호소자는, 입력전압 Vx에 게이트 1과 p+형의 소오스(또는 드레인) 2가 연결되고 기판전압 Vss에 p+형의 드레인(또는 소오스) 3이 연결된 p채널 절연게이트전계효과 모오스트랜지스터(이하 p모오스 트랜지스터라 칭함)를 이용하여 구성된다. 제1b도로부터 알 수 있는 바와 같이, p모오스트랜지스터의 구조내에는, p+형의 확산영역 2 및 3과 벌크 4(n형 기판 또는 n형 웰이 됨)로 이루어지는 pnp형 기생바이폴라트랜지스터가 형성되어 있다. 기판전압 Vss의 전위는음전압에서 0V사이의 레벨에 위치하며, 벌크 4는 기판전압 Vss에 연결되거나 다른 전위의 백게이트전압에 연결된다. 즉, 게이트와 소오스, 또는 게이트와 드레인이 등전위로 유지되는 것이 제1도와 같은 종래의 정전기보호장치의 구성상의 특징이다. 그리하여, 입력전압 Vx와 기판전압 Vss사이의 정전기에 대한 보호메카니즘에 있어서, 기판전압 Vss로 정전계가 유입되는 경우에는 p+확산영역 3과 n형 기판 4(또는 n형 웰) 사이에서 발생되는 정션브레이크다운(junction breakdown)현상을 이용하며, 입력전압 Vx로 정전계가 유입되는 경우에는 p+확산영역 2와 n형 기판 4(또는 n형 웰) 사이에 형성되는 p+/n정션다이오우드를 이용한다.
그러나, 제1도와 같은 정전기보호소자는, 입력전압 Vx와 기판전압 Vss간의 정전기보호기능은 갖고 있지만, 입력전압 Vx와 전원전압 Vcc간의 정전기보호기능과, 전원전압 Vcc와 기판전압 Vss간의 정전기보호기능을 갖고 있지 못한 결점이 있다. 당연히, 전원전압 Vcc에 대한 정전기보호기능을 고려하여, 제1도와 같은 구성을 전원전압과 입력전압사이, 그리고 전원전압과 기판전압사이에 형성한다면 그러한 기능을 갖추게 되지만, 이는 그만큼의 칩의 면적증가를 초래한다. 더욱이, 동기식 디램(DRAM), 워드확장형 디램, 비디오 램 또는 액정소자등과 같은 다전원 전극을 갖는 반도체집적회로에 있어서는 다양한 전원공급패드를 가지기 때문에, 제1도와 같은 수단만으로는 외부로부터 유입되는 정전기로부터 반도체집적회로를 완전하게 보호하는 것이 불가능하고, 점유면적을 증가시키지 않고는 실현하기 어렵다.
또한, 제1b도를 참조하면, 기판전압 Vss측으로 정전기가 유입되는 경우에는 p+형 확산영역 2와 n형의 벌크 4사이에는 역바이어스된 접합이 형성되고, 이것으로 인해 점선으로 표시된 영역 10에서 고열이 집중적으로 발생된다. 이러한 고열 즉 실리콘단결정의 온도가 게이트전극 1을 구성하는 폴리실리콘의 필라멘트화 온도인 약 620℃ 이상으로 되면, 폴리실리콘이 벌크측으로 녹아들게 되어 폴리실리콘과 벌크가 융착됨에 따라 게이트전극 1과 벌크 4가 단락되는 문제가 발생한다.
따라서, 본 발명은 외부로부터 유입되는 정전기에 대하여 칩을 완전하게 보호할 수 있는 정전기보호장치를 제공하고자 한다.
또한, 본 발명은 점유면적을 증가시키지 않고도 외부로부터 유입되는 정전기에 대하여 칩을 완전하게 보호할 수 있는 정전기보호장치를 제공하고자 한다.
이러한 본 발명의 목적을 달성하기 위하여, 본 발명은, 제1전원 및 제2전원과 신호전압을 가진 반도체장치에 있어서, 상기 제1전원에 연결된 게이트 및 제1도전형의 벌크영역과, 상기 벌크영역내에 형성되어 상기 게이트와는 유전물에 의해 격리되고 상기 제2전원에 연결된 제2도전형의 제1확산영역과, 상기 벌크영역내에서 상기 제1확산영역과는 이격되고 상기 게이트와는 상기 유전물에 의해 격리되어 상기 신호전압에 연결된 제2도전형에 제2확산영역을 구비함을 특징으로 한다.
그러면, 본 발명에 관한 이해를 돕기 위하여 제공된 도면들을 참조하면서, 본 발명에 따른 바람직한 실시예를 설명한다. 제2도는 p채널 절연게이트전계효과 모오스트랜지스터(이하 p채널 모오스 트랜지스터로 약칭함)를 이용한 본 발명의 정전기보호소자를 보여주며, 제3도는 n채널 모오스 트랜트랜지스터를 이용한 본 발명의 정전기보호소자를 보여준다. 하기의 설명에 있어서는, 제2도 및 제3도에 공히 도시된 등가회로도 및 단면구조도가 동시에 참조될 것이다. 또한, 이해의 편의를 위하여, 제2도 및 제3도에서 등가회로상의 구성요소와 단면구조도상의 구성요소에 대한 부호를 구분하지 않고 동일한 구성요소에 관하여는 동일한 참조부호를 사용한다.
먼저, 제2도를 참조하면, p형 모오스트랜지스터의 게이트 21은, 벌크 27(n형의 기판 또는 웰)과 함께, 전원전압 Vcc에 연결된다. 게이트 21과 벌크영역 27사이에는 유전물로 된 게이트산화막 22이 형성되어 있다. 또한, p+확산영역으로 된 소오스(또는 드레인) 23은 신호전압(입력전압 또는 출력전압) Vx에 연결되며, p+확산 영역으로 된 드레인(또는 소오스) 25는 기판전압 Vss에 연결된다. 여기서, 신호전압 Vx의 전위는 전원전압 Vcc와 기판전압 Vss사이에 있다. 결국, 제2도에 보인 정전기보호장치에 있어서는, 게이트 21과 벌크 27이 등전위(Vcc)로 묶여 있음을 알 수 있다. 제1전원(제2도에서는 Vcc를 칭함)은 제1도전형의 고농도확산영역 28을 통하여 상기 벌크영역 27으로 공급된다, 제2도에서, n형을 제1도전형 이라고 할 경우에 p형은 제2도전형으로 칭해지며, p+라는 의미는 p형의 이온들이 고농도로 주입되고 확산되어 있는 영역을 가리킨다.
제2도에서, 신호전압 Vx와 기판전압 Vss 사이의 정전방전동작에 있어서, 기판전압 Vss로 정전계가 유입되는 경우에는, p+ 확산영역 25와 n기판 또는 웰(이하 벌크영역으로 칭함) 27로 이루어지는 p+/n접합다이오우드(순방향 바이어스됨)를 통하여 정전전류가 유입되고, 유입된 정전전류는 n벌크영역 27과 p+확산영역 23으로 이루어지는 n/p+접합을 통하여 방전된다. 즉, p+확산영역 23 및 25와 n벌크영역 27로 이루어지는 기생 pnp바이폴라트랜지스터의 동작을 이용하여 정전방전기능을 수행한다. 그러한, 작용의 결과는, 단순한 p+/n접합을 이용한 종래의 경우보다 향상된 정전방전효과를 예측할 수 있다. 이때, 게이트 21과 n벌크영역 27은 전원전압 Vcc에 묶여있으므로, 정전방전중에는 플로팅(floating)상태에 있다.
신호전압 Vx와 기판전압 Vss사이의 정전방전동작에 있어서, 신호전압 Vx로 정전계가 유입되는 경우에는, p+확산영역과 23과 n벌크영역 27로 이루어지는 p+/n접합다이오우드(순방향바이어스됨)를통하여 정전전류가 유입되고, 유입된 정전전류는 n벌크영역 27과 p+확산영역 25로 이루어지는 n/p+접합을 통하여 방전된다. 이와 더불어, 이 경우에는, 게이트 21이 전원전압 Vcc에 연결되어 있고 게이트-소오스간 전압이 p형 모오스트랜지스터의 드레쉬홀드전압보다 훨씬 높은 상태로 되기 때문에, 제2도의 장치는 p형 모오스트랜지스터로서 마땅히 동작할 수 있는 조건을 가진다. 결과적으로, 신호전압 Vx로 유입된 정전전류는, p+확산영역 23 및 25와 n벌크영역 27로 이루어지는 기생 pnp바이폴라트랜지스터와 p형 모오스트랜지스터가 신호전압 Vx와 기관전압 Vss사이에 병렬로 연결된 풀다운회로를 통하여 방전되는 양태를 갖는다. 따라서, 더 많은 양의 정전전류를 방전시킬 수가 있다. 그러한 작용의 결과는, 단순한 p+/n접합다이오우드를 이용한 종래의 효과로부터 격별하게 우월한 차이를 두고 있음을 예측할 수 있다.
제2도에서는, 제1도와 같은 종래의 장치가 가지지 못하였던 기능, 즉 신호전압 Vx와 전원전압 Vcc사이의 정전방전기능에 있어서, 신호전압 Vx로 정전계가 유입되는 경우에는, p+형의 확산영역 23과 n형의 벌크영역 27로 이루어지는 p+/n접합다이오우드의 순방향바이어스에 의해 정전전류가 방전된다. 또한, 전원전압 Vcc로 정전계가 유입되는 경우에는, p+형의 확산영역 23과 n형의 벌크영역 27로 이루어지는 p+/n접합다이오우드의 역방향바이어스에 의한 정션 브레이크다운 현상으로써 정전기보호기능을 실현할 수 있다.
한편, n형 모오스트랜지스터를 이용한 경우를 보여주는 제3도를 참조하면, n형 모오스트랜지스터의 게이트 31은, 벌크 35(p형 기판 또는 웰)과 함께, 기판전압 Vss에 연결된다. 게이트 31과 벌크영역 35사이에는 유전물로 된 게이트산화막 32가 형성되어 있다. 또한, n+확산영역으로 된 드레인(또는 소오스) 33은 전원전압 Vcc에 연결되며, n+확산영역으로 된 소오스(또는 드레인) 37은 신호전압(입력전압 또는 출력전압에 해당됨) Vx에 연결된다. 전원전압 Vcc와 기판전압 Vss는 반도체 집적회로내에서 동작되는 전압의 범위를 결정하기 때문에, 신호전압 Vx의 전위는 전원전압 Vcc와 기판전압 Vss의 사이에 있다. 결국, 제3도에 보인 정전기보호장치에 있어서는, 게이트 31과 벌크 35가 등전위(Vss)로 묶여 있음을 알 수 있다.
제3도는 제2도의 p형 모오스트랜지스터를 이용한 경우와는 전원의 극성과 캐리어의 모빌러티(mobility)만 다를 뿐, 정전방전기능은 동일하게 이루어진다. 즉, 신호전압 Vx와 전원전압 Vcc사이에 있어서는 n+확산영역 33 및 37과 p형 벌크영역 35로 이루어지는 기생 npn바이폴라트랜지스터의 특성이 이용되고, 신호전압 Vx와 기판전압 Vss사이에서는 p형의 벌크영역 35와 n+확산영역 35로 이루어지는 p/n+접합다이오우드의 특성(순방향바이어스 및 역방향바이어스)이 이용된다. 제3도의 실시예에 있어서도, 제2도의 경우와 마찬가지로, 신호전압과 전원전압간의 정전방전기능이 바이폴라트랜지스터를 이용하고, 더욱이 전원전압으로 정전계가 유입되는 경우에는 바이폴라트랜지스터와 모오스트랜지스터가 병렬로 동작함에 따라, 정전방전기능이 더욱 극대화된다. 64Mb의 디램에 대한 실험결과를 보인 제4도를 참조하면, 제2도 또는 제3도에 있어서 채널의 폭을 350㎛, 채널의 길이를 0.8㎛로 하고 게이트산화막의 두께를 120Å으로 설계된 상태에서, 2000V의 정전기를 실험적으로 기판전압 Vss측으로 인가한 경우에, 벌크내의 실리콘단결정의 온도는 인체모델에 대하여 적어도 130℃ 를 넘지 않음을 볼 수 있다. 또한, 기계모델에 대하여 위와 동일한 설계조건에서 300V의 정전기를 실험적으로 인가한 경우에는 벌크내의 실리콘 단결정의 온도가 300℃를 넘지 않음을 볼 수 있다. 상술한 결과를 종래와 대비하면, 종래에는 벌크내의 실리콘단결정의 온도가 400℃이상을 넘어서 약 600℃근방으로 갈 경우에 폴리실리콘과 벌크가 융착됨에 따라 제1도에서 게이트전극 1과 벌크 4가 단락되는 문제가 있었지만 본 발명에서는 기계모델에 대하여 그 온도가 300℃를 넘지않아서 단락문제가 해결됨을 알 수 있다.
제2도 및 제3도에 보인 본 발명의 실시예에서는 언급되지 않았으나, 그러한 구조에 별도의 가아드링영역(벌크보다 고농도인 확산영역)을 구성하여 보호기능을 보다 증대시킬 수 있으며, 제2도의 n+형 확산영역 28 및 29와 제3도의 p+형 확산영역 38 및 39를 가아드링영역으로 사용할 수 있다.
상술한 바와 같이, 본 발명은 반도체집적회로의 정전기에 대한 보호기능을 극대화하고 또한 다양화함으로써, 정전기에 대한 반도체소자의 안정성과 그에 따른 신뢰성을 향상시키는 효과를 갖는다. 또한, 본 발명은, 제2도 및 제3도에 보인 바와 같이, 단일의 모오스트랜지스터구조로써 각각의 방전경로에 대하여 신뢰성 있는 정전기보호장치를 실현할 수 있기 때문에, 정전방전보호장치가 칩내에서 차지하는 면적을 늘리지 않는 이점이 있다.
Claims (4)
- 전원전압 및 접지전압과 상기 전원전압 및 접지전압사이의 전압레벨을 갖는 신호전압을 수신하는 반도체장치에 있어서, 상기 전원전압에 공통으로 연결된 게이트 및 엔형의 벌크영역과, 상기 벌크 영역내에 형성되며 상기 게이트와는 유전물에 의해 격리되고 상기 접지전압에 연결된 피형의 제1확산영역과, 상기 벌크영역내에서 상기 제1확산영역과는 이격되고 상기 게이트와는 상기 유전물에 의해 격리되어 상기 신호전압에 연결된 피형의 제2확산영역을 가지는 피형 모오스 트랜지스터를 정전방전소자로서 구비함을 특징으로 하는 반도체장치
- 제1항에 있어서, 상기 전원전압이 엔형의 고농도확산영역을 통하여 상기 벌크영역으로 공급됨을 특징으로 하는 반도체장치
- 전원전압 및 접지전압과 상기 전원전압 및 접지전압사이의 전압레벨을 갖는 신호전압을 수신하는 반도체장치에 있어서, 상기 접지전압에 공통으로 연결된 게이트 및 피형의 벌크영역과, 상기 벌크 영역내에 형성되며 상기 게이트와는 유전물에 의해 격리되고 상기 전원전압에 연결된 엔형의 제1확산영역과, 상기 벌크 영역내에서 상기 제1확산영역과는 이격되고 상기 게이트와는 상기 유전물에 의해 격리되어 상기 신호전압에 연결된 엔형의 제2확산영역을 가지는 엔형 모오스 트랜지스터를 정전방전소자로서 구비함을 특징으로 하는 반도체 장치
- 제3항에 있어서, 상기 접지전압이 피형의 고농도확산영역을 통하여 상기 벌크영역으로 공급됨을 특징으로 하는 반도체장치
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940003996A KR0149226B1 (ko) | 1994-03-02 | 1994-03-02 | 반도체 회로를 위한 정전기 보호장치 |
| US08/396,142 US5543649A (en) | 1994-03-02 | 1995-03-01 | Electrostatic discharge protection device for a semiconductor circuit |
| JP7042838A JP2786607B2 (ja) | 1994-03-02 | 1995-03-02 | 半導体集積回路用の静電気保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940003996A KR0149226B1 (ko) | 1994-03-02 | 1994-03-02 | 반도체 회로를 위한 정전기 보호장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR0149226B1 true KR0149226B1 (ko) | 1998-10-01 |
Family
ID=19378210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940003996A KR0149226B1 (ko) | 1994-03-02 | 1994-03-02 | 반도체 회로를 위한 정전기 보호장치 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5543649A (ko) |
| JP (1) | JP2786607B2 (ko) |
| KR (1) | KR0149226B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3186701B2 (ja) * | 1998-07-13 | 2001-07-11 | 日本電気株式会社 | 半導体装置 |
| TW409392B (en) * | 1999-05-10 | 2000-10-21 | United Microelectronics Corp | Fabrication method of improving the electrostatic discharge ability of the device and increasing the gain of connected bipolar transistor |
| JP2001155487A (ja) * | 1999-11-30 | 2001-06-08 | Mitsubishi Electric Corp | 半導体集積回路および半導体集積回路システム |
| DE10022367C2 (de) * | 2000-05-08 | 2002-05-08 | Micronas Gmbh | ESD-Schutzstruktur und Verfahren zur Herstellung |
| US6853526B1 (en) | 2000-09-22 | 2005-02-08 | Anadigics, Inc. | Transient overvoltage protection circuit |
| DE10325718B4 (de) | 2003-06-06 | 2006-07-06 | Micronas Gmbh | Halbleitersensor mit einem FET und Verfahren zum Ansteuern eines solchen Halbleitersensors |
| JP4171695B2 (ja) * | 2003-11-06 | 2008-10-22 | 株式会社東芝 | 半導体装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5524489A (en) * | 1978-08-10 | 1980-02-21 | Matsushita Electric Ind Co Ltd | Insulated gate type semiconductor |
| JPS5762564A (en) * | 1980-09-30 | 1982-04-15 | Seiko Epson Corp | Tunnel effect type protecting device |
| JPH01225361A (ja) * | 1988-03-04 | 1989-09-08 | Fujitsu Ltd | 入力保護回路 |
| JPH0499368A (ja) * | 1990-08-17 | 1992-03-31 | Fujitsu Ltd | 半導体集積回路 |
| US5229635A (en) * | 1991-08-21 | 1993-07-20 | Vlsi Technology, Inc. | ESD protection circuit and method for power-down application |
| JPH05121662A (ja) * | 1991-10-25 | 1993-05-18 | Nec Corp | 半導体集積回路 |
-
1994
- 1994-03-02 KR KR1019940003996A patent/KR0149226B1/ko not_active IP Right Cessation
-
1995
- 1995-03-01 US US08/396,142 patent/US5543649A/en not_active Expired - Lifetime
- 1995-03-02 JP JP7042838A patent/JP2786607B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2786607B2 (ja) | 1998-08-13 |
| US5543649A (en) | 1996-08-06 |
| JPH07263671A (ja) | 1995-10-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6573566B2 (en) | Low-voltage-triggered SOI-SCR device and associated ESD protection circuit | |
| KR100190008B1 (ko) | 반도체 장치의 정전하 보호 장치 | |
| US6671146B1 (en) | Electrostatic protection circuit and semiconductor integrated circuit using the same | |
| KR960012249B1 (ko) | 래치업 방지회로를 가진 cmos 집적회로장치 | |
| KR100359395B1 (ko) | 정전방전보호용회로및구분된버스아키텍쳐 | |
| US6541824B2 (en) | Modified source side inserted anti-type diffusion ESD protection device | |
| KR0159451B1 (ko) | 반도체장치의 보호회로 | |
| US7385253B2 (en) | Device for electrostatic discharge protection and circuit thereof | |
| US5406105A (en) | Electro static discharge protecting circuit | |
| JPH09181195A (ja) | 静電気保護素子 | |
| US5072271A (en) | Protection circuit for use in semiconductor integrated circuit device | |
| US7126204B2 (en) | Integrated semiconductor circuit with an electrically programmable switching element | |
| KR0149226B1 (ko) | 반도체 회로를 위한 정전기 보호장치 | |
| US6157070A (en) | Protection circuit against latch-up in a multiple-supply integrated circuit | |
| CN110085583B (zh) | 半导体器件和操作方法 | |
| KR970004452B1 (ko) | 정전보호회로 | |
| KR20020015199A (ko) | 반도체장치의 정전방전보호소자 | |
| JPH0738434B2 (ja) | 相補性回路技術による集積回路 | |
| KR100270949B1 (ko) | 극성에 상관없이 내부 회로를 보호하기 위하여 전원 공급 단자들 사이에 적용한 정전기 방지 회로 | |
| KR100226741B1 (ko) | 정전기보호회로 | |
| JP2780289B2 (ja) | 半導体装置 | |
| JP3114338B2 (ja) | 半導体保護装置 | |
| KR100494143B1 (ko) | 반도체장치의 필드트랜지스터 구조 | |
| KR19980058420A (ko) | 반도체 소자의 정전기 방지 회로 | |
| KR0179819B1 (ko) | 반도체장치의 입력보호회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120531 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |