JP4170339B2 - 昇圧回路 - Google Patents
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Description
図10、図11の構成について述べる。昇圧回路は、複数段の昇圧セル901が直列接続されて構成されており、各昇圧セル901は前段より後段へ電荷を転送する電荷転送トランジスタM3と電荷転送トランジスタM3のゲート電圧Vgを前段のドレイン電圧Vdと同一電位となるように(イコライズ)するスイッチングトランジスタ(M2)、さらに電荷転送トランジスタM3のゲート電圧Vgをドレイン電圧Vdとイコライズした後、クロックCLKSに同期してゲート電圧Vgをポンピングし電荷転送トランジスタM3をオン状態にするゲート昇圧用容量C1、クロックCLKSにより電荷転送トランジスタM3をオフ状態にした後、クロック信号CLKMによりソース電圧Vsをポンプアップする出力電圧用容量C2から構成される。同図は昇圧セル901を4段直列に接続した例である。電源電圧Vddを昇圧セル901によりポンプアップすることで後段へ電荷を転送し、逆流防止用回路M1を介して出力電圧Vppを出力する。
昇圧電圧Vppが出力された状態において、例えば動作モードを書き換えモードから読出しモードに変更すると、出力電圧Vppが高い電圧から低い電圧に遷移される。
上記課題を解決するため、特許文献1に昇圧回路が提案されている。
902は昇圧セル901に対して、電荷転送トランジスタのゲート電圧をゲート電圧リセット信号ACTRにより引抜くリセット回路を設けた昇圧セルである。903はゲート電圧リセット信号ACTRにより、電荷転送トランジスタのゲート電圧Vgの電荷を Vdd以上まで引抜く電圧リセット回路である。903は電荷引抜き時の電位差を考慮して設けられるダイオード接続のトランジスタM4、M5、M6とゲート電圧リセット信号ACTRにより制御されるトランジスタM7である。なお、同一の記号は前述した昇圧回路と同様である。
4相クロック信号クロック信号CLK1からCLK4による昇圧動作を行うときには、ゲート電圧リセット信号ACTRはLであり、昇圧セル902は昇圧セル901と同様、電荷を前段から後段へ転送し、昇圧動作を実施する。
この構成により、制御信号のオン期間にかかわらず、ゲート電圧の引抜き過ぎを容易に防止でき、スイッチングトランジスタを介した無駄な電荷の浪費を抑制し、かつ昇圧回路の復帰時間短縮を可能にする。従って、高速駆動が可能となる。
この構成により、引き抜き下限電圧供給部において、引き抜き下限電圧を別途生成する必要がなく、電源電圧をそのまま供給すればよいため、回路構成を簡略化することができる。さらに、電源電圧は、安定した電圧であるため、ノイズがのることがなく、ねらいを安定させることができ、また動作に影響を与えることがない。
この構成により、前記引き抜き下限電圧に昇圧回路の出力電圧を用いることで、トランジスタの耐圧マージンを確保することが可能となる。かつ、出力電圧に応じた電荷転送トランジスタのゲート電圧の引抜ができるため、昇圧回路の復帰時間をさらに短縮することができる。
この構成により、新たに電圧を生成する必要がない。
この構成により、入力電圧以上とすることで、入力電圧と初段の昇圧セルの電荷転送トランジスタのゲート電圧間での電位差を確保でき、電荷の引抜きすぎを容易に防止できる。初段と最終段の昇圧セルのみに対応することで、引抜き時に発生する消費電流増大は抑制できる。この場合、間の昇圧セルは引抜きすぎることがあるので、効果としては消費電流抑制が大きく、復帰時間は特許文献1に記載のものと同等である。
この構成により、新たに電圧を生成する必要がなくそのまま初段の昇圧回路の入力電圧を印加するようにするとよい。
この構成により、リセット回路の内部回路(素子)の耐圧マージンを確保することができる。またここで引き抜き電圧のレベルは、他の回路から電圧をもらうようにしてもよい。
この構成により、各昇圧セル(段数によって電荷転送トランジスタのゲート電圧が異なるため)に適した引き抜き下限電圧の印加により、電荷の浪費を抑制し、耐圧マージンを更に確保し、かつ昇圧回路の復帰時間を短縮することができる。
この構成により、昇圧する4相クロックに同期させることで、リセット回路内部回路(素子)の耐圧マージンを更に確保することができる。
この構成により、初段の昇圧セル(または初段に近い段数の昇圧セル)は電荷転送トランジスタのゲート電圧が入力電圧に近くかつ電荷の引抜きも入力電圧レベルが必要であるため、入力側に設けることが有効である。また、最終段の昇圧セル(または最終段に近い段数の昇圧セル)は、電荷転送トランジスタのゲート電圧が出力電圧に近くかつ電荷の引抜きも出力電圧レベルが必要であるため、出力側に設けるのが有効である。
この構成により、正昇圧回路に有効である。
この構成により、負昇圧回路に有効である。
また、ゲート電圧Vgを引き抜き下限電圧以上に設定することで、ゲート電圧Vgの引抜き過ぎを抑制することができ、スイッチングトランジスタによるイコライズ不十分を抑制できるため、電荷転送効率の低下を抑制できる。これにより、昇圧回路動作の復帰時間を短縮できるとともに、無駄な昇圧動作を抑制することによる消費電流削減を期待できる。
さらに、トランジスタおよび容量の耐圧マージンを十分に確保した上で、上記効果を実現できる。
図1は本実施の形態1による昇圧回路の構成を示すブロック図、図2はこの昇圧回路を構成する1つの昇圧セルを示す図、図3はこの昇圧セルのリセット回路を示す説明図である。本実施の形態では、それぞれ引き抜き下限電圧供給部および制御信号供給部を介して、引き抜き下限電圧と制御信号が入力され、制御信号に基づいて前記昇圧セル100のうち少なくとも1つの前記昇圧セルの前記電荷転送トランジスタのゲート電圧の絶対値が、前記引き抜き下限電圧を下回らないように、前記ゲートの蓄積電荷を引き抜くリセット手段としてのリセット回路101を備えたことを特徴とするもので、この構成により、制御信号のオン期間にかかわらず、ゲート電圧の引抜き過ぎを容易に防止でき、スイッチングトランジスタを介した無駄な電荷の浪費を抑制し、かつ昇圧回路の復帰時間短縮を可能にするように構成されている。
書き換えモード時、ゲート電圧リセット信号ACTRはLに固定される。これにより、昇圧回路は従来例と同様、4相クロック信号CLK1〜CLK4に同期して電荷の転送とポンピング動作を繰り返し、出力電圧として昇圧電圧Vppが出力される。モードが切り替わる時、ゲートリセット信号ACTRがLからHへ遷移する。電圧リセット回路101の引き抜き下限電圧として、昇圧回路の出力電圧Vppが印加されているため、電荷転送トランジスタのゲート電圧Vgは(昇圧電圧の出力電圧+PchトランジスタM8のVt)前後に設定される。
次に、本発明の実施の形態2による昇圧回路について、図面を参照しながら説明する。
図6(a)は本実施の形態2による昇圧回路の構成を示すブロック図、図6(b)は本発明実施の形態2の昇圧回路における昇圧セルを示す図である。ここで昇圧セル200は、昇圧動作時、4相クロック信号CLK1〜CLK4に同期して前段から後段へ電荷を転送し、更に転送した電荷をポンプアップし、モード遷移時は、引き抜き下限電圧として昇圧クロックに同期した電荷転送トランジスタM3のソース電圧Vsを用い、ゲート電圧リセット信号ACTRに応じて引き抜き下限電圧まで電荷転送トランジスタのVgを低下させるものである。なお、M1は昇圧した電圧の逆流を防止する逆流防止回路、101はリセット回路であり、引き抜き下限電圧をPchTr(M8)に印加し、ゲート電圧リセット信号ACTRがHになるとPchTr(M8)がオン状態となる引き抜き下限電圧付近(PchTrの閾値Vt前後)まで電荷転送トランジスタM3のゲート電圧Vgを低下させるように構成されている。なお、同一記号は従来例の構成と同じである。ここでも一例として昇圧セル200を4段直列接続した昇圧回路とする。
書き換えモード時、ゲート電圧リセット信号ACTRはLに固定される。これにより、昇圧回路は従来例と同様、4相クロック信号CLK1〜CLK4に同期して電荷の転送とポンピング動作を繰り返し、出力電圧として昇圧電圧Vppが出力される。この時、引き抜き下限電圧VTNCとして電荷転送トランジスタのソース電圧Vsを用いているため、引き抜き下限電圧VTNCはソース電圧Vs同様のクロック動作に同期した電圧となる。モードが切り替わる時、ゲートリセット信号ACTRがLからHへ遷移する。電圧レベルが電圧リセット回路101の引き抜き下限電圧として、電荷転送トランジスタのソース電圧Vsが印加されているため、電荷転送トランジスタのゲート電圧Vgは(電荷転送トランジスタのソース電圧Vs+PchトランジスタM8のVt)前後に設定される。
なお前記実施の形態2では、引き抜き下限電圧は、電荷転送トランジスタM3のソース電圧に設定したが、図7に示すように、本実施の形態では第1段および第2段の昇圧セルについては引き抜き下限電圧Cを、初段の前記昇圧回路の入力電圧VINとし、第3段および第4段の昇圧セルについては引き抜き下限電圧Cを電荷転送トランジスタの出力電圧Vppとしている。
次に本発明の実施の形態4について説明する。
前記実施の形態では、第1段および第2段の昇圧セルについては引き抜き下限電圧Cを、初段の前記昇圧回路の入力電圧VINとし、第3段および第4段の昇圧セルについては引き抜き下限電圧Cを電荷転送トランジスタの出力電圧Vppとしたが、本実施の形態では、図8に示すように、初段の昇圧セルに対してのみ引き抜き下限電圧Cを、初段の前記昇圧回路の入力電圧VINとし、の第2段以降の昇圧セルについては引き抜き下限電圧Cを各段の前段昇圧回路の出力電圧と同電位とし、4相クロックに同期させていることを特徴とする。
次に本発明の実施の形態5について説明する。
また本実施の形態では、図9に示すように、引き抜き下限電圧を、電圧切り替え信号SWSによって、Vlow,VHighに切り替え可能で構成し、ゲート電圧のリセット信号(前記制御信号)に応じて引き抜き電圧のレベルが変化するようにしたことを特徴とするものである。
この構成により、リセット回路の内部回路(素子)の耐圧マージンを確保することができる。またここで引き抜き電圧のレベルは、他の回路から電圧をもらうようにしてもよい。
次に本発明の実施の形態6について説明する。
また本実施の形態では、引き抜き下限電圧が、少なくとも1つ以上の前記昇圧セルに対して印加され、異なる前記昇圧セルに対して、それぞれ異なる電圧レベルの引き抜き下限電圧が印加されるようにしている。例えば、図8に示したように、各昇圧段ごとに引き抜き下限電圧が各昇圧回路の出力電圧と同電位となるようにし、初段は引き抜き下限電圧が入力電圧と同電位となり、最終段は引き抜き下限電圧が電荷転送トランジスタの出力電圧となるようにし、それぞれ独立して適切な電圧レベルの引き抜き下限電圧が印加されるようにしてもよい。
この構成により、各昇圧セル(段数によって電荷転送トランジスタのゲート電圧が異なるため)に適した引き抜き下限電圧の印加により、電荷の浪費を抑制し、耐圧マージンを更に確保し、かつ昇圧回路の復帰時間を短縮することができる。
この構成により、初段の昇圧セル(または初段に近い段数の昇圧セル)は電荷転送トランジスタのゲート電圧が入力電圧に近くかつ電荷の引抜きも入力電圧レベルが必要であるため、入力側に設けることが有効である。また、最終段の昇圧セル(または最終段に近い段数の昇圧セル)は、電荷転送トランジスタのゲート電圧が出力電圧に近くかつ電荷の引抜きも出力電圧レベルが必要であるため、出力側に設けるのが有効である。
101 電圧リセット回路
Claims (13)
- 昇圧セルがn段(nは2以上の整数)直列に接続され、
前記n段の昇圧セルのうち少なくとも1つの昇圧セルは、
前段から後段に電荷を転送するための電荷転送トランジスタと、
前記電荷転送トランジスタの出力側に一方の電極が接続され、他方の電極に所定の位相を有する第1クロック信号が入力される出力電圧昇圧用容量と、
前記電荷転送トランジスタのゲートに一方の電極が接続され、他方の電極に所定の位相を有する第2クロック信号が入力されるゲート電圧昇圧用容量と、
前記電荷転送トランジスタのゲートを前記電荷転送トランジスタの入力端子に接続するためのスイッチングトランジスタと、
を有する昇圧回路において、
引き抜き下限電圧供給部および制御信号供給部を介して、引き抜き下限電圧と制御信号が入力され、制御信号に基づいて前記昇圧セルのうち少なくとも1つの前記昇圧セルの前記電荷転送トランジスタのゲート電圧の絶対値が、前記引き抜き下限電圧を下回らないように、前記ゲートの蓄積電荷を引き抜くリセット手段を備えた昇圧回路。 - 請求項1記載の昇圧回路であって、
前記引き抜き下限電圧は、電源電圧である昇圧回路。 - 請求項1記載の昇圧回路であって、
前記引き抜き下限電圧は、前記昇圧回路の出力電圧以上である昇圧回路。 - 請求項3記載の昇圧回路であって、
前記引き抜き下限電圧は、前記昇圧回路の出力電圧に等しい昇圧回路。 - 請求項1記載の昇圧回路であって、
前記引き抜き下限電圧は、初段の前記昇圧回路の入力電圧以上である昇圧回路。 - 請求項5記載の昇圧回路であって、
前記引き抜き下限電圧は、初段の前記昇圧回路の入力電圧である昇圧回路。 - 請求項1乃至6のいずれかに記載の昇圧回路であって、
前記引き抜き下限電圧は、ゲート電圧のリセット信号(前記制御信号)に応じて引き抜き電圧のレベルが変化するようにした昇圧回路。 - 請求項1乃至6のいずれかに記載の昇圧回路であって、
前記引き抜き下限電圧は、少なくとも1つ以上の前記昇圧セルに対して印加され、異なる前記昇圧セルに対して、それぞれ異なる電圧レベルの引き抜き下限電圧が印加される昇圧回路。 - 請求項1乃至6のいずれかに記載の昇圧回路であって、
前記引き抜き下限電圧は、前記第1のクロックおよび前記第2のクロックの両方、あるいは一方の変動に応じて電圧レベルが変動するように設定される昇圧回路。 - 請求項1乃至6のいずれかに記載の昇圧回路であって、
前記引き抜き下限電圧は、前記電荷転送トランジスタの入力側あるいは出力側の電圧と同電位である昇圧回路。 - 請求項1乃至10のいずれかに記載の昇圧回路であって、
前記昇圧回路は、昇圧動作を正電圧の方向に行うように構成した昇圧回路。 - 請求項1乃至10のいずれかに記載の昇圧回路であって、
前記昇圧回路は、昇圧動作を負電圧の方向に行うように構成した昇圧回路。 - 請求項1乃至12のいずれかに記載の昇圧回路を集積化してなる半導体集積回路装置。
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