JP4263650B2 - 昇圧回路 - Google Patents

Description

本発明は、昇圧回路に関し、より特定的には、半導体集積回路に内蔵され、多相クロックに基づき動作する昇圧回路に関する。

フラッシュＥＥＰＲＯＭ等の不揮発性メモリやこれを搭載したマイクロコンピュータ等では、不揮発性メモリに対して消去／書込み（以下、これらの操作を合わせて書換えという）や読出しを行うときに、外部から供給される電源電圧よりも高い電圧が必要とされる。この際に必要とされる電圧は、不揮発性メモリ等に内蔵され、複数の昇圧電圧を発生させる昇圧回路から供給される。この昇圧回路には、低電圧動作が可能で、昇圧効率が優れた、４相クロック駆動のしきい値相殺型昇圧回路が広く用いられている。

図１６は、従来の４相クロック駆動の昇圧回路の構成を示す図である。図１６に示す昇圧回路は、電源電圧よりも高い電圧Ｐｏｕｔ１を発生させる第１の昇圧ブロック４８と、電圧Ｐｏｕｔ１よりもさらに高い電圧Ｐｏｕｔ２を発生させる第２の昇圧ブロック４９とを備えている。第１の昇圧ブロック４８は、発振回路１０と、複数の４相クロック生成回路２９と、４相クロック生成回路２９と同数のポンプ回路６９と、検知回路７０とを含んでいる。第２の昇圧ブロック４９は、第１の昇圧ブロック４８と同様の構成を有する。

第１の昇圧ブロック４８に含まれる各回路は、以下のように動作する。発振回路１０は、位相差を有する複数の発振クロック１００を出力する。４相クロック生成回路２９は、１本の発振クロック１００（例えば、ＯＳＣ１）に基づき、位相差を有する４本のクロックからなる４相クロック２０９を生成する。ポンプ回路６９は、１個の４相クロック生成回路２９で生成された４相クロック２０９に基づき、電源電圧よりも高い電圧Ｐｏｕｔ１を発生させる。検知回路７０は、ポンプ回路６９から出力された電圧Ｐｏｕｔ１を予め定めた電圧（以下、設定電圧という）に制御するため、電圧Ｐｏｕｔ１のレベルに基づき発振回路１０の動作をオン／オフ制御する。検知回路７０における設定電圧は、電圧設定信号ＡＣＴＨによって、例えば、高電圧と低電圧とに切換えられる。

発振回路１０は、例えば、１個のＮＡＮＤゲートと偶数個のインバータとをリング状に接続したリングオシュレータを含んでいる（後述する図２を参照）。４相クロック生成回路２９は、例えば、図１７に示すようにインバータと選択回路２２とを接続した回路である。選択回路２２は、入力Ｓが「Ｌ」のときに入力Ａを出力し、入力Ｓが「Ｈ」のときに入力Ｂを出力する（後述する図４を参照）。４相クロック生成回路２９は、直列に接続された複数のインバータからなる遅延回路２８を含んでいる。遅延回路２８における遅延時間をＴｃｓとする。

ポンプ回路６９は、例えば、図１８（ａ）に示すように４基の昇圧セル６８、６２〜６４を直列に接続した回路である。最終段の昇圧セル６４の出力には、整流用トランジスタ６５が接続される。各昇圧セル６８、６２〜６４は、図１８（ａ）に示すように、１個の４相クロック生成回路２９で生成された４相クロック２０９のうち２本のクロックに接続され、この２本のクロックによって駆動される。

昇圧セル６８、６２〜６４には、同じ昇圧セル、例えば、図１８（ｂ）に示す昇圧セルが使用される。昇圧セル６８、６２〜６４は、いずれも、Ｎチャネルの電荷転送トランジスタＭ１と、ＮチャネルのスイッチトランジスタＭ２と、昇圧容量Ｃ１、Ｃ２と、電圧リセット回路６７とを含んでいる。電圧リセット回路６７は、Ｒ端子から入力された電圧リセット信号ＡＣＴＲが非活性状態であるときには、電荷転送トランジスタＭ１のゲート端子と接地端子とを非導通状態にし、当該信号が活性状態であるときには、両端子間を導通状態にする。これにより、電圧リセット信号ＡＣＴＲが活性状態となったときに、電荷転送トランジスタＭ１のゲート電圧Ｖｇは、接地電圧ＶＳＳにリセットされる。このような電圧リセット回路６７は、ソース端子が接地され、ドレイン端子が電荷転送トランジスタＭ１のゲート端子に接続され、ゲート端子に電圧リセット信号ＡＣＴＲが印加されるＮＭＯＳトランジスタＭ３によって実現される。

図１９を参照して、以上のように構成された従来の昇圧回路における４相クロックの生成方法について説明する。発振回路１０は、ＥＮ端子から入力されたクロックイネーブル信号ＣＰ＿ＥＮが「Ｈ」になると動作を開始し、発振クロック１００として、順に所定時間（図１９に示す遅延時間Ｔｏｓ）ずつ遅れたｎ本の信号ＯＳＣ１〜ＯＳＣｎを出力する。

ｉ番目（ｉは１以上ｎ以下の整数）の４相クロック生成回路２９（図１７）では、発振回路１０から出力された信号ＯＳＣｉが立ち下がると、ＣＬＫＧ１ｉＳが立ち下がる。ＣＬＫＧ１ｉＳが立ち下がると、ＣＬＫＴ１ｉＳが立ち上がる。ＣＬＫＴ１ｉＳが立ち上がると、遅延回路２８における遅延時間Ｔｃｓ後に、ＣＬＫＴ２ｉＳが立ち下がる。ＣＬＫＴ２ｉＳが立ち下がると、ＣＬＫＧ２ｉＳが立ち上がる。その後、電荷転送時間Ｔｔｒ経過後に信号ＯＳＣｉが立ち上がると、ＣＬＫＧ２ｉＳが立ち下がる。ＣＬＫＧ２ｉＳが立ち下がると、ＣＬＫＴ２ｉＳが立ち上がる。ＣＬＫＴ２ｉＳが立ち上がると、遅延回路２８における遅延時間Ｔｃｓ後に、ＣＬＫＴ１ｉＳが立ち下がる。ＣＬＫＴ１ｉＳが立ち下がると、ＣＬＫＧ１ｉＳが立ち上がる。このようにして、ｉ番目の４相クロック生成回路２９は、発振回路１０から出力された信号ＯＳＣｉに基づき、位相差を有する４本のクロックＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳを生成する。図１９には、一例として、ｎ番目の４相クロック生成回路２９が、発振回路１０から出力された信号ＯＳＣｎに基づき、４本のクロックＣＬＫＧ１ｎＳ、ＣＬＫＴ１ｎＳ、ＣＬＫＴ２ｎＳおよびＣＬＫＧ２ｎＳを生成する様子が示されている。

ｉ番目のポンプ回路６９は、ｉ番目の４相クロック生成回路２９から出力された４本のクロックＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳに基づき昇圧を行い、電源電圧よりも高い電圧Ｐｏｕｔ１を出力する。ポンプ回路６９は、ＣＬＫＧ１ｉＳまたはＣＬＫＧ２ｉＳが「Ｈ」である期間に、昇圧を行うために電荷を転送する。したがって、その期間が長いほど（すなわち、電荷転送時間Ｔｔｒが長いほど）、昇圧効率は向上する。

検知回路７０には、電源電圧よりも高い設定電圧が設定されている。検知回路７０は、ポンプ回路６９から出力された電圧Ｐｏｕｔ１が設定電圧よりも低い場合にはクロックイネーブル信号ＣＰ＿ＥＮを「Ｈ」に、電圧Ｐｏｕｔ１が設定電圧よりも高い場合にはＣＰ＿ＥＮを「Ｌ」に設定する。ＣＰ＿ＥＮが「Ｈ」である間、発振回路１０は動作し、これに伴いポンプ回路６９が昇圧を行うので、電圧Ｐｏｕｔ１は上昇する。これに対して、ＣＰ＿ＥＮが「Ｌ」である間、発振回路１０は停止し、これに伴いポンプ回路６９も昇圧を停止するので、電圧Ｐｏｕｔ１は上昇しない。これにより、ポンプ回路６９から出力される電圧Ｐｏｕｔ１は、設定電圧に一致するように制御される。

以上に述べたように、従来の昇圧回路では、発振回路１０から出力された１本の発振クロック１００に基づき、各ポンプ回路６９が動作する（例えば、特許文献１を参照）。

次に、従来の昇圧回路に含まれるポンプ回路６９（図１８）について説明する。昇圧回路が動作するときには、電圧リセット信号ＡＣＴＲは「Ｌ」に固定され、電圧リセット回路６７に含まれるＮＭＯＳトランジスタＭ３は非導通状態となる。ポンプ回路６９から出力された４本のクロックＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳは、いずれも、所定長の「Ｈ」期間と「Ｌ」期間が周期的に現れる方形波である（図１９を参照）。この４本のクロックは、図１８（ａ）に示すように、各昇圧セル６８、６２〜６４に入力される。

ポンプ回路６９は、４相クロックの供給を受けると、１段目の昇圧セル６８に含まれる昇圧容量Ｃ１に蓄積された電荷を２段目の昇圧セル６２に含まれる昇圧容量Ｃ１に転送し、次に、この電荷を３段目の昇圧セル６３に含まれる昇圧容量Ｃ１に転送し、さらに、この電荷を４段目の昇圧セル６４に含まれる昇圧容量Ｃ１に転送する。昇圧容量Ｃ１間で電荷を順次転送するときに、クロックＣＬＫＴ１ｉＳおよびＣＬＫＴ２ｉＳを所定のタイミングで接地電圧から電源電圧に変化させることにより、前段回路から転送される昇圧電圧の降下を抑えることができる。その後、次段の昇圧容量Ｃ１に転送された昇圧電圧は、クロックＣＬＫＧ１ｉＳおよびＣＬＫＧ２ｉＳを所定のタイミングで接地電圧から電源電圧に変化させることにより、さらに昇圧される。これにより、前段回路から出力された電圧よりも、さらに高い電圧を得ることができる。この一連の動作を繰り返すことにより、電源電圧ＶＣＣよりも高い所望の電圧を得ることができる。

第１の昇圧ブロック４８から出力される電圧Ｐｏｕｔ１を設定電圧に保つ制御は、検知回路７０によって行われる。検知回路７０には、図１６に示すように、設定電圧を切換えるための電圧設定信号ＡＣＴＨが入力される。フラッシュＥＥＰＲＯＭに対する書換え時等、相対的に高い電圧（例えば、１０Ｖ）が必要とされるときには、電圧設定信号ＡＣＴＨは、例えば「Ｈ」に設定される。この場合、検知回路７０における設定電圧は１０Ｖとなり、第１の昇圧ブロック４８から出力される電圧Ｐｏｕｔ１は１０Ｖに制御される。一方、フラッシュＥＥＰＲＯＭに対する読出し時等、相対的に低い電圧（例えば、５Ｖ）が必要とされるときには、電圧設定信号ＡＣＴＨは、例えば「Ｌ」に設定される。この場合、検知回路７０における設定電圧は５Ｖとなり、第１の昇圧ブロック４８から出力される電圧Ｐｏｕｔ１は５Ｖに制御される。このように電圧設定信号ＡＣＴＨを切換えることにより、動作モードに応じて、昇圧回路から出力される電圧Ｐｏｕｔ１を複数のレベルに切換えることができる。

ところが、例えば、書換えモードから読出しモードに急に遷移する場合等、設定電圧を切換えるときに、ポンプ回路６９では以下に示す不具合が生じる。設定電圧を高い値から低い値に切換えると、４段目の昇圧セル６４に含まれる電荷転送トランジスタＭ１のソース電圧Ｖｓおよびドレイン電圧Ｖｄが急激に低下し、両者はほぼ等しくなる。このため、クロックＣＬＫＧ１ｉＳおよびＣＬＫＴ１ｉＳの状態にかかわらず、スイッチトランジスタＭ２は常にカットオフ状態となり、電荷転送トランジスタＭ１のゲート電圧Ｖｇには高電圧が残存したままとなる。この結果、クロックＣＬＫＧ１ｉＳおよびＣＬＫＴ１ｉＳの状態にかかわらず、電荷転送トランジスタＭ１のゲート・ソース間電圧Ｖｇｓが電荷転送トランジスタＭ１のしきい値電圧Ｖｔ（例えば、約０．５Ｖ）よりも高くなり、電荷転送トランジスタＭ１は常に導通状態になる。このため、３段目の昇圧セル６３に含まれる電荷転送トランジスタＭ１のソース電圧Ｖｓおよびドレイン電圧Ｖｄも、４段目の昇圧セル６４の場合と同様に急激に低下し、３段目の昇圧セル６３に含まれる各ノードも、４段目の昇圧セル６４に含まれる各ノードと同様の状態になる。この結果、３段目の昇圧セル６３に含まれる電荷転送トランジスタＭ１も、常に導通状態になる。上記と同様の現象は、２段目の昇圧セル６２および１段目の昇圧セル６８でも発生し、２段目の昇圧セル６２に含まれる各ノード、さらには１段目の昇圧セル６８に含まれる各ノードも、上記と同様の状態に陥る。上記不具合は、設定電圧を高い値から低い値に切換えると同時に電源電圧を低く変化させた場合にも生じる。むしろ、こちらの場合のほうが、上記不具合は生じやすい。上記不具合が発生すると、設定電圧を切換えた後に所望の電圧を得ることができなく
なり、昇圧回路の電流供給能力が低下する。以上に述べた不具合は、今後、昇圧回路の低電圧化が進行すると、さらに生じやすくなる。

そこで、上記不具合を防止するために、各昇圧セル６８、６２〜６４は、それぞれ、電圧リセット回路６７を有している。電圧リセット回路６７には、各昇圧セルの端子Ｒから入力された電圧リセット信号ＡＣＴＲが供給される。電圧リセット信号ＡＣＴＲは、電圧設定信号ＡＣＴＨが変化するときに、所定時間（例えば、約１０ｎｓ）だけ活性状態（「Ｈ」）に設定される。これにより、電圧リセット信号ＡＣＴＲが活性状態に設定された間だけ、電圧リセット回路６７に含まれるＮＭＯＳトランジスタＭ３のゲート・ソース間電圧（この値は電源電圧ＶＣＣに等しく、例えば２．５Ｖである）がＮＭＯＳトランジスタＭ３のしきい値電圧（例えば、０．５Ｖ）よりも大きくなるので、ＮＭＯＳトランジスタＭ３が導通する。よって、各昇圧セル６８、６２〜６４に含まれる電荷転送トランジスタＭ１のゲート電圧Ｖｇは、いずれも接地電圧ＶＳＳにリセットされる。その後、電圧リセット信号ＡＣＴＲを非活性状態（「Ｌ」）に変化させると、ＮＭＯＳトランジスタＭ３は導通しなくなる。したがって、電荷転送トランジスタＭ１のゲート電圧が徐々に昇圧されても、昇圧電荷は損失されないので、ポンプ回路６９は正常に昇圧を行うことができる。このように電圧リセット回路６７を設けることにより、電荷転送トランジスタＭ１が常に導通状態になるという不具合を防止することができる。
特開２０００−３３１４８９号公報（第１図）

上記従来の昇圧回路には、以下のような問題がある。従来の昇圧回路では、ポンプ回路６９に供給される４相クロック２０９は、発振回路１０から出力された１本の発振クロック１００に基づき、４相クロック生成回路２９のそれぞれで別々に生成される。また、発振クロック１００の周期Ｔｏｓｃは、発振回路１０の構成（具体的には、リングオシュレータに含まれるインバータと容量による遅延時間）によって決定されるのに対して、クロックＣＬＫＴ１ｉＳとＣＬＫＴ２ｉＳとの間の遅延時間Ｔｃｓは、４相クロック生成回路２９の構成（具体的には、遅延回路２８の遅延時間）によって決定される。このように周期Ｔｏｓｃと遅延時間Ｔｃｓとを異なる回路で決定する理由は、第１に、発振クロック１００の周期Ｔｏｓｃの電源電圧特性等を個別にキャンセルする必要があり、第２に、４相クロック生成回路２９における遅延時間は数ｎｓであり、かつ、４相クロック生成回路２９はポンプ回路６９と同数だけ必要であるので、４相クロック生成回路２９の回路規模が小さいことが要求されるからである。ところが、周期Ｔｏｓｃと遅延時間Ｔｃｓとが異なる回路で決定される昇圧回路では、電源電圧、プロセスばらつき、温度変化等の動作条件によっては、周期Ｔｏｓｃと遅延時間Ｔｃｓとが比例しないために、ある動作条件下では電荷転送時間Ｔｔｒが短くなり、昇圧効率が低下することがある。また、このため、発振クロック１００の周波数を高くすることも困難である。

また、従来の昇圧回路には、第１の昇圧ブロック４８と第２の昇圧ブロック４９の両方に、発振回路１０と４相クロック生成回路２９とが含まれているので、回路規模が大きくなるという問題もある。また、第１の昇圧ブロック４８と第２の昇圧ブロック４９とを同じ４相クロック２０９で動作させると、複数の昇圧ブロックに同じタイミングで電流が流れるために、ピーク電流が大きくなるという問題もある。

また、従来の昇圧回路では、クロックイネーブル信号ＣＰ＿ＥＮが「Ｌ」に変化したときに、すべてのポンプ回路６９に供給される４相クロック２０９が、一斉にある値に固定される。この際、ポンプ回路６９の状態にかかわらず、すべての４相クロック２０９がある値に固定されるので、ピーク電流が定常状態よりも多くなるという問題もある。また、電圧Ｐｏｕｔ２が電圧Ｐｏｕｔ１よりも高い場合、第２の昇圧ブロック４９の電流供給能力が第１の昇圧ブロック４８よりも低いために、電圧Ｐｏｕｔ２の立ち上がり時間が長くなるという問題もある。

また、上述したように、昇圧セル６８、６２〜６４は、電荷転送トランジスタＭ１が常に導通状態になるという不具合を防止するために、電圧リセット回路６７を有している。ところが、１段目の昇圧セル６８では、スイッチトランジスタＭ２のドレイン端子と基板ノードが電源電圧ＶＣＣに固定されているために、電圧リセット信号ＡＣＴＲが活性状態である間に、電荷転送トランジスタＭ１のゲート電圧を接地電圧に近づけようとしたときに、電源電圧ＶＣＣから電荷転送トランジスタＭ１のゲート端子に、スイッチトランジスタＭ２の基板−ソースノード間のＰＮ順方向接続を通して、電流が流れる。このため、従来の昇圧回路には、電圧リセット回路６７に加えて、電圧リセット信号ＡＣＴＲが活性状態である時間を制御する時間制御回路が必要となる。このように、時間制御回路の分だけ、回路規模が増大するという問題もある。

それ故に、本発明は、以上に述べた課題を解決できる昇圧回路を提供することを目的とする。

本発明の第１の昇圧回路は、多相クロックに基づき動作する昇圧回路であって、位相差を有する複数の発振クロックを出力する発振回路と、発振クロックの位相差に基づき多相クロックを生成する多相クロック生成回路と、多相クロックに基づき昇圧電圧を発生させるポンプ回路とを備える。

上記昇圧回路では、多相クロックに含まれるクロック間の遅延時間は、発振回路から出力された発振クロックの位相差によって決定されるので、クロック間の遅延時間と発振クロックの周期とは、常に比例関係にある。このため、電源電圧、プロセスばらつき、温度変化等の動作条件が変化し、これに伴い発振クロックの周期が変化した場合、クロック間の遅延時間も同じ比率で変化するので、昇圧を行うための電荷転送時間も一意に決定される。したがって、所望の電荷転送時間を有する昇圧回路設計を容易に設計でき、発振クロックの周波数を高くすることも可能となる。

この場合、昇圧回路は、ポンプ回路で発生した昇圧電圧と予め定めた設定電圧とを比較し、昇圧電圧が設定電圧よりも低い場合には第１の値を取り、昇圧電圧が設定電圧よりも高い場合には第２の値を取る制御信号を出力する検知回路と、制御信号に従い、多相クロックを多相クロック生成回路からポンプ回路まで伝達させるか否かを制御する多相クロック伝達制御回路とをさらに備え、多相クロック伝達制御回路は、多相クロックの伝達を停止するときには、多相クロックを停止時点の値に固定し、多相クロックの伝達を再開するときには、多相クロック生成回路で生成された多相クロックが停止時点の値に一致したときから、伝達を再開してもよい。

上記昇圧回路では、ポンプ回路は、動作時と同様の位相差を保って順次停止する。したがって、昇圧を停止あるいは再開するときに、動作時のピーク電流よりも多くの電流が流れることを防止することができる。

より好ましくは、多相クロック伝達制御回路は、多相クロックの１周期ごとに制御信号を記憶する制御信号記憶回路と、制御信号記憶回路に記憶された値が第１の値であるときには、多相クロックを通過させ、それ以外のときには、多相クロックを所定の値に固定するクロックマスク回路とを含んでいてもよい。

これにより、多相クロックの１周期内のあるタイミングで、多相クロックの伝達を停止し、停止したときと同じタイミングで、多相クロックの伝達を再開することができる。

あるいは、多相クロック伝達制御回路は、多相クロックの１周期ごとに、互いに異なるタイミングで制御信号を記憶する複数の制御信号記憶回路と、制御信号記憶回路に記憶された値のいずれかが第１の値から第２の値に変化したときに、当該変化が起こったタイミングを記憶するタイミング記憶回路と、制御信号記憶回路に記憶されたすべての値が第１の値であるときには、多相クロックを通過させ、それ以外のときには、タイミング記憶回路に記憶されたタイミングに応じた所定の値に多相クロックを固定するクロックマスク回路とを含んでいてもよい。

これにより、多相クロックの１周期内の複数のタイミングで、多相クロックの伝達を停止することができので、制御信号が第１の値から第２の値に変化したときに、昇圧を早く停止することができる。したがって、昇圧電圧が設定電圧をオーバーシュートする量を抑え、昇圧電圧の振れ幅を小さくすることができる。

本発明の第２の昇圧回路は、多相クロックに基づき動作する昇圧回路であって、位相差を有する複数の発振クロックを出力する発振回路と、発振クロックの位相差に基づき多相クロックを生成する多相クロック生成回路と、多相クロックに基づき、互いに異なるレベルの複数の昇圧電圧を発生させる複数のポンプ回路とを備える。

上記昇圧回路では、多相クロックに含まれるクロック間の遅延時間は、発振回路から出力された発振クロックの位相差によって決定されるので、クロック間の遅延時間と発振クロックの周期とは、常に比例関係にある。このため、電源電圧、プロセスばらつき、温度変化等の条件が変化し、これに伴い発振クロックの周期が変化しても、クロック間の遅延時間も同じ比率で変化し、昇圧を行うための電荷転送時間も一意に決定される。したがって、所望の電荷転送時間を有する昇圧回路設計を容易に設計でき、発振クロックの周波数を高くすることも可能となる。

これに加えて、上記昇圧回路では、複数の昇圧電圧を発生させる場合でも、発振回路と多相クロック生成回路を、各昇圧電圧を発生させる昇圧ブロックの間で共有することができるので、昇圧回路の回路規模を削減することができる。

この場合、昇圧回路は、多相クロックを遅延させる多相クロック遅延回路をさらに備え、ポンプ回路には、多相クロック遅延回路によって互いに異なる時間だけ遅延した多相クロックが供給されてもよい。

上記昇圧回路では、複数のポンプ回路が、互いに異なるタイミングで昇圧を行う。したがって、各ポンプ回路にピーク電流が流れるタイミングをずらし、昇圧回路のピーク電流を、１個のポンプ回路を含む昇圧回路と同じレベルに抑えることができる。

あるいは、昇圧回路は、ポンプ回路の出力端子の間に、相対的に低い昇圧電圧が出力される低電圧出力端子から、相対的に高い昇圧電圧が出力される高電圧出力端子に向かう方向にのみ電流を流す昇圧アシスト回路をさらに備えていてもよい。

上記昇圧回路では、高電圧出力端子から出力される昇圧電圧が低電圧出力端子から出力される昇圧電圧よりも低い間は、昇圧アシスト回路に電流が流れ、それ以外の場合は、昇圧アシスト回路に電流は流れない。これにより、相対的に高い昇圧電圧の立ち上がり時間を短縮することができる。

より好ましくは、昇圧アシスト回路は、ドレインおよびゲートが低電圧出力端子に接続され、ソースが高電圧出力端子に接続され、バルクが接地されたＮチャネルトランジスタを含んでいてもよい。

上記昇圧回路では、Ｎチャネルトランジスタはダイオードとして機能するので、低電圧出力端子から高電圧出力端子に向かう方向にのみ電流を流す昇圧アシスト回路を容易に構成することができる。

あるいは、昇圧アシスト回路は、ドレインおよびゲートが低電圧出力端子に接続され、ソースが高電圧出力端子に接続された第１のＮチャネルトランジスタと、ドレインが低電圧出力端子に接続され、ゲートが高電圧出力端子に接続された第２のＮチャネルトランジスタと、ドレインが高電圧出力端子に接続され、ゲートが低電圧出力端子に接続された第３のＮチャネルトランジスタとを含み、第２および第３のＮチャネルトランジスタのソースは、いずれも、第１から第３のＮチャネルトランジスタのバルクに接続されていてもよい。

上記昇圧回路では、Ｎチャネルトランジスタはダイオードとして機能するので、低電圧出力端子から高電圧出力端子に向かう方向にのみ電流を流す昇圧アシスト回路を構成することができる。これに加えて、第２および第３のＮチャネルトランジスタを用いて第１のＮチャネルトランジスタの基板電圧を制御することにより、基板バイアス効果の発生を抑えることができる。これにより、昇圧アシスト回路により多くの電流を流し、相対的に高い昇圧電圧の立ち上がり時間をさらに短縮することができる。

本発明の第３の昇圧回路は、多相クロックに基づき動作する昇圧回路であって、位相差を有する複数の発振クロックを出力する発振回路と、発振クロックに基づき多相クロックを生成する多相クロック生成回路と、多相クロックに基づき昇圧電圧を発生させるポンプ回路とを備え、ポンプ回路は、直列に接続された複数の昇圧セルを含み、各昇圧セルは、前段回路の出力電圧を次段回路に転送する電荷転送トランジスタと、一方の電極が電荷転送トランジスタの出力に接続され、他方の電極に多相クロックのうち第１のクロックが印加される出力電圧昇圧用容量と、一方の電極が電荷転送トランジスタのゲートに接続され、他方の電極に多相クロックのうち第２のクロックが印加されるゲート電圧昇圧用容量と、電荷転送トランジスタの入力とゲートとを接続するか否かを切換えるスイッチトランジスタと、与えられたリセット制御信号に従い、電荷転送トランジスタのゲート電圧を所定の電圧にリセットする電圧リセット回路とを有し、電荷転送トランジスタのウェルおよびスイッチトランジスタのウェルには、初段の昇圧セルでは、リセット制御信号の否定信号が印加され、初段以外の昇圧セルでは、前段回路の出力電圧が印加されてもよい。

上記昇圧回路では、電圧リセット回路を用いて電荷転送トランジスタのゲート電圧をリセットしたときに、ポンプ回路に定常電流が流れることがない。したがって、電圧リセット回路の活性化時間を制御する必要がなく、電圧リセット回路が活性化する時間を制御する時間制御回路を設ける必要がないので、昇圧回路の回路規模を削減することができる。

本発明の昇圧回路によれば、クロック間の遅延時間と発振クロックの周期とは常に比例関係にあるので、所望の電荷転送時間を得ることができ、発振クロックの周波数を高くすることも可能となる。また、上記多相クロック伝達制御回路を用いれば、ピーク電流を抑え、昇圧電圧が設定電圧をオーバーシュートする量を抑えることができる。また、複数の昇圧電圧を発生させる場合には、発振回路と多相クロック生成回路とを昇圧ブロック間で共有することにより、回路規模を削減することができる。また、上記多相クロック遅延回路を用いれば、ピーク電流を抑えることができる。また、上記昇圧アシスト回路を用いれば、昇圧電圧の立ち上がり時間を短縮することができる。また、初段の昇圧セルを上記のように構成すれば、回路規模を削減することができる。

図１は、本発明の実施形態に係る昇圧回路の構成を示すブロック図である。この昇圧回路は、発振回路１０と、複数の４相クロック生成回路２０と、４相クロック遅延回路３０と、第１の昇圧ブロック４１と、第２の昇圧ブロック４２と、昇圧アシスト回路８０とを備えている。第１の昇圧ブロック４１は、４相クロック生成回路２０と同数の４相クロック伝達制御回路５０と、これらと同数のポンプ回路６０と、検知回路７０とを含んでいる。第２の昇圧ブロック４２は、第１の昇圧ブロック４１と同様の構成を有する。第１の昇圧ブロック４１は、電源電圧よりも高い電圧Ｐｏｕｔ１を発生させ、第２の昇圧ブロック４２は、電圧Ｐｏｕｔ１よりもさらに高い電圧Ｐｏｕｔ２を発生させる。

図１に示す昇圧回路の主な特徴は、以下の点にある。すなわち、４相クロック生成回路２０は、発振回路１０から出力された複数の発振クロック１００に基づき、４相クロック２００を生成する。複数の４相クロック生成回路２０で生成された複数の４相クロック２００は、４相クロック遅延回路３０の作用により、時間差を与えられた上で、第１の昇圧ブロック４１と第２の昇圧ブロック４２とに供給される。４相クロック伝達制御回路５０は、４相クロック２００の伝達を所定の状態で停止させるために、特徴的な構成を有している。また、ポンプ回路６０に含まれる昇圧セルも、昇圧回路の回路規模を削減するために、特徴的な構成を有している。さらに、電圧Ｐｏｕｔ２の立ち上がり時間を短縮するために昇圧アシスト回路８０を備えている点も、図１に示す昇圧回路の特徴である。

以下、図１に示す昇圧回路は、ｎ個（ｎは２以上の整数）の４相クロック生成回路２０を備え、第１の昇圧ブロック４１および第２の昇圧ブロック４２は、いずれも、４相クロック伝達制御回路５０とポンプ回路６０とをｎ個ずつ含むものとする。また、ｉは１以上ｎ以下の整数を表す。

図１に示す昇圧回路は、概ね以下のように動作する。発振回路１０のＥＮ端子には、発振を行うか否かを制御する発振イネーブル信号ＯＳＣ＿ＥＮが供給される。発振回路１０は、ＯＳＣ＿ＥＮが「Ｈ」である間、位相差を有するｎ本の発振クロック１００（ＯＳＣ１〜ＯＳＣｎ）を出力する。４相クロック生成回路２０は、発振回路１０から出力された４本の発振クロック１００（例えば、ＯＳＣ１〜ＯＳＣ４）に基づき、位相差を有する４本のクロック（例えば、ＣＬＫＧ１１Ｓ、ＣＬＫＴ１１Ｓ、ＣＬＫＴ１２ＳおよびＣＬＫＧ１２Ｓ；図１では、ＣＬＫ＊＊１Ｓと記載）からなる４相クロック２００を生成する。４相クロック伝達制御回路５０は、検知回路７０から出力されたクロックイネーブル信号ＣＰ＿ＥＮに従い、４相クロック２００を４相クロック生成回路２０からポンプ回路６０まで伝達させるか否かを制御する。４相クロック２００を伝達させない場合には、４相クロック伝達制御回路５０の出力は、「Ｈ」または「Ｌ」に固定される。ポンプ回路６０は、４相クロック伝達制御回路５０から出力された４相クロックに基づき動作し、電源電圧よりも高い電圧Ｐｏｕｔ１（または電圧Ｐｏｕｔ２）を発生させる。検知回路７０は、ポンプ回路６０から出力された電圧Ｐｏｕｔ１（または電圧Ｐｏｕｔ２）を設定電圧に制御するため、電圧Ｐｏｕｔ１（または電圧Ｐｏｕｔ２）のレベルに基づき、４相クロック伝達制御回路５０に対してクロックイネーブル信号ＣＰ＿ＥＮを出力する。

４相クロック遅延回路３０は、４相クロック生成回路２０で生成された４相クロック２００を所定の時間Ｔｄだけ遅延させる。４相クロック生成回路２０で生成された４相クロック２００は、第１の昇圧ブロック４１にはそのまま供給され、第２の昇圧ブロック４２には４相クロック遅延回路３０経由で供給される。昇圧アシスト回路８０は、第１の昇圧ブロック４１の出力端子と第２の昇圧ブロック４２の出力端子との間に設けられる。昇圧アシスト回路８０は、第１の昇圧ブロック４１の出力端子から、第２の昇圧ブロック４２の出力端子に向かう方向にのみ電流を流す。

図２から図１０は、図１に示す各回路の構成例を示す図である。図２は、発振回路１０の構成例を示す図である。図２に示す発振回路１０は、ＮＡＮＤゲート１１と、（ｎ−１）個のインバータ１２と、ｎ個の容量１３と、ｎ個のバッファ１４とを含んでいる。このうちバッファ１４以外の要素は、リングオシュレータ１５を構成する。

図３は、ｉ番目の４相クロック生成回路２０の構成例を示す図である。図３において、インバータ２１は、発振回路１０から出力された信号ＯＳＣｉ〜ＯＳＣ（ｉ＋３）の反転クロックＯＳＣＢｉ〜ＯＳＣＢ（ｉ＋３）を出力する。図３に示す選択回路２２には、例えば、図４に示す回路が使用される。この回路は、入力Ｓが「Ｌ」のときに入力Ａを出力し、入力Ｓが「Ｈ」のときに入力Ｂを出力する。なお、図４に示す選択回路２２は、４相クロック生成回路２０以外の回路でも使用される。

図５は、４相クロック遅延回路３０の構成例を示す図である。図５に示す４相クロック遅延回路３０は、ｎ個の遅延部３１を含んでいる。各遅延部３１は、複数のインバータ３２を直列に接続した回路であり、４相クロック生成回路２０で生成された４相クロック２００を遅延時間Ｔｄだけ遅延させる。なお、図５に示すインバータ３２は、１入力１出力のインバータ４個を１個の記号で模式的に表したものである。

図６は、４相クロック伝達制御回路５０の第１の構成例を示す図であり、図７は、４相クロック伝達制御回路５０の第２の構成例を示す図である。図６および図７に示すラッチ回路５１、５２、５６〜５８は、いずれも、入力Ｒが「Ｈ」のときは固定値を出力し（リセット動作）、入力Ｒが「Ｌ」で入力ＣＫが「Ｈ」のときは入力Ｄをそのまま出力し（スルー出力動作）、入力ＣＫが「Ｈ」から「Ｌ」に変化した時点の入力Ｄを記憶して出力する（ラッチ動作）。ラッチ回路５２、５７は、クロックイネーブル信号ＣＰ＿ＥＮを記憶する制御信号記憶回路として機能する。ラッチ回路５８は、ラッチ回路５２、５７に記憶された値のいずれかが「Ｈ」から「Ｌ」に変化したときのタイミングを記憶するタイミング記憶回路として機能する。また、図６および図７に示すクロックマスク回路５３、５９は、ラッチ回路５２等に記憶された値に従い、４相クロック２００をマスクする。

図８は、ポンプ回路６０の構成例を示す図である。ポンプ回路６０は、図８（ａ）に示すように、４基の昇圧セル６１〜６４を含んでいる。このうち、初段の昇圧セル６１には、図８（ｂ）に示す昇圧セルが使用され、それ以外の昇圧セル６２〜６４には、図８（ｃ）に示す昇圧セルが使用される。初段の昇圧セル６１のＶＩＮＣ端子にはインバータ６６が接続され、最終段の昇圧セル６４の出力には整流用トランジスタ６５が接続される。

図９は、昇圧アシスト回路８０の第１の構成例を示す図である。図９に示す昇圧アシスト回路８０ａは、トリプルウェル構造を有するＮチャネルトランジスタ８１を含んでいる。Ｎチャネルトランジスタ８１のＰ基板とＮウェルとＰウェルとは、接地電圧に接続される。また、Ｎチャネルトランジスタ８１のドレイン端子およびゲート端子は、いずれも昇圧アシスト回路８０ａのＩＮ端子に接続され、ソース端子は昇圧アシスト回路８０ａのＯＵＴ端子に接続される。これにより、Ｎチャネルトランジスタ８１は、ＩＮ端子からＯＵＴ端子に向かう方向にのみ電流を流すダイオードとして機能する。

図１０は、昇圧アシスト回路８０の第２の構成例を示す図である。図１０に示す昇圧アシスト回路８０ｂは、トリプルウェル構造を有する３個のＮチャネルトランジスタ８２、８３、８４を含んでいる。Ｎチャネルトランジスタ８２のドレイン端子、ゲート端子およびソース端子は、いずれも、図９に示すＮチャネルトランジスタ８１と同様に接続される。Ｎチャネルトランジスタ８３のドレイン端子は昇圧アシスト回路８０ｂのＩＮ端子に、ゲート端子は昇圧アシスト回路８０ｂのＯＵＴ端子に接続される。Ｎチャネルトランジスタ８４のドレイン端子は昇圧アシスト回路８０ｂのＯＵＴ端子に、ゲート端子は昇圧アシスト回路８０ｂのＩＮ端子に接続される。Ｎチャネルトランジスタ８３のソース端子とＮチャネルトランジスタ８４のソース端子とは、いずれも、Ｎチャネルトランジスタ８２〜８４のバルクに接続される。Ｎチャネルトランジスタ８２は、図９に示すＮチャネルトランジスタ８１と同様にダイオードとして機能し、Ｎチャネルトランジスタ８３、８４は、Ｎチャネルトランジスタ８２のＰウェル電位を制御する。

以下、図１に示す昇圧回路について、４相クロック２００の生成方法、４相クロック遅延回路３０、４相クロック伝達制御回路５０、ポンプ回路６０、昇圧アシスト回路８０の順に詳細な説明を行う。

まず、図１１を参照して、４相クロック２００の生成方法について説明する。上述したように、発振回路１０（図２）に含まれるＮＡＮＤゲート１１とインバータ１２と容量１３とは、リングオシュレータ１５を構成する。リングオシュレータ１５は、ＥＮ端子から入力された発振イネーブル信号ＯＳＣ＿ＥＮが「Ｈ」である間、発振する。より詳細には、インバータ１２の遅延時間をＴｏｓとしたとき、リングオシュレータ１５は、発振クロック１００として、順に遅延時間Ｔｏｓずつ遅れたｎ本の信号ＯＳＣ１〜ＯＳＣｎを出力する。発振クロック１００の周期Ｔｏｓｃは、リングオシュレータ１５に含まれるインバータ１２の個数を用いて、Ｔｏｓｃ＝Ｔｏｓ×（インバータの個数＋１）×２と表される。したがって、Ｔｏｓｃ＝Ｔｏｓ×２ｎとなる。

ｉ番目の４相クロック生成回路２０（図３）では、発振回路１０から出力された信号ＯＳＣｉが立ち下がると、ＣＬＫＧ１ｉＳが立ち下がる。次に、時間Ｔｏｓ経過後にＯＳＣ（ｉ＋１）が立ち上がると、ＣＬＫＴ１ｉＳが立ち上がる。次に、時間Ｔｏｓ経過後にＯＳＣ（ｉ＋２）が立ち下がると、ＣＬＫＴ２ｉＳが立ち下がる。次に、時間Ｔｏｓ経過後にＯＳＣ（ｉ＋３）が立ち上がると、ＣＬＫＧ２ｉＳが立ち上がる。その後、電荷転送時間Ｔｔｒ経過後に信号ＯＳＣｉが立ち上がると、ＣＬＫＧ２ｉＳが立ち下がる。次に、時間Ｔｏｓ経過後にＯＳＣ（ｉ＋１）が立ち下がると、ＣＬＫＴ２ｉＳが立ち上がる。次に、時間Ｔｏｓ経過後にＯＳＣ（ｉ＋２）が立ち上がると、ＣＬＫＴ１ｉＳが立ち下がる。次に、時間Ｔｏｓ経過後にＯＳＣ（ｉ＋３）が立ち下がると、ＣＬＫＧ１ｉＳが立ち上がる。図１１には、一例として、（ｎ−３）番目の４相クロック生成回路２０が、発振回路１０から出力された信号ＯＳＣ（ｎ−３）〜ＯＳＣｎに基づき、４相クロック２００として、位相差を有する４本のクロックＣＬＫＧ１（ｎ−３）Ｓ、ＣＬＫＴ１（ｎ−３）Ｓ、ＣＬＫＴ２（ｎ−３）ＳおよびＣＬＫＧ２（ｎ−３）Ｓを生成する様子が示されている。

従来の昇圧回路（図１６）では、４相クロック生成回路２９で生成された４相クロック２０９に含まれるクロックの間には、４相クロック生成回路２９に含まれる遅延回路２８による遅延時間Ｔｃｓが生じる。これに対して、本実施形態に係る昇圧回路（図１）では、４相クロック生成回路２０で生成された４相クロック２００に含まれるクロックの間には、発振回路１０から出力された発振クロック１００の位相差に基づく遅延時間Ｔｏｓが生じる。また、本実施形態に係る昇圧回路では、周期Ｔｏｓｃと遅延時間Ｔｏｓとの間には、常にＴｏｓｃ＝Ｔｏｓ×２ｎという比例関係が成立する。

したがって、本実施形態に係る昇圧回路によれば、電源電圧、プロセスばらつき、温度変化等の動作条件が変化し、これに伴い周期Ｔｏｓｃが変化した場合でも、遅延時間Ｔｏｓも同じ比率で変化するので、昇圧を行うための電荷転送時間Ｔｔｒも一意に決定される。したがって、所望の電荷転送時間を有する昇圧回路を容易に設計でき、発振クロック１００の周波数を高くすることも可能となる。

次に、４相クロック遅延回路３０について説明する。ｉ番目の４相クロック生成回路２０で生成された４本のクロックＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳは、４相クロック遅延回路３０において所定の遅延時間Ｔｄを与えられ、４本のクロックＣＬＫＧ１ｉＬ、ＣＬＫＴ１ｉＬ、ＣＬＫＴ２ｉＬおよびＣＬＫＧ２ｉＬとなる。ここで、遅延時間Ｔｄは、第１の昇圧ブロック４１と第２の昇圧ブロック４２とが同じタイミングで動作しないような値、すなわち、ＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳの変化時刻と、ＣＬＫＧ１ｉＬ、ＣＬＫＴ１ｉＬ、ＣＬＫＴ２ｉＬおよびＣＬＫＧ２ｉＬの変化時刻とが重ならないような値に決定される。

したがって、４相クロック遅延回路３０を備えた昇圧回路によれば、各ポンプ回路６０にピーク電流が流れるタイミングをずらすことができる。したがって、昇圧回路全体のピーク電流を、１個のポンプ回路を備えた昇圧回路と同じレベルに抑えることができる。

次に、図１２を参照して、４相クロック伝達制御回路５０ａ（図６）について説明する。ここでは、ｎが５である場合、すなわち、昇圧回路が５個の４相クロック生成回路２０を備え、第１の昇圧ブロック４１が５個の４相クロック伝達制御回路５０ａを含む場合について説明する。

図１２は、４相クロック伝達制御回路５０ａのタイミングチャートである。発振回路１０は、上述したように、順に遅延時間Ｔｏｓずつ遅れた５本の信号ＯＳＣ１〜ＯＳＣ５を出力する（図１２のＡ欄には、その一部として、ＯＳＣ１およびＯＳＣ２を記載）。１番目の４相クロック生成回路２０は、４本の信号ＯＳＣ１〜ＯＳＣ４に基づき、図１２のＢ欄に示すように、４本のクロックＣＬＫＧ１１Ｓ、ＣＬＫＴ１１Ｓ、ＣＬＫＴ２１ＳおよびＣＬＫＧ２１Ｓを生成する。２番目から５番目の４相クロック生成回路２０で生成される４相クロック２００は、図１２のＤ欄に示すように、１番目の４相クロック生成回路２０で生成される４相クロック２００とは異なるタイミングで変化する（図１２のＤ欄には、図面を簡略化するために、５組の４相クロック２００のうち、ＣＬＫＧ１ｉＳ、ＣＬＫＧ２ｉＳのみを記載）。ｉ番目の４相クロック伝達制御回路５０には、ｉ番目の４相クロック生成回路２０で生成された４本のクロックＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳと、ＣＬＫＴ１ｉＳよりも２×Ｔｏｓだけ遅れたＣＬＫＴ１（ｉ＋２）Ｓと、検知回路７０から出力されたクロックイネーブル信号ＣＰ＿ＥＮの計６本の信号が入力される。

４相クロック伝達制御回路５０ａ（図６）では、ＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳおよびＣＬＫＴ１（ｉ＋２）Ｓがいずれも「Ｌ」となったときに（すなわち、ＣＬＫＧ１ｉＳの立ち下がりで）、ラッチイネーブル信号ＬＡＴ＿ＥＮが「Ｈ」から「Ｌ」に変化する。このとき、ラッチ回路５１はクロックイネーブル信号ＣＰ＿ＥＮを取り込み、ラッチ回路５２はラッチ回路５１の出力Ｑをスルー出力する。

ＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳおよびＣＬＫＴ１（ｉ＋２）Ｓがいずれも「Ｌ」である状態は、時間Ｔｏｓだけ続く。時間Ｔｏｓ経過後にＣＬＫＴ１ｉＳが立ち上がると、ＬＡＴ＿ＥＮは「Ｌ」から「Ｈ」に変化し、ラッチ回路５２はラッチ回路５１の出力Ｑをホールドする。ＬＡＴ＿ＥＮが「Ｈ」である間にＣＰ＿ＥＮが立ち下がり、その後、ＬＡＴ＿ＥＮが「Ｈ」から「Ｌ」に、さらに「Ｌ」から「Ｈ」に変化すると、ＬＡＴ＿ＥＮが再び「Ｈ」となったときに、クロック活性化信号ＣＰ＿ＡＣＴ＿ＥＮは「Ｌ」に変化する。ＣＰ＿ＡＣＴ＿ＥＮが「Ｌ」である間、クロックマスク回路５３は、ＣＬＫＧ１ｉＣを「Ｌ」に、ＣＬＫＴ１ｉＣを「Ｌ」に、ＣＬＫＴ２ｉＣを「Ｈ」に、ＣＬＫＧ２ｉＣを「Ｌ」に固定する。このように、ＣＰ＿ＡＣＴ＿ＥＮが「Ｌ」である間、４相クロック生成回路２０で生成された４相クロック２００は、ポンプ回路６０まで伝達されない。

その後、ＣＰ＿ＥＮが「Ｈ」に変化し、これに伴いＣＰ＿ＡＣＴ＿ＥＮが「Ｈ」に変化すると、クロックマスク回路５３は、入力された４本のクロックＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳを、そのままＣＬＫＧ１ｉＣ、ＣＬＫＴ１ｉＣ、ＣＬＫＴ２ｉＣおよびＣＬＫＧ２ｉＣとして出力する。このように、ＣＰ＿ＡＣＴ＿ＥＮが「Ｈ」である間、４相クロック生成回路２０で生成された４相クロック２００は、ポンプ回路６０まで伝達される。

４相クロック伝達制御回路５０ａにおいてクロック活性化信号ＣＰ＿ＡＣＴ＿ＥＮが変化するのは、入力された４相クロック２００が所定の状態であるときに限られる。具体的には、ｉ番目の４相クロック伝達制御回路５０ａにおいてＣＰ＿ＡＣＴ＿ＥＮが変化するのは、ＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳおよびＣＬＫＴ１（ｉ＋２）Ｓがいずれも「Ｌ」となったとき、すなわち、ＣＬＫＧ１ｉＳが立ち下がったときに限られる。このように、４相クロック伝達制御回路５０ａは、発振クロック１００の１周期内のあるタイミングでのみ、４相クロック２００を伝達させるか否かを切換える。

例えば、図１２のＢ欄に示すように、１番目の４相クロック伝達制御回路５０に対して４相クロック２００が連続的に入力される場合において、図１２のＥ欄に示すように、ＣＰ＿ＥＮが変化した場合を考える。この場合、ＣＰ＿ＥＮが「Ｌ」に変化しても、ＣＬＫＧ１１Ｓが立ち下がるまでは、ＣＰ＿ＡＣＴ＿ＥＮは「Ｈ」のままである。実際のところ、ＣＬＫ＿ＥＮが「Ｌ」に変化した後、ＣＰ＿ＡＣＴ＿ＥＮが「Ｌ」に変化するのは、ＣＬＫＧ１１Ｓのｐ２番の立ち下がりにおいてである。ＣＬＫＧ１１Ｓのｐ２番の立ち下がりの後は、図１２のＦ欄に示すように、ＣＬＫＧ１１Ｃ、ＣＬＫＴ１１Ｃ、ＣＬＫＴ２１ＣおよびＣＬＫＧ２１Ｃは、ＣＬＫＧ１１Ｓのｐ２番の立ち下がり時の値に（具体的には、ＣＬＫＧ１１Ｃは「Ｌ」に、ＣＬＫＴ１１Ｃは「Ｌ」に、ＣＬＫＴ２１Ｃは「Ｈ」に、ＣＬＫＧ２１Ｃは「Ｌ」に）固定される。したがって、図１２のＦ欄に示すように、ＣＬＫＧ１１Ｃのｐ３番、ｐ４番およびｐ５番のクロックパルスと、ＣＬＫＧ２１Ｃのｑ２番、ｑ３番、ｑ４番のクロックパルスとは、ポンプ回路６０まで伝達されない。

その後、クロック停止期間が終了し、ＣＰ＿ＥＮが、図１２のＥ欄に示すように、「Ｈ」に変化した場合を考える。この場合、ＣＰ＿ＥＮが「Ｈ」に変化しても、ＣＬＫＧ１１Ｓが立ち下がるまでは、ＣＰ＿ＡＣＴ＿ＥＮは「Ｌ」のままである。実際のところ、ＣＬＫ＿ＥＮが「Ｈ」に変化した後、ＣＰ＿ＡＣＴ＿ＥＮが「Ｈ」に変化するのは、ＣＬＫＧ１１Ｓのｐ５番の立ち下がりにおいてである。ＣＬＫＧ１１Ｓのｐ５番の立ち下がりの後は、図１２のＦ欄に示すように、入力された４本のクロックＣＬＫＧ１１Ｓ、ＣＬＫＴ１１Ｓ、ＣＬＫＴ２１ＳおよびＣＬＫＧ２１Ｓが、そのまま、ＣＬＫＧ１１Ｃ、ＣＬＫＴ１１Ｃ、ＣＬＫＴ２１ＣおよびＣＬＫＧ２１Ｃとして出力される。このため、ＣＬＫＧ２１Ｃのｐ６番以降のクロックパルス、および、ＣＬＫＧ２１Ｃのｑ５番以降のクロックパルスは、ポンプ回路６０まで伝達される。

このように１番目のポンプ回路６０は、ＣＬＫＧ１１Ｓのｐ２番の立ち下がりで停止する。同様に、２番目のポンプ回路６０はＣＬＫＧ１２Ｓのｒ３番の立ち下がりで、３番目のポンプ回路６０はＣＬＫＧ１３Ｓのｔ２番の立ち下がりで、４番目のポンプ回路６０はＣＬＫＧ１４Ｓのｗ２番の立ち下がりで、５番目のポンプ回路６０はＣＬＫＧ１５Ｓのｙ２番の立ち下がりで、それぞれ停止する。ｉ番目のポンプ回路６０が停止するのはＣＬＫＧ１ｉＳが立ち下がったときに限られ、ＣＬＫＧ１ｉＳは位相差を有するので、５個のポンプ回路６０は互いに異なるタイミングで停止する。また、ｉ番目のポンプ回路６０が昇圧を再開するのもＣＬＫＧ１ｉＳが立ち下がったときに限られるので、５個のポンプ回路６０は異なるタイミングで昇圧を再開する。

従来の昇圧回路は、クロックイネーブル信号ＣＰ＿ＥＮが「Ｌ」に変化したときに、ポンプ回路の状態に関わらず、ポンプ回路に供給される４相クロックを一斉にある状態に固定する。このため、従来の昇圧回路では、昇圧を停止または再開するときに、動作時のピーク電流よりも多くの電流が流れることがある。これに対して、本実施形態に係る昇圧回路では、４相クロック伝達制御回路５０の作用により、各昇圧ブロックに含まれる複数のポンプ回路６０は、互いに異なるタイミングで昇圧を停止し、昇圧を再開する。したがって、本実施形態に係る昇圧回路によれば、昇圧を停止または再開するときに、動作時のピーク電流よりも多い電流が流れることを防止することができる。

また、従来の昇圧回路（図１６）は、検知回路７０から出力されたクロックイネーブル信号ＣＰ＿ＥＮに基づき、ポンプ回路６９を直接的に制御する。このため、複数の昇圧電圧を発生させる場合には、昇圧回路は、昇圧電圧ごとに、発振回路１０と４相クロック生成回路２９とを備える必要がある。これに対して、本実施形態に係る昇圧回路は、検知回路７０から出力されたクロックイネーブル信号ＣＰ＿ＥＮに基づき、４相クロック伝達制御回路５０ａを制御し、これによりポンプ回路６０を間接的に制御する。したがって、複数の昇圧電圧を発生させる場合でも、昇圧回路は、１個の発振回路１０と１個の昇圧ブロックに含まれるポンプ回路６０と同数の４相クロック生成回路２０とを備えていればよい。よって、昇圧回路の回路規模を削減することができる。

以上に述べた４相クロック伝達制御回路５０ａは、１組の４相クロック２００が１個のポンプ回路６０に供給される場合等、４相クロック２００の伝達制御を発振クロック１００の１周期内に１回行えばよい昇圧回路にとって好適なものである。ところが、４相クロック伝達制御回路５０ａを１組の４相クロック２００が２個のポンプ回路に供給される昇圧回路に使用すると、以下に示すように、昇圧電圧の振れ幅（リップル幅）が問題となることがある。

１組の４相クロック２００が２個のポンプ回路に供給される昇圧回路では、２個のポンプ回路は、それぞれ、ＣＬＫＧ１ｉＳが「Ｈ」である期間と、ＣＬＫＧ２ｉＳが「Ｈ」である期間とに昇圧を行う。このため、クロックイネーブル信号ＣＰ＿ＥＮが「Ｌ」に変化した後、クロック活性化信号ＣＰ＿ＡＣＴ＿ＥＮが「Ｌ」に変化するまでの間に、ＣＬＫＧ１ｉＳとＣＬＫＧ２ｉＳとは、最悪の場合、それぞれ１回ずつ「Ｈ」となる。したがって、ＣＰ＿ＥＮが「Ｌ」に変化したためにポンプ回路６０を直ちに停止させようとしても、ＣＬＫＧ１ｉＳが立ち下がった直後にＣＰ＿ＥＮが「Ｌ」に変化した場合等、最悪の場合には、ポンプ回路６０にはＣＬＫＧ１ｉＳのクロックパルスとＣＬＫＧ２ｉＳのクロックパルスとがそれぞれ１個ずつ入力され、ポンプ回路６０は２回の昇圧を行ってしまう。例えば、図１２のＥ欄に示すようにＣＰ＿ＥＮが「Ｌ」に変化した場合、各ポンプ回路６０に対するクロックパルスの供給が直ちに停止されることが理想であるが、実際には、図１２のＧ欄に示すように、２番目のポンプ回路６０には、ＣＬＫＧ１２Ｃのｒ３番のクロックパルスとＣＬＫＧ２２Ｃのｓ２番のクロックパルスとが供給される。このようにＣＰ＿ＥＮが「Ｌ」に変化した後に、ポンプ回路６０に過剰なクロックパルスが供給されるために、電圧Ｐｏｕｔ１が設定電圧を大きく上回り、昇圧電圧の振れ幅の規格を超えることがある。

そこで、昇圧電圧をより高い精度で制御する必要がある場合には、例えば、図７に示す４相クロック伝達制御回路５０ｂを使用することが好ましい。この４相クロック伝達制御回路５０ｂは、発振クロック１００の１周期内の複数（具体的には、２回）のタイミングで、４相クロック２００を伝達させるか否かを切換えることを特徴とする。

以下、図１３から図１５を参照して、ｎが５である場合の４相クロック伝達制御回路５０ｂ（図７）について説明する。図１３は、４相クロック伝達制御回路５０ｂのタイミングチャートである。図１３のＡ欄、Ｂ欄およびＤ欄からＦ欄は、図１２に示したものと同じである。図１２のＧ欄と図１３のＧ欄とは、前者にはＣＬＫＧ１２Ｃのｒ３番のクロックパルスと、ＣＬＫＧ１５Ｃのｙ２番のクロックパルスと、ＣＬＫＧ２２Ｃのｓ５番のクロックパルスと、ＣＬＫＧ２５Ｃのｚ４番のクロックパルスとが記載されているが、後者にはこれら４個のクロックパルスが記載されていない点で相違する。ｉ番目の４相クロック伝達制御回路５０ｂには、ｉ番目の４相クロック生成回路２０で生成された４本のクロックＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳと、ＣＬＫＴ１ｉＳから２×Ｔｏｓだけ遅れたＣＬＫＴ１（ｉ＋２）Ｓと、検知回路７０から出力されたクロックイネーブル信号ＣＰ＿ＥＮと、リセット信号ＲＳＴ＿ＥＮの計７本の信号が入力される。

４相クロック伝達制御回路５０ｂは、以下に示すように、リセットが解除されており（すなわち、リセット信号ＲＳＴ＿ＥＮが「Ｌ」）、かつ、ラッチ回路５２から出力される第１のクロックイネーブル信号ＣＰ＿ＥＮ＿Ａ１と、ラッチ回路５７から出力される第２のクロックイネーブル信号ＣＰ＿ＥＮ＿Ａ２とがいずれも「Ｈ」であるときに、４相クロック２００をポンプ回路６０まで伝達させる。

第１のラッチイネーブル信号ＬＡＴ＿ＥＮ１は、ＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳおよびＣＬＫＴ１（ｉ＋２）Ｓがいずれも「Ｌ」となったときに、「Ｈ」から「Ｌ」に変化し、第２のラッチイネーブル信号ＬＡＴ＿ＥＮ２は、ＣＬＫＧ２ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＴ１（ｉ＋２）Ｓがそれぞれ「Ｌ」「Ｌ」「Ｈ」となったときに、「Ｈ」から「Ｌ」に変化する。ただし、ＮＡＮＤゲート５４、５５の作用により、ＬＡＴ＿ＥＮ１が変化するのはＣＰ＿ＥＮ＿Ａ２が「Ｈ」であるときに限られ、ＬＡＴ＿ＥＮ２が変化するのはＣＰ＿ＥＮ＿Ａ１が「Ｈ」であるときに限られる。

ＬＡＴ＿ＥＮ１が「Ｈ」から「Ｌ」に変化したとき、ラッチ回路５１は、クロックイネーブル信号ＣＰ＿ＥＮをラッチする。ＬＡＴ＿ＥＮ１が「Ｌ」である状態は、時間Ｔｏｓだけ続く。ＬＡＴ＿ＥＮ１が「Ｌ」から「Ｈ」に変化したとき、ラッチ回路５２は、ラッチ回路５１の出力Ｑをホールドする。このようにＣＰ＿ＥＮの値は、順にラッチ回路５１とラッチ回路５２とにラッチされる。同様に、ＣＰ＿ＥＮの値は、順にラッチ回路５６とラッチ回路５７とにもラッチされる。

したがって、ＣＰ＿ＥＮが「Ｈ」である間、ＣＰ＿ＥＮ＿Ａ１とＣＰ＿ＥＮ＿Ａ２とはいずれも「Ｈ」となり、これに伴い、クロック活性化信号ＣＰ＿ＡＣＴ＿ＥＮも「Ｈ」となる。ＣＰ＿ＡＣＴ＿ＥＮが「Ｈ」であるとき、クロックマスク回路５９は、入力されたクロックＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳを、そのままＣＬＫＧ１ｉＣ、ＣＬＫＴ１ｉＣ、ＣＬＫＴ２ｉＣおよびＣＬＫＧ２ｉＣとして出力する。このように、ＣＰ＿ＡＣＴ＿ＥＮが「Ｈ」である間、４相クロック生成回路２０で生成された４相クロック２００は、ポンプ回路６０まで伝達される。

図１４は、ＣＬＫＧ１ｉＳの立ち下がりの後に４相クロック２００の伝達を停止する場合のタイミングチャートである。ＣＬＫＧ２ｉＳの立ち下がりからＣＬＫＧ１ｉＳの立ち下がりまでの間に、ＣＰ＿ＥＮが「Ｈ」から「Ｌ」に変化した場合、その変化後にＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳおよびＣＬＫＴ１（ｉ＋２）Ｓがいずれも「Ｌ」となったときに（図１４では、ＣＬＫＧ１ｉＳのｐ２番の立ち下がりで）、ＬＡＴ＿ＥＮ１は「Ｌ」に変化する。その後（時間Ｔｏｓ経過後）、ＬＡＴ＿ＥＮ１が「Ｈ」に変化したときに、ＣＰ＿ＥＮ＿Ａ１は「Ｌ」に変化し、ほぼ同時にＣＰ＿ＡＣＴ＿ＥＮも「Ｌ」に変化する。ラッチ回路５８は、ＣＰ＿ＡＣＴ＿ＥＮが「Ｌ」に変化したときに、ＣＬＫＴ１（ｉ＋２）Ｓをラッチするので、ラッチ回路５８の出力は「Ｌ」となる。

ラッチ回路５８の出力が「Ｌ」であり、かつ、ＣＰ＿ＡＣＴ＿ＥＮが「Ｌ」である間、クロックマスク回路５９は、ＣＬＫＧ１ｉＣ、ＣＬＫＴ１ｉＣ、ＣＬＫＴ２ｉＣおよびＣＬＫＧ２ｉＣを、ＬＡＴ＿ＥＮ１が「Ｌ」に変化した時点のＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳと同じ値（具体的には、それぞれ「Ｌ」「Ｌ」「Ｈ」「Ｌ」）に固定する。このように、ＣＰ＿ＡＣＴ＿ＥＮが「Ｌ」である間、４相クロック生成回路２０で生成された４相クロック２００は、ポンプ回路６０まで伝達されない。なお、ＮＡＮＤゲート５５の作用により、ＬＡＴ＿ＥＮ１が「Ｌ」である間、ＬＡＴ＿ＥＮ２は「Ｈ」に固定される。図１４のＣ欄には、ＬＡＴ＿ＥＮ２がＣＰ＿ＥＮ＿Ａ１によって「Ｈ」にマスクされる様子が示されている。

その後、ＣＰ＿ＥＮが「Ｌ」から「Ｈ」に変化した場合、その変化後にＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳおよびＣＬＫＴ１（ｉ＋２）Ｓがいずれも「Ｌ」となったときに（図１４では、ＣＬＫＧ１ｉＳのｐ５番の立ち下がりで）、ＬＡＴ＿ＥＮ１は「Ｌ」に変化する。その後（時間Ｔｏｓ経過後）、ＬＡＴ＿ＥＮ１が「Ｈ」に変化したときに、ＣＰ＿ＥＮ＿Ａ１は「Ｈ」に変化し、ほぼ同時にＣＰ＿ＡＣＴ＿ＥＮも「Ｈ」に変化する。ＣＰ＿ＡＣＴ＿ＥＮが「Ｈ」に変化した後は、４相クロック生成回路２０で生成された４相クロック２００は、再びポンプ回路６０まで伝達される（図１４のＤ欄には、ＣＬＫＧ１ｉＣのｐ６番目以降のクロックパルスと、ＣＬＫＧ２ｉＣのｑ５番目以降のクロックパルスが伝達される様子を記載）。このように、４相クロック伝達制御回路５０ｂは、４相クロック生成回路２０で生成された４相クロック２００が停止時点の値に一致したときから、４相クロック２００の伝達を再開する。これにより、ポンプ回路６０に供給される４相クロックの連続性が保たれる。

図１５は、ＣＬＫＧ２ｉＳの立ち下がりの後に４相クロック２００の伝達を停止する場合のタイミングチャートである。この場合の４相クロック伝達制御回路５０ｂの動作は、ＣＬＫＧ１ｉＳの立ち下がりの後に４相クロック２００の伝達を停止する場合の動作（上述）とほぼ同じである。すなわち、ＣＬＫＧ１ｉＳの立ち下がりからＣＬＫＧ２ｉＳの立ち下がりまでの間に、ＣＰ＿ＥＮが「Ｈ」から「Ｌ」に変化した場合、その変化後にＣＬＫＧ２ｉＳおよびＣＬＫＴ２ｉＳが「Ｌ」、かつ、ＣＬＫＴ１（ｉ＋２）Ｓが「Ｈ」となったときに（図１５では、ＣＬＫＧ２ｉＳのｑ２番の立ち下がりで）、ＬＡＴ＿ＥＮ２は「Ｌ」に変化する。その後（時間Ｔｏｓ経過後）、ＬＡＴ＿ＥＮ２が「Ｈ」に変化したときに、ＣＰ＿ＥＮ＿Ａ２は「Ｌ」に変化し、ほぼ同時にＣＰ＿ＡＣＴ＿ＥＮも「Ｌ」に変化する。ラッチ回路５８は、ＣＰ＿ＡＣＴ＿ＥＮが「Ｌ」に変化したときに、ＣＬＫＴ１（ｉ＋２）Ｓをラッチするので、ラッチ回路５８の出力は「Ｈ」となる。

ラッチ回路５８の出力が「Ｈ」であり、かつ、ＣＰ＿ＡＣＴ＿ＥＮが「Ｌ」である間、クロックマスク回路５９は、ＣＬＫＧ１ｉＣ、ＣＬＫＴ１ｉＣ、ＣＬＫＴ２ｉＣおよびＣＬＫＧ２ｉＣを、ＬＡＴ＿ＥＮ２が「Ｌ」に変化した時点のＣＬＫＧ１ｉＳ、ＣＬＫＴ１ｉＳ、ＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳと同じ値（具体的には、それぞれ「Ｌ」「Ｈ」「Ｌ」「Ｌ」）に固定する。なお、ＮＡＮＤゲート５４の作用により、ＬＡＴ＿ＥＮ２が「Ｌ」である間、ＬＡＴ＿ＥＮ１は「Ｈ」に固定される。図１５のＣ欄には、ＬＡＴ＿ＥＮ１がＣＰ＿ＥＮ＿Ａ２によって「Ｈ」にマスクされる様子が示されている。

その後、ＣＰ＿ＥＮが「Ｌ」から「Ｈ」に変化した場合、その変化後にＣＬＫＴ２ｉＳおよびＣＬＫＧ２ｉＳが「Ｌ」、かつ、ＣＬＫＴ１（ｉ＋２）Ｓが「Ｈ」となったときに（図１５では、ＣＬＫＧ２ｉＳのｑ５番の立ち下がりで）、ＬＡＴ＿ＥＮ２は「Ｌ」に変化する。その後（時間Ｔｏｓ経過後）、ＬＡＴ＿ＥＮ２が「Ｈ」に変化したときに、ＣＰ＿ＥＮ＿Ａ２は「Ｈ」に変化し、ほぼ同時にＣＰ＿ＡＣＴ＿ＥＮも「Ｈ」に変化する。ＣＰ＿ＡＣＴ＿ＥＮが「Ｈ」に変化した後は、４相クロック生成回路２０で生成された４相クロック２００は、再びポンプ回路６０まで伝達される（図１５のＤ欄には、ＣＬＫＧ１ｉＣのｐ６番目以降のクロックパルスと、ＣＬＫＧ２ｉＣのｑ６番目以降のクロックパルスが伝達される様子を記載）。このように、４相クロック伝達制御回路５０ｂは、４相クロック生成回路２０で生成された４相クロック２００が停止時点の値に一致したときから、４相クロック２００の伝達を再開する。これにより、ポンプ回路６０に供給される４相クロックの連続性が保たれる。

以上に示すように、先に説明した４相クロック伝達制御回路５０ａ（図６）を備えた昇圧回路では、クロックイネーブル信号ＣＰ＿ＥＮが「Ｌ」に変化した後に、ポンプ回路６０が２回動作することがあるのに対して、後で説明した４相クロック伝達制御回路５０ｂ（図７）を備えた昇圧回路では、クロックイネーブル信号ＣＰ＿ＥＮが「Ｌ」に変化した後に、ポンプ回路６０は高々１回しか動作しない。したがって、後者の昇圧回路によれば、昇圧電圧が設定電圧をオーバーシュートする量を抑え、昇圧電圧の振れ幅を小さくすることができる。

次に、図８を参照して、ポンプ回路６０について説明する。ポンプ回路６０は、従来の昇圧回路に含まれるポンプ回路６９（図１８）と同じ原理で電源電圧を昇圧する。そこでここではポンプ回路６０による昇圧に関する説明を省略し、本実施形態に係るポンプ回路６０の特徴である、初段の昇圧セル６１についてのみ説明する。上述したように、ポンプ回路６０に含まれる４基の昇圧セル６１〜６４のうち、初段の昇圧セル６１には、図８（ｂ）に示す昇圧セルが使用され、それ以外の昇圧セル６２〜６４には、図８（ｃ）に示す昇圧セルが使用される。

昇圧セル６１〜６４には、ポンプ回路６０の外部に設けられた制御回路（図示せず）から、電圧リセット信号ＡＣＴＲが入力される。電圧リセット信号ＡＣＴＲが非活性状態（「Ｌ」）であるとき、インバータ６６の出力は「Ｈ」となり、昇圧セル６１のＶＩＮＣ端子には電源電圧ＶＣＣが入力される。

電圧リセット信号ＡＣＴＲが非活性状態でポンプ回路６０が昇圧を行っている間に、設定電圧が高い値から低い値に急激に遷移した場合について考える。この場合、ポンプ回路６０でも、従来のポンプ回路６９（図１８）と同様に、電荷転送トランジスタＭ１が常に導通状態になるという不具合が起こりえる。そこで、この不具合を防止するために、電圧設定信号ＡＣＴＨが変化するときに、電圧リセット信号ＡＣＴＲが所定時間だけ活性状態（「Ｈ」）に設定される。

電圧リセット信号ＡＣＴＲが「Ｈ」に設定されると、インバータ６６の出力は「Ｌ」となり、昇圧セル６１のＶＩＮＣ端子は接地電圧に接続される。これにより、昇圧セル６１に含まれるスイッチトランジスタＭ２のドレイン端子、ソース端子およびＰウェルはいずれも接地電圧に接続されるので、スイッチトランジスタＭ２には定常電流が流れない。また、電荷転送トランジスタＭ１のゲート電圧は接地電圧であるから、ＶＩＮ端子に電源電圧ＶＣＣが印加されていても、ＶＩＮ端子からＶＯ端子に向けて電流は流れない。さらに、電荷転送トランジスタＭ１のＰウェルにも接地電圧が印加されるので、電荷転送トランジスタＭ１のドレイン端子（すなわち、昇圧セル６１のＶＩＮ端子）やソース端子（すなわち、昇圧セル６１のＶＯ端子）に対して、ＰＮ順方向電流は流れない。したがって、電圧リセット回路６７を活性化しても、定常電流は全く流れない。

リセット完了後、電圧リセット信号ＡＣＴＲが活性状態（「Ｈ」）から非活性状態（「Ｌ」）に変化すると、ＮＭＯＳトランジスタＭ３は非導通状態となり、ＶＩＮＣ端子には電源電圧ＶＣＣが印加される。したがって、その後、電荷転送トランジスタＭ１のゲート電圧が徐々に昇圧されても、昇圧電荷は損失されないので、ポンプ回路６０は正常に昇圧を行うことができる。このようにポンプ回路６０を用いても、従来のポンプ回路６９と同様に、電荷転送トランジスタＭ１が常に導通状態になるという不具合を防止することができる。

以上に示すように、ポンプ回路６０を備えた昇圧回路では、ポンプ回路６０を停止させている間に電圧リセット回路６７を活性化しても、定常電流が流れない。したがって、電圧リセット信号ＡＣＴＲが活性状態である時間を制御する必要がなく、そのための時間制御回路も不要となる。よって、昇圧回路の回路規模を削減することができる。

次に、図９および図１０を参照して、昇圧アシスト回路８０について説明する。上述したように、昇圧アシスト回路８０は、ＩＮ端子からＯＵＴ端子に向かう方向にのみ電流を流す回路であり、第１の昇圧ブロック４１の出力端子と第２の昇圧ブロック４２の出力端子との間に設けられる。電圧Ｐｏｕｔ２が電圧Ｐｏｕｔ１よりも高い場合、昇圧アシスト回路８０のＩＮ端子は第１の昇圧ブロック４１の出力端子に接続され、昇圧アシスト回路８０のＯＵＴ端子は第２の昇圧ブロック４２の出力端子に接続される。

電圧Ｐｏｕｔ１と電圧Ｐｏｕｔ２とが同時に立ち上がる場合、回路に特段の工夫を施さなければ、電圧Ｐｏｕｔ２は、電圧Ｐｏｕｔ１に比べて緩慢に立ち上がる。そこで、図１に示す昇圧回路は、電圧Ｐｏｕｔ２の立ち上がり時間を短縮するために、昇圧アシスト回路８０を備えている。電圧Ｐｏｕｔ１が設定電圧に到達するまでの間、電圧Ｐｏｕｔ１は電圧Ｐｏｕｔ２よりも高速に立ち上がる。この間、昇圧アシスト回路８０には、ＩＮ端子からＯＵＴ端子に向かう方向に、すなわち、第１の昇圧ブロック４１の出力端子から第２の昇圧ブロック４２の出力端子に向かう方向に、電流が流れる。これにより、電圧Ｐｏｕｔ１が設定電圧に到達するまでの間、電圧Ｐｏｕｔ２は、昇圧アシスト回路８０から補助を受けて、補助を受けない場合よりも高速に立ち上がる。

電圧Ｐｏｕｔ１は、設定電圧に到達すると、それ以上は上昇しなくなる。一方、電圧Ｐｏｕｔ２は、補助を受けながら上昇を続け、やがて電圧Ｐｏｕｔ１に等しくなり、その後も上昇を続ける。ところが、昇圧アシスト回路８０は、ＯＵＴ端子からＩＮ端子に向かう方向には電流を流さないから、電圧Ｐｏｕｔ２が電圧Ｐｏｕｔ１よりも高くなった後は、昇圧アシスト回路８０には電流が流れない。よって、電圧Ｐｏｕｔ２が電圧Ｐｏｕｔ１よりも高くなった後は、昇圧アシスト回路８０は、電圧Ｐｏｕｔ１にも電圧Ｐｏｕｔ２にも何ら影響を与えない。

以上に示すように、昇圧アシスト回路８０は、設定電圧が相対的に高い側の昇圧電圧が設定電圧が相対的に低い側の昇圧電圧よりも低い間は、設定電圧が相対的に高い側の昇圧電圧の立ち上がりを補助し、両者の大小関係が逆転した後は、昇圧電圧に何ら影響を与えない。したがって、昇圧アシスト回路８０を備えた昇圧回路によれば、設定電圧が相対的に高い側の昇圧電圧の立ち上がり時間を短縮することができる。

昇圧アシスト回路８０には、例えば、図９および図１０に示す回路が使用される。図９に示す昇圧アシスト回路８０ａに含まれるＮチャネルトランジスタ８１は、上述したように、昇圧アシスト回路８０ａのＩＮ端子からＯＵＴ端子に向かう方向にのみ電流を流すダイオードとして機能する。より詳細には、ＩＮ端子の電圧がＯＵＴ端子の電圧よりも高い間は、ＩＮ端子からＯＵＴ端子に向けて電流が流れる。ＩＮ端子の電圧をＶｉｎ、ＯＵＴ端子の電圧をＶｏｕｔ、Ｎチャネルトランジスタ８１のしきい値電圧をＶｔとした場合、電圧Ｖｏｕｔは（Ｖｉｎ−Ｖｔ）まで上昇する。

ただし、昇圧アシスト回路８０ａでは、Ｎチャネルトランジスタ８１のバルク（図９ではＢと記載）は、接地電圧に接続されている。このため、電圧Ｖｉｎが高くなると、基板バイアス効果により、しきい値電圧Ｖｔも高くなり、電圧Ｖｏｕｔの最大電圧が低下する。したがって、第２の昇圧ブロック４２から出力される電圧Ｐｏｕｔ２（すなわち、ＯＵＴ端子の電圧）が、第１の昇圧ブロック４１から出力される電圧Ｐｏｕｔ１（すなわち、ＩＮ端子の電圧）よりも高くなった後は、Ｎチャネルトランジスタ８１には電流は流れない。これにより、完全なオフ状態を実現することができる。

このように昇圧アシスト回路８０ａを備えた昇圧回路によれば、ＩＮ端子の電圧がＯＵＴ端子の電圧よりも高い間は、電流を流して、ＯＵＴ端子の電圧の立ち上がりを補助し、両者の大小関係が逆転した後は、完全なオフ状態を実現することができる。

次に、図１０に示す昇圧アシスト回路８０ｂについて説明する。ＩＮ端子の電圧がＯＵＴ端子の電圧よりも高い場合、Ｎチャネルトランジスタ８４のドレイン電圧がゲート電圧よりも低いために、Ｎチャネルトランジスタ８４は導通し、ＯＵＴ端子の電圧がウェルノードに印加される。また、Ｎチャネルトランジスタ８３のゲート電圧とソース電圧とはほぼ等しくなり、ドレイン電圧は両者よりも高くなるので、Ｎチャネルトランジスタ８３はオフする。したがって、ウェルノードの電圧は、ＯＵＴ端子の電圧に一致する。

これに対して、ＯＵＴ端子の電圧がＩＮ端子の電圧よりも高くなった後は、Ｎチャネルトランジスタ８３のゲート電圧よりもドレイン電圧が低いために、Ｎチャネルトランジスタ８３が導通し、ＩＮ端子の電圧がウェルノードに印加される。また、Ｎチャネルトランジスタ８４のゲート電圧とソース電圧はほぼ等しくなり、ドレイン電圧は両者よりも高くなるので、Ｎチャネルトランジスタ８４はオフする。したがって、ウェルノードの電圧はＩＮ端子の電圧に一致する。

このように、ウェルノードの電圧は、ＩＮ端子の電圧とＯＵＴ端子の電圧のうちの低い方に一致する。Ｎチャネルトランジスタ８２のウェルノードには、ＩＮ端子の電圧とＯＵＴ端子の電圧のうちの低い方が印加されるので、ＩＮ端子の電圧がＯＵＴ端子の電圧よりも高い場合でも、基板バイアス効果の発生を抑えることができる。また、ＯＵＴ端子の電圧がＩＮ端子の電圧よりも高くなった後は、ＰＮ順方向電流は流れないために、完全なオフ状態を実現できる。

このように、昇圧アシスト回路８０ｂを備えた昇圧回路は、昇圧アシスト回路８０ａを備えた昇圧回路と同様の効果を奏する。これに加えて、昇圧アシスト回路８０ｂを備えた昇圧回路によれば、ＩＮ端子の電圧がＯＵＴ端子の電圧よりも高い場合でも、基板バイアス効果の発生を抑え、ＯＵＴ端子の電圧の立ち上がりをより効率的に補助することができる。

以上、本実施形態に係る昇圧回路について説明したが、この昇圧回路については、各種の変形例を構成することができる。例えば、昇圧回路は、３個以上の昇圧ブロックを備えていても良い。また、各昇圧ブロックに含まれる４相クロック電圧制御回路およびポンプ回路の個数は、互いに異なっていてもよく、４相クロック生成回路の個数よりも少なくてもよい。また、ポンプ回路６０を４相クロック以外の多相クロックで駆動してもよい。また、図２から図９に昇圧回路に含まれる各回路の構成例を示したが、これらの回路は一例に過ぎず、例示した以外の回路を使用してもよいことは言うまでもない。

本発明の昇圧回路は、回路規模が小さく、動作効率が高く、消費電流が少ない等の特徴を有するので、フラッシュＥＥＰＲＯＭ等の不揮発性メモリやこれを搭載したマイクロコンピュータ等に利用することができる。

本発明の実施形態に係る昇圧回路の構成を示すブロック図 図１に示す昇圧回路に含まれる発振回路の構成例を示す図 図１に示す昇圧回路に含まれる４相クロック生成回路の構成例を示す図 図３に示す４相クロック生成回路に含まれるセレクタの構成例を示す図 図１に示す昇圧回路に含まれる４相クロック遅延回路の構成例を示す図 図１に示す昇圧回路に含まれる４相クロック伝達制御回路の第１の構成例を示す図 図１に示す昇圧回路に含まれる４相クロック伝達制御回路の第２の構成例を示す図 図１に示す昇圧回路に含まれるポンプ回路の構成例を示す図 図１に示す昇圧回路に含まれる昇圧アシスト回路の第１の構成例を示す図 図１に示す昇圧回路に含まれる昇圧アシスト回路の第２の構成例を示す図 図３に示す４相クロック生成回路のタイミングチャート 図６に示す４相クロック伝達制御回路のタイミングチャート 図７に示す４相クロック伝達制御回路のタイミングチャート 図７に示す４相クロック伝達制御回路において、第１のタイミングで４相クロックの伝達を停止する場合を示すタイミングチャート 図７に示す４相クロック伝達制御回路において、第２のタイミングで４相クロックの伝達を停止する場合を示すタイミングチャート 従来の昇圧回路の構成を示すブロック図 従来の昇圧回路に含まれる４相クロック生成回路の構成例を示す図 従来の昇圧回路に含まれるポンプ回路の構成例を示す図 図１７に示す４相クロック生成回路のタイミングチャート

符号の説明

１０…発振回路
１５…リングオシュレータ
２０…４相クロック生成回路
３０…４相クロック遅延回路
４１…第１の昇圧ブロック
４２…第２の昇圧ブロック
５０…４相クロック伝達制御回路
５１、５２、５６、５７、５８…ラッチ回路
５３、５９…クロックマスク回路
６０…ポンプ回路
６１、６２、６３、６４…昇圧セル
６７…電圧リセット回路
７０…検知回路
８０…昇圧アシスト回路
８１、８２、８３、８４…Ｎチャネルトランジスタ
１００…発振クロック
２００…４相クロック

Claims (8)

1. 多相クロックに基づき動作する昇圧回路であって、
   位相差を有する複数の発振クロックを出力する発振回路と、
   前記発振クロックの位相差に基づき多相クロックを生成する多相クロック生成回路と、
   前記多相クロックに基づき、互いに異なるレベルの複数の昇圧電圧を発生させる複数のポンプ回路と、
   前記ポンプ回路で発生した昇圧電圧と予め定めた設定電圧とを比較し、昇圧電圧が設定電圧よりも低い場合には第１の値を取り、昇圧電圧が設定電圧よりも高い場合には第２の値を取る制御信号を出力する検知回路と、
   前記制御信号に従い、前記多相クロックを前記多相クロック生成回路から前記ポンプ回路まで伝達させるか否かを制御する多相クロック伝達制御回路とを備え、
   前記多相クロック伝達制御回路は、前記多相クロックの伝達を停止するときには、前記多相クロックを停止時点の値に固定し、前記多相クロックの伝達を再開するときには、前記多相クロック生成回路で生成された多相クロックが前記停止時点の値に一致したときから、伝達を再開することを特徴とする、昇圧回路。
2. 前記多相クロック伝達制御回路は、
   前記多相クロックの１周期ごとに前記制御信号を記憶する制御信号記憶回路と、
   前記制御信号記憶回路に記憶された値が前記第１の値であるときには、前記多相クロックを通過させ、それ以外のときには、前記多相クロックを所定の値に固定するクロックマスク回路とを含む、請求項１に記載の昇圧回路。
3. 前記多相クロック伝達制御回路は、
   前記多相クロックの１周期ごとに、互いに異なるタイミングで前記制御信号を記憶する複数の制御信号記憶回路と、
   前記制御信号記憶回路に記憶された値のいずれかが前記第１の値から前記第２の値に変化したときに、当該変化が起こったタイミングを記憶するタイミング記憶回路と、
   前記制御信号記憶回路に記憶されたすべての値が前記第１の値であるときには、前記多相クロックを通過させ、それ以外のときには、前記タイミング記憶回路に記憶されたタイミングに応じた所定の値に前記多相クロックを固定するクロックマスク回路とを含む、請求項１に記載の昇圧回路。
4. 前記多相クロックを遅延させる多相クロック遅延回路をさらに備え、
   前記ポンプ回路には、前記多相クロック遅延回路によって互いに異なる時間だけ遅延した多相クロックが供給されることを特徴とする、請求項１に記載の昇圧回路。
5. 前記ポンプ回路の出力端子の間に、相対的に低い昇圧電圧が出力される低電圧出力端子から、相対的に高い昇圧電圧が出力される高電圧出力端子に向かう方向にのみ電流を流す昇圧アシスト回路をさらに備えた、請求項１に記載の昇圧回路。
6. 前記昇圧アシスト回路は、ドレインおよびゲートが前記低電圧出力端子に接続され、ソースが前記高電圧出力端子に接続され、バルクが接地されたＮチャネルトランジスタを含むことを特徴とする、請求項５に記載の昇圧回路。
7. 前記昇圧アシスト回路は、
   ドレインおよびゲートが前記低電圧出力端子に接続され、ソースが前記高電圧出力端子に接続された第１のＮチャネルトランジスタと、
   ドレインが前記低電圧出力端子に接続され、ゲートが前記高電圧出力端子に接続された第２のＮチャネルトランジスタと、
   ドレインが前記高電圧出力端子に接続され、ゲートが前記低電圧出力端子に接続された第３のＮチャネルトランジスタとを含み、
   前記第２および第３のＮチャネルトランジスタのソースは、いずれも、前記第１から第３のＮチャネルトランジスタのバルクに接続されていることを特徴とする、請求項５に記載の昇圧回路。
8. 前記ポンプ回路は、直列に接続された複数の昇圧セルを含み、
   各前記昇圧セルは、
   前段回路の出力電圧を次段回路に転送する電荷転送トランジスタと、
   一方の電極が前記電荷転送トランジスタの出力に接続され、他方の電極に前記多相クロックのうち第１のクロックが印加される出力電圧昇圧用容量と、
   一方の電極が前記電荷転送トランジスタのゲートに接続され、他方の電極に前記多相クロックのうち第２のクロックが印加されるゲート電圧昇圧用容量と、
   前記電荷転送トランジスタの入力とゲートとを接続するか否かを切換えるスイッチトランジスタと、
   与えられたリセット制御信号に従い、前記電荷転送トランジスタのゲート電圧を所定の電圧にリセットする電圧リセット回路とを有し、
   前記電荷転送トランジスタのウェルおよび前記スイッチトランジスタのウェルには、初段の前記昇圧セルでは、前記リセット制御信号の否定信号が印加され、初段以外の前記昇圧セルでは、前段回路の出力電圧が印加されていることを特徴とする、請求項１に記載の昇圧回路。

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