JP4131647B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体集積回路に内蔵される高耐圧ＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
高耐圧ＭＯＳトランジスタは、高いソースドレイン耐圧（ＢＶＤＳ）、あるいは高いゲート耐圧を有しており、ＬＣＤドライバー、ＥＬドライバーや電源回路等に応用されている。
【０００３】
図９は、従来例に係るＮチャネル型の高耐圧ＭＯＳトランジスタの構造を示す断面図である。Ｐ型のシリコン基板１００の表面にゲート酸化膜１０１、厚いフィールド酸化膜１０２が形成されている。そして、ゲート酸化膜１０１から隣接するフィールド酸化膜１０２の一部上に延在するゲート電極１０３が形成されている。このゲート電極１０３の一方の端に隣接するシリコン基板１００の表面領域にＮ＋型ソース層１０４が形成されている。また、ゲート電極１０３の他方の端から離間して、半導体基板１００の表面にＮ＋型ドレイン層１０５が形成されている。
【０００４】
このＮ＋型ドレイン層１０５とゲート電極１０３の他端の間であってシリコン基板１の表面領域（オフセット領域）には、Ｎ−型ドレイン層１０６が形成されている。Ｎ−型ドレイン層１０６は、Ｎ＋型ドレイン層１０５より深く拡散され、フィールド酸化膜１０２の下方からゲート電極１０３の端に至る領域に広がっている。
【０００５】
上記の高耐圧ＭＯＳトランジスタ構造によれば、Ｎ−型ドレイン層１０６を設けたことにより、ドレイン層１０６に高電圧を印加した場合に、Ｎ−型ドレイン層１０６の中に空乏層が広がることでドレイン電界が緩和されるため、高いソースドレイン耐圧を得ることができる。また、ゲート電極１０３はゲート酸化膜１０１から隣接するフィールド酸化膜１０２の一部上に延在しているため、ゲート酸化膜１０３の破壊にも強い構造を有している。
【０００６】
【発明が解決しようとする課題】
しかしながら、本発明者の実験によれば、上記従来のトランジスタ構造では、静電破壊耐量（以下、ＥＳＤ耐量という）が低いという問題があった。例えば、人体モデルに基づく一般的な静電破壊試験（容量１００ｐＦ、抵抗１．５ＫΩ）によれば、５００Ｖ程度のＥＳＤ耐量であり、これは不充分な値であった。
【０００７】
【課題を解決するための手段】
そこで、本発明者は従来のトランジスタの静電破壊の原因を検討したところ、サージ電流がゲート電極１０３の下のＮ−型ドレイン層１０６（図９中のＡの部分）に集中し、この部分が熱破壊してしまうことが判明した。
【０００８】
そこで、本発明は図３（ａ）に示すように、Ｎ＋型ドレイン層９の下にはＮ−型ドレイン層２が形成されないようにし、かつＮ＋型ドレイン層９の下の領域にＰ＋型埋め込み層１１を形成した。これにより、Ｎ＋型ドレイン層９とＰ＋型埋め込み層１１との間でＰＮ接合が形成される。局所的に接合耐圧が小さい領域が形成される。このため、ゲート電極６の下のＮ−型ドレイン層２が熱破壊する前に、サージ電流はＮ＋型ドレイン層９からシリコン基板１に逃げる。その結果、ＥＳＤ耐量を向上することができる。
【０００９】
【発明の実施の形態】
次に、本発明の第１の実施形態による半導体装置及びその製造方法について図面を参照しながら説明する。
【００１０】
まず、図１（ａ）に示すように、Ｐ型シリコン基板１の表面にイオン注入・熱拡散によりＮ−型ドレイン層２Ａ，２Ｂを形成する。Ｎ−型ドレイン層２Ａ，２Ｂの間は離間されている。すなわち、所定のマスクを用い、この離間領域にはイオン注入がされないようにしているため、Ｎ−型ドレイン層は形成されない。ここで、Ｐ型シリコン基板１の不純物濃度は約１×１０１５／ｃｍ３である。また、イオン注入は、例えばリン（11Ｐ＋）をdose量１×１０１３／ｃｍ２の条件でＰ型シリコン基板１に打ち込む。また、熱拡散の条件は例えば１１００°Ｃ、Ｎ２雰囲気である。この結果、Ｎ−型ドレイン層２Ａ，２Ｂは、約１．２μｍの深さに拡散される。
【００１１】
次に、図１（ｂ）に示すように、ＬＯＣＯＳ（Local Oxidation Of Silicon）法を用いて、Ｎ−型ドレイン層２Ａ，２Ｂの表面に、それぞれ厚いフィールド酸化膜４Ａ，４Ｂを形成する。フィールド酸化膜４Ａ，４Ｂは一般には素子分離用に形成されるが、この半導体装置では高耐圧トランジスタの耐圧を向上するために利用している。その膜厚は目標耐圧によって異なるが、３００ｎｍ〜６００ｎｍ程度である。さらに厚いフィールド酸化膜４Ａ，４Ｂを除く、シリコン基板１の表面領域にゲート酸化膜３を形成する。その膜厚もトランジスタのゲート耐圧の目標耐圧によって異なるが、１５ｎｍ〜１００ｎｍ程度である。厚いフィールド酸化膜４Ａ，４Ｂは、ゲート酸化膜３よりも相当厚い膜厚を有している。
【００１２】
次に、図１（ｃ）に示すように、ＬＰＣＶＤ法により全面にポリシリコン層５を堆積し、更にリン等の不純物を拡散して低抵抗化する。
【００１３】
次に、図２（ａ）に示すように、ポリシリコン層５を不図示のフォトレジストを用いて選択的にエッチングし、ゲート電極６を形成する。ゲート電極６は、
ゲート酸化膜３上から隣接するフィールド酸化膜４Ａの一部上に延在するようにエッチングされる。
【００１４】
次に、図２（ｂ）に示すように、Ｎ＋型ソース層８及びＮ＋型ドレイン層９を形成する。この工程は、Ｎ−型ドレイン層２Ａ，２Ｂの間に開口を有するフォトレジスト層７を形成し、このフォトレジスト層７をマスクとしてイオン注入を行う。このイオン注入は、例えば砒素（75Ａｓ+）をdose量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込み、その後、リン（31Ｐ+）をdose量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込む。即ち、Ｎ＋型ソース層８及びＮ＋型ドレイン層９は、砒素（75Ａｓ+）とリン（31Ｐ+）の２種類のＮ型不純物で形成される。その後の熱処理で、リン（31Ｐ+）は砒素（75Ａｓ+）より深く拡散されるため、ソースドレイン耐圧の向上に効果がある。
【００１５】
次に、図２（ｃ）に示すように、フォトレジスト層７を除去した後に、さらに別のフォトレジスト層１０をマスク露光及び現像により形成する。このフォトレジスト層１０は、フォトレジスト層７よりも小さな開口を有している。すなわち、Ｎ＋型ドレイン層９のイオン注入領域よりも内側の領域をイオン注入領域として設定している。そして、フォトレジスト層１０をマスクとして、例えばボロン（１１Ｂ+）をdose量４×１０１２／ｃｍ２、加速エネルギー１６０ＫｅＶの条件で打ち込む。
【００１６】
これにより、Ｎ＋型ドレイン層９よりも深い領域にＰ＋型埋め込み層１１が形成される。上記のようにイオン注入領域を設定しているので、Ｐ＋型埋め込み層１１はＮ−型ドレイン層２Ａ，２Ｂとの重畳が起こりにくくなる。このため、Ｎ−型ドレイン層２Ａ，２Ｂの不純物濃度に影響されずに、Ｐ＋型埋め込み層１１の不純物濃度を高精度で制御することがでるようになり、ＥＳＤ耐量の制御が容易になる。
【００１７】
次に、図３（ａ）に示すように、フォトレジスト層１０を除去し、８００°Ｃで、Ｎ＋型ソース層８及びＮ＋型ドレイン層９のアニールを行う。
【００１８】
そして、図３（ｂ）に示すように、層間絶縁膜としてＢＰＳＧ膜１２をＣＶＤ法により堆積する。その後、Ｎ＋型ソース層８及びＮ＋型ドレイン層９上にコンタクトホールを形成し、Ｎ＋型ソース層８上にソース電極１３、Ｎ＋型ドレイン層９上にドレイン電極１４を形成する。
【００１９】
このようにして完成した半導体装置によれば、Ｎ＋型ドレイン層９の下にはＮ−型ドレイン層２が形成されないようにし、かつＮ＋型ドレイン層９の下の領域にＰ＋型埋め込み層１１を形成している。Ｎ＋型ドレイン層９とＰ＋型埋め込み層１１との間で、濃度の高いＰＮ接合が形成される。即ち、局所的に接合耐圧が小さい領域が形成される。このため、ゲート電極６の下のＮ−型ドレイン層２が熱破壊する前に、サージ電流はこのＰＮ接合を通ってシリコン基板１に逃げる。その結果、ＥＳＤ耐量を向上することができる。
【００２０】
図４は、Ｐ＋型埋め込み層１１を形成するための上記イオン注入工程におけるボロン（１１Ｂ+）のdose量と最小ソースドレイン耐圧ＢＶＤＳminとの関係を示す図である。ここで、最小ソースドレイン耐圧ＢＶＤＳminは、トランジスタが動作中の場合を含めて最も低いソースドレイン耐圧である。一般に、Ｎチャネル型ＭＯＳトランジスタのソースドレイン耐圧はゲート電圧依存性を示し、ソースドレイン間に電流が流れている状態に対応して、あるゲート電圧の時に最小となる。図４に示すように、ボロン（１１Ｂ+）のdose量が０〜４×１０１２／ｃｍ２の範囲で、最小ソースドレイン耐圧ＢＶＤＳminは３６Ｖでほぼ一定である。
【００２１】
図５は、Ｐ＋型埋め込み層１１を形成するための上記イオン注入工程におけるボロン（１１Ｂ+）のdose量とＥＳＤ耐量の関係を示す図である。ＥＳＤ耐量はボロン（１１Ｂ+）のdose量が「０」の場合には、８００Ｖである。この場合でも従来例に比してＥＳＤ耐量は向上しているが、ボロン（１１Ｂ+）のdose量が４×１０１２／ｃｍ２の場合には、２７００Ｖに向上することが実験的に確認された。
【００２２】
次に、本発明の第２の実施形態による半導体装置及びその製造方法について図面を参照しながら説明する。なお、第１の実施形態の図１〜図３と同一の構成部分については同一の符号を付す。
【００２３】
まず、図６（ａ）に示すように、Ｐ型シリコン基板１の表面にＮ−型ドレイン層を形成する。第１の実施形態と異なる点は、Ｎ−型ドレイン層２は、離間領域を有しない点である。その他のプロセス条件は第１の実施形態と全く同じである。
【００２４】
次に、図６（ｂ）に示すように、ゲート酸化膜３、フィールド酸化膜４Ａ，４Ｂを形成する。そして、図６（ｃ）に示すように、全面にポリシリコン層５を形成する。ここまでの工程も第１の実施形態と全く同じである。
【００２５】
次に、図７（ａ）に示すように、Ｎ−型ドレイン層２上にフォトレジスト層２０を形成し、例えば砒素（75Ａｓ+）をdose量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込み、Ｎ＋型ソース層２１を形成する。
【００２６】
次に、図７（ｂ）に示すように、フォトレジスト層２０を除去した後に、別のフォトレジスト層２２を形成し、Ｎ＋型ドレイン層２３の形成予定領域に開口部を設ける。そして、この開口部から、例えば砒素（75Ａｓ+）をdose量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込み、その後、リン（31Ｐ+）をdose量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込む。即ち、Ｎ＋型ドレイン層２３は、砒素（75Ａｓ+）とリン（31Ｐ+）の２種類のＮ型不純物で形成される。その後の熱処理で、リン（31Ｐ+）は砒素（75Ａｓ+）より深く拡散されるため、ソースドレイン耐圧の向上に効果がある。
【００２７】
続いて、同じフォトレジスト層２２の開口部から、ボロン（１１Ｂ+）を加速エネルギー１６０ＫｅＶの条件で打ち込むことにより、Ｎ＋型ドレイン層２３の下の領域にＰ＋型埋め込み層２４を形成する。
【００２８】
本実施形態では、Ｎ−型ドレイン層２がＮ＋型ドレイン層２３の下の領域に広がっているため、Ｐ＋型埋め込み層２４の濃度を第１の実施形態のものと同じにするためには、上記ボロンのdose量よりも増加させる必要がある。
【００２９】
次に、図７（ｃ）に示すように、フォトレジスト層２２を除去し、例えば、８００°Ｃでアニールを行う。これにより、Ｎ＋型ドレイン層２３、Ｐ＋型埋め込み層２４は拡散する。ここで、サージ電流をシリコン基板１に迅速に逃がすためには、Ｐ＋型埋め込み層２４が拡散され、Ｐ型シリコン基板１に接触するようにすることが好ましい。
【００３０】
この後、図８に示すように、層間絶縁膜としてＢＰＳＧ膜１２をＣＶＤ法により堆積する。その後、Ｎ＋型ソース層２１及びＮ＋型ドレイン層２４上にコンタクトホールを形成し、Ｎ＋型ソース層２１上にソース電極１３、Ｎ＋型ドレイン層２４上にドレイン電極１４を形成する。
【００３１】
このように、本実施形態によれば、Ｎ＋型ドレイン層２３の下の領域にＰ＋型埋め込み層２４を形成しているので、Ｎ＋型ドレイン層２３とＰ＋型埋め込み層２４との間で、濃度の高いＰＮ接合が形成される。即ち、局所的に接合耐圧が小さい領域が形成される。このため、ゲート電極６の下のＮ−型ドレイン層２が熱破壊する前に、サージ電流はこのＰＮ接合を通ってシリコン基板１に逃げる。その結果、第１の実施形態と同様に、ＥＳＤ耐量を向上することが期待される。
【００３２】
なお、上記実施形態では、Ｎチャネル型ＭＯＳトランジスタについて説明したが、本発明はＰチャネル型ＭＯＳトランジスタについても同様に適用することができる。
【００３３】
【発明の効果】
本発明によれば、ＭＯＳトランジスタのＮ＋型ドレイン層９の下にはＮ−型ドレイン層２が形成されないようにし、かつＮ＋型ドレイン層９の下の領域にＰ＋型埋め込み層１１を形成した。これにより、ＥＳＤ耐圧を向上することができる。また、Ｐ＋型埋め込み層１１の形成用のボロン注入量を適切に設定することで、トランジスタの最小ソースドレイン耐圧を低下させることなく、ＥＳＤ耐量を少なくとも２７００Ｖに向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体装置及びその製造方法を示す断面図である。
【図２】本発明の第１の実施形態による半導体装置及びその製造方法を示す断面図である。
【図３】本発明の第１の実施形態による半導体装置及びその製造方法を示す断面図である。
【図４】Ｐ＋型埋め込み層１１を形成するための上記イオン注入工程におけるボロン（１１Ｂ+）のdose量と最小ソースドレイン耐圧ＢＶＤＳminとの関係を示す図である。
【図５】Ｐ＋型埋め込み層１１を形成するための上記イオン注入工程におけるボロン（１１Ｂ+）のdose量とＥＳＤ耐量の関係を示す図である。
【図６】本発明の第２の実施形態による半導体装置及びその製造方法を示す断面図である。
【図７】本発明の第２の実施形態による半導体装置及びその製造方法を示す断面図である。
【図８】本発明の第２の実施形態による半導体装置及びその製造方法を示す断面図である。
【図９】従来例に係る半導体装置を示す断面図である。
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体集積回路に内蔵される高耐圧ＭＯＳトランジスタに関する。
【０００２】
【従来の技術】
高耐圧ＭＯＳトランジスタは、高いソースドレイン耐圧（ＢＶＤＳ）、あるいは高いゲート耐圧を有しており、ＬＣＤドライバー、ＥＬドライバーや電源回路等に応用されている。
【０００３】
図９は、従来例に係るＮチャネル型の高耐圧ＭＯＳトランジスタの構造を示す断面図である。Ｐ型のシリコン基板１００の表面にゲート酸化膜１０１、厚いフィールド酸化膜１０２が形成されている。そして、ゲート酸化膜１０１から隣接するフィールド酸化膜１０２の一部上に延在するゲート電極１０３が形成されている。このゲート電極１０３の一方の端に隣接するシリコン基板１００の表面領域にＮ＋型ソース層１０４が形成されている。また、ゲート電極１０３の他方の端から離間して、半導体基板１００の表面にＮ＋型ドレイン層１０５が形成されている。
【０００４】
このＮ＋型ドレイン層１０５とゲート電極１０３の他端の間であってシリコン基板１の表面領域（オフセット領域）には、Ｎ−型ドレイン層１０６が形成されている。Ｎ−型ドレイン層１０６は、Ｎ＋型ドレイン層１０５より深く拡散され、フィールド酸化膜１０２の下方からゲート電極１０３の端に至る領域に広がっている。
【０００５】
上記の高耐圧ＭＯＳトランジスタ構造によれば、Ｎ−型ドレイン層１０６を設けたことにより、ドレイン層１０６に高電圧を印加した場合に、Ｎ−型ドレイン層１０６の中に空乏層が広がることでドレイン電界が緩和されるため、高いソースドレイン耐圧を得ることができる。また、ゲート電極１０３はゲート酸化膜１０１から隣接するフィールド酸化膜１０２の一部上に延在しているため、ゲート酸化膜１０３の破壊にも強い構造を有している。
【０００６】
【発明が解決しようとする課題】
しかしながら、本発明者の実験によれば、上記従来のトランジスタ構造では、静電破壊耐量（以下、ＥＳＤ耐量という）が低いという問題があった。例えば、人体モデルに基づく一般的な静電破壊試験（容量１００ｐＦ、抵抗１．５ＫΩ）によれば、５００Ｖ程度のＥＳＤ耐量であり、これは不充分な値であった。
【０００７】
【課題を解決するための手段】
そこで、本発明者は従来のトランジスタの静電破壊の原因を検討したところ、サージ電流がゲート電極１０３の下のＮ−型ドレイン層１０６（図９中のＡの部分）に集中し、この部分が熱破壊してしまうことが判明した。
【０００８】
そこで、本発明は図３（ａ）に示すように、Ｎ＋型ドレイン層９の下にはＮ−型ドレイン層２が形成されないようにし、かつＮ＋型ドレイン層９の下の領域にＰ＋型埋め込み層１１を形成した。これにより、Ｎ＋型ドレイン層９とＰ＋型埋め込み層１１との間でＰＮ接合が形成される。局所的に接合耐圧が小さい領域が形成される。このため、ゲート電極６の下のＮ−型ドレイン層２が熱破壊する前に、サージ電流はＮ＋型ドレイン層９からシリコン基板１に逃げる。その結果、ＥＳＤ耐量を向上することができる。
【０００９】
【発明の実施の形態】
次に、本発明の第１の実施形態による半導体装置及びその製造方法について図面を参照しながら説明する。
【００１０】
まず、図１（ａ）に示すように、Ｐ型シリコン基板１の表面にイオン注入・熱拡散によりＮ−型ドレイン層２Ａ，２Ｂを形成する。Ｎ−型ドレイン層２Ａ，２Ｂの間は離間されている。すなわち、所定のマスクを用い、この離間領域にはイオン注入がされないようにしているため、Ｎ−型ドレイン層は形成されない。ここで、Ｐ型シリコン基板１の不純物濃度は約１×１０１５／ｃｍ３である。また、イオン注入は、例えばリン（11Ｐ＋）をdose量１×１０１３／ｃｍ２の条件でＰ型シリコン基板１に打ち込む。また、熱拡散の条件は例えば１１００°Ｃ、Ｎ２雰囲気である。この結果、Ｎ−型ドレイン層２Ａ，２Ｂは、約１．２μｍの深さに拡散される。
【００１１】
次に、図１（ｂ）に示すように、ＬＯＣＯＳ（Local Oxidation Of Silicon）法を用いて、Ｎ−型ドレイン層２Ａ，２Ｂの表面に、それぞれ厚いフィールド酸化膜４Ａ，４Ｂを形成する。フィールド酸化膜４Ａ，４Ｂは一般には素子分離用に形成されるが、この半導体装置では高耐圧トランジスタの耐圧を向上するために利用している。その膜厚は目標耐圧によって異なるが、３００ｎｍ〜６００ｎｍ程度である。さらに厚いフィールド酸化膜４Ａ，４Ｂを除く、シリコン基板１の表面領域にゲート酸化膜３を形成する。その膜厚もトランジスタのゲート耐圧の目標耐圧によって異なるが、１５ｎｍ〜１００ｎｍ程度である。厚いフィールド酸化膜４Ａ，４Ｂは、ゲート酸化膜３よりも相当厚い膜厚を有している。
【００１２】
次に、図１（ｃ）に示すように、ＬＰＣＶＤ法により全面にポリシリコン層５を堆積し、更にリン等の不純物を拡散して低抵抗化する。
【００１３】
次に、図２（ａ）に示すように、ポリシリコン層５を不図示のフォトレジストを用いて選択的にエッチングし、ゲート電極６を形成する。ゲート電極６は、
ゲート酸化膜３上から隣接するフィールド酸化膜４Ａの一部上に延在するようにエッチングされる。
【００１４】
次に、図２（ｂ）に示すように、Ｎ＋型ソース層８及びＮ＋型ドレイン層９を形成する。この工程は、Ｎ−型ドレイン層２Ａ，２Ｂの間に開口を有するフォトレジスト層７を形成し、このフォトレジスト層７をマスクとしてイオン注入を行う。このイオン注入は、例えば砒素（75Ａｓ+）をdose量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込み、その後、リン（31Ｐ+）をdose量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込む。即ち、Ｎ＋型ソース層８及びＮ＋型ドレイン層９は、砒素（75Ａｓ+）とリン（31Ｐ+）の２種類のＮ型不純物で形成される。その後の熱処理で、リン（31Ｐ+）は砒素（75Ａｓ+）より深く拡散されるため、ソースドレイン耐圧の向上に効果がある。
【００１５】
次に、図２（ｃ）に示すように、フォトレジスト層７を除去した後に、さらに別のフォトレジスト層１０をマスク露光及び現像により形成する。このフォトレジスト層１０は、フォトレジスト層７よりも小さな開口を有している。すなわち、Ｎ＋型ドレイン層９のイオン注入領域よりも内側の領域をイオン注入領域として設定している。そして、フォトレジスト層１０をマスクとして、例えばボロン（１１Ｂ+）をdose量４×１０１２／ｃｍ２、加速エネルギー１６０ＫｅＶの条件で打ち込む。
【００１６】
これにより、Ｎ＋型ドレイン層９よりも深い領域にＰ＋型埋め込み層１１が形成される。上記のようにイオン注入領域を設定しているので、Ｐ＋型埋め込み層１１はＮ−型ドレイン層２Ａ，２Ｂとの重畳が起こりにくくなる。このため、Ｎ−型ドレイン層２Ａ，２Ｂの不純物濃度に影響されずに、Ｐ＋型埋め込み層１１の不純物濃度を高精度で制御することがでるようになり、ＥＳＤ耐量の制御が容易になる。
【００１７】
次に、図３（ａ）に示すように、フォトレジスト層１０を除去し、８００°Ｃで、Ｎ＋型ソース層８及びＮ＋型ドレイン層９のアニールを行う。
【００１８】
そして、図３（ｂ）に示すように、層間絶縁膜としてＢＰＳＧ膜１２をＣＶＤ法により堆積する。その後、Ｎ＋型ソース層８及びＮ＋型ドレイン層９上にコンタクトホールを形成し、Ｎ＋型ソース層８上にソース電極１３、Ｎ＋型ドレイン層９上にドレイン電極１４を形成する。
【００１９】
このようにして完成した半導体装置によれば、Ｎ＋型ドレイン層９の下にはＮ−型ドレイン層２が形成されないようにし、かつＮ＋型ドレイン層９の下の領域にＰ＋型埋め込み層１１を形成している。Ｎ＋型ドレイン層９とＰ＋型埋め込み層１１との間で、濃度の高いＰＮ接合が形成される。即ち、局所的に接合耐圧が小さい領域が形成される。このため、ゲート電極６の下のＮ−型ドレイン層２が熱破壊する前に、サージ電流はこのＰＮ接合を通ってシリコン基板１に逃げる。その結果、ＥＳＤ耐量を向上することができる。
【００２０】
図４は、Ｐ＋型埋め込み層１１を形成するための上記イオン注入工程におけるボロン（１１Ｂ+）のdose量と最小ソースドレイン耐圧ＢＶＤＳminとの関係を示す図である。ここで、最小ソースドレイン耐圧ＢＶＤＳminは、トランジスタが動作中の場合を含めて最も低いソースドレイン耐圧である。一般に、Ｎチャネル型ＭＯＳトランジスタのソースドレイン耐圧はゲート電圧依存性を示し、ソースドレイン間に電流が流れている状態に対応して、あるゲート電圧の時に最小となる。図４に示すように、ボロン（１１Ｂ+）のdose量が０〜４×１０１２／ｃｍ２の範囲で、最小ソースドレイン耐圧ＢＶＤＳminは３６Ｖでほぼ一定である。
【００２１】
図５は、Ｐ＋型埋め込み層１１を形成するための上記イオン注入工程におけるボロン（１１Ｂ+）のdose量とＥＳＤ耐量の関係を示す図である。ＥＳＤ耐量はボロン（１１Ｂ+）のdose量が「０」の場合には、８００Ｖである。この場合でも従来例に比してＥＳＤ耐量は向上しているが、ボロン（１１Ｂ+）のdose量が４×１０１２／ｃｍ２の場合には、２７００Ｖに向上することが実験的に確認された。
【００２２】
次に、本発明の第２の実施形態による半導体装置及びその製造方法について図面を参照しながら説明する。なお、第１の実施形態の図１〜図３と同一の構成部分については同一の符号を付す。
【００２３】
まず、図６（ａ）に示すように、Ｐ型シリコン基板１の表面にＮ−型ドレイン層を形成する。第１の実施形態と異なる点は、Ｎ−型ドレイン層２は、離間領域を有しない点である。その他のプロセス条件は第１の実施形態と全く同じである。
【００２４】
次に、図６（ｂ）に示すように、ゲート酸化膜３、フィールド酸化膜４Ａ，４Ｂを形成する。そして、図６（ｃ）に示すように、全面にポリシリコン層５を形成する。ここまでの工程も第１の実施形態と全く同じである。
【００２５】
次に、図７（ａ）に示すように、Ｎ−型ドレイン層２上にフォトレジスト層２０を形成し、例えば砒素（75Ａｓ+）をdose量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込み、Ｎ＋型ソース層２１を形成する。
【００２６】
次に、図７（ｂ）に示すように、フォトレジスト層２０を除去した後に、別のフォトレジスト層２２を形成し、Ｎ＋型ドレイン層２３の形成予定領域に開口部を設ける。そして、この開口部から、例えば砒素（75Ａｓ+）をdose量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込み、その後、リン（31Ｐ+）をdose量４×１０１５／ｃｍ２、加速エネルギー４０ＫｅＶの条件で打ち込む。即ち、Ｎ＋型ドレイン層２３は、砒素（75Ａｓ+）とリン（31Ｐ+）の２種類のＮ型不純物で形成される。その後の熱処理で、リン（31Ｐ+）は砒素（75Ａｓ+）より深く拡散されるため、ソースドレイン耐圧の向上に効果がある。
【００２７】
続いて、同じフォトレジスト層２２の開口部から、ボロン（１１Ｂ+）を加速エネルギー１６０ＫｅＶの条件で打ち込むことにより、Ｎ＋型ドレイン層２３の下の領域にＰ＋型埋め込み層２４を形成する。
【００２８】
本実施形態では、Ｎ−型ドレイン層２がＮ＋型ドレイン層２３の下の領域に広がっているため、Ｐ＋型埋め込み層２４の濃度を第１の実施形態のものと同じにするためには、上記ボロンのdose量よりも増加させる必要がある。
【００２９】
次に、図７（ｃ）に示すように、フォトレジスト層２２を除去し、例えば、８００°Ｃでアニールを行う。これにより、Ｎ＋型ドレイン層２３、Ｐ＋型埋め込み層２４は拡散する。ここで、サージ電流をシリコン基板１に迅速に逃がすためには、Ｐ＋型埋め込み層２４が拡散され、Ｐ型シリコン基板１に接触するようにすることが好ましい。
【００３０】
この後、図８に示すように、層間絶縁膜としてＢＰＳＧ膜１２をＣＶＤ法により堆積する。その後、Ｎ＋型ソース層２１及びＮ＋型ドレイン層２４上にコンタクトホールを形成し、Ｎ＋型ソース層２１上にソース電極１３、Ｎ＋型ドレイン層２４上にドレイン電極１４を形成する。
【００３１】
このように、本実施形態によれば、Ｎ＋型ドレイン層２３の下の領域にＰ＋型埋め込み層２４を形成しているので、Ｎ＋型ドレイン層２３とＰ＋型埋め込み層２４との間で、濃度の高いＰＮ接合が形成される。即ち、局所的に接合耐圧が小さい領域が形成される。このため、ゲート電極６の下のＮ−型ドレイン層２が熱破壊する前に、サージ電流はこのＰＮ接合を通ってシリコン基板１に逃げる。その結果、第１の実施形態と同様に、ＥＳＤ耐量を向上することが期待される。
【００３２】
なお、上記実施形態では、Ｎチャネル型ＭＯＳトランジスタについて説明したが、本発明はＰチャネル型ＭＯＳトランジスタについても同様に適用することができる。
【００３３】
【発明の効果】
本発明によれば、ＭＯＳトランジスタのＮ＋型ドレイン層９の下にはＮ−型ドレイン層２が形成されないようにし、かつＮ＋型ドレイン層９の下の領域にＰ＋型埋め込み層１１を形成した。これにより、ＥＳＤ耐圧を向上することができる。また、Ｐ＋型埋め込み層１１の形成用のボロン注入量を適切に設定することで、トランジスタの最小ソースドレイン耐圧を低下させることなく、ＥＳＤ耐量を少なくとも２７００Ｖに向上することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による半導体装置及びその製造方法を示す断面図である。
【図２】本発明の第１の実施形態による半導体装置及びその製造方法を示す断面図である。
【図３】本発明の第１の実施形態による半導体装置及びその製造方法を示す断面図である。
【図４】Ｐ＋型埋め込み層１１を形成するための上記イオン注入工程におけるボロン（１１Ｂ+）のdose量と最小ソースドレイン耐圧ＢＶＤＳminとの関係を示す図である。
【図５】Ｐ＋型埋め込み層１１を形成するための上記イオン注入工程におけるボロン（１１Ｂ+）のdose量とＥＳＤ耐量の関係を示す図である。
【図６】本発明の第２の実施形態による半導体装置及びその製造方法を示す断面図である。
【図７】本発明の第２の実施形態による半導体装置及びその製造方法を示す断面図である。
【図８】本発明の第２の実施形態による半導体装置及びその製造方法を示す断面図である。
【図９】従来例に係る半導体装置を示す断面図である。
Claims (1)
- 第１導電型の半導体基板の表面に第２導電型の低濃度の第１及び第２のドレイン層を互いに離間して形成する工程と、
前記低濃度の第１及び第２のドレイン層の表面にフィールド絶縁膜を形成する工程と、
前記低濃度の第１及び第２のドレイン層を形成した後に、前記半導体基板の表面上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上から前記フィールド絶縁膜の一部上に延在するゲート電極を形成する工程と、
第１の開口を有する第１のフォトレジスト膜をマスクとして、前記低濃度の第１及び第２のドレイン層の間であって、前記ゲート電極から離れた前記半導体基板の表面に、前記低濃度のドレイン層より浅く、第２導電型の高濃度のドレイン層を形成するための第１イオン注入を行う工程と、
前記第１の開口よりも小さな第２の開口を有する第２のフォトレジストをマスクとして、前記高濃度のドレイン層より深い領域であって、かつ前記低濃度の第１及び第２のドレイン層から離れた領域に、前記高濃度のドレイン層とＰＮ接合を成す第１導電型の埋め込み層を形成するための第２イオン注入を行う工程と、
前記埋め込み層を形成した後に、前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の前記ソース層及びドレイン層上にコンタクトホールを形成し、前記ソース層及びドレイン層上にソース電極及びドレイン電極を形成する工程と、を具備することを特徴とする半導体装置の製造方法。
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