JPH11135783A - Mosトランジスタ及びその製造方法 - Google Patents
Mosトランジスタ及びその製造方法Info
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Abstract
ラツキ及び製品変動が小さい双方向性ダイオードを有す
るMOSトランジスタ及びその製造方法を提供する。 【解決手段】 フィールド酸化膜34表面に形成したポ
リシリコンブロック51表面にホウ素イオン注入層44
aを形成する。その後、ゲート電極40をマスクにヒ素
イオン又はリンイオンをイオン注入及び熱拡散しエピタ
キシャル層33表面層にN型ベース領域35を形成する
ときの熱拡散でホウ素イオン注入層44aを拡散してポ
リシリコンブロック51全体をP型ポリシリコン層44
にする。その後、レジストパターン53をマスクにヒ素
イオン又はリンイオンをイオン注入及び熱拡散しベース
領域35にN+ 型コンタクトベース領域37を形成する
ときに同時にP型ポリシリコン層44の両端部及び中央
部にN+ 型ポリシリコン層43を形成して、N+ /P/
N+ /P/N+ の導電型構造を有する双方向性ダイオー
ド42を形成する。
Description
タ及びその製造方法に関し、特に、ポリシリコンからな
る双方向性ダイオードを有するMOSトランジスタ及び
その製造方法に関する。
参照して説明する。図において、1は半導体本体で、P
+ 型半導体基板2と、この半導体基板2表面上に形成し
たエピタキシャル層3とからなる。エピタキシャル層3
はセル部Aと表面に厚いシリコン酸化膜のフィールド絶
縁膜4が形成されたフィールド部Bとに区分され、セル
部Aはこの表面層内に選択的に形成したN型ベース領域
5と、このベース領域5の表面層内に選択的に形成した
P+ 型ソース領域6及びN+型コンタクトベース領域7
と、ベース領域5、ソース領域6及びコンタクトベース
領域7が形成されたエピタキシャル層3の元のままの領
域であるP- 型ドレイン領域8とを含んでいる。セル部
A表面のソース領域6とドレイン領域8とによって挟ま
れた位置を含むところにゲート酸化膜9を介してポリシ
リコンのゲート電極10を形成している。フィールド部
Bはこの表面層内に選択的に形成したN型ウェル11を
含んでいる。フィールド部Bの表面上にはフィールド絶
縁膜4を介して、ポリシリコンの双方向性ダイオード1
2を形成している。双方向性ダイオード12はP+ 型ポ
リシリコン層13−N型ポリシリコン層14−P+ 型ポ
リシリコン層13−N型ポリシリコン層14−P+ 型ポ
リシリコン層13の直列接続により構成されている。ゲ
ート電極10及び双方向性ダイオード12が形成された
半導体本体1上に層間絶縁膜15が形成されている。層
間絶縁膜15が形成されたセル部A上からフィールド部
B上に跨がって、層間絶縁膜15のコンタクトホールを
通してソース領域6及びコンタクトベース領域7と双方
向性ダイオード12の一端側のP+ 型ポリシリコン層1
3とを電気的接続したソース電極16が形成され、フィ
ールド部B上に層間絶縁膜15のコンタクトホールを通
して双方向性ダイオード12の他端側のP+ 型ポリシリ
コン層13と電気的接続したゲートパッド17が形成さ
れている。尚、図示していないが、ゲート電極10は同
時に形成されたゲートポリシリコン配線層と,このゲー
トポリシリコン配線層上にソース電極16及びゲートパ
ッド17と同時に形成されたゲート金属配線層とにより
ゲートパッド17に電気的に接続されている。
を参照して説明する。図4(a)に示すように、P+ 型
半導体基板2表面上にP型不純物を低濃度に含んだエピ
タキシャル層3を成長させた半導体本体1の表面層内に
選択的にN型ウェル11を形成し、N型ウェル11表面
に熱酸化による厚いシリコン酸化膜のフィールド絶縁膜
4を形成して、エピタキシャル層3をフィールド絶縁膜
4から露出するセル部Aとフィールド絶縁膜4が形成さ
れたフィールド部Bとに区分し、そのセル部A上に熱酸
化により薄いシリコン酸化膜のゲート絶縁膜9を形成
し、その後フィールド絶縁膜4及びゲート絶縁膜9表面
にポリシリコン膜20を堆積する。次に図4(b)に示
すように、レジストパターンをマスクにポリシリコン膜
20をエッチングによりパターニングして、セル部A上
にゲート電極10とフィールド部B上にポリシリコンブ
ロック21を形成する。次に図4(c)に示すようにゲ
ート電極10をマスクにセル部Aの表面層内に選択的に
ヒ素イオン又はリンイオンをイオン注入及び熱拡散して
N型ベース領域5を形成する。このとき露出されたポリ
シリコンブロック21にも同時にヒ素イオン又はリンイ
オンがイオン注入及び熱拡散されN型ポリシリコン層1
4が形成される。次に図4(d)に示すように、レジス
トパターン22をマスクにセル部Aのベース領域5表面
層内に選択的にヒ素イオン又はリンイオンをイオン注入
しレジストパターン22を除去後に熱拡散してN+ 型コ
ンタクトベース領域7を形成する。このイオン注入のと
きN型ポリシリコン層14はレジストパターン22によ
りマスクされている。次に図4(e)に示すように、ゲ
ート電極10及びレジストパターン23をマスクにセル
部Aのベース領域5表面層(ベースコンタクト領域7を
含む)に選択的にホウ素イオン又は弗化ホウ素イオンを
イオン注入してP+ 型ソース領域6を形成する。ベース
領域5、コンタクトベース領域7及びソース領域6が形
成された後のセル部Aのエピタキシャル層3の元のまま
の領域はP- 型ドレイン領域8となる。このとき同時に
N型ポリシリコン層14の両端部及び中央部にも選択的
にホウ素イオン又は弗化ホウ素イオンをイオン注入して
P+ 型ポリシリコン層13を形成し、P+ 型ポリシリコ
ン層13−N型ポリシリコン層14−P+ 型ポリシリコ
ン層13−N型ポリシリコン層14−P+ 型ポリシリコ
ン層13の直列接続からなる双方向性ダイオード12を
構成する。次に図3に示すように、以上の工程を完了し
た半導体本体1表面に層間絶縁膜15を積層し、この層
をレジストパターンをマスクにエッチングしソース領域
6及びコンタクトベース領域7と双方向性ダイオード1
2の両端部のP+ 型ポリシリコン層13,13上にコン
タクトホールを開ける。そして、このとき使用したレジ
ストパターンを除去したあと、表面にアルミニウム膜を
積層し、レジストパターンをマスクに不要部分をエッチ
ングにより除去して、セル部A上からフィールド部B上
に跨がって、層間絶縁膜15のコンタクトホールを通し
てソース領域6及びコンタクトベース領域7と双方向性
ダイオード12の一端側のP+ 型ポリシリコン層13と
に電気的接続したソース電極16を形成し、フィールド
部B上に層間絶縁膜15のコンタクトホールを通して双
方向性ダイオード12の他端側のP+ 型ポリシリコン層
13に電気的接続したゲートパッド17を形成する。最
後に半導体基板2の裏面に金属を蒸着してドレイン電極
18を形成する。
のP型パワーMOSFETの双方向性ダイオード12
は、P+ /N/P+ /N/P+ とN型ポリシリコン層1
4をP+ 型ポリシリコン層13で挟む導電型構造として
おり、その形成は、N型ポリシリコン層14をベース領
域5と同時形成し、P+ 型ポリシリコン層13をソース
領域6と同時形成しているため、双方向性ダイオード1
2及びセル部Aを形成するための不純物ドーズ量をそれ
ぞれ独立に制御することができず、P+ 型ポリシリコン
層13及びN型ポリシリコン層14を形成するための不
純物ドーズ量は優先的に決定されるソース領域6及びベ
ース領域5を形成するための不純物ドーズ量と同一とな
る。ソース領域6を形成するためのホウ素又は弗化ホウ
素イオンのドーズ量は5×1015cm-2程度に制御され
るため同時形成されるP+ 型ポリシリコン層13の不純
物濃度を十分高くすることができない。またP+ ポリシ
リコン層13をソース領域6と同時形成しており、ホウ
素イオン又は弗化ホウ素イオンのイオン注入後の熱拡散
がないため、P+ 型ポリシリコン層13をポリシリコン
ブロック21内に十分深く形成することができない。そ
のため、双方向性ダイオード12の降伏電圧波形はソフ
トとなり、双方向性ダイオード12の動作抵抗が大きく
なって、P型MOSトランジスタの静電破壊耐量が低く
なり、また双方向性ダイオード12の降伏電圧値の製造
バラツキ及び製品での変動が大きいという問題がある。
また、N型ポリシリコン層14の不純物濃度を単独に制
御できないため、双方向性ダイオード12の降伏電圧値
を任意に制御できないという問題がある。従って、本発
明は上記の問題点を解決するためになされたもので、P
型MOSトランジスタの双方向性ダイオードをP型ポリ
シリコン層をN+ 型ポリシリコン層で挟む導電型構造と
し、P型ポリシリコン層の不純物濃度の制御をセル部と
は別工程で単独に制御することにより双方向性ダイオー
ドの降伏電圧波形をハード波形とし、双方向性ダイオー
ドの降伏電圧値の製造バラツキ及び製品変動を小さく、
かつ降伏電圧値を任意に制御可能なMOSトランジスタ
及びその製造方法を提供することを目的とする。
ンジスタは、低濃度P型ドレイン領域とN型ベース領域
と高濃度P型ソース領域と高濃度N型コンタクトベース
領域とを含むセル部と厚い絶縁膜を形成したフィールド
部とに区分された半導体本体と、セル部の表面のソース
領域とドレイン領域に挟まれた位置に薄い絶縁膜を介し
て形成したポリシリコンのゲート電極と、厚い絶縁膜の
表面に形成し、P型ポリシリコン層とこれを挟む高濃度
N型ポリシリコン層とからなる双方向性ダイオードと、
ゲート電極及びダイオードが形成された半導体本体全面
に形成した層間絶縁膜と、層間絶縁膜の表面に形成し、
ソース領域及びコンタクトベース領域の表面とダイオー
ドの一端部とに電気的接続したソース電極と、層間絶縁
膜表面に形成し、ダイオードの他端部に電気的接続した
ゲートパッドとを具備している。上記手段によれば、P
型MOSトランジスタの双方向性ダイオードをP型ポリ
シリコン層を高濃度N型ポリシリコン層で挟む構造とし
ているので、双方向性ダイオードの降伏電圧波形はハー
ドとなり、また高濃度N型ポリシリコン層の不純物濃度
が高いため、層間絶縁膜の製造工程での汚染に対しても
高濃度N型ポリシリコン層の表面層は影響されず特性が
安定する。また本発明に係るMOSトランジスタは、上
記のドレイン領域、ベース領域、ソース領域及びベース
コンタクト領域がエピタキシャル層に含まれる。本発明
に係るMOSトランジスタの製造方法は、低濃度P型ド
レイン領域とN型ベース領域と高濃度P型ソース領域と
高濃度N型コンタクトベース領域とを含むセル部と厚い
絶縁膜を形成したフィールド部とに区分された半導体本
体と、セル部の表面のソース領域とドレイン領域に挟ま
れた位置に薄い絶縁膜を介して形成したポリシリコンの
ゲート電極と、厚い絶縁膜の表面に形成したポリシリコ
ンの双方向性ダイオードとを具備するMOSトランジス
タの製造方法において、ダイオードはP型ポリシリコン
層とこれを挟む高濃度N型ポリシリコン層とからなり、
P型ポリシリコン層の形成のためのP型不純物のイオン
注入はベース領域の形成のためのN型不純物のイオン注
入後の熱拡散より先に行い、P型ポリシリコン層の形成
のための熱拡散はベース領域の形成のための熱拡散と同
時に行うことを特徴とする。上記手段によれば、P型ポ
リシリコン層の形成のためのP型不純物のイオン注入は
ベース領域の形成のためのN型不純物のイオン注入後の
熱拡散より先に行い、P型ポリシリコン層の形成のため
の熱拡散はベース領域の形成のための熱拡散と同時に行
うので、P型ポリシリコン層の不純物のドーズ量の制御
をセル部とは独立に行え、かつ、セル部の不純物濃度や
拡散深さに影響することなくP型ポリシリコン層の拡散
深さを十分深くできる。また本発明に係るMOSトラン
ジスタの製造方法は、上記手段において双方向性ダイオ
ードを所定段数形成することにより、ダイオードの降伏
電圧を所定値に制御することができる。また本発明に係
るMOSトランジスタの製造方法は、半導体本体をセル
部と厚い絶縁膜を形成したフィールド部とに区分し、セ
ル部の表面に薄い絶縁膜を形成して後、厚い絶縁膜及び
薄い絶縁膜の表面にポリシリコン膜を堆積する第1工程
と、ポリシリコン膜をパターニングして薄い絶縁膜の表
面にゲート電極と厚い絶縁膜表面にポリシリコンブロッ
クを形成する第2工程と、第2工程完了後、半導体本体
表面にポリシリコンブロックの表面全面を露出させたレ
ジストパターンを形成し、このレジストパターンをマス
クにP型不純物をイオン注入してポリシリコンブロック
の表面にP型イオン注入層を形成する第3工程と、第3
工程完了後、ゲート電極をマスクにN型不純物をイオン
注入しその後熱拡散して、セル部の半導体表面層内にN
型ベース領域を形成し、ポリシリコンブロックをP型ポ
リシリコン層とする第4工程と、第4工程完了後、P型
ポリシリコン層の表面の少なくとも両端部及びベース領
域表面を部分的に露出させたレジストパターンを形成
し、このレジストパターンをマスクに高濃度N型不純物
をイオン注入しその後熱拡散して、ベース領域表面層に
高濃度N型コンタクトベース領域とP型ポリシリコン層
に高濃度N型ポリシリコン層とを形成し、ポリシリコン
ブロックを双方向性ダイオードとする第5工程と、第5
工程完了後、コンタクトベース領域及びダイオードの表
面を被覆させたレジストパターンを形成して後、このレ
ジストパターンとゲート電極をマスクに高濃度P型不純
物をドーピングさせてベース領域の表面層に高濃度P型
ソース領域を形成する第6工程と、第6工程完了後、半
導体本体表面に層間絶縁膜を堆積しパターニングしてソ
ース領域及びコンタクトベース領域とダイオード両端部
との表面を露出させて後、半導体表面にアルミニウム膜
を堆積しパターニングしてセル部からフィールド部に跨
がりソース領域とダイオードの一端部間を電気的接続す
るソース電極と、フィールド部の表面にダイオードの他
端部と電気的接続するゲートパッドとを形成する第7工
程とを含んでいる。上記手段によれば、P型ポリシリコ
ン層を形成するためのイオン注入をベース領域を形成す
るためのイオン注入後の熱拡散より先に行い、かつP型
ポリシリコン層を形成するためのイオン注入後の熱拡散
をベース領域を形成するためのイオン注入後の熱拡散に
より行うので、P型ポリシリコン層の不純物濃度の制御
はセル部とは独立に任意に行え、かつP型ポリシリコン
層の拡散深さはセル部の不純物濃度や拡散深さに影響す
ることなく十分深くでき、更に高濃度N型ポリシリコン
層を形成するためのイオン注入及び熱拡散はコンタクト
ベース領域を形成するためのイオン注入及び熱拡散と同
時に行うので、N+ 型ポリシリコン層は高不純物濃度に
形成でき、降伏電圧波形のハードで降伏電圧値の製造バ
ラツキ及び工程変動が小さく、降伏電圧値を任意に設定
できる双方向性ダイオードを有するP型MOSトランジ
スタを製造できる。また本発明に係るMOSトランジス
タの製造方法は、上記のベース領域とソース領域とベー
スコンタクト領域とがエピタキシャル層に形成され、ベ
ース領域とソース領域とベースコンタクト領域が形成さ
れたエピタキシャル層の元のままの領域が低濃度P型ド
レイン領域となる。
のP型パワーMOSFET及びその製造方法を図1及び
図2を参照して説明する。先ず構成を説明すると、図1
において、31は半導体本体で、高濃度P型であるP+
型半導体基板32と、この半導体基板32表面上に形成
したエピタキシャル層33とからなる。エピタキシャル
層33はセル部Aと表面に厚いシリコン酸化膜のフィー
ルド絶縁膜34が形成されたフィールド部Bとに区分さ
れ、セル部Aはこの表面層内に選択的に形成したN型ベ
ース領域35と、このベース領域35の表面層内に選択
的に形成した高濃度P型であるP+ 型ソース領域36及
び高濃度N型であるN+ 型コンタクトベース領域37
と、ベース領域35、ソース領域36及びコンタクトベ
ース領域37が形成されたエピタキシャル層33の元の
ままの領域である低濃度P型であるP- 型ドレイン領域
38とを含んでいる。セル部A表面のソース領域36と
ドレイン領域38とによって挟まれた位置を含むところ
に薄いシリコン酸化膜のゲート酸化膜39を介してポリ
シリコンのゲート電極40を形成している。フィールド
部Bはこの表面層内に選択的に形成したN型ウェル41
を含んでいる。フィールド部Bの表面上にはフィールド
絶縁膜34を介して、ポリシリコンの双方向性ダイオー
ド42を形成している。双方向性ダイオード42は高濃
度N型であるN+ 型ポリシリコン層43−P型ポリシリ
コン層44−N+ 型ポリシリコン層43−P型ポリシリ
コン層44−N+ 型ポリシリコン層43の直列接続によ
り構成されている。ゲート電極40及び双方向性ダイオ
ード42が形成された半導体本体31上に層間絶縁膜4
5が形成されている。層間絶縁膜45が形成されたセル
部A上からフィールド部B上に跨がって、層間絶縁膜4
5のコンタクトホールを通してソース領域36及びコン
タクトベース領域37と双方向性ダイオード42の一端
側のN+ 型ポリシリコン層43とに電気的接続したソー
ス電極46が形成され、フィールド部B上に層間絶縁膜
45のコンタクトホールを通して双方向性ダイオード4
2の他端側のN+ 型ポリシリコン層43に電気的接続し
たゲートパッド47が形成されている。尚、図示してい
ないが、ゲート電極40は同時に形成されたゲートポリ
シリコン配線層と,このゲートポリシリコン配線層上に
ソース電極46及びゲートパッド47と同時に形成され
たゲート金属配線層とによりゲートパッド47に電気的
に接続されている。
の双方向性ダイオード42をN+ /P/N+ /P/N+
とP型ポリシリコン層44をN+ 型ポリシリコン層43
で挟む導電型構造としているので、双方向性ダイオード
42の降伏電圧波形はハードとなり、動作抵抗が小さく
なるためP型パワーMOSFETの静電破壊耐量が向上
する。またN+ 型ポリシリコン層43の不純物濃度が高
いため、ゲートパッド47とN+ 型ポリシリコン層43
に挟まれた層間絶縁膜45の製造工程での汚染に対して
もN+ 型ポリシリコン層43の表面層は影響されること
はなく、双方向性ダイオード43の降伏電圧値の製造バ
ラツキ及び製品変動は小さくなり、設計どおりの降伏電
圧値で信頼性の高い双方向性ダイオード42を有するP
型パワーMOSFETを製造できる。
を参照して説明する。尚、以下の説明において(a)〜
(f)の各項目記号は、図2の(a)〜(f)のそれぞ
れに対応し、(g)の項目記号は図1に対応する。 (a)P+ 型半導体基板32表面上にP型不純物を低濃
度に含んだエピタキシャル層33を成長させた半導体本
体31の表面層内に選択的にリンイオンのイオン注入に
よりN型ウェル41を形成し、N型ウェル41表面に熱
酸化による厚いシリコン酸化膜のフィールド絶縁膜34
を形成して、エピタキシャル層33をフィールド絶縁膜
34から露出するセル部Aとフィールド絶縁膜34が形
成されたフィールド部Bとに区分し、そのセル部A上に
熱酸化により薄いシリコン酸化膜のゲート絶縁膜39を
形成し、その後フィールド絶縁膜34及びゲート絶縁膜
39表面にポリシリコン膜50を堆積する。 (b)次にレジストパターンをマスクにポリシリコン膜
50をエッチングによりパターニングし、その後レジス
トパターンを除去して、セル部A上にゲート電極40と
フィールド部B上にポリシリコンブロック51を形成す
る。 (c)次にレジストパターン52をマスクに露出したポ
リシリコンブロック51表面にホウ素イオン又は弗化ホ
ウ素イオンを4.0×1014cm-2程度でイオン注入し
てホウ素イオン注入層44aを形成する。 (d)次にレジストパターン52を除去後、ゲート電極
40をマスクにセル部Aの表面層内に選択的にヒ素イオ
ン又はリンイオンを例えば3.0×1013cm-2程度の
ドーズ量でイオン注入及び熱拡散してN型ベース領域3
5を形成する。このときの熱拡散によりホウ素イオン注
入層44aも熱拡散され、ポリシリコンブロック51全
体がP型ポリシリコン層44となる。ヒ素イオン又はリ
ンイオンのイオン注入のとき露出されたポリシリコンブ
ロック51にも同時に注入されるがホウ素イオン注入層
44aよりドーズ量が少ないためP型ポリシリコン層4
4への影響はない。 (e)次にレジストパターン53をマスクにセル部Aの
ベース領域35表面層に選択的にヒ素イオン又はリンイ
オンを例えば5.0×1015cm-2程度のドーズ量でイ
オン注入しレジストパターン53を除去後に熱拡散して
N+ 型コンタクトベース領域37を形成する。このとき
同時に、P型ポリシリコン層44の両端部及び中央部に
も選択的にヒ素イオン又はリンイオンをイオン注入及び
熱拡散してN+ 型ポリシリコン層43を形成し、N+ 型
ポリシリコン層43−P型ポリシリコン層44−N+ 型
ポリシリコン層43−P型ポリシリコン層44−N+ 型
ポリシリコン層43の直列接続からなる双方向性ダイオ
ード42を構成する。 (f)次にゲート電極40及びレジストパターン54を
マスクにセル部Aのベース領域35表面層内(ベースコ
ンタクト領域37を含む)に選択的にホウ素イオン又は
弗化ホウ素イオンを例えば5.0×1015cm-2程度の
ドーズ量でイオン注入しレジストパターン54を除去し
てP+ 型ソース領域36を形成する。ベース領域35、
コンタクトベース領域37及びソース領域36が形成さ
れた後のセル部Aのエピタキシャル層33の元のままの
領域はP- 型ドレイン領域38となる。 (g)次に、以上の工程を完了した半導体本体31表面
に層間絶縁膜45を積層し、この層をレジストパターン
をマスクにエッチングしソース領域36及びコンタクト
ベース領域37と双方向性ダイオード42の両端部のN
+ 型ポリシリコン層43,43上にコンタクトホールを
開ける。そして、このとき使用したレジストパターンを
除去後に表面にアルミニウム膜を積層し、レジストパタ
ーンをマスクに不要部分をエッチングにより除去して、
セル部A上からフィールド部B上に跨がって、層間絶縁
膜45のコンタクトホールを通してソース領域36及び
コンタクトベース領域37と双方向性ダイオード42の
一端側のN+ 型ポリシリコン層43とに電気的接続した
ソース電極46を形成し、フィールド部B上に層間絶縁
膜45のコンタクトホールを通して双方向性ダイオード
42の他端側のN+型ポリシリコン層43に電気的接続
したゲートパッド47を形成する。最後に半導体基板3
2の裏面に金属を蒸着してドレイン電極48を形成す
る。
の双方向性ダイオード42をN+ /P/N+ /P/N+
とP型ポリシリコン層44をN+ 型ポリシリコン層43
で挟む導電型構造として形成するとき、P型ポリシリコ
ン層44を形成するためのイオン注入をベース領域35
を形成するためのイオン注入後の熱拡散より先に行い、
かつ、P型ポリシリコン層44を形成するためのイオン
注入後の熱拡散をベース領域35を形成するためのイオ
ン注入後の熱拡散により行うことにより、P型ポリシリ
コン層44の不純物のドーズ量の制御をセル部とは独立
に任意に行え、かつ、P型ポリシリコン層44の拡散深
さをセル部の不純物濃度や拡散深さに影響せずに十分深
くでき、更にN+ 型ポリシリコン層43を形成するため
のイオン注入及び熱拡散はコンタクトベース領域37を
形成するためのイオン注入及び熱拡散と同時に行うこと
により、N+ 型ポリシリコン層43は高不純物濃度に形
成できる。したがって、降伏電圧波形のハードで降伏電
圧値の製造バラツキ及び工程変動の小さい双方向性ダイ
オード42を有するP型パワーMOSFETを安定して
製造することができる。また、P型ポリシリコン層44
の不純物濃度を制御することにより双方向性ダイオード
の降伏電圧値を任意に設定できる。尚、上記実施の形態
において、双方向性ダイオードをN+ /P/N+ /P/
N+ の導電型構造で説明したが、要求される降伏電圧値
により段数を増減してもよい。また、P型パワーMOS
トランジスタをP型パワーMOSFETで説明したが、
P型伝導度変調型MOSFETであってもよい。またP
型パワーMOSトランジスタは半導体集積回路の中に含
まれたものであってもよい。また、半導体本体を半導体
基板上にエピタキシャル層を成長させたもので説明した
が、半導体基板だけで構成してもよい。この場合はドレ
イン領域、ベース領域及びソース領域等は半導体基板に
含まれる。
れば、ポリシリコンの双方向性ダイオードをP型ポリシ
リコン層を高不純物濃度のN+ 型ポリシリコン層で挟む
導電型構造としているので、双方向性ダイオードの降伏
電圧波形はハードとなり、動作抵抗が小さくなるため静
電破壊耐量が向上する。またN+ 型ポリシリコン層の不
純物濃度が高いため、層間絶縁膜の製造工程での汚染に
対してもN+ 型ポリシリコン層の表面層は影響されるこ
とはなく、双方向性ダイオードの降伏電圧値の製造バラ
ツキ及び製品変動は小さくなり、信頼性の高い双方向性
ダイオード43を有するMOSトランジスタを提供で
き、また製造歩留まりを向上させることができる。また
本発明の方法によれば、ポリシリコンの双方向性ダイオ
ードをP型ポリシリコン層を高不純物濃度のN+ 型ポリ
シリコン層で挟む導電型構造として形成するとき、P型
ポリシリコン層を形成するためのイオン注入をベース領
域を形成するためのイオン注入後の熱拡散より先に行
い、更にP型ポリシリコン層を形成するためのイオン注
入後の熱拡散をベース領域を形成するためのイオン注入
後の熱拡散により行い、N型ポリシリコン層を形成する
ためのイオン注入及び熱拡散はコンタクトベース領域を
形成するためのイオン注入及び熱拡散と同時に行うこと
により、P型ポリシリコン層の不純物のドーズ量の制御
をセル部とは独立に行え、かつ、セル部の不純物濃度や
拡散深さに影響しないように行え、N+ 型ポリシリコン
層はコンタクトベース領域と同時に高不純物濃度に形成
でき、降伏電圧波形のハードで降伏電圧値の製造バラツ
キ及び工程変動の小さい双方向性ダイオードを有するM
OSトランジスタを安定して製造することができる。ま
た、P型ポリシリコン層の不純物濃度を制御することに
よりダイオードの段数を増減する以外に双方向性ダイオ
ードの降伏電圧値を任意に設定できる
ETの主要部断面図
製造工程を示す主要部断面図
図
程を示す主要部断面図
Claims (6)
- 【請求項1】低濃度P型ドレイン領域とN型ベース領域
と高濃度P型ソース領域と高濃度N型コンタクトベース
領域とを含むセル部と厚い絶縁膜を形成したフィールド
部とに区分された半導体本体と、 前記セル部の表面の前記ソース領域と前記ドレイン領域
に挟まれた位置に薄い絶縁膜を介して形成したポリシリ
コンのゲート電極と、 前記厚い絶縁膜の表面に形成し、P型ポリシリコン層と
これを挟む高濃度N型ポリシリコン層とからなる双方向
性ダイオードと、 前記ゲート電極及びダイオードが形成された半導体本体
全面に形成した層間絶縁膜と、 前記層間絶縁膜の表面に形成し、前記ソース領域及びコ
ンタクトベース領域の表面と前記ダイオードの一端部と
に電気的接続したソース電極と、 前記層間絶縁膜表面に形成し、前記ダイオードの他端部
に電気的接続したゲートパッドとを具備したMOSトラ
ンジスタ。 - 【請求項2】前記ドレイン領域、ベース領域、ソース領
域及びベースコンタクト領域がエピタキシャル層に含ま
れる請求項1記載のMOSトランジスタ。 - 【請求項3】低濃度P型ドレイン領域とN型ベース領域
と高濃度P型ソース領域と高濃度N型コンタクトベース
領域とを含むセル部と厚い絶縁膜を形成したフィールド
部とに区分された半導体本体と、 前記セル部の表面の前記ソース領域と前記ドレイン領域
に挟まれた位置に薄い絶縁膜を介して形成したポリシリ
コンのゲート電極と、 前記厚い絶縁膜の表面に形成したポリシリコンの双方向
性ダイオードとを具備するMOSトランジスタの製造方
法において、 前記ダイオードはP型ポリシリコン層とこれを挟む高濃
度N型ポリシリコン層とからなり、 前記P型ポリシリコン層の形成のためのP型不純物のイ
オン注入は前記ベース領域の形成のためのN型不純物の
イオン注入後の熱拡散より先に行い、前記P型ポリシリ
コン層の形成のための熱拡散は前記ベース領域の形成の
ための熱拡散と同時に行うことを特徴とするMOSトラ
ンジスタの製造方法。 - 【請求項4】前記ダイオードを所定段数形成することに
より、前記ダイオードの降伏電圧を所定値に制御するこ
とを特徴とする請求項3記載のMOSトランジスタの製
造方法。 - 【請求項5】半導体本体をセル部と厚い絶縁膜を形成し
たフィールド部とに区分し、前記セル部の表面に薄い絶
縁膜を形成して後、前記厚い絶縁膜及び薄い絶縁膜の表
面にポリシリコン膜を堆積する第1工程と、 前記ポリシリコン膜をパターニングして前記薄い絶縁膜
の表面にゲート電極と前記厚い絶縁膜表面にポリシリコ
ンブロックを形成する第2工程と、 第2工程完了後、半導体本体表面に前記ポリシリコンブ
ロックの表面全面を露出させたレジストパターンを形成
し、このレジストパターンをマスクにP型不純物をイオ
ン注入して前記ポリシリコンブロックの表面にP型イオ
ン注入層を形成する第3工程と、 第3工程完了後、前記ゲート電極をマスクにN型不純物
をイオン注入しその後熱拡散して、前記セル部の半導体
表面層内にN型ベース領域を形成し、前記ポリシリコン
ブロックをP型ポリシリコン層とする第4工程と、 第4工程完了後、前記P型ポリシリコン層の表面の少な
くとも両端部及び前記ベース領域表面を部分的に露出さ
せたレジストパターンを形成し、このレジストパターン
をマスクに高濃度N型不純物をイオン注入しその後熱拡
散して、前記ベース領域表面層に高濃度N型コンタクト
ベース領域と前記P型ポリシリコン層に高濃度N型ポリ
シリコン層とを形成し、前記ポリシリコンブロックを双
方向性ダイオードとする第5工程と、 第5工程完了後、前記コンタクトベース領域及びダイオ
ードの表面を被覆させたレジストパターンを形成して
後、このレジストパターンと前記ゲート電極をマスクに
高濃度P型不純物をドーピングさせて前記ベース領域の
表面層に高濃度P型ソース領域を形成する第6工程と、 第6工程完了後、半導体本体表面に層間絶縁膜を堆積し
パターニングして前記ソース領域及びコンタクトベース
領域と前記ダイオード両端部との表面を露出させて後、
半導体表面にアルミニウム膜を堆積しパターニングして
前記セル部からフィールド部に跨がり前記ソース領域と
前記ダイオードの一端部間を電気的接続するソース電極
と、前記フィールド部の表面に前記ダイオードの他端部
と電気的接続するゲートパッドとを形成する第7工程と
を含むMOSトランジスタの製造方法。 - 【請求項6】前記ベース領域とソース領域とベースコン
タクト領域とがエピタキシャル層に形成され、前記ベー
ス領域とソース領域とベースコンタクト領域が形成され
たエピタキシャル層の元のままの領域が低濃度P型ドレ
イン領域である請求項5記載のMOSトランジスタの製
造方法。
Priority Applications (1)
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---|---|---|---|
JP29973797A JP3298476B2 (ja) | 1997-10-31 | 1997-10-31 | Mosトランジスタの製造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006012960A (ja) * | 2004-06-23 | 2006-01-12 | Renesas Technology Corp | パワートランジスタ装置及びそれを用いたパワー制御システム |
JP5867623B2 (ja) * | 2012-11-08 | 2016-02-24 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
US9578432B1 (en) | 2013-04-24 | 2017-02-21 | Cirrus Logic, Inc. | Metric and tool to evaluate secondary path design in adaptive noise cancellation systems |
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1997
- 1997-10-31 JP JP29973797A patent/JP3298476B2/ja not_active Expired - Fee Related
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