JP2913817B2 - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/60—Peripheral circuit regions
- H10B20/65—Peripheral circuit regions of memory structures of the ROM only type
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリの製造方法に関し、特にサブミ
クロンゲートの大容量NAND型マスクROMに関するもので
ある。
クロンゲートの大容量NAND型マスクROMに関するもので
ある。
従来技術によるイオン注入を用いてデータ・プログラ
ムを行なうNAND型マスクROMの製造方法として、第２図
（ａ）〜（ｃ）を参照して特開昭62−92362の要旨を述
べる。
ムを行なうNAND型マスクROMの製造方法として、第２図
（ａ）〜（ｃ）を参照して特開昭62−92362の要旨を述
べる。
はじめに第２図（ａ）に示すように、LOCOS選択酸化
法によりＰ型シリコン基板１にフィールド酸化膜２を形
成したのち、ゲート酸化膜３を形成する。
法によりＰ型シリコン基板１にフィールド酸化膜２を形
成したのち、ゲート酸化膜３を形成する。
つぎに全面にポリシリコンを堆積し、レジストをマス
クとして選択エッチングすることにより、ポリシリコン
からなるゲート電極4a〜4eを形成する。
クとして選択エッチングすることにより、ポリシリコン
からなるゲート電極4a〜4eを形成する。
つぎにゲート電極をマスクとしてイオン注入してN+型
拡散層9a〜9gを形成する。
拡散層9a〜9gを形成する。
つぎに第２図（ｂ）に示すように、データ“ON"を書
き込みたいトランジスタのみに開口11a,11bを有するレ
ジスト10を形成する。
き込みたいトランジスタのみに開口11a,11bを有するレ
ジスト10を形成する。
つぎにレジスト10をマスクとしてゲート電極4b,4dを
貫通する高エネルギーで燐をイオン注入して、チャネル
にN-型ドープ層12b,12eを形成する。こうしてディプリ
ーション型のMOSFETが形成され、データ“ON"が書き込
まれたことになる。このときN-型ドープ層12a,12c,12d,
12fが形成される。
貫通する高エネルギーで燐をイオン注入して、チャネル
にN-型ドープ層12b,12eを形成する。こうしてディプリ
ーション型のMOSFETが形成され、データ“ON"が書き込
まれたことになる。このときN-型ドープ層12a,12c,12d,
12fが形成される。
つぎに第２図（ｃ）に示すように、PSG膜からなる層
間絶縁膜13を形成したのち、N+型拡散層9aにディジット
線コンタクト14を開口し、アルミニウムからなるディジ
ット線15を形成して、メモリセルおよび周辺回路にN+型
単層ドレインを用いたNAND型マスクROMが得られる。
間絶縁膜13を形成したのち、N+型拡散層9aにディジット
線コンタクト14を開口し、アルミニウムからなるディジ
ット線15を形成して、メモリセルおよび周辺回路にN+型
単層ドレインを用いたNAND型マスクROMが得られる。
第２図（ｂ）に示すように、従来のゲート電極を貫い
て燐をイオン注入しチャネルを形成することにより“O
N"を書き込む方法では、寄生的にN-型ドープ層12a,12c,
12d,12fが形成される。パンチスルーによりゲート電極
では制御できない電流経路が12cと12dとの間に生じて、
“OFF"が読めなくなるという欠点があった。
て燐をイオン注入しチャネルを形成することにより“O
N"を書き込む方法では、寄生的にN-型ドープ層12a,12c,
12d,12fが形成される。パンチスルーによりゲート電極
では制御できない電流経路が12cと12dとの間に生じて、
“OFF"が読めなくなるという欠点があった。
N+型単層ドレイントランジスタを用いる限り、パター
ン微細化が急速に進展しているなかで、スケーリングに
従って電源電圧を下げなければ信頼性にも問題が起きて
くる。
ン微細化が急速に進展しているなかで、スケーリングに
従って電源電圧を下げなければ信頼性にも問題が起きて
くる。
本発明の半導体メモリの製造方法は、第１導電型半導
体基板の一主面に第１のゲート絶縁膜を形成してから複
数のゲート電極を形成する工程と、前記ゲート電極をマ
スクとして第２導電型の不純物をイオン注入してソース
−ドレインを形成する工程と、全面に前記ゲート電極間
距離の1/2以上の膜厚の第２の絶縁膜を堆積する工程
と、前記第２の絶縁膜をエッチバックして前記ゲート電
極の側面および前記ゲート電極間の前記第１のゲート絶
縁膜上に前記第２の絶縁膜を残す工程と、所定の前記ゲ
ート電極に開口を有するレジストを形成する工程と、前
記レジストをマスクとして第２導電型の不純物をイオン
注入することにより所定の前記ゲート電極直下の前記第
１導電型半導体基板表面は選択的にデータの書き込みを
行なう工程とを含むものである。
体基板の一主面に第１のゲート絶縁膜を形成してから複
数のゲート電極を形成する工程と、前記ゲート電極をマ
スクとして第２導電型の不純物をイオン注入してソース
−ドレインを形成する工程と、全面に前記ゲート電極間
距離の1/2以上の膜厚の第２の絶縁膜を堆積する工程
と、前記第２の絶縁膜をエッチバックして前記ゲート電
極の側面および前記ゲート電極間の前記第１のゲート絶
縁膜上に前記第２の絶縁膜を残す工程と、所定の前記ゲ
ート電極に開口を有するレジストを形成する工程と、前
記レジストをマスクとして第２導電型の不純物をイオン
注入することにより所定の前記ゲート電極直下の前記第
１導電型半導体基板表面は選択的にデータの書き込みを
行なう工程とを含むものである。
本発明の一実施例について、第１図（ａ）〜（ｄ）を
参照して説明する。
参照して説明する。
はじめに第１図（ａ）に示すように、LOCOS選択酸化
法によりＰ型シリコン基板１に厚さ600〜800nmのフィー
ルド酸化膜２を形成したのち、厚さ15〜30nmのゲート酸
化膜３を形成する。
法によりＰ型シリコン基板１に厚さ600〜800nmのフィー
ルド酸化膜２を形成したのち、厚さ15〜30nmのゲート酸
化膜３を形成する。
つぎに全面にポリシリコンを堆積し、レジストをマス
クとして選択エッチングすることにより、ポリシリコン
からなるゲート電極4a〜4gを形成する。
クとして選択エッチングすることにより、ポリシリコン
からなるゲート電極4a〜4gを形成する。
このときゲート長をサブミクロンの0.4〜0.8μｍと
し、ゲート電極間隔とポリシリコン膜厚とを最適化して
アスペクト比を１以上にすることが重要である。
し、ゲート電極間隔とポリシリコン膜厚とを最適化して
アスペクト比を１以上にすることが重要である。
つぎにゲート電極4a〜4gをマスクとして、燐を加速エ
ネルギー30〜50keV、注入量（ドース）１〜３×1013cm
-2イオン注入する。
ネルギー30〜50keV、注入量（ドース）１〜３×1013cm
-2イオン注入する。
こうしてメモリセルではN-型拡散層5a〜5gを有するN-
型単層ドレイントランジスタが形成され、周辺回路では
ゲート−ドレイン間の電界強度を緩和するN-型拡散層5
h,5iが形成される。
型単層ドレイントランジスタが形成され、周辺回路では
ゲート−ドレイン間の電界強度を緩和するN-型拡散層5
h,5iが形成される。
つぎにゲート電極間距離の1/2以上の膜厚の絶縁膜６
を堆積してから、熱処理してメモリセルのゲート電極間
を埋め込む。
を堆積してから、熱処理してメモリセルのゲート電極間
を埋め込む。
つぎに第１図（ｂ）に示すように、エッチバックによ
り絶縁膜６からなる埋め込み層8a〜8eおよび側壁7a〜7d
を形成する。
り絶縁膜６からなる埋め込み層8a〜8eおよび側壁7a〜7d
を形成する。
これらをマスクとして砒素をイオン注入して、N+型拡
散層9a〜9dを形成することにより、自己整合的に周辺回
路にLDDトランジスタが形成される。
散層9a〜9dを形成することにより、自己整合的に周辺回
路にLDDトランジスタが形成される。
つぎに第１図（ｃ）に示すように、データ“ON"を書
き込みたいトランジスタのみに開口11a,11bを有するレ
ジスト10を形成する。
き込みたいトランジスタのみに開口11a,11bを有するレ
ジスト10を形成する。
つぎにレジスト10をマスクとして、ゲート電極4b,4d
を貫通する高エネルギーで燐をイオン注入する。
を貫通する高エネルギーで燐をイオン注入する。
このとき埋め込み層8a〜8dがマスクの役割を果たし、
ゲート電極4b,4dの直下のみにN-型ドープ層12a,12bが形
成され、OFFビットを介したONビット間のパンチスルー
が防止される。
ゲート電極4b,4dの直下のみにN-型ドープ層12a,12bが形
成され、OFFビットを介したONビット間のパンチスルー
が防止される。
つぎに第１図（ｄ）に示すように、PSG膜からなる層
間絶縁膜13を形成したのち、N+型拡散層9aまたはN-型拡
散層5aにディジット線コンタクト14を開口し、アルミニ
ウムからなるディジット線15を形成して素子部が完成す
る。
間絶縁膜13を形成したのち、N+型拡散層9aまたはN-型拡
散層5aにディジット線コンタクト14を開口し、アルミニ
ウムからなるディジット線15を形成して素子部が完成す
る。
こうしてメモリセルにN-型単層ドレイントランジス
タ、周辺回路にLDDトランジスタを用いたNAND型マスクR
OMが得られる。
タ、周辺回路にLDDトランジスタを用いたNAND型マスクR
OMが得られる。
N-型単層ドレイントランジスタを形成したのち、絶縁
膜を堆積してエッチバックを行ない、メモリセルにおい
てゲート電極間を絶縁膜で埋め込み、周辺回路で絶縁膜
からなる側壁を形成する。
膜を堆積してエッチバックを行ない、メモリセルにおい
てゲート電極間を絶縁膜で埋め込み、周辺回路で絶縁膜
からなる側壁を形成する。
こうして周辺回路のみに自己整合的にLDDトランジス
タを形成し、サブミクロンサイズのゲート電極を有する
MOSFETの信頼性を向上させる効果がある。
タを形成し、サブミクロンサイズのゲート電極を有する
MOSFETの信頼性を向上させる効果がある。
さらにメモリセル内のゲート電極間が絶縁膜によって
埋め込まれている。ONビット書き込みに用いたN-型拡散
層の燐のプロファイルがソース−ドレインおよびゲート
電極直下で一様になり“OFF"ビットを介した“ON"ビッ
ト間のパンチスルーが防止されるという効果がある。
埋め込まれている。ONビット書き込みに用いたN-型拡散
層の燐のプロファイルがソース−ドレインおよびゲート
電極直下で一様になり“OFF"ビットを介した“ON"ビッ
ト間のパンチスルーが防止されるという効果がある。
このように周辺回路およびメモリセル双方の信頼性を
向上させる効果がある。
向上させる効果がある。
第１図（ａ）〜（ｄ）は本発明の一実施例を工程順に示
す断面図、第２図（ａ）〜（ｃ）は従来技術による半導
体メモリの製造方法を工程順に示す断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、4a〜4g……ゲート電極、5a〜5i……
N-型拡散層、６……絶縁膜、7a〜7d……側壁、８……埋
め込み層、9a〜9g……N+型拡散層、10……レジスト、11
a,11b……開口、12a〜12f……N-型ドープ層、13……層
間絶縁膜、14……ディジット線コンタクト、15……ディ
ジット線。
す断面図、第２図（ａ）〜（ｃ）は従来技術による半導
体メモリの製造方法を工程順に示す断面図である。 １……Ｐ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、4a〜4g……ゲート電極、5a〜5i……
N-型拡散層、６……絶縁膜、7a〜7d……側壁、８……埋
め込み層、9a〜9g……N+型拡散層、10……レジスト、11
a,11b……開口、12a〜12f……N-型ドープ層、13……層
間絶縁膜、14……ディジット線コンタクト、15……ディ
ジット線。
Claims (1)
- 【請求項１】第１導電型半導体基板の一主面に第１のゲ
ート絶縁膜を形成してから複数のゲート電極を形成する
工程と、前記ゲート電極をマスクとして第２導電型の不
純物をイオン注入してソース−ドレインを形成する工程
と、全面に前記ゲート電極間距離の1/2以上の膜厚の第
２の絶縁膜を堆積する工程と、前記第２の絶縁膜をエッ
チバックして前記ゲート電極の側面および前記ゲート電
極間の前記第１のゲート絶縁膜上に前記第２の絶縁膜を
残す工程と、所定の前記ゲート電極に開口を有するレジ
ストを形成する工程と、前記レジストをマスクとして第
２導電型の不純物をイオン注入することにより所定の前
記ゲート電極直下の前記第１導電型半導体基板表面は選
択的にデータの書き込みを行なう工程とを含むことを特
徴とする半導体メモリの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292884A JP2913817B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体メモリの製造方法 |
| EP91310018A EP0484128B1 (en) | 1990-10-30 | 1991-10-30 | Method of manufacturing a semiconductor memory device |
| DE69130248T DE69130248T2 (de) | 1990-10-30 | 1991-10-30 | Herstellungsverfahren für einen Halbleiterspeicher |
| US07/784,990 US5242850A (en) | 1990-10-30 | 1991-10-30 | Method of manufacturing a semiconductor memory device having reduced parasitically doped layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292884A JP2913817B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04165671A JPH04165671A (ja) | 1992-06-11 |
| JP2913817B2 true JP2913817B2 (ja) | 1999-06-28 |
Family
ID=17787628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292884A Expired - Fee Related JP2913817B2 (ja) | 1990-10-30 | 1990-10-30 | 半導体メモリの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5242850A (ja) |
| EP (1) | EP0484128B1 (ja) |
| JP (1) | JP2913817B2 (ja) |
| DE (1) | DE69130248T2 (ja) |
Families Citing this family (11)
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|---|---|---|---|---|
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| US5369043A (en) * | 1992-12-25 | 1994-11-29 | Nippon Telegraph And Telephone Corporation | Semiconductor circuit device and method for production thereof |
| US5380676A (en) * | 1994-05-23 | 1995-01-10 | United Microelectronics Corporation | Method of manufacturing a high density ROM |
| GB2300983A (en) * | 1995-05-13 | 1996-11-20 | Holtek Microelectronics Inc | Flexible CMOS IC layout method |
| EP1249042A1 (en) * | 2000-01-20 | 2002-10-16 | Zavitan Semiconductors, Inc. | Personalized hardware |
| DE10007176A1 (de) * | 2000-02-17 | 2001-08-30 | Infineon Technologies Ag | Dekodiervorrichtung |
| US7316934B2 (en) * | 2000-12-18 | 2008-01-08 | Zavitan Semiconductors, Inc. | Personalized hardware |
| US6642147B2 (en) | 2001-08-23 | 2003-11-04 | International Business Machines Corporation | Method of making thermally stable planarizing films |
| US6562713B1 (en) | 2002-02-19 | 2003-05-13 | International Business Machines Corporation | Method of protecting semiconductor areas while exposing a gate |
| JP3975099B2 (ja) * | 2002-03-26 | 2007-09-12 | 富士通株式会社 | 半導体装置の製造方法 |
| US7396713B2 (en) * | 2005-10-07 | 2008-07-08 | International Business Machines Corporation | Structure and method for forming asymmetrical overlap capacitance in field effect transistors |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4011653A (en) * | 1971-08-23 | 1977-03-15 | Tokyo Shibaura Electric Co., Ltd. | Method for manufacturing a semiconductor integrated circuit including an insulating gate type semiconductor transistor |
| US4145701A (en) * | 1974-09-11 | 1979-03-20 | Hitachi, Ltd. | Semiconductor device |
| US4402761A (en) * | 1978-12-15 | 1983-09-06 | Raytheon Company | Method of making self-aligned gate MOS device having small channel lengths |
| JPS60241259A (ja) * | 1984-05-16 | 1985-11-30 | Hitachi Micro Comput Eng Ltd | リ−ド・オンリ−・メモリの製造方法 |
| JPS61218165A (ja) * | 1985-03-25 | 1986-09-27 | Hitachi Ltd | 半導体記憶装置及び製造方法 |
| US4908327A (en) * | 1988-05-02 | 1990-03-13 | Texas Instruments, Incorporated | Counter-doped transistor |
| US4927777A (en) * | 1989-01-24 | 1990-05-22 | Harris Corporation | Method of making a MOS transistor |
| US4951100A (en) * | 1989-07-03 | 1990-08-21 | Motorola, Inc. | Hot electron collector for a LDD transistor |
-
1990
- 1990-10-30 JP JP2292884A patent/JP2913817B2/ja not_active Expired - Fee Related
-
1991
- 1991-10-30 DE DE69130248T patent/DE69130248T2/de not_active Expired - Fee Related
- 1991-10-30 EP EP91310018A patent/EP0484128B1/en not_active Expired - Lifetime
- 1991-10-30 US US07/784,990 patent/US5242850A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5242850A (en) | 1993-09-07 |
| EP0484128A1 (en) | 1992-05-06 |
| EP0484128B1 (en) | 1998-09-23 |
| DE69130248T2 (de) | 1999-04-29 |
| JPH04165671A (ja) | 1992-06-11 |
| DE69130248D1 (de) | 1998-10-29 |
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