JP4104888B2 - 薄膜トランジスタ装置の製造方法 - Google Patents
薄膜トランジスタ装置の製造方法 Download PDFInfo
- Publication number
- JP4104888B2 JP4104888B2 JP2002092358A JP2002092358A JP4104888B2 JP 4104888 B2 JP4104888 B2 JP 4104888B2 JP 2002092358 A JP2002092358 A JP 2002092358A JP 2002092358 A JP2002092358 A JP 2002092358A JP 4104888 B2 JP4104888 B2 JP 4104888B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- semiconductor film
- forming
- insulating film
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Liquid Crystal (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜トランジスタを用いた液晶表示パネルやイメージセンサ等の薄膜トランジスタ装置の製造方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）は、液晶表示パネル、イメージセンサ及び有機ＥＬ表示パネルなどに使用されている。
【０００３】
一般的なＴＦＴは、絶縁性基板の上に形成された半導体膜と、半導体膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とにより構成される。
【０００４】
図１は従来の薄膜トランジスタ装置の製造方法を示す図である。
【０００５】
まず、ガラス基板（絶縁性基板）１０の上に、下地絶縁膜１１としてシリコン酸化膜又はシリコン窒化膜を形成する。この下地絶縁膜１１の上にアモルファスシリコン膜を形成し、このアモルファスシリコン膜にレーザを照射してポリシリコン膜１２を形成する。その後、ポリシリコン膜１２を島状にパターニングする。
【０００６】
次に、下地絶縁膜１１及びポリシリコン膜１２の上に、プラズマＣＶＤ装置を用いてシリコン酸化膜を形成し、更にこの上に金属膜を形成する。
【０００７】
次に、金属膜の上に所定のパターンでレジスト膜を形成し、このレジスト膜をマスクとして金属膜及びシリコン酸化膜をパターニングしてゲート電極１４及びゲート絶縁膜１３を形成する。
【０００８】
次いで、レジスト膜を除去した後、ゲート電極１４をマスクとしてポリシリコン膜１２にｐ型又はｎ型不純物を注入して、一対の不純物領域（ソース／ドレイン領域）１２ａ、１２ｂを形成する。
【０００９】
【発明が解決しようとする課題】
近年、ＴＦＴのより一層の微細化が要求されており、それに伴ってゲート絶縁膜の薄膜化が進んでいる。
【００１０】
しかし、上述した従来の方法では、ゲート絶縁膜をある程度よりも薄く形成すると、ＴＦＴの立ち上がり特性（以下、Ｓ値（Swing Factor）という）が劣化するという問題点がある。
【００１１】
図２は、横軸にゲート絶縁膜の厚さをとり、縦軸にＳ値をとって、ゲート絶縁膜の厚さとＳ値のばらつきとの関係を調べた結果を示す図である。この図２に示すように、ゲート絶縁膜がある厚さ以上の場合は、ゲート絶縁膜が薄いほどＳ値が小さくなり、Ｓ値のばらつきも小さくなる。すなわち、ＴＦＴの立ち上がり特性が良い。しかし、ゲート絶縁膜をある厚さ（図２では、１０ｎｍ）よりも薄くすると、Ｓ値が大きくなり、Ｓ値のばらつきも大きくなる。本願発明者らは、このような現象をポリシリコン膜と絶縁膜との界面における界面準位や固定電荷の影響と考えている。
【００１２】
ところで、ポリシリコン膜の上に絶縁膜を形成する他の方法として、ポリシリコン膜のオゾン酸化がある。これは、オゾンガス雰囲気中にガラス基板をおき、ポリシリコン膜の表面をオゾンで酸化することで、ポリシリコン膜の表面に絶縁膜を形成する方法である。この方法によれば、ポリシリコン膜と絶縁膜との界面における界面準位や固定電荷の影響がない良質な絶縁膜を得ることができる。
【００１３】
しかしながら、ポリシリコン膜のオゾン酸化では、約３時間の処理を行っても厚さが６ｎｍ程度しか酸化膜が成長しないので、ＴＦＴのゲート絶縁膜に適用することは難しい。
【００１４】
また、従来の薄膜トランジスタ装置の製造方法には以下に示す問題点がある。すなわち、アモルファスシリコン膜にレーザを照射して形成したポリシリコン膜の表面には不純物が付着している。これらの不純物がゲート絶縁膜形成後もポリシリコン膜とゲート絶縁膜との間に存在していると、トランジスタ特性劣化の原因となる。
【００１５】
このため、従来はゲート絶縁膜を形成する前に、ＨＦ系の薬剤を用いてポリシリコン膜の表面をウェットエッチングし、ポリシリコン膜の表面に付着した不純物を除去している。
【００１６】
しかし、ＨＦ系の薬剤を用いたウェットエッチングでは、エッチング量の制御が難しく、エッチング量が足りずにポリシリコン膜の表面に不純物が残存する場合がある。
【００１７】
以上から、本発明の目的は、ゲート絶縁膜を薄膜化してもＴＦＴの立ち上がり特性が良好であり、Ｓ値のばらつきが少ない薄膜トランジスタ装置の製造方法を提供することである。
【００１８】
また、本発明の他の目的は、半導体膜の表面に付着した不純物を十分に除去することができて、特性が良好な薄膜トランジスタ装置の製造方法を提供することである。
【００１９】
【課題を解決するための手段】
本願第１の発明に係わる薄膜トランジスタ装置の製造方法は、基板上に半導体膜を形成する工程と、前記半導体膜に水素をイオン化して導入する工程と、前記半導体膜の表面をオゾンで酸化し、前記イオン化した水素が導入された前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜の上方にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする。
【００２０】
本発明においては、まず、イオン化した水素を半導体膜に導入し、半導体原子と水素原子の結合を形成する。この結合は、水素原子が小さいため、半導体膜の表面から比較的奥まで形成される。次に、半導体膜の表面をオゾンで酸化すると、オゾンにより半導体膜の表面近傍にある半導体原子と水素原子の結合が切れ、半導体原子が酸素原子と結合する。このようにして、半導体膜との界面において界面準位や固定電荷の影響のない酸化膜を比較的厚く形成できる。
【００２１】
本願第２の発明に係わる薄膜トランジスタ装置の製造方法は、基板上に半導体膜を形成する工程と、前記半導体膜に水素をイオン化して導入する工程と、前記半導体膜の表面を酸化性溶液で酸化させ、前記イオン化した水素が導入された前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜の上方にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする。
【００２２】
本発明のおいては、本願第１の発明に係わる薄膜トランジスタ装置の製造方法と同様に、まず、イオン化した水素を半導体膜に導入し、半導体原子と水素原子の結合を半導体膜の表面から比較的奥まで形成する。次に、半導体膜の表面を酸化性溶液で酸化すると、酸化性溶液により半導体膜の表面近傍にある半導体原子と水素原子の結合が切れ、半導体原子が酸素原子と結合する。このようにして、半導体膜との界面において界面準位や固定電荷の影響のない酸化膜を比較的厚く形成できる。
【００２３】
本願第３の発明に係わる薄膜トランジスタ装置の製造方法は、基板上に半導体膜を形成する工程と、前記半導体膜に水素をイオン化して導入する工程と、前記半導体膜の表面をオゾンで酸化し、前記イオン化した水素が導入された前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜を除去する工程と、前記半導体膜の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極をマスクとし、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする。
【００２４】
本発明においては、まず、半導体膜の表面をオゾンで酸化して、半導体膜の表面に酸化膜を形成する。このとき、半導体膜の表面近傍に存在する不純物が酸化膜中に取り込まれる。次に、この酸化膜を除去する。これにより、半導体膜の表面近傍に存在していた不純物を取り除くことができるので、半導体膜の表面は清浄となる。次に、この半導体膜の上にゲート絶縁膜として適した厚さのゲート絶縁膜を形成する。このようにして、半導体膜との界面に特性劣化の原因となる不純物のないゲート絶縁膜を形成できる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２６】
（第１の実施の形態）
図３〜図６は本発明の第１の実施の形態に係わる薄膜トランジスタ装置の製造方法を工程順に示す断面図である。
【００２７】
まず、図３（ａ）に示すように、透明絶縁性基板としてガラス基板２０を用意する。このガラス基板２０の上に、シリコン酸化物（ＳｉＯ2 ）からなる下地絶縁膜２１をプラズマＣＶＤ法等により形成する。その後、プラズマＣＶＤ法等により、下地絶縁膜２１の上にアモルファスシリコン膜２２を約５０ｎｍの厚さに形成する。
【００２８】
次に、図３（ｂ）に示すように、エキシマレーザをガラス基板２０の上側全体に照射してシリコンを結晶化し、アモルファスシリコン膜２２をポリシリコン膜２３に変化させる。なお、アモルファスシリコン膜をポリシリコン膜に変化させる方法はこの限りではなく、アニ−ル装置やランプ加熱装置によりアモルファスシリコン膜を熱処理してアモルファスシリコン膜をポリシリコン膜に変化させてもよい。
【００２９】
その後、フォトレジストを使用し、ポリシリコン膜２３の所定の領域（ＴＦＴ形成領域）上にレジスト膜２４を形成する。
【００３０】
次に、図３（ｃ）に示すように、レジスト膜２４をマスクとしてポリシリコン膜２３をドライエッチングする。その後、レジスト膜２４をプラズマアッシング等により除去する。
【００３１】
次に、図４（ａ）に示すように、イオン注入装置を用い、加速電圧が約１０ｋＶ、ドーズ量が約１×１０15ｃｍ-2の条件で、水素原子をポリシリコン膜２３に導入する。水素原子は小さいので、ポリシリコン膜２３の表面から比較的深い部分まで進入し、シリコン原子と水素原子とが結合（以下、Ｓｉ−Ｈ結合という）する。
【００３２】
なお、イオン注入装置により水素原子をポリシリコン膜２３に導入する方法に替えて、ポリシリコン膜２３の表面を水素プラズマに曝すことにより水素原子をポリシリコン膜２３に導入してもよい。
【００３３】
次に、図４（ｂ）に示すように、例えば温度が４００℃の条件下のオゾンガス雰囲気中にガラス基板２０をおき、ポリシリコン膜２３の表面をオゾン酸化する。このとき、オゾンによりポリシリコン膜２３の表面近傍にあるＳｉ−Ｈ結合が切れ、シリコン原子が酸素原子と結合する。このようにして、ポリシリコン膜２３の表面に厚さが約１２ｎｍのシリコン酸化膜（ＳｉＯ2 ）２５ａが形成される。
【００３４】
次に、図４（ｃ）に示すように、アニ−ル装置により温度が例えば４５０℃の条件下で熱処理を施し、ポリシリコン膜２３の中にある水素原子を脱離させる。これは、ポリシリコン膜２３中に多量の水素が存在すると、ＴＦＴ特性の制御マージンが低下するためである。但し、オゾン酸化時にポリシリコン膜２３中の水素を十分に脱離することができれば、この工程を省略してもよい。
【００３５】
なお、オゾン酸化時の温度を４００℃以上とすることにより、シリコン酸化膜２５ａの膜厚を厚くできるとともに、ポリシリコン膜２３中の水素の脱離を促すという効果を得ることができる。このため、オゾン酸化時の温度は４００℃以上とすることが好ましい。但し、オゾン酸化時の温度が６００℃を超えると、ガラス基板２０が軟化するおそれがある。
【００３６】
次に、図５（ａ）に示すように、例えばスパッタ法により、シリコン酸化膜２５ａの上にアルミニウム膜等の金属膜を形成する。その後、フォトリソグラフィ法により金属膜をパターニングして、ゲート電極２６を形成する。
【００３７】
次に、図５（ｂ）に示すように、シリコン酸化膜２５ａをパターニングして、所定の形状のゲート絶縁膜２５を形成する。
【００３８】
次に、図５（ｃ）に示すように、イオン注入装置を用い、ゲート電極２６をマスクとして、加速電圧が約１０〜３０ｋＶ、ドーズ量が約１×１０13〜１×１０15ｃｍ-2の条件で、ｎ型又はｐ型の導電性不純物をポリシリコン膜２３に導入して、ソース／ドレインとなる高濃度不純物領域２３ａ、２３ｂを形成する。ｎ型の不純物領域を形成する場合にはＰＨ3 ガスを用い、ｐ型の不純物領域を形成する場合にはＢ2 Ｈ6 ガスを用いる。このとき、高濃度不純物領域２３ａ、２３ｂとチャネル領域との間に不純物濃度が低い、いわゆるＬＤＤ（Ligthly Doped Drain ）領域を形成してもよい。
【００３９】
次に、エキシマレーザをガラス基板２０の上側全体に照射して、ポリシリコン膜２３に導入した導電性不純物を活性化させる。
【００４０】
次に、図６（ａ）に示すように、ＣＶＤ法によりガラス基板２０の上側全面に例えばシリコン酸化物を堆積して層間絶縁膜２７を形成する。
【００４１】
次に、図６（ｂ）に示すように、フォトリソグラフィ法により、層間絶縁膜２７の表面から高濃度不純物領域２３ａ、２３ｂに到達するコンタクトホール２８ａ、２８ｂを形成する。
【００４２】
次に、図６（ｃ）に示すように、ガラス基板２０の上側全面に金属膜を形成し、この金属膜をパターニングしてソース電極２９ａ及びドレイン電極２９ｂを形成する。このようにして、薄膜トランジスタ装置が完成する。
【００４３】
本実施の形態では、ポリシリコン膜２３の表面に水素を導入してから、ポリシリコン膜２３の表面をオゾン酸化して、シリコン酸化膜２５ａを形成している。このため、ポリシリコン膜２３との界面において界面準位や固定電荷の影響がないシリコン酸化膜２５ａを比較的厚く形成できる。
【００４４】
図７は、横軸に試料番号をとり、縦軸にシリコン酸化膜の厚さをとって、ポリシリコン膜のオゾン酸化で得られるシリコン酸化膜の厚さを処理条件別に調べた結果を示す図である。但し、試料１、４はオゾン酸化時の温度が３５０℃、処理時間が３０分であり、試料２、５はオゾン酸化時の温度が３５０℃、処理時間が６０分であり、試料３、６はオゾン酸化時の温度が３５０℃、処理時間が１２０分である。また、試料１〜３は水素ドーピングなしでオゾン酸化した試料であり、試料４〜６は水素ドーピングしてからオゾン酸化した試料である。
【００４５】
図７に示すように、ポリシリコン膜に水素をドーピングしてからオゾン酸化した場合（試料４〜６に該当）は、ポリシリコン膜に水素をドーピングしていない場合（試料１〜３に該当）に比べて、ポリシリコン膜の表面に厚い酸化膜を得られることが分かる。この例ではオゾン酸化時の温度を３５０℃としているが、前述の如くオゾン酸化時の温度を４００℃以上とすることにより、１０ｎｍ以上のシリコン酸化膜を形成することができる。
【００４６】
また、図７より、オゾン酸化の時間を長くすると厚い酸化膜を得られることが分かる。さらに、ポリシリコン膜の表面に導入した水素のドーズ量やガラス基板温度によっても、得られる酸化膜の厚さは変わる。
【００４７】
また、オゾンガスは酸化対象物の面方位によらず均一な酸化レートで酸化対象物を酸化するので、複数の面方位が混じっているポリシリコン膜の表面を均等に酸化し、平坦な表面を持つシリコン酸化膜が形成される。
【００４８】
なお、ＴＦＴのしきい値電圧を調整する必要があるときは、イオン注入装置を用いてポリシリコン膜全体に微量のＢ（ボロン）又はＰ（リン）等の不純物を導入する。このしきい値電圧調整用不純物導入工程で、水素で希釈したＢ2 Ｈ6 ガス又はＰＨ3 ガスを用いて、導電性不純物と同時に水素をポリシリコン膜に導入してもよい。これにより、工程数を増加させることなく、ポリシリコン膜の表面近傍に前述のようなＳｉ−Ｈ結合を形成できる。
【００４９】
また、ポリシリコン膜の表面を酸化するときに、上述のようにオゾンガス雰囲気中にガラス基板をおくのではなく、酸化性溶液中にガラス基板を浸してもよい。この場合、酸化性溶液として熱硝酸又はオゾン水を用い、この溶液の中にガラス基板を浸す。このとき、酸化性溶液とポリシリコン膜の表面との間で酸化反応が行われ、ポリシリコン膜にゲート絶縁膜となる酸化膜を形成する。
【００５０】
（第２の実施の形態）
以下、本発明の第２の実施の形態について説明する。本実施の形態は、ポリシリコン膜の表面をオゾン酸化して形成したシリコン酸化膜がゲート絶縁膜として適した膜厚に達しない場合に適用する。
【００５１】
図８〜図９は本発明の第２の実施の形態に係わる薄膜トランジスタ装置の製造方法を工程順に示す断面図である。
【００５２】
まず、図８（ａ）に示すように、透明絶縁性基板としてガラス基板３０を用意する。このガラス基板３０の上に、シリコン酸化物（ＳｉＯ2 ）からなる下地絶縁膜３１をプラズマＣＶＤ法等により形成する。その後、下地絶縁膜３１の上にプラズマＣＶＤ法等によりアモルファスシリコン膜３２を約５０ｎｍの厚さに形成する。
【００５３】
次に、図８（ｂ）に示すように、エキシマレーザをガラス基板３０の上側全体に照射してシリコンを結晶化し、アモルファスシリコン膜３２をポリシリコン膜３３に変化させる。なお、アモルファスシリコン膜をポリシリコン膜に変化させる方法はこの限りではなく、アニ−ル装置やランプ加熱装置により処理し変化させてもよい。
【００５４】
その後、フォトレジストを使用し、ポリシリコン膜３３の所定の領域（ＴＦＴ形成領域）上にレジスト膜３４を形成する。
【００５５】
次に、図８（ｃ）に示すように、レジスト膜３４をマスクとしてポリシリコン膜３３をドライエッチングする。その後、レジスト膜３４をプラズマアッシング等により除去する。
【００５６】
次に、図９（ａ）に示すように、イオン注入装置を用い、加速電圧が約１０ｋＶ、ドーズ量が約１×１０15ｃｍ-2の条件で、水素原子をポリシリコン膜３３の表面に導入する。
【００５７】
次に、図９（ｂ）に示すように、例えば温度が４００℃の条件下のオゾンガス雰囲気中にガラス基板３０をおき、ポリシリコン膜３３の表面をオゾン酸化して、第１の酸化膜（ＳｉＯ2 ）３５ａを形成する。
【００５８】
その後、図９（ｃ）に示すように、プラズマＣＶＤ装置を用いて、第１の酸化膜３５ａの上に第２の酸化膜（ＳｉＯ2 ）３５ｂを形成する。このようにして、第１の酸化膜３５ａと第２の酸化膜３５ｂとを積層してなる酸化膜層をゲート絶縁膜として適した厚さにする。
【００５９】
なお、ポリシリコン膜の表面をオゾン酸化して第１の酸化膜３５ａを形成する工程からプラズマＣＶＤ装置を用いて第２の酸化膜３５ｂを形成する工程までの間は、ガラス基板３０を大気に曝さないように連続したチャンバで行うことが必要である。その後の工程は第１の実施の形態と同様であるので、ここでは説明を省略する。
【００６０】
本実施の形態では、ポリシリコン膜３３の表面に水素を導入してからポリシリコン膜３３の表面をオゾン酸化して、第１の酸化膜３５ａを形成する。その後、プラズマＣＶＤ装置により、第１の酸化膜３５ａの上に第２の酸化膜３５ｂを続けて形成する。このため、ポリシリコン膜３３との界面に界面準位や固定電荷の影響がない酸化膜層を、ＴＦＴのゲート絶縁膜として適した厚さに形成できる。
【００６１】
図１０、１１は、本実施の形態で示したようなポリシリコン膜のオゾン酸化とその後のプラズマＣＶＤ法とで形成したゲート絶縁膜と、従来のようにプラズマＣＶＤ法のみで形成したゲート絶縁膜とをそれぞれＴＦＴに適用し、ＴＦＴの特性を調べた結果を示した図である。
【００６２】
図１０は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、ＴＦＴの電流−電圧特性を調べた結果を示した図である。図１０に示すように、本実施の形態で形成したゲート絶縁膜をＴＦＴに適用した場合は、プラズマＣＶＤ法のみで形成したゲート絶縁膜を適用した場合に比べて、ドレイン電流のオフからオンへの立ち上がりが急峻になり、ＴＦＴの立ち上がり特性が良いことが分かる。
【００６３】
図１１は、横軸にゲートにかかる電界をとり、縦軸にゲートリーク電流の電流密度をとって、ゲート絶縁膜の耐性を調べた結果である。図１１に示すように、ゲートにかかる電界が約６×１０6 Ｖ／ｃｍより大きくなっても、本実施の形態で形成したゲート絶縁膜をＴＦＴに適用した場合は、プラズマＣＶＤ法のみで形成したゲート絶縁膜を適用した場合に比べて、ゲートリーク電流が少なく抑えられ、ゲート絶縁膜の耐性が向上することが分かる。
【００６４】
なお、第２の酸化膜は上述のシリコン酸化物（ＳｉＯ2 ）に限定するものではなく、例えばタンタルオキサイド（Ｔａ2 Ｏ5 ）やアルミナ（Ａｌ2 Ｏ3 ）などのようにシリコン酸化物（ＳｉＯ2 ）以外の酸化物で形成してもよく、また、これらの酸化物を複数積層させた構成にしてもよい。さらに、第２の酸化膜はプラズマＣＶＤ法以外の方法で形成してもよい。例えば、熱ＣＶＤ法により第２の酸化膜を形成することもできる。
【００６５】
（第３の実施の形態）
以下、本発明の第３の実施の形態について説明する。
【００６６】
図１２〜図１３は本発明の第３の実施の形態に係わる薄膜トランジスタ装置の製造方法を工程順に示す断面図である。
【００６７】
まず、図１２（ａ）に示すように、透明絶縁性基板としてガラス基板４０を用意する。このガラス基板４０の上に、シリコン酸化物（ＳｉＯ2 ）からなる下地絶縁膜４１をプラズマＣＶＤ法等により形成する。その後、下地絶縁膜４１の上にプラズマＣＶＤ法等によりアモルファスシリコン膜４２を約５０ｎｍの厚さに形成する。
【００６８】
次に、図１２（ｂ）に示すように、エキシマレーザをガラス基板４０の上側全体に照射してシリコンを結晶化し、アモルファスシリコン膜４２をポリシリコン膜４３に変化させる。なお、アモルファスシリコン膜をポリシリコン膜に変化させる方法はこの限りではなく、アニ−ル装置やランプ加熱装置により処理し変化させてもよい。
【００６９】
その後、フォトレジストを使用し、ポリシリコン膜４３の所定の領域（ＴＦＴ形成領域）上にレジスト膜４４を形成する。
【００７０】
次に、図１２（ｃ）に示すように、レジスト膜４４をマスクとしてポリシリコン膜４３をドライエッチングする。その後、レジスト膜４４をプラズマアッシング等により除去する。
【００７１】
次に、図１３（ａ）に示すように、例えば温度が４００℃の条件下のオゾンガス雰囲気中にガラス基板４０をおき、ポリシリコン膜４３の表面をオゾン酸化して、ポリシリコン膜４３の表面にシリコン酸化膜４５を形成する。このとき、ポリシリコン膜４３の表面近傍に存在する不純物がシリコン酸化膜４５中に取り込まれる。
【００７２】
次に、図１３（ｂ）に示すように、ＨＦ系の薬剤を用いてシリコン酸化膜４５をウェットエッチングし、シリコン酸化膜４５を除去する。このようにして、ポリシリコン膜４３の表面近傍に存在していた不純物を取り除くことができ、ポリシリコン膜４３の表面は清浄となる。
【００７３】
次に、図１３（ｃ）に示すように、プラズマＣＶＤ法等を用いて、ポリシリコン膜４３の上にゲート絶縁膜となる絶縁膜４６を形成する。
【００７４】
なお、シリコン酸化膜４５を除去する工程からポリシリコン膜４３の上に絶縁膜４６を形成する工程までの間は、ガラス基板４０を大気に曝さないように行うことが必要である。その後の工程は第１の実施の形態と同様であるので、ここでは説明を省略する。
【００７５】
本実施の形態では、ポリシリコン膜４３の表面をオゾン酸化するので、ポリシリコン膜４３表面近傍の不純物がシリコン酸化膜４５に取り込まれる。その後、このシリコン酸化膜４５を除去してから、ポリシリコン膜４３の上にプラズマＣＶＤ法等を用いて絶縁膜４６を形成する。このため、ポリシリコン膜４３との界面において界面準位や固定電荷の影響がない絶縁膜４６を、ゲート絶縁膜として適した厚さで形成できる。
【００７６】
なお、絶縁膜４６は単層のシリコン酸化物（ＳｉＯ2 ）や例えばタンタルオキサイド（Ｔａ2 Ｏ5 ）やアルミナ（Ａｌ2 Ｏ3 ）などのようにシリコン酸化物（ＳｉＯ2 ）以外の酸化物で形成してもよく、また、これらの酸化物からなる酸化膜を複数積層させた構成にしてもよい。さらに、絶縁膜４６の形成方法はプラズマＣＶＤ法に限定するものではなく、例えば熱ＣＶＤ法のように他の形成方法を用いてもよい。
【００７７】
なお、ポリシリコン膜４３の表面をオゾン酸化する前に、ポリシリコン膜４３に水素を導入してもよい。
【００７８】
（液晶表示パネル）
図１４は液晶表示パネルの構成を示すブロック図である。但し、以下の例ではＸＧＡ（１０２４×７６８ピクセル）モードの液晶表示パネルについて説明する。
【００７９】
この液晶表示パネルは、制御回路１０１、データドライバ１０２、ゲートドライバ１０３及び表示部１０４により構成されている。この液晶表示パネルには、コンピュータ等の外部装置（図示せず）から表示信号ＲＧＢ（Ｒ（赤）信号、Ｇ（緑）信号及びＢ（青）信号）、水平同期信号Ｈsync及び垂直同期信号Ｖsync等の信号が供給され、電源（図示せず）から高電ＶH 、低電圧ＶL （及び接地電位Ｖgnd が供給される。
【００８０】
表示部１０４には、水平方向に３０７２（１０２４×ＲＧＢ）個、垂直方向に７６８個の画素（サブピクセル）が配置されている。一つの画素は、ｎ型ＴＦＴ１０５と、このｎ型ＴＦＴ１０５のソース電極に接続された表示セル１０６及び蓄積容量１０７とにより構成される。表示セル１０６は、一対の電極と、それらの電極間の液晶と、この一対の電極の上方及び下方にそれぞれ配置された偏光板とにより構成される。
【００８１】
また、表示部１０４には、垂直方向に延びる３０７２本のデータバスライン１０８と、水平方向に延びる７６８本のゲートバスライン１０９とが設けられている。水平方向に並ぶ画素の各ＴＦＴ１０５のゲート電極は同一のゲートバスライン１０９に接続され、垂直方向に並ぶ画素の各ＴＦＴ１０５のドレイン電極は同一のデータバスライン１０８に接続されている。
【００８２】
制御回路１０１は、水平同期信号Ｈsync及び垂直同期信号Ｖsyncを入力し、１水平同期期間の開始時にアクティブになるデータスタート信号DSI と、１水平同期期間を一定の間隔に分割するデータクロックDCLKと、１垂直同期期間の開始時にアクティブになるデータスタート信号GSI と、垂直同期期間を一定の間隔に分割するデータクロックGCLKとを出力する。
【００８３】
データドライバ１０２は、１水平同期期間内にデータクロックDCLKに同期したタイミングで、表示部１０４の３０７２本のデータバスライン１０８にＲ信号、Ｇ信号及びＢ信号を順番に出力する。
【００８４】
ゲートドライバ１０３は、１垂直同期期間内にデータクロックGCLKに同期したタイミングで、表示部１０４の７６８本のゲートバスライン１０９に走査信号を順番に出力する。
【００８５】
表示部１０４のＴＦＴ１０５は、ゲートバスライン１０９に走査信号が供給されるとオンとなる。このとき、データバスライン１０８に表示信号ＲＧＢ（Ｒ信号、Ｇ信号及びＢ信号のいずれか１つ）が供給されると、表示セル１０６及び蓄積容量１０７に表示信号ＲＧＢが書き込まれる。表示セル１０６では、書き込まれた表示信号ＲＧＢにより液晶分子の傾きが変化し、その結果表示セル１０６の光透過率が変化する。各画素毎に表示セル１０６の光透過率を制御することによって、所望の画像が表示される。
【００８６】
この液晶表示パネルでは、前述の如く、画素内のＴＦＴはｎ型である。また、制御回路１０１、データドライバ１０２及びゲートドライバ１０３はｐ型ＴＦＴ及びｎ型ＴＦＴにより構成されている。
【００８７】
図１５は、液晶表示パネルの表示部における断面図、図１６は表示部におけるＴＦＴ基板の平面図である。なお、実際には各画素毎に、図１４に示す蓄積容量１０７が形成されているが、ここではその図示及び説明を省略する。
【００８８】
この液晶表示パネルは、図１５の断面図に示すように、相互に対向して配置されたＴＦＴ基板１２０及びＣＦ基板１５０と、これらのＴＦＴ基板１２０及びＣＦ基板１５０の間に封入された液晶１８０とにより構成されている。
【００８９】
ＴＦＴ基板１２０は、ガラス基板（透明絶縁性基板）１２１と、ガラス基板１２１上に形成されたデータバスライン１０８、ゲートバスライン１０９、ＴＦＴ１０５及び画素電極１２９等により構成されている。図１６に示すように、ゲートバスライン１０９の一部がＴＦＴ１０５のゲート電極となっており、ＴＦＴのソース電極１２７ａは画素電極１２９に接続され、ドレイン電極１２７ｂはデータバスライン１０８に接続されている。また、画素電極１２９の上には配向膜１３１が形成されている。
【００９０】
さらに、ＴＦＴ基板１２０の表示部よりも外側には、制御回路１０１、データドライバ１０２及びゲートバスドライバ１０３（駆動回路）を構成するｎ型ＴＦＴ、ｐ型ＴＦＴ及び配線等が形成されている。
【００９１】
一方、ＣＦ基板１５０は、ガラス基板（透明絶縁性基板）１５１と、このガラス基板１５１上に形成されたブラックマトリックス１５２、カラーフィルタ１５３及びコモン電極１５４とにより構成されている。ブラックマトリックス１５２は画素間の領域及びＴＦＴ形成領域を覆うように形成されている。また、各画素毎に、赤色、緑色及び青色のいずれか１色のカラーフィルタ１５３が形成されている。本例では、カラーフィルタ１５３の上にコモン電極が形成されており、このコモン電極１５４の表面は配向膜１５５により覆われている。
【００９２】
これらのＴＦＴ基板１２０及びＣＦ基板１５０は、配向膜１３１、１５５が形成された面を相互に対向させて配置される。
【００９３】
図１７はＴＦＴ１０５の形成部における平面図、図１８は図１７のI −I 線による断面図である。この図１７、図１８を参照して、ＴＦＴ基板１２０の構成を更に詳細に説明する。但し、図１７、図１８では配向膜１３１の図示を省略している。
【００９４】
ガラス基板１２１の上には、下地絶縁膜１２２が形成されている。この下地絶縁膜１２２の所定の領域上には、ＴＦＴ１０５の動作層であるポリシリコン膜１２３が形成されている。
【００９５】
このポリシリコン膜１２３にはＴＦＴ１０５のソース／ドレインである一対の不純物領域１２３ａ、１２３ｂがチャネル領域を挟んで形成されている。
【００９６】
ポリシリコン膜１２３のチャネル領域上にはゲート絶縁膜１２４が形成されており、このゲート絶縁膜１２４の上にはゲート電極１２５（ゲートバスライン１０９）が形成されている。
【００９７】
下地絶縁膜１２２及びゲート電極１２５（ゲートバスライン１０９）の上には第１の層間絶縁膜１２６が形成されている。この第１の層間絶縁膜１２６の上にはソース電極１２７ａ、ドレイン電極１２７ｂ及びデータバスライン１０８が形成されている。ソース電極１２７ａは、第１の層間絶縁膜１２６に設けられたコンタクトホール１２６ａを介して不純物領域１２３ａに電気的に接続されている。
【００９８】
第１の層間絶縁膜１２６、ゲートバスライン１０９、ソース電極１２７ａ及びドレイン電極１２７ｂの上には第２の層間絶縁膜１２８が形成されており、第２の層間絶縁膜１２８の上にはＩＴＯ（Indium−Tin Oxide ）等の透明導電体からなる画素電極１２９が形成されている。画素電極１２９は、第２の層間絶縁膜１２８に設けられたコンタクトホール１２８ａを介してソース電極１２７ａに電気的に接続されている。
【００９９】
このように、液晶表示パネルには多くのＴＦＴが用いられている。これらのＴＦＴを製造する際に、上述の第１〜第３実施の形態で示した方法を適用することにより、特性が良好なＴＦＴを形成できる。
【０１００】
なお、本発明は液晶表示パネル以外の薄膜トランジスタ装置、例えば、有機ＥＬ表示パネルやイメージセンサ等に適用することもできる。
【０１０１】
（付記１）基板上に半導体膜を形成する工程と、前記半導体膜に水素をイオン化して導入する工程と、前記半導体膜の表面をオゾンで酸化し、前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜の上方にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１０２】
（付記２）前記酸化膜の上に絶縁膜を形成する工程を有し、該絶縁膜の上に前記ゲート電極を形成することを特徴とする付記１に記載の薄膜トランジスタ装置の製造方法。
【０１０３】
（付記３）前記酸化膜は４００℃乃至６００℃の温度で形成することを特徴とする付記１に記載の薄膜トランジスタ装置の製造方法。
【０１０４】
（付記４）前記半導体膜に水素をイオン化して導入する工程において、導電性不純物を含むガスを水素ガスで希釈して用いることを特徴とする付記１又は２に記載の薄膜トランジスタ装置の製造方法。
【０１０５】
（付記５）前記ゲート絶縁膜を形成する工程と前記ゲート電極を形成する工程との間に、前記半導体膜から水素を脱離する工程を有することを特徴とする付記１に記載の薄膜トランジスタ装置の製造方法。
【０１０６】
（付記６）基板上に半導体膜を形成する工程と、前記半導体膜に水素をイオン化して導入する工程と、前記半導体膜の表面を酸化性溶液で酸化し、前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜の上方にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１０７】
（付記７）前記半導体膜に水素をイオン化して導入する工程において、導電性不純物を含むガスを水素ガスで希釈して用いることを特徴とする付記６に記載の薄膜トランジスタ装置の製造方法。
【０１０８】
（付記８）基板上に半導体膜を形成する工程と、前記半導体膜の表面をオゾンで酸化し、前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜を除去する工程と、前記半導体膜の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極をマスクとし、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１０９】
（付記９）前記酸化膜は４００℃乃至６００℃の温度で形成することを特徴とする付記８に記載の薄膜トランジスタ装置の製造方法。
【０１１０】
（付記１０） 前記酸化膜はフッ酸系溶液を用いて除去することを特徴とする付記８に記載の薄膜トランジスタ装置の製造方法。
【０１１１】
【発明の効果】
以上説明したように、本発明の薄膜トランジスタ装置の製造方法によれば、半導体膜の表面に水素を導入した後、半導体膜の表面をオゾン酸化するので、半導体膜と酸化膜との界面において界面準位や固定電荷の影響がない酸化膜を比較的厚く形成できる。この結果、酸化膜を薄膜化してもＴＦＴの立ち上がり特性が良好で、Ｓ値がばらつきが少ない薄膜トランジスタを製造することができる。
【０１１２】
また、本発明の別の薄膜トランジスタ装置の製造方法によれば、まず、半導体膜の表面をオゾン酸化して、半導体膜の表面に酸化膜を形成する。このとき、半導体膜の表面近傍に存在する不純物が酸化膜中に取り込まれる。次に、この酸化膜を除去して、半導体膜の上に絶縁膜を形成するので、半導体膜との界面において界面準位や固定電荷の影響のないゲート絶縁膜を、ゲート絶縁膜として適した厚さで形成できる。この結果、半導体膜の半導体膜の表面近傍に存在する不純物を除去することができて、特性が良好な薄膜トランジスタを製造することができる。
【図面の簡単な説明】
【図１】図１は、従来の薄膜トランジスタ装置の製造方法を示す図である。
【図２】図２は、ゲート絶縁膜とＳ値のばらつきとの関係を調べた結果を示す図である。
【図３】図３（ａ）〜図３（ｃ）は、第１の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その１）である。
【図４】図４（ａ）〜図４（ｃ）は、第１の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その２）である。
【図５】図５（ａ）〜図５（ｃ）は、第１の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その３）である。
【図６】図６（ａ）〜図６（ｃ）は、第１の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その４）である。
【図７】図７は、ポリシリコン膜のオゾン酸化で得られるシリコン酸化膜の厚さを処理条件別に調べた結果を示す図である。
【図８】図８（ａ）〜図８（ｃ）は、第２の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その１）である。
【図９】図９（ａ）〜図９（ｃ）は、第２の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その２）である。
【図１０】図１０は、ＴＦＴの電流−電圧特性を調べた結果を示す図である。
【図１１】図１１は、ゲート絶縁膜の耐性を調べた結果を示す図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第３の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その１）である。
【図１３】図１３（ａ）〜図１３（ｃ）は、第３の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その２）である。
【図１４】図１４は、液晶表示パネルの構成を示すブロック図である。
【図１５】図１５は、液晶表示パネルの表示部における断面図である。
【図１６】図１６は、液晶表示パネルの表示部におけるＴＦＴ基板の平面図である。
【図１７】図１７は、ＴＦＴの形成部における平面図である。
【図１８】図１８は、図１７のＩ−Ｉ線による断面図である。
【符号の説明】
１０、２０、３０、４０、１２１、１５１…ガラス基板、
１１、２１、３１、４１、１２２…下地絶縁膜、
１２、２３、３３、４３、１２３…ポリシリコン膜、
１２ａ、１２ｂ、１２３ａ、１２３ｂ…不純物領域、
１３、２５、１２４…ゲート絶縁膜、
１４、２６、１２５…ゲート電極、
２２、３２、４２…アモルファスシリコン膜、
２３ａ、２３ｂ…高濃度不純物領域、
２４、３４、４４…レジスト膜、
２５ａ、４５…シリコン酸化膜、
２７…層間絶縁膜、
２８ａ、２８ｂ、１２６ａ、１２８ａ…コンタクトホール、
２９ａ、１２７ａ…ソース電極、
２９ｂ、１２７ｂ…ドレイン電極、
３５ａ…第１の酸化膜、
３５ｂ…第２の酸化膜、
４６…絶縁膜、
１０１…制御回路、
１０２…データドライバ、
１０３…ゲートドライバ、
１０４…表示部、
１０５…ＴＦＴ、
１０６…表示セル、
１０７…蓄積容量、
１０８…データバスライン、
１０９…ゲートバスライン、
１２０…ＴＦＴ基板、
１２６…第１の層間絶縁膜、
１２８…第２の層間絶縁膜、
１２９…画素電極、
１３１、１５５…配向膜、
１５０…ＣＦ基板、
１５２…ブラックマトリックス、
１５３…カラーフィルタ、
１５４…コモン電極、
１８０…液晶。
【発明の属する技術分野】
本発明は、薄膜トランジスタを用いた液晶表示パネルやイメージセンサ等の薄膜トランジスタ装置の製造方法に関する。
【０００２】
【従来の技術】
薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴという）は、液晶表示パネル、イメージセンサ及び有機ＥＬ表示パネルなどに使用されている。
【０００３】
一般的なＴＦＴは、絶縁性基板の上に形成された半導体膜と、半導体膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とにより構成される。
【０００４】
図１は従来の薄膜トランジスタ装置の製造方法を示す図である。
【０００５】
まず、ガラス基板（絶縁性基板）１０の上に、下地絶縁膜１１としてシリコン酸化膜又はシリコン窒化膜を形成する。この下地絶縁膜１１の上にアモルファスシリコン膜を形成し、このアモルファスシリコン膜にレーザを照射してポリシリコン膜１２を形成する。その後、ポリシリコン膜１２を島状にパターニングする。
【０００６】
次に、下地絶縁膜１１及びポリシリコン膜１２の上に、プラズマＣＶＤ装置を用いてシリコン酸化膜を形成し、更にこの上に金属膜を形成する。
【０００７】
次に、金属膜の上に所定のパターンでレジスト膜を形成し、このレジスト膜をマスクとして金属膜及びシリコン酸化膜をパターニングしてゲート電極１４及びゲート絶縁膜１３を形成する。
【０００８】
次いで、レジスト膜を除去した後、ゲート電極１４をマスクとしてポリシリコン膜１２にｐ型又はｎ型不純物を注入して、一対の不純物領域（ソース／ドレイン領域）１２ａ、１２ｂを形成する。
【０００９】
【発明が解決しようとする課題】
近年、ＴＦＴのより一層の微細化が要求されており、それに伴ってゲート絶縁膜の薄膜化が進んでいる。
【００１０】
しかし、上述した従来の方法では、ゲート絶縁膜をある程度よりも薄く形成すると、ＴＦＴの立ち上がり特性（以下、Ｓ値（Swing Factor）という）が劣化するという問題点がある。
【００１１】
図２は、横軸にゲート絶縁膜の厚さをとり、縦軸にＳ値をとって、ゲート絶縁膜の厚さとＳ値のばらつきとの関係を調べた結果を示す図である。この図２に示すように、ゲート絶縁膜がある厚さ以上の場合は、ゲート絶縁膜が薄いほどＳ値が小さくなり、Ｓ値のばらつきも小さくなる。すなわち、ＴＦＴの立ち上がり特性が良い。しかし、ゲート絶縁膜をある厚さ（図２では、１０ｎｍ）よりも薄くすると、Ｓ値が大きくなり、Ｓ値のばらつきも大きくなる。本願発明者らは、このような現象をポリシリコン膜と絶縁膜との界面における界面準位や固定電荷の影響と考えている。
【００１２】
ところで、ポリシリコン膜の上に絶縁膜を形成する他の方法として、ポリシリコン膜のオゾン酸化がある。これは、オゾンガス雰囲気中にガラス基板をおき、ポリシリコン膜の表面をオゾンで酸化することで、ポリシリコン膜の表面に絶縁膜を形成する方法である。この方法によれば、ポリシリコン膜と絶縁膜との界面における界面準位や固定電荷の影響がない良質な絶縁膜を得ることができる。
【００１３】
しかしながら、ポリシリコン膜のオゾン酸化では、約３時間の処理を行っても厚さが６ｎｍ程度しか酸化膜が成長しないので、ＴＦＴのゲート絶縁膜に適用することは難しい。
【００１４】
また、従来の薄膜トランジスタ装置の製造方法には以下に示す問題点がある。すなわち、アモルファスシリコン膜にレーザを照射して形成したポリシリコン膜の表面には不純物が付着している。これらの不純物がゲート絶縁膜形成後もポリシリコン膜とゲート絶縁膜との間に存在していると、トランジスタ特性劣化の原因となる。
【００１５】
このため、従来はゲート絶縁膜を形成する前に、ＨＦ系の薬剤を用いてポリシリコン膜の表面をウェットエッチングし、ポリシリコン膜の表面に付着した不純物を除去している。
【００１６】
しかし、ＨＦ系の薬剤を用いたウェットエッチングでは、エッチング量の制御が難しく、エッチング量が足りずにポリシリコン膜の表面に不純物が残存する場合がある。
【００１７】
以上から、本発明の目的は、ゲート絶縁膜を薄膜化してもＴＦＴの立ち上がり特性が良好であり、Ｓ値のばらつきが少ない薄膜トランジスタ装置の製造方法を提供することである。
【００１８】
また、本発明の他の目的は、半導体膜の表面に付着した不純物を十分に除去することができて、特性が良好な薄膜トランジスタ装置の製造方法を提供することである。
【００１９】
【課題を解決するための手段】
本願第１の発明に係わる薄膜トランジスタ装置の製造方法は、基板上に半導体膜を形成する工程と、前記半導体膜に水素をイオン化して導入する工程と、前記半導体膜の表面をオゾンで酸化し、前記イオン化した水素が導入された前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜の上方にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする。
【００２０】
本発明においては、まず、イオン化した水素を半導体膜に導入し、半導体原子と水素原子の結合を形成する。この結合は、水素原子が小さいため、半導体膜の表面から比較的奥まで形成される。次に、半導体膜の表面をオゾンで酸化すると、オゾンにより半導体膜の表面近傍にある半導体原子と水素原子の結合が切れ、半導体原子が酸素原子と結合する。このようにして、半導体膜との界面において界面準位や固定電荷の影響のない酸化膜を比較的厚く形成できる。
【００２１】
本願第２の発明に係わる薄膜トランジスタ装置の製造方法は、基板上に半導体膜を形成する工程と、前記半導体膜に水素をイオン化して導入する工程と、前記半導体膜の表面を酸化性溶液で酸化させ、前記イオン化した水素が導入された前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜の上方にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする。
【００２２】
本発明のおいては、本願第１の発明に係わる薄膜トランジスタ装置の製造方法と同様に、まず、イオン化した水素を半導体膜に導入し、半導体原子と水素原子の結合を半導体膜の表面から比較的奥まで形成する。次に、半導体膜の表面を酸化性溶液で酸化すると、酸化性溶液により半導体膜の表面近傍にある半導体原子と水素原子の結合が切れ、半導体原子が酸素原子と結合する。このようにして、半導体膜との界面において界面準位や固定電荷の影響のない酸化膜を比較的厚く形成できる。
【００２３】
本願第３の発明に係わる薄膜トランジスタ装置の製造方法は、基板上に半導体膜を形成する工程と、前記半導体膜に水素をイオン化して導入する工程と、前記半導体膜の表面をオゾンで酸化し、前記イオン化した水素が導入された前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜を除去する工程と、前記半導体膜の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極をマスクとし、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする。
【００２４】
本発明においては、まず、半導体膜の表面をオゾンで酸化して、半導体膜の表面に酸化膜を形成する。このとき、半導体膜の表面近傍に存在する不純物が酸化膜中に取り込まれる。次に、この酸化膜を除去する。これにより、半導体膜の表面近傍に存在していた不純物を取り除くことができるので、半導体膜の表面は清浄となる。次に、この半導体膜の上にゲート絶縁膜として適した厚さのゲート絶縁膜を形成する。このようにして、半導体膜との界面に特性劣化の原因となる不純物のないゲート絶縁膜を形成できる。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００２６】
（第１の実施の形態）
図３〜図６は本発明の第１の実施の形態に係わる薄膜トランジスタ装置の製造方法を工程順に示す断面図である。
【００２７】
まず、図３（ａ）に示すように、透明絶縁性基板としてガラス基板２０を用意する。このガラス基板２０の上に、シリコン酸化物（ＳｉＯ2 ）からなる下地絶縁膜２１をプラズマＣＶＤ法等により形成する。その後、プラズマＣＶＤ法等により、下地絶縁膜２１の上にアモルファスシリコン膜２２を約５０ｎｍの厚さに形成する。
【００２８】
次に、図３（ｂ）に示すように、エキシマレーザをガラス基板２０の上側全体に照射してシリコンを結晶化し、アモルファスシリコン膜２２をポリシリコン膜２３に変化させる。なお、アモルファスシリコン膜をポリシリコン膜に変化させる方法はこの限りではなく、アニ−ル装置やランプ加熱装置によりアモルファスシリコン膜を熱処理してアモルファスシリコン膜をポリシリコン膜に変化させてもよい。
【００２９】
その後、フォトレジストを使用し、ポリシリコン膜２３の所定の領域（ＴＦＴ形成領域）上にレジスト膜２４を形成する。
【００３０】
次に、図３（ｃ）に示すように、レジスト膜２４をマスクとしてポリシリコン膜２３をドライエッチングする。その後、レジスト膜２４をプラズマアッシング等により除去する。
【００３１】
次に、図４（ａ）に示すように、イオン注入装置を用い、加速電圧が約１０ｋＶ、ドーズ量が約１×１０15ｃｍ-2の条件で、水素原子をポリシリコン膜２３に導入する。水素原子は小さいので、ポリシリコン膜２３の表面から比較的深い部分まで進入し、シリコン原子と水素原子とが結合（以下、Ｓｉ−Ｈ結合という）する。
【００３２】
なお、イオン注入装置により水素原子をポリシリコン膜２３に導入する方法に替えて、ポリシリコン膜２３の表面を水素プラズマに曝すことにより水素原子をポリシリコン膜２３に導入してもよい。
【００３３】
次に、図４（ｂ）に示すように、例えば温度が４００℃の条件下のオゾンガス雰囲気中にガラス基板２０をおき、ポリシリコン膜２３の表面をオゾン酸化する。このとき、オゾンによりポリシリコン膜２３の表面近傍にあるＳｉ−Ｈ結合が切れ、シリコン原子が酸素原子と結合する。このようにして、ポリシリコン膜２３の表面に厚さが約１２ｎｍのシリコン酸化膜（ＳｉＯ2 ）２５ａが形成される。
【００３４】
次に、図４（ｃ）に示すように、アニ−ル装置により温度が例えば４５０℃の条件下で熱処理を施し、ポリシリコン膜２３の中にある水素原子を脱離させる。これは、ポリシリコン膜２３中に多量の水素が存在すると、ＴＦＴ特性の制御マージンが低下するためである。但し、オゾン酸化時にポリシリコン膜２３中の水素を十分に脱離することができれば、この工程を省略してもよい。
【００３５】
なお、オゾン酸化時の温度を４００℃以上とすることにより、シリコン酸化膜２５ａの膜厚を厚くできるとともに、ポリシリコン膜２３中の水素の脱離を促すという効果を得ることができる。このため、オゾン酸化時の温度は４００℃以上とすることが好ましい。但し、オゾン酸化時の温度が６００℃を超えると、ガラス基板２０が軟化するおそれがある。
【００３６】
次に、図５（ａ）に示すように、例えばスパッタ法により、シリコン酸化膜２５ａの上にアルミニウム膜等の金属膜を形成する。その後、フォトリソグラフィ法により金属膜をパターニングして、ゲート電極２６を形成する。
【００３７】
次に、図５（ｂ）に示すように、シリコン酸化膜２５ａをパターニングして、所定の形状のゲート絶縁膜２５を形成する。
【００３８】
次に、図５（ｃ）に示すように、イオン注入装置を用い、ゲート電極２６をマスクとして、加速電圧が約１０〜３０ｋＶ、ドーズ量が約１×１０13〜１×１０15ｃｍ-2の条件で、ｎ型又はｐ型の導電性不純物をポリシリコン膜２３に導入して、ソース／ドレインとなる高濃度不純物領域２３ａ、２３ｂを形成する。ｎ型の不純物領域を形成する場合にはＰＨ3 ガスを用い、ｐ型の不純物領域を形成する場合にはＢ2 Ｈ6 ガスを用いる。このとき、高濃度不純物領域２３ａ、２３ｂとチャネル領域との間に不純物濃度が低い、いわゆるＬＤＤ（Ligthly Doped Drain ）領域を形成してもよい。
【００３９】
次に、エキシマレーザをガラス基板２０の上側全体に照射して、ポリシリコン膜２３に導入した導電性不純物を活性化させる。
【００４０】
次に、図６（ａ）に示すように、ＣＶＤ法によりガラス基板２０の上側全面に例えばシリコン酸化物を堆積して層間絶縁膜２７を形成する。
【００４１】
次に、図６（ｂ）に示すように、フォトリソグラフィ法により、層間絶縁膜２７の表面から高濃度不純物領域２３ａ、２３ｂに到達するコンタクトホール２８ａ、２８ｂを形成する。
【００４２】
次に、図６（ｃ）に示すように、ガラス基板２０の上側全面に金属膜を形成し、この金属膜をパターニングしてソース電極２９ａ及びドレイン電極２９ｂを形成する。このようにして、薄膜トランジスタ装置が完成する。
【００４３】
本実施の形態では、ポリシリコン膜２３の表面に水素を導入してから、ポリシリコン膜２３の表面をオゾン酸化して、シリコン酸化膜２５ａを形成している。このため、ポリシリコン膜２３との界面において界面準位や固定電荷の影響がないシリコン酸化膜２５ａを比較的厚く形成できる。
【００４４】
図７は、横軸に試料番号をとり、縦軸にシリコン酸化膜の厚さをとって、ポリシリコン膜のオゾン酸化で得られるシリコン酸化膜の厚さを処理条件別に調べた結果を示す図である。但し、試料１、４はオゾン酸化時の温度が３５０℃、処理時間が３０分であり、試料２、５はオゾン酸化時の温度が３５０℃、処理時間が６０分であり、試料３、６はオゾン酸化時の温度が３５０℃、処理時間が１２０分である。また、試料１〜３は水素ドーピングなしでオゾン酸化した試料であり、試料４〜６は水素ドーピングしてからオゾン酸化した試料である。
【００４５】
図７に示すように、ポリシリコン膜に水素をドーピングしてからオゾン酸化した場合（試料４〜６に該当）は、ポリシリコン膜に水素をドーピングしていない場合（試料１〜３に該当）に比べて、ポリシリコン膜の表面に厚い酸化膜を得られることが分かる。この例ではオゾン酸化時の温度を３５０℃としているが、前述の如くオゾン酸化時の温度を４００℃以上とすることにより、１０ｎｍ以上のシリコン酸化膜を形成することができる。
【００４６】
また、図７より、オゾン酸化の時間を長くすると厚い酸化膜を得られることが分かる。さらに、ポリシリコン膜の表面に導入した水素のドーズ量やガラス基板温度によっても、得られる酸化膜の厚さは変わる。
【００４７】
また、オゾンガスは酸化対象物の面方位によらず均一な酸化レートで酸化対象物を酸化するので、複数の面方位が混じっているポリシリコン膜の表面を均等に酸化し、平坦な表面を持つシリコン酸化膜が形成される。
【００４８】
なお、ＴＦＴのしきい値電圧を調整する必要があるときは、イオン注入装置を用いてポリシリコン膜全体に微量のＢ（ボロン）又はＰ（リン）等の不純物を導入する。このしきい値電圧調整用不純物導入工程で、水素で希釈したＢ2 Ｈ6 ガス又はＰＨ3 ガスを用いて、導電性不純物と同時に水素をポリシリコン膜に導入してもよい。これにより、工程数を増加させることなく、ポリシリコン膜の表面近傍に前述のようなＳｉ−Ｈ結合を形成できる。
【００４９】
また、ポリシリコン膜の表面を酸化するときに、上述のようにオゾンガス雰囲気中にガラス基板をおくのではなく、酸化性溶液中にガラス基板を浸してもよい。この場合、酸化性溶液として熱硝酸又はオゾン水を用い、この溶液の中にガラス基板を浸す。このとき、酸化性溶液とポリシリコン膜の表面との間で酸化反応が行われ、ポリシリコン膜にゲート絶縁膜となる酸化膜を形成する。
【００５０】
（第２の実施の形態）
以下、本発明の第２の実施の形態について説明する。本実施の形態は、ポリシリコン膜の表面をオゾン酸化して形成したシリコン酸化膜がゲート絶縁膜として適した膜厚に達しない場合に適用する。
【００５１】
図８〜図９は本発明の第２の実施の形態に係わる薄膜トランジスタ装置の製造方法を工程順に示す断面図である。
【００５２】
まず、図８（ａ）に示すように、透明絶縁性基板としてガラス基板３０を用意する。このガラス基板３０の上に、シリコン酸化物（ＳｉＯ2 ）からなる下地絶縁膜３１をプラズマＣＶＤ法等により形成する。その後、下地絶縁膜３１の上にプラズマＣＶＤ法等によりアモルファスシリコン膜３２を約５０ｎｍの厚さに形成する。
【００５３】
次に、図８（ｂ）に示すように、エキシマレーザをガラス基板３０の上側全体に照射してシリコンを結晶化し、アモルファスシリコン膜３２をポリシリコン膜３３に変化させる。なお、アモルファスシリコン膜をポリシリコン膜に変化させる方法はこの限りではなく、アニ−ル装置やランプ加熱装置により処理し変化させてもよい。
【００５４】
その後、フォトレジストを使用し、ポリシリコン膜３３の所定の領域（ＴＦＴ形成領域）上にレジスト膜３４を形成する。
【００５５】
次に、図８（ｃ）に示すように、レジスト膜３４をマスクとしてポリシリコン膜３３をドライエッチングする。その後、レジスト膜３４をプラズマアッシング等により除去する。
【００５６】
次に、図９（ａ）に示すように、イオン注入装置を用い、加速電圧が約１０ｋＶ、ドーズ量が約１×１０15ｃｍ-2の条件で、水素原子をポリシリコン膜３３の表面に導入する。
【００５７】
次に、図９（ｂ）に示すように、例えば温度が４００℃の条件下のオゾンガス雰囲気中にガラス基板３０をおき、ポリシリコン膜３３の表面をオゾン酸化して、第１の酸化膜（ＳｉＯ2 ）３５ａを形成する。
【００５８】
その後、図９（ｃ）に示すように、プラズマＣＶＤ装置を用いて、第１の酸化膜３５ａの上に第２の酸化膜（ＳｉＯ2 ）３５ｂを形成する。このようにして、第１の酸化膜３５ａと第２の酸化膜３５ｂとを積層してなる酸化膜層をゲート絶縁膜として適した厚さにする。
【００５９】
なお、ポリシリコン膜の表面をオゾン酸化して第１の酸化膜３５ａを形成する工程からプラズマＣＶＤ装置を用いて第２の酸化膜３５ｂを形成する工程までの間は、ガラス基板３０を大気に曝さないように連続したチャンバで行うことが必要である。その後の工程は第１の実施の形態と同様であるので、ここでは説明を省略する。
【００６０】
本実施の形態では、ポリシリコン膜３３の表面に水素を導入してからポリシリコン膜３３の表面をオゾン酸化して、第１の酸化膜３５ａを形成する。その後、プラズマＣＶＤ装置により、第１の酸化膜３５ａの上に第２の酸化膜３５ｂを続けて形成する。このため、ポリシリコン膜３３との界面に界面準位や固定電荷の影響がない酸化膜層を、ＴＦＴのゲート絶縁膜として適した厚さに形成できる。
【００６１】
図１０、１１は、本実施の形態で示したようなポリシリコン膜のオゾン酸化とその後のプラズマＣＶＤ法とで形成したゲート絶縁膜と、従来のようにプラズマＣＶＤ法のみで形成したゲート絶縁膜とをそれぞれＴＦＴに適用し、ＴＦＴの特性を調べた結果を示した図である。
【００６２】
図１０は、横軸にゲート電圧をとり、縦軸にドレイン電流をとって、ＴＦＴの電流−電圧特性を調べた結果を示した図である。図１０に示すように、本実施の形態で形成したゲート絶縁膜をＴＦＴに適用した場合は、プラズマＣＶＤ法のみで形成したゲート絶縁膜を適用した場合に比べて、ドレイン電流のオフからオンへの立ち上がりが急峻になり、ＴＦＴの立ち上がり特性が良いことが分かる。
【００６３】
図１１は、横軸にゲートにかかる電界をとり、縦軸にゲートリーク電流の電流密度をとって、ゲート絶縁膜の耐性を調べた結果である。図１１に示すように、ゲートにかかる電界が約６×１０6 Ｖ／ｃｍより大きくなっても、本実施の形態で形成したゲート絶縁膜をＴＦＴに適用した場合は、プラズマＣＶＤ法のみで形成したゲート絶縁膜を適用した場合に比べて、ゲートリーク電流が少なく抑えられ、ゲート絶縁膜の耐性が向上することが分かる。
【００６４】
なお、第２の酸化膜は上述のシリコン酸化物（ＳｉＯ2 ）に限定するものではなく、例えばタンタルオキサイド（Ｔａ2 Ｏ5 ）やアルミナ（Ａｌ2 Ｏ3 ）などのようにシリコン酸化物（ＳｉＯ2 ）以外の酸化物で形成してもよく、また、これらの酸化物を複数積層させた構成にしてもよい。さらに、第２の酸化膜はプラズマＣＶＤ法以外の方法で形成してもよい。例えば、熱ＣＶＤ法により第２の酸化膜を形成することもできる。
【００６５】
（第３の実施の形態）
以下、本発明の第３の実施の形態について説明する。
【００６６】
図１２〜図１３は本発明の第３の実施の形態に係わる薄膜トランジスタ装置の製造方法を工程順に示す断面図である。
【００６７】
まず、図１２（ａ）に示すように、透明絶縁性基板としてガラス基板４０を用意する。このガラス基板４０の上に、シリコン酸化物（ＳｉＯ2 ）からなる下地絶縁膜４１をプラズマＣＶＤ法等により形成する。その後、下地絶縁膜４１の上にプラズマＣＶＤ法等によりアモルファスシリコン膜４２を約５０ｎｍの厚さに形成する。
【００６８】
次に、図１２（ｂ）に示すように、エキシマレーザをガラス基板４０の上側全体に照射してシリコンを結晶化し、アモルファスシリコン膜４２をポリシリコン膜４３に変化させる。なお、アモルファスシリコン膜をポリシリコン膜に変化させる方法はこの限りではなく、アニ−ル装置やランプ加熱装置により処理し変化させてもよい。
【００６９】
その後、フォトレジストを使用し、ポリシリコン膜４３の所定の領域（ＴＦＴ形成領域）上にレジスト膜４４を形成する。
【００７０】
次に、図１２（ｃ）に示すように、レジスト膜４４をマスクとしてポリシリコン膜４３をドライエッチングする。その後、レジスト膜４４をプラズマアッシング等により除去する。
【００７１】
次に、図１３（ａ）に示すように、例えば温度が４００℃の条件下のオゾンガス雰囲気中にガラス基板４０をおき、ポリシリコン膜４３の表面をオゾン酸化して、ポリシリコン膜４３の表面にシリコン酸化膜４５を形成する。このとき、ポリシリコン膜４３の表面近傍に存在する不純物がシリコン酸化膜４５中に取り込まれる。
【００７２】
次に、図１３（ｂ）に示すように、ＨＦ系の薬剤を用いてシリコン酸化膜４５をウェットエッチングし、シリコン酸化膜４５を除去する。このようにして、ポリシリコン膜４３の表面近傍に存在していた不純物を取り除くことができ、ポリシリコン膜４３の表面は清浄となる。
【００７３】
次に、図１３（ｃ）に示すように、プラズマＣＶＤ法等を用いて、ポリシリコン膜４３の上にゲート絶縁膜となる絶縁膜４６を形成する。
【００７４】
なお、シリコン酸化膜４５を除去する工程からポリシリコン膜４３の上に絶縁膜４６を形成する工程までの間は、ガラス基板４０を大気に曝さないように行うことが必要である。その後の工程は第１の実施の形態と同様であるので、ここでは説明を省略する。
【００７５】
本実施の形態では、ポリシリコン膜４３の表面をオゾン酸化するので、ポリシリコン膜４３表面近傍の不純物がシリコン酸化膜４５に取り込まれる。その後、このシリコン酸化膜４５を除去してから、ポリシリコン膜４３の上にプラズマＣＶＤ法等を用いて絶縁膜４６を形成する。このため、ポリシリコン膜４３との界面において界面準位や固定電荷の影響がない絶縁膜４６を、ゲート絶縁膜として適した厚さで形成できる。
【００７６】
なお、絶縁膜４６は単層のシリコン酸化物（ＳｉＯ2 ）や例えばタンタルオキサイド（Ｔａ2 Ｏ5 ）やアルミナ（Ａｌ2 Ｏ3 ）などのようにシリコン酸化物（ＳｉＯ2 ）以外の酸化物で形成してもよく、また、これらの酸化物からなる酸化膜を複数積層させた構成にしてもよい。さらに、絶縁膜４６の形成方法はプラズマＣＶＤ法に限定するものではなく、例えば熱ＣＶＤ法のように他の形成方法を用いてもよい。
【００７７】
なお、ポリシリコン膜４３の表面をオゾン酸化する前に、ポリシリコン膜４３に水素を導入してもよい。
【００７８】
（液晶表示パネル）
図１４は液晶表示パネルの構成を示すブロック図である。但し、以下の例ではＸＧＡ（１０２４×７６８ピクセル）モードの液晶表示パネルについて説明する。
【００７９】
この液晶表示パネルは、制御回路１０１、データドライバ１０２、ゲートドライバ１０３及び表示部１０４により構成されている。この液晶表示パネルには、コンピュータ等の外部装置（図示せず）から表示信号ＲＧＢ（Ｒ（赤）信号、Ｇ（緑）信号及びＢ（青）信号）、水平同期信号Ｈsync及び垂直同期信号Ｖsync等の信号が供給され、電源（図示せず）から高電ＶH 、低電圧ＶL （及び接地電位Ｖgnd が供給される。
【００８０】
表示部１０４には、水平方向に３０７２（１０２４×ＲＧＢ）個、垂直方向に７６８個の画素（サブピクセル）が配置されている。一つの画素は、ｎ型ＴＦＴ１０５と、このｎ型ＴＦＴ１０５のソース電極に接続された表示セル１０６及び蓄積容量１０７とにより構成される。表示セル１０６は、一対の電極と、それらの電極間の液晶と、この一対の電極の上方及び下方にそれぞれ配置された偏光板とにより構成される。
【００８１】
また、表示部１０４には、垂直方向に延びる３０７２本のデータバスライン１０８と、水平方向に延びる７６８本のゲートバスライン１０９とが設けられている。水平方向に並ぶ画素の各ＴＦＴ１０５のゲート電極は同一のゲートバスライン１０９に接続され、垂直方向に並ぶ画素の各ＴＦＴ１０５のドレイン電極は同一のデータバスライン１０８に接続されている。
【００８２】
制御回路１０１は、水平同期信号Ｈsync及び垂直同期信号Ｖsyncを入力し、１水平同期期間の開始時にアクティブになるデータスタート信号DSI と、１水平同期期間を一定の間隔に分割するデータクロックDCLKと、１垂直同期期間の開始時にアクティブになるデータスタート信号GSI と、垂直同期期間を一定の間隔に分割するデータクロックGCLKとを出力する。
【００８３】
データドライバ１０２は、１水平同期期間内にデータクロックDCLKに同期したタイミングで、表示部１０４の３０７２本のデータバスライン１０８にＲ信号、Ｇ信号及びＢ信号を順番に出力する。
【００８４】
ゲートドライバ１０３は、１垂直同期期間内にデータクロックGCLKに同期したタイミングで、表示部１０４の７６８本のゲートバスライン１０９に走査信号を順番に出力する。
【００８５】
表示部１０４のＴＦＴ１０５は、ゲートバスライン１０９に走査信号が供給されるとオンとなる。このとき、データバスライン１０８に表示信号ＲＧＢ（Ｒ信号、Ｇ信号及びＢ信号のいずれか１つ）が供給されると、表示セル１０６及び蓄積容量１０７に表示信号ＲＧＢが書き込まれる。表示セル１０６では、書き込まれた表示信号ＲＧＢにより液晶分子の傾きが変化し、その結果表示セル１０６の光透過率が変化する。各画素毎に表示セル１０６の光透過率を制御することによって、所望の画像が表示される。
【００８６】
この液晶表示パネルでは、前述の如く、画素内のＴＦＴはｎ型である。また、制御回路１０１、データドライバ１０２及びゲートドライバ１０３はｐ型ＴＦＴ及びｎ型ＴＦＴにより構成されている。
【００８７】
図１５は、液晶表示パネルの表示部における断面図、図１６は表示部におけるＴＦＴ基板の平面図である。なお、実際には各画素毎に、図１４に示す蓄積容量１０７が形成されているが、ここではその図示及び説明を省略する。
【００８８】
この液晶表示パネルは、図１５の断面図に示すように、相互に対向して配置されたＴＦＴ基板１２０及びＣＦ基板１５０と、これらのＴＦＴ基板１２０及びＣＦ基板１５０の間に封入された液晶１８０とにより構成されている。
【００８９】
ＴＦＴ基板１２０は、ガラス基板（透明絶縁性基板）１２１と、ガラス基板１２１上に形成されたデータバスライン１０８、ゲートバスライン１０９、ＴＦＴ１０５及び画素電極１２９等により構成されている。図１６に示すように、ゲートバスライン１０９の一部がＴＦＴ１０５のゲート電極となっており、ＴＦＴのソース電極１２７ａは画素電極１２９に接続され、ドレイン電極１２７ｂはデータバスライン１０８に接続されている。また、画素電極１２９の上には配向膜１３１が形成されている。
【００９０】
さらに、ＴＦＴ基板１２０の表示部よりも外側には、制御回路１０１、データドライバ１０２及びゲートバスドライバ１０３（駆動回路）を構成するｎ型ＴＦＴ、ｐ型ＴＦＴ及び配線等が形成されている。
【００９１】
一方、ＣＦ基板１５０は、ガラス基板（透明絶縁性基板）１５１と、このガラス基板１５１上に形成されたブラックマトリックス１５２、カラーフィルタ１５３及びコモン電極１５４とにより構成されている。ブラックマトリックス１５２は画素間の領域及びＴＦＴ形成領域を覆うように形成されている。また、各画素毎に、赤色、緑色及び青色のいずれか１色のカラーフィルタ１５３が形成されている。本例では、カラーフィルタ１５３の上にコモン電極が形成されており、このコモン電極１５４の表面は配向膜１５５により覆われている。
【００９２】
これらのＴＦＴ基板１２０及びＣＦ基板１５０は、配向膜１３１、１５５が形成された面を相互に対向させて配置される。
【００９３】
図１７はＴＦＴ１０５の形成部における平面図、図１８は図１７のI −I 線による断面図である。この図１７、図１８を参照して、ＴＦＴ基板１２０の構成を更に詳細に説明する。但し、図１７、図１８では配向膜１３１の図示を省略している。
【００９４】
ガラス基板１２１の上には、下地絶縁膜１２２が形成されている。この下地絶縁膜１２２の所定の領域上には、ＴＦＴ１０５の動作層であるポリシリコン膜１２３が形成されている。
【００９５】
このポリシリコン膜１２３にはＴＦＴ１０５のソース／ドレインである一対の不純物領域１２３ａ、１２３ｂがチャネル領域を挟んで形成されている。
【００９６】
ポリシリコン膜１２３のチャネル領域上にはゲート絶縁膜１２４が形成されており、このゲート絶縁膜１２４の上にはゲート電極１２５（ゲートバスライン１０９）が形成されている。
【００９７】
下地絶縁膜１２２及びゲート電極１２５（ゲートバスライン１０９）の上には第１の層間絶縁膜１２６が形成されている。この第１の層間絶縁膜１２６の上にはソース電極１２７ａ、ドレイン電極１２７ｂ及びデータバスライン１０８が形成されている。ソース電極１２７ａは、第１の層間絶縁膜１２６に設けられたコンタクトホール１２６ａを介して不純物領域１２３ａに電気的に接続されている。
【００９８】
第１の層間絶縁膜１２６、ゲートバスライン１０９、ソース電極１２７ａ及びドレイン電極１２７ｂの上には第２の層間絶縁膜１２８が形成されており、第２の層間絶縁膜１２８の上にはＩＴＯ（Indium−Tin Oxide ）等の透明導電体からなる画素電極１２９が形成されている。画素電極１２９は、第２の層間絶縁膜１２８に設けられたコンタクトホール１２８ａを介してソース電極１２７ａに電気的に接続されている。
【００９９】
このように、液晶表示パネルには多くのＴＦＴが用いられている。これらのＴＦＴを製造する際に、上述の第１〜第３実施の形態で示した方法を適用することにより、特性が良好なＴＦＴを形成できる。
【０１００】
なお、本発明は液晶表示パネル以外の薄膜トランジスタ装置、例えば、有機ＥＬ表示パネルやイメージセンサ等に適用することもできる。
【０１０１】
（付記１）基板上に半導体膜を形成する工程と、前記半導体膜に水素をイオン化して導入する工程と、前記半導体膜の表面をオゾンで酸化し、前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜の上方にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１０２】
（付記２）前記酸化膜の上に絶縁膜を形成する工程を有し、該絶縁膜の上に前記ゲート電極を形成することを特徴とする付記１に記載の薄膜トランジスタ装置の製造方法。
【０１０３】
（付記３）前記酸化膜は４００℃乃至６００℃の温度で形成することを特徴とする付記１に記載の薄膜トランジスタ装置の製造方法。
【０１０４】
（付記４）前記半導体膜に水素をイオン化して導入する工程において、導電性不純物を含むガスを水素ガスで希釈して用いることを特徴とする付記１又は２に記載の薄膜トランジスタ装置の製造方法。
【０１０５】
（付記５）前記ゲート絶縁膜を形成する工程と前記ゲート電極を形成する工程との間に、前記半導体膜から水素を脱離する工程を有することを特徴とする付記１に記載の薄膜トランジスタ装置の製造方法。
【０１０６】
（付記６）基板上に半導体膜を形成する工程と、前記半導体膜に水素をイオン化して導入する工程と、前記半導体膜の表面を酸化性溶液で酸化し、前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜の上方にゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１０７】
（付記７）前記半導体膜に水素をイオン化して導入する工程において、導電性不純物を含むガスを水素ガスで希釈して用いることを特徴とする付記６に記載の薄膜トランジスタ装置の製造方法。
【０１０８】
（付記８）基板上に半導体膜を形成する工程と、前記半導体膜の表面をオゾンで酸化し、前記半導体膜の表面に酸化膜を形成する工程と、前記酸化膜を除去する工程と、前記半導体膜の上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極をマスクとし、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１０９】
（付記９）前記酸化膜は４００℃乃至６００℃の温度で形成することを特徴とする付記８に記載の薄膜トランジスタ装置の製造方法。
【０１１０】
（付記１０） 前記酸化膜はフッ酸系溶液を用いて除去することを特徴とする付記８に記載の薄膜トランジスタ装置の製造方法。
【０１１１】
【発明の効果】
以上説明したように、本発明の薄膜トランジスタ装置の製造方法によれば、半導体膜の表面に水素を導入した後、半導体膜の表面をオゾン酸化するので、半導体膜と酸化膜との界面において界面準位や固定電荷の影響がない酸化膜を比較的厚く形成できる。この結果、酸化膜を薄膜化してもＴＦＴの立ち上がり特性が良好で、Ｓ値がばらつきが少ない薄膜トランジスタを製造することができる。
【０１１２】
また、本発明の別の薄膜トランジスタ装置の製造方法によれば、まず、半導体膜の表面をオゾン酸化して、半導体膜の表面に酸化膜を形成する。このとき、半導体膜の表面近傍に存在する不純物が酸化膜中に取り込まれる。次に、この酸化膜を除去して、半導体膜の上に絶縁膜を形成するので、半導体膜との界面において界面準位や固定電荷の影響のないゲート絶縁膜を、ゲート絶縁膜として適した厚さで形成できる。この結果、半導体膜の半導体膜の表面近傍に存在する不純物を除去することができて、特性が良好な薄膜トランジスタを製造することができる。
【図面の簡単な説明】
【図１】図１は、従来の薄膜トランジスタ装置の製造方法を示す図である。
【図２】図２は、ゲート絶縁膜とＳ値のばらつきとの関係を調べた結果を示す図である。
【図３】図３（ａ）〜図３（ｃ）は、第１の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その１）である。
【図４】図４（ａ）〜図４（ｃ）は、第１の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その２）である。
【図５】図５（ａ）〜図５（ｃ）は、第１の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その３）である。
【図６】図６（ａ）〜図６（ｃ）は、第１の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その４）である。
【図７】図７は、ポリシリコン膜のオゾン酸化で得られるシリコン酸化膜の厚さを処理条件別に調べた結果を示す図である。
【図８】図８（ａ）〜図８（ｃ）は、第２の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その１）である。
【図９】図９（ａ）〜図９（ｃ）は、第２の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その２）である。
【図１０】図１０は、ＴＦＴの電流−電圧特性を調べた結果を示す図である。
【図１１】図１１は、ゲート絶縁膜の耐性を調べた結果を示す図である。
【図１２】図１２（ａ）〜図１２（ｃ）は、第３の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その１）である。
【図１３】図１３（ａ）〜図１３（ｃ）は、第３の実施の形態に係わる薄膜トランジスタ装置の製造方法を示す断面図（その２）である。
【図１４】図１４は、液晶表示パネルの構成を示すブロック図である。
【図１５】図１５は、液晶表示パネルの表示部における断面図である。
【図１６】図１６は、液晶表示パネルの表示部におけるＴＦＴ基板の平面図である。
【図１７】図１７は、ＴＦＴの形成部における平面図である。
【図１８】図１８は、図１７のＩ−Ｉ線による断面図である。
【符号の説明】
１０、２０、３０、４０、１２１、１５１…ガラス基板、
１１、２１、３１、４１、１２２…下地絶縁膜、
１２、２３、３３、４３、１２３…ポリシリコン膜、
１２ａ、１２ｂ、１２３ａ、１２３ｂ…不純物領域、
１３、２５、１２４…ゲート絶縁膜、
１４、２６、１２５…ゲート電極、
２２、３２、４２…アモルファスシリコン膜、
２３ａ、２３ｂ…高濃度不純物領域、
２４、３４、４４…レジスト膜、
２５ａ、４５…シリコン酸化膜、
２７…層間絶縁膜、
２８ａ、２８ｂ、１２６ａ、１２８ａ…コンタクトホール、
２９ａ、１２７ａ…ソース電極、
２９ｂ、１２７ｂ…ドレイン電極、
３５ａ…第１の酸化膜、
３５ｂ…第２の酸化膜、
４６…絶縁膜、
１０１…制御回路、
１０２…データドライバ、
１０３…ゲートドライバ、
１０４…表示部、
１０５…ＴＦＴ、
１０６…表示セル、
１０７…蓄積容量、
１０８…データバスライン、
１０９…ゲートバスライン、
１２０…ＴＦＴ基板、
１２６…第１の層間絶縁膜、
１２８…第２の層間絶縁膜、
１２９…画素電極、
１３１、１５５…配向膜、
１５０…ＣＦ基板、
１５２…ブラックマトリックス、
１５３…カラーフィルタ、
１５４…コモン電極、
１８０…液晶。
Claims (5)
- 基板上に半導体膜を形成する工程と、
前記半導体膜に水素をイオン化して導入する工程と、
前記半導体膜の表面をオゾンで酸化し、前記イオン化した水素が導入された前記半導体膜の表面に酸化膜を形成する工程と、
前記酸化膜の上方にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。 - 前記酸化膜の上に絶縁膜を形成する工程を有し、該絶縁膜の上に前記ゲート電極を形成することを特徴とする請求項１に記載の薄膜トランジスタ装置の製造方法。
- 前記半導体膜に水素をイオン化して導入する工程において、導電性不純物を含むガスを水素ガスで希釈して用いることを特徴とする請求項１又は２に記載の薄膜トランジスタ装置の製造方法。
- 基板上に半導体膜を形成する工程と、
前記半導体膜に水素をイオン化して導入する工程と、
前記半導体膜の表面を酸化性溶液で酸化させ、前記イオン化した水素が導入された前記半導体膜の表面に酸化膜を形成する工程と、
前記酸化膜の上方にゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。 - 基板上に半導体膜を形成する工程と、
前記半導体膜に水素をイオン化して導入する工程と、
前記半導体膜の表面をオゾンで酸化し、前記イオン化した水素が導入された前記半導体膜の表面に酸化膜を形成する工程と、
前記酸化膜を除去する工程と、
前記半導体膜の上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にゲート電極を形成する工程と、
前記ゲート電極をマスクとし、前記半導体膜に導電性不純物を導入して、一対の不純物領域を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002092358A JP4104888B2 (ja) | 2002-03-28 | 2002-03-28 | 薄膜トランジスタ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002092358A JP4104888B2 (ja) | 2002-03-28 | 2002-03-28 | 薄膜トランジスタ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003289079A JP2003289079A (ja) | 2003-10-10 |
| JP4104888B2 true JP4104888B2 (ja) | 2008-06-18 |
Family
ID=29237211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002092358A Expired - Fee Related JP4104888B2 (ja) | 2002-03-28 | 2002-03-28 | 薄膜トランジスタ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4104888B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5337380B2 (ja) | 2007-01-26 | 2013-11-06 | 株式会社半導体エネルギー研究所 | 半導体装置及びその作製方法 |
| US7947981B2 (en) | 2007-01-30 | 2011-05-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| US8581260B2 (en) | 2007-02-22 | 2013-11-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including a memory |
| KR101453829B1 (ko) | 2007-03-23 | 2014-10-22 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그 제조 방법 |
| JP6131701B2 (ja) * | 2013-05-08 | 2017-05-24 | 株式会社豊田自動織機 | 半導体基板の製造方法 |
-
2002
- 2002-03-28 JP JP2002092358A patent/JP4104888B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003289079A (ja) | 2003-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2541745B2 (ja) | 電子装置の製造方法 | |
| JP3274081B2 (ja) | 薄膜トランジスタの製造方法および液晶表示装置の製造方法 | |
| JP4634147B2 (ja) | 薄膜トランジスタを備えた電子装置の製造方法 | |
| JPH05267667A (ja) | 半導体装置とその作製方法 | |
| US5985701A (en) | Process for fabricating liquid crystal electro-optical device comprising complementary thin film field effect transistors | |
| JP5128767B2 (ja) | 表示装置とその製造方法 | |
| JP4017886B2 (ja) | 薄膜トランジスタ装置及びその製造方法 | |
| JP4104888B2 (ja) | 薄膜トランジスタ装置の製造方法 | |
| US20040023446A1 (en) | Method of manufacturing thin film transistor, method of manufacturing flat panel display, thin film transistor, and flat panel display | |
| JPH08116067A (ja) | 半導体装置，表示装置，表示装置の製造方法 | |
| JPH098311A (ja) | 薄膜半導体装置の製造方法とその構造 | |
| JPH0611729A (ja) | 液晶表示装置およびその製造方法 | |
| JPH11265000A (ja) | 液晶表示装置およびその製造方法 | |
| JP4641586B2 (ja) | 半導体装置の作製方法 | |
| JP3109650B2 (ja) | 薄膜トランジスタの製造方法 | |
| JP2734359B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JP2917925B2 (ja) | 薄膜トランジスタの製造方法と液晶表示装置用アクティブマトリックスアレイ | |
| JP4401667B2 (ja) | アニール用薄膜半導体構造体、薄膜半導体用アニール方法、薄膜半導体装置、薄膜半導体装置製造方法、および表示装置。 | |
| JP4700159B2 (ja) | 半導体装置の作製方法 | |
| JP2003297750A (ja) | 半導体装置およびその作製方法 | |
| JP2001156295A (ja) | 半導体装置の作製方法 | |
| JPH07131031A (ja) | 表示用薄膜半導体装置の製造方法 | |
| JPH10135474A (ja) | 絶縁ゲイト型電界効果トランジスタ及びその作製方法 | |
| JP2004064056A (ja) | 半導体集積回路の作製方法 | |
| JP2002190604A (ja) | 薄膜トランジスタおよびそれを用いた液晶表示装置とエレクトロルミネッセンス表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041006 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050721 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050721 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050818 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060804 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060905 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061023 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080325 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080326 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110404 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120404 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130404 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |