JP4017886B2 - 薄膜トランジスタ装置及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、アモルファスシリコン、ポリシリコン又はその他の半導体の膜を動作層に用いた薄膜トランジスタを集積してなる薄膜トランジスタ装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、液晶表示パネルを使用したパーソナルコンピュータ用ディスプレイやテレビが一般的に使用されるようになった。液晶表示パネルは、携帯電話やＰＤＡ（Personal Digital Assistant）等のディスプレイにも使用されている。また、近年、液晶表示パネルに比べてより一層の省電力化が可能な有機ＥＬ表示パネルの開発も進められており、一部の製品では既に実用化されている。
【０００３】
これらの液晶表示パネルや有機ＥＬ表示パネルでは、通常、多数の画素がマトリクス状に配列されており、各画素にはスイッチング素子として薄膜トランジスタ（Thin Film Transistors ：以下、ＴＦＴともいう）が設けられている。このような構造の表示パネルは、アクティブマトリクス型表示パネルといわれる。
【０００４】
一般的なＴＦＴは、絶縁性基板の上に形成された半導体膜と、半導体膜上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とにより構成される。但し、逆スタガー型ＴＦＴの場合は、ゲート電極と半導体膜の位置が逆になる。
【０００５】
半導体膜としてアモルファスシリコン膜を使用する場合は、アモルファスシリコンのキャリア移動度が小さいため、表示パネルの外側にパネル駆動用ＩＣ（Integrated Circuit）を接続し、この駆動用ＩＣで表示パネルを駆動する必要がある。これに対し、半導体膜としてポリシリコン膜を使用する場合は、ポリシリコン膜のキャリア移動度が大きいので、ＴＦＴで構成した駆動回路を表示パネルに一体的に形成することが可能になる。これにより、表示パネルを用いた装置の部品数及び製造工程数が削減され、製品コストを低減することができる。
【０００６】
図１（ａ）〜（ｃ）は従来のＴＦＴの構造を示す図であり、図１（ａ）は、ＴＦＴの平面図、図１（ｂ）は図１（ａ）のＩ−Ｉ線による断面図、図１（ｃ）は図１（ａ）のII−II線による断面図である。
【０００７】
ガラス基板（絶縁性基板）１０の上には、下地絶縁膜１１としてシリコン酸化膜が形成されている。この下地絶縁膜１１のＴＦＴ形成領域上には、半導体膜１２として、ポリシリコン膜が形成されている。
【０００８】
下地絶縁膜１１及び半導体膜１２の上には、ゲート絶縁膜１３として、シリコン酸化膜が形成されており、このゲート絶縁膜１３の上には金属からなるゲート電極１４が形成されている。このゲート電極１４は、半導体膜１２の上を横断するように形成されている。
【０００９】
半導体膜１２には、ゲート電極１４をマスクとしてｐ型又はｎ型不純物を注入することにより形成された一対の高濃度不純物領域（ソース／ドレイン領域）１２ａ，１２ｂが設けられている。
【００１０】
ところで、この例のように半導体膜１２がポリシリコンからなり、ゲート絶縁膜１３がシリコン酸化物からなるＴＦＴの場合、半導体膜１２のチャネル領域にドーパント（不純物）が全く添加されていないと、しきい値電圧は負（−数Ｖ）になることが知られている。
【００１１】
表示パネルの駆動回路にはｐ型ＴＦＴ及びｎ型ＴＦＴを対にしたＣＭＯＳ（Complimentary Metal Oxide Semiconductor ）が使用されるので、ゲート電圧が０Ｖのときにｎ型ＴＦＴ及びｐ型ＴＦＴがいずれもオフとなるようにしきい値電圧を調整しないと、リーク電流が発生して消費電力が大きくなる。このため、通常、ゲート電極１４を形成する前に、ボロン（Ｂ）等のｐ型不純物を半導体膜１２の全体に導入して、ｎ型ＴＦＴ及びｐ型ＴＦＴがいずれもゲート電圧が０Ｖのときにオフになるように、しきい値電圧を制御している。
【００１２】
半導体膜１２にｐ型不純物を導入する方法には、例えば、イオン注入法、イオンドーピング法及び気相ドーピング法がある。なお、本願では、質量分離して目的のイオンのみを半導体膜に注入する方法をイオン注入法と呼び、不純物を質量分離しないで加速し半導体膜に注入する方法をイオンドーピング法と呼ぶ。イオンドーピング法には、例えば、ジボラン（Ｂ2 Ｈ6 ）等の原料ガスをＲＦ（Radio Frequency ）電力で励起してボロンイオンを発生させ、このボロンイオンを数ｋｅＶ〜１００ｋｅＶのエネルギーに加速して半導体膜に注入する方法がある。また、イオンドーピング法には、上記ＲＦ電力の替りにフィラメントを用いたアーク放電でイオンを発生し、このイオンを加速して半導体膜に注入する方法や、アーク放電で発生したイオンビームを走査しながら半導体膜に注入する方法がある。
【００１３】
気相ドーピング法により、ｐ型不純物であるボロン（Ｂ）を含有するポリシリコン膜を形成する場合は以下の方法による。
【００１４】
まず、基板１０上に下地絶縁膜１１を形成した後、プラズマＣＶＤ（Chemical Vapor Deposition ）法により下地絶縁膜１１上にアモルファスシリコン膜を形成する。このとき、原料となるシラン（ＳｉＨ4 ）ガスにジボラン（Ｂ2 Ｈ6 ）ガスを混合して、ボロン（Ｂ）を含有するアモルファスシリコン膜を形成する。
【００１５】
その後、アモルファスシリコン膜にレーザを照射してシリコンを多結晶化する。これにより、ボロンを含有するポリシリコン膜が得られる。その後、ポリシリコン膜を所定の形状にパターニングする。
【００１６】
この気相ドーピング法では、半導体膜の膜厚方向における単位体積当りのボロン量（体積密度）は均一になる。
【００１７】
イオン注入法又はイオンドーピング法によりｐ型不純物が導入されたポリシリコン膜を形成する場合は、以下の方法による。
【００１８】
まず、基板１０上に下地絶縁膜１１を形成した後、プラズマＣＶＤ法により下地絶縁膜１１上にアモルファスシリコン膜を形成する。その後、アモルファスシリコン膜にレーザを照射してシリコンを多結晶化し、ポリシリコン膜を得る。
【００１９】
次いで、フォトリソグラフィ法によりポリシリコン膜を所定の形状にパターニングする。その後、ポリシリコン膜にｐ型不純物として、例えばボロン（Ｂ）をイオン注入又はイオンドーピングする。
【００２０】
【発明が解決しようとする課題】
しかしながら、本願発明者らは、上述した従来のＴＦＴの製造方法には以下に示す問題点があると考える。
【００２１】
一般的に、液晶表示パネル等に使用するＴＦＴではゲート絶縁膜１３の耐圧確保のために、図１（ｃ）に示すように、半導体膜の縁部が傾斜となるように加工される（例えば、特開２０００−３１４９３号公報参照）。以下、シリコン膜の傾斜部分を傾斜部という。
【００２２】
前述したように、気相ドーピング法では、半導体膜の膜厚方向における単位体積当りのボロン量（体積密度）は均一であるので、ＴＦＴを上から見たときに、チャネル領域の傾斜部の単位面積当りのボロン量（面密度）は、チャネル領域の中央部（以下、平坦部ともいう）に比べて少なくなる。これにより、傾斜部におけるしきい値電圧は、平坦部におけるしきい値電圧よりも−１〜−２Ｖ程度低い値となる。
【００２３】
図２は、従来のＴＦＴ（ｎ型ＴＦＴ及びｐ型ＴＦＴ）の電流−電圧特性（Ｉ−Ｖ特性）を模式的に示す図である。この図２に示すように、ｎ型ＴＦＴでは、傾斜部はチャネル幅が小さくしきい値電圧が低い寄生トランジスタとなり、ＴＦＴに実際に流れる電流は、平坦部の特性に傾斜部の特性が足し合わさったものになって、いわゆるハンプをもった特性となる。なお、ｐ型ＴＦＴでは、傾斜部の特性は平坦部の特性にマスクされてしまうので、傾斜部の影響によるしきい値電圧の変化は発生しない。
【００２４】
このような特性をもったｎ型ＴＦＴとｐ型ＴＦＴとでＣＭＯＳを構成する場合、ｎ型ＴＦＴのしきい値とｐ型ＴＦＴのしきい値とが接近しているので、両方のＴＦＴがいずれもゲート電圧が０Ｖのときにオフとなるように半導体膜中へのｐ型不純物のドーピング量を制御することは困難である。
【００２５】
イオン注入法又はイオンドーピング法によりｐ型不純物が導入されたポリシリコン膜を形成した場合は、ｐ型不純物の分布が半導体膜の厚さ方向で均一にはならないが、傾斜部のｐ型不純物の面密度が平坦部に比べて少なくなるのは、気相ドーピング法の場合と同じである。また、逆スタガー型のＴＦＴでも、半導体膜の縁部が傾斜の場合は、上記と同様の問題が発生する。
【００２６】
なお、特開２０００−７７６６５号公報には、ポリシリコン膜の縁部にＡｒをイオン注入しダメージを与えてアモルファス化し、寄生トランジスタの駆動能力を低下させることが提案されている。しかし、この方法では、Ａｒの濃度によっては後工程のアニールで再結晶化して、縁部の影響が出ることが考えられる。
【００２７】
以上から、本発明の目的は、ｎ型ＴＦＴ及びｐ型ＴＦＴが所定のゲート電圧（例えば、０Ｖ）でいずれもオフとなり、従来に比べて消費電力を低減できる薄膜トランジスタ装置及びその製造方法を提供することである。
【００２８】
【課題を解決するための手段】
本願第１の発明に係る薄膜トランジスタ装置は、基板と、前記基板上に形成され、チャネル領域にｐ型不純物が導入された半導体膜を動作層とする薄膜トランジスタとを有する薄膜トランジスタ装置において、前記半導体膜の縁部には傾斜が設けられ、前記チャネル領域の前記縁部におけるｐ型不純物の体積密度が、前記チャネル領域の中央部におけるｐ型不純物の体積密度の２乃至５倍であることを特徴とする。
【００２９】
本発明においては、薄膜トランジスタのチャネル領域の縁部におけるｐ型不純物の体積密度を、チャネル領域の中央部におけるｐ型不純物の体積密度の２乃至５倍と高くしている。これにより、チャネル領域縁部のｐ型不純物の面密度がチャネル領域中央部のｐ型不純物の面密度にほぼ等しくなり、傾斜部に形成される寄生トランジスタのしきい値電圧が上昇する。その結果、ｎ型薄膜トランジスタのＩ−Ｖ特性におけるハンプがなくなり、所定のゲート電圧でｎ型薄膜トランジスタ及びｐ型薄膜トランジスタをいずれもオフにすることができる。
【００３０】
本願第２発明に係る薄膜トランジスタ装置の製造方法は、基板上にｐ型不純物が導入された半導体膜を形成する工程と、前記半導体膜の薄膜トランジスタ形成領域上にレジスト膜を形成する工程と、前記レジスト膜をマスクとして酸素を含むガスを用いて前記半導体膜をドライエッチングすることにより、前記レジスト膜の縁部を後退させるとともに、前記レジスト膜からはみ出した部分の前記半導体膜に傾斜を形成する工程と、前記レジスト膜をマスクとし、前記半導体膜のうち前記レジスト膜からはみ出した部分にｐ型不純物を導入して前記マスクからはみ出した部分の半導体膜のｐ型不純物の体積密度を前記マスクの下の半導体膜のｐ型不純物の体積密度の２乃至５倍とする工程と、前記レジスト膜を除去する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とを有することを特徴とする。
【００３１】
本発明においては、基板上に半導体膜を形成し、この半導体膜上にレジスト膜を形成した後、レジスト膜をマスクとして半導体膜を、例えばＳＦ6 及び酸素を含むガスを用いてドライエッチングする。このとき、例えばポジ型レジストを用いると、レジスト膜の縁部は通常、底部から上部に向って幅が小さくなるように傾斜ができている。そして、半導体膜のエッチングの進行とともレジスト膜の縁部が後退し、半導体膜の縁部がレジスト膜からはみ出す。また、半導体膜のうちレジスト膜からはみ出した部分は傾斜となる。
【００３２】
その後、レジスト膜をマスクとして半導体膜の縁部（傾斜部）にｐ型不純物を導入する。これにより、縁部のｐ型不純物の体積密度が中央部のｐ型不純物の体積密度よりも高い半導体膜が得られる。コプラナー型ＴＦＴの場合は、次いで、レジスト膜を除去した後、半導体膜上にゲート絶縁膜及びゲート電極を形成する。このようにして、Ｉ−Ｖ特性においてハンプのない薄膜トランジスタを形成することができる。なお、逆スタガー型ＴＦＴの場合は、ゲート電極及びゲート絶縁膜を形成した後に、半導体膜を形成する。
【００３３】
本願第３発明に係る薄膜トランジスタ装置の製造方法は、基板上にｐ型不純物が導入された半導体膜を形成する工程と、前記半導体膜の上にマスク膜を形成する工程と、前記マスク膜の薄膜トランジスタ形成領域上にレジスト膜を形成する工程と、前記レジスト膜をマスクとし、酸素を含むガスを用いて前記マスク膜及び半導体膜をドライエッチングすることにより、前記レジスト膜の縁部を後退させるとともに、前記レジスト膜及び前記マスク膜からはみ出した部分の前記半導体膜に傾斜を形成する工程と、前記レジスト膜を除去する工程と、前記マスク膜をマスクとし、前記半導体膜のうち前記マスク膜からはみ出した部分にｐ型不純物を導入して前記マスクからはみ出した部分の半導体膜のｐ型不純物の体積密度を前記マスクの下の半導体膜のｐ型不純物の体積密度の２乃至５倍とする工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とを有することを特徴とする。
【００３４】
本発明においては、半導体膜上にマスク膜を形成し、更にその上にレジスト膜を形成する。そして、レジスト膜をマスクとして半導体膜及びマスク膜を例えばドライエッチングする。この工程では、レジスト膜の縁部が傾斜し、エッチングの進行に伴ってレジスト膜の縁部が後退する。そして、半導体膜の縁部がレジスト膜及びマスク膜からはみ出す。
【００３５】
その後、レジスト膜を除去し、マスク膜をマスクとして半導体膜の縁部にｐ型不純物を導入する。これにより、縁部のｐ型不純物の体積密度が中央部のｐ型不純物の体積密度よりも高い半導体膜が得られる。
【００３６】
本発明では、レジスト膜に不純物が注入されないので、レジスト膜を剥離液で剥離することができる。従って、レジスト膜をアッシングにより除去する場合に比べて、作業が容易になる。
【００３７】
本願第４発明に係る薄膜トランジスタ装置の製造方法は、基板上に半導体膜を形成する工程と、前記半導体膜の上にマスク膜を形成する工程と、前記マスク膜の薄膜トランジスタ形成領域上にレジスト膜を形成する工程と、前記レジスト膜をマスクとし、酸素を含むガスを用いて前記マスク膜及び半導体膜をドライエッチングすることにより、前記レジスト膜の縁部を後退させるとともに、前記レジスト膜及び前記マスク膜からはみ出した部分の前記半導体膜に傾斜を形成する工程と、前記レジスト膜を除去する工程と、前記マスク膜を透過する条件で前記半導体膜の全体にｐ型不純物を導入する工程と、前記マスク膜で遮断される条件で前記半導体膜のうち前記マスク膜からはみ出した部分のみにｐ型不純物を導入して前記マスクからはみ出した部分の半導体膜のｐ型不純物の体積密度を前記マスクの下の半導体膜のｐ型不純物の体積密度の２乃至５倍とする工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とを有することを特徴とする。
【００３８】
本発明においては、半導体膜上にマスク膜を形成し、マスク膜の上にレジスト膜を形成する。そして、レジスト膜をマスクとして半導体膜及びマスク膜をエッチングする。これにより、半導体膜がレジスト膜からはみ出す。その後、レジスト膜を除去した後、マスク膜を透過する条件で半導体膜の全体にｐ型不純物を導入し、更にマスク膜で遮断される条件で半導体膜のうちマスク膜からはみ出した部分のみにｐ型不純物を導入する。これにより、縁部のｐ型不純物の体積密度が中央部のｐ型不純物の体積密度よりも高い半導体膜が得られる。
【００４４】
本願第５発明に係る薄膜トランジスタ装置は、基板と、前記基板上に形成されたｐ型薄膜トランジスタ及びｎ型薄膜トランジスタを有する薄膜トランジスタ装置において、前記ｐ型薄膜トランジスタ及び前記ｎ型薄膜トランジスタはいずれも縁部に傾斜が設けられた半導体膜を動作層とし、前記ｎ型薄膜トランジスタの前記半導体膜のチャネル領域の中央部に含まれるｐ型不純物の体積密度が、前記ｐ型薄膜トランジスタの前記半導体膜のチャネル領域の中央部のｐ型不純物の体積密度よりも多く、且つ前記ｎ型薄膜トランジスタのチャネル領域の傾斜部のｐ型不純物の体積密度が、当該チャネル領域の中央部のｐ型不純物の体積密度の２乃至５倍であることを特徴とする。
【００４５】
本発明においては、ｎ型薄膜トランジスタのチャネル領域の傾斜部に、チャネル領域の中央部の２倍以上の体積密度で不純物が導入されている。また、ｎ型薄膜トランジスタのチャネル領域には、ｐ型薄膜トランジスタのチャネル領域よりも多量のｐ型不純物が導入されている。
【００４６】
これにより、ｎ型薄膜トランジスタのしきい値が上昇し、ｐ型薄膜トランジスタとｎ型薄膜トランジスタのしきい値の差が大きくなる。その結果、しきい値制御用不純物の注入量の制御が容易になり、所定のゲート電圧でｎ型薄膜トランジスタ及びｐ型薄膜トランジスタをいずれもオフにすることができる。
【００４７】
本願第６発明に係る薄膜トランジスタ装置の製造方法は、基板上にｐ型不純物が導入された半導体膜を形成する工程と、前記半導体膜上にマスク膜を形成する工程と、前記マスク膜のｎ型薄膜トランジスタ形成領域及びｐ型薄膜トランジスタ形成領域の上に第１のレジスト膜を形成する工程と、前記第１のレジスト膜をマスクとし、酸素を含むガスを用いて前記半導体膜及び前記マスク膜をドライエッチングすることにより、前記レジスト膜の縁部を後退させるとともに、前記第１のレジスト膜及び前記マスク膜からはみ出した部分の前記半導体膜に傾斜を形成する工程と、前記第１のレジスト膜を除去する工程と、前記基板上のｐ型薄膜トランジスタ形成領域上を第２のレジスト膜で覆う工程と、前記マスク膜を透過する条件で前記ｎ型薄膜トランジスタ形成領域の前記半導体膜の全体にｐ型不純物を導入し、且つ、前記マスク膜で遮断される条件で前記ｎ型薄膜トランジスタ形成領域の前記半導体膜のうち前記マスク膜からはみ出した部分にｐ型不純物を導入して前記マスクからはみ出した部分の半導体膜のｐ型不純物の体積密度を前記マスクの下の半導体膜のｐ型不純物の体積密度の２乃至５倍とする工程と、前記第２のレジスト膜を除去する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とを有することを特徴とする。
【００４８】
本発明においては、基板上に半導体膜及びマスク膜を形成した後、第１のレジスト膜をマスクとして半導体膜及びマスク膜をエッチングする。この工程では半導体膜の縁部が傾斜になり、レジスト膜及びマスク膜からはみ出す。その後、第１のレジスト膜を除去した後、ｐ型薄膜トランジスタ形成領域を覆う第２のレジスト膜を形成する。そして、ｎ型薄膜トランジスタ形成領域の半導体膜に対し、マスク膜を透過する条件で半導体膜の全体にｐ型不純物を導入する。更に、マスク膜で遮断される条件で半導体膜のうちマスク膜からはみ出した部分にｐ型不純物を導入する。これにより、ｎ型薄膜トランジスタのＩ−Ｖ特性におけるハンプがなくなり、且つ、ｎ型薄膜トランジスタのしきい値とｐ型薄膜トランジスタのしきい値との差が大きくなる。その結果、所定のゲート電圧でｎ型薄膜トランジスタ及びｐ型薄膜トランジスタをいずれもオフにすることができる。
【００４９】
なお、本発明において、半導体膜の全体にｐ型不純物を導入する工程とマスク膜からはみ出した部分にｐ型不純物を導入する工程とを逆の順番で実施してもよい。
【００５０】
【発明の実施の形態】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００５１】
（第１の実施の形態）
図３は本発明の第１の実施の形態の薄膜トランジスタ装置（透過型液晶表示パネル）の構成を示すブロック図である。但し、以下の例ではＸＧＡ（１０２４×７６８ピクセル）モードの液晶表示パネルについて説明する。
【００５２】
本実施の形態の液晶表示パネルは、制御回路１０１、データドライバ１０２、ゲートドライバ１０３及び表示部１０４により構成されている。この液晶表示パネルには、コンピュータ等の外部装置（図示せず）から表示信号ＲＧＢ（Ｒ（赤）信号、Ｇ（緑）信号及びＢ（青）信号）、水平同期信号Ｈsync及び垂直同期信号Ｖsync等の信号が供給され、電源（図示せず）から高電圧（例えば、１８Ｖ）ＶH 、低電圧ＶL （例えば、３．３Ｖ又は５Ｖ）及び接地電位Ｖgnd が供給される。
【００５３】
表示部１０４には、水平方向に３０７２（１０２４×ＲＧＢ）個、垂直方向に７６８個の画素（サブピクセル）が配列されている。一つの画素は、ｎ型ＴＦＴ１０５と、このｎ型ＴＦＴ１０５のソース電極に接続された表示セル１０６及び蓄積容量１０７とにより構成される。表示セル１０６は、一対の電極と、それらの電極間の液晶と、前記一対の電極の上方及び下方にそれぞれ配置された偏光板及びカラーフィルタ等とにより構成される。
【００５４】
また、表示部１０４には、垂直方向に延びる３０７２本のデータバスライン１０８と、水平方向に延びる７６８本のゲートバスライン１０９とが設けられている。水平方向に並ぶ画素の各ＴＦＴ１０５のゲート電極は同一のゲートバスライン１０９に接続され、垂直方向に並ぶ画素の各ＴＦＴ１０５のドレイン電極は同一のデータバスライン１０８に接続されている。
【００５５】
制御回路１０１は、水平同期信号Ｈsync及び垂直同期信号Ｖsyncを入力し、１水平同期期間の開始時にアクティブになるデータスタート信号DSI と、１水平同期期間を一定の間隔に分割するデータクロックDCLKと、１垂直同期期間の開始時にアクティブになるゲートスタート信号GSI と、１垂直同期期間を一定の間隔に分割するゲートクロックGCLKとを出力する。
【００５６】
データドライバ１０２は、シフトレジスタ１０２ａ、レベルシフタ１０２ｂ及びアナログスイッチ１０２ｃにより構成されている。
【００５７】
シフトレジスタ１０２ａは、３０７２個の出力端子を有している。このシフトレジスタ１０２ａはデータスタート信号DSI により初期化され、データクロックDCLKに同期したタイミングで各出力端子から順番に低電圧のアクティブ信号を出力する。
【００５８】
レベルシフタ１０２ｂは、３０７２個の入力端子と３０７２個の出力端子とを備えている。そして、シフトレジスタ１０２ａから出力された低電圧のアクティブ信号を、高電圧に変換して出力する。
【００５９】
アナログスイッチ１０２ｃも、３０７２個の入力端子と３０７２個の出力端子とを有している。アナログスイッチ１０２ｃの各出力端子は、それぞれ対応するデータバスライン１０８に接続されている。アナログスイッチ１０２ｃは、レベルシフタ１０２ｂからアクティブ信号を入力すると、アクティブ信号を入力した入力端子に対応する出力端子に表示信号ＲＧＢ（Ｒ信号、Ｇ信号及びＢ信号のいずれか１つ）を出力する。
【００６０】
すなわち、データドライバ１０２は、１水平同期期間内にデータクロックDCLKに同期したタイミングで、表示部１０４の３０７２本のデータバスライン１０８にＲ信号、Ｇ信号及びＢ信号を順番に出力する。
【００６１】
ゲートドライバ１０３は、シフトレジスタ１０３ａ、レベルシフタ１０３ｂ及び出力バッファ１０３ｃにより構成されている。
【００６２】
シフトレジスタ１０３ａは、７６８個の出力端子を有している。このシフトレジスタ１０３ａはゲートスタート信号GSI により初期化され、ゲートクロックGCLKに同期したタイミングで各出力端子から順番に低電圧の走査信号を出力する。
【００６３】
レベルシフタ１０３ｂは、７６８個の入力端子と７６８個の出力端子とを備えている。そして、シフトレジスタ１０３ａから入力された低電圧の走査信号を、高電圧に変換して出力する。
【００６４】
出力バッファ１０３ｃも、７６８個の入力端子と７６８個の出力端子とを有している。出力バッファ１０３ｃの各出力端子は、それぞれ対応するゲートバスライン１０９に接続されている。出力バッファ１０３ｃは、レベルシフタ１０３ｂから入力された走査信号を、入力端子に対応する出力端子を介してゲートバスライン１０９に供給する。
【００６５】
すなわち、ゲートドライバ１０３からは、１垂直同期期間内にゲートクロックGCLKに同期したタイミングで、表示部１０４の７６８本のゲートバスライン１０９に走査信号を順番に供給する。
【００６６】
表示部１０４のＴＦＴ１０５は、ゲートバスライン１０９に走査信号が供給されるとオンとなる。このとき、データバスライン１０８に表示信号ＲＧＢ（Ｒ信号、Ｇ信号及びＢ信号のいずれか１つ）が供給されると、表示セル１０６及び蓄積容量１０７に表示信号ＲＧＢが書き込まれる。表示セル１０６では、書き込まれた表示信号ＲＧＢにより液晶分子の傾きが変化し、その結果表示セル１０６の光透過率が変化する。各画素毎に表示セル１０６の光透過率を制御することによって、所望の画像が表示される。
【００６７】
本実施の形態では、前述の如く、画素内のＴＦＴ１０５はｎ型である。また、制御回路１０１、データドライバ１０２及びゲートドライバ１０３はｐ型ＴＦＴ及びｎ型ＴＦＴにより構成されている。
【００６８】
図４は、本発明の第１の実施の形態の液晶表示パネルの表示部における断面図、図５は表示部におけるＴＦＴ基板の平面図である。なお、実際には各画素毎に、図３に示す蓄積容量１０７が形成されているが、ここではその図示及び説明を省略する。
【００６９】
本実施の形態の液晶表示パネルは、図４の断面図に示すように、相互に対向して配置されたＴＦＴ基板１２０及びＣＦ基板１５０と、これらのＴＦＴ基板１２０及びＣＦ基板１５０の間に封入された液晶１８０とにより構成されている。
【００７０】
ＴＦＴ基板１２０は、ガラス基板（透明絶縁性基板）１２１と、ガラス基板１２１上に形成されたデータバスライン１０８、ゲートバスライン１０９、ＴＦＴ１０５及び画素電極１２９等により構成されている。本実施の形態では、図５に示すように、ゲートバスライン１０９の一部がＴＦＴ１０５のゲート電極となっており、ＴＦＴ１０５のソース電極１２７ａは画素電極１２９に接続され、ドレイン電極１２７ｂはデータバスライン１０８に接続されている。また、画素電極１２９の上には配向膜１３１が形成されている。
【００７１】
更に、ＴＦＴ基板１２０の表示部よりも外側には、制御回路１０１、データドライバ１０２及びゲートドライバ１０３（駆動回路）を構成するｎ型ＴＦＴ、ｐ型ＴＦＴ及び配線等が形成されている。
【００７２】
一方、ＣＦ基板１５０は、ガラス基板（透明絶縁性基板）１５１と、このガラス基板１５１上に形成されたブラックマトリクス１５２、カラーフィルタ１５３及びコモン電極１５４とにより構成されている。ブラックマトリクス１５２は画素間の領域及びＴＦＴ形成領域を覆うように形成されている。また、各画素毎に、赤色、緑色及び青色のいずれか１色のカラーフィルタ１５３が形成されている。本実施の形態では、カラーフィルタ１５３の上にコモン電極１５４が形成されており、このコモン電極１５４の表面は配向膜１５５により覆われている。
【００７３】
これらのＴＦＴ基板１２０及びＣＦ基板１５０は、配向膜１３１，１５５が形成された面を相互に対向させて配置される。
【００７４】
図６はＴＦＴ１０５の形成部における平面図、図７は図６のIII −III 線による断面図である。この図６，図７を参照して、ＴＦＴ基板１２０の構成を更に詳細に説明する。但し、図６，図７では配向膜１３１の図示を省略している。
【００７５】
ガラス基板１２１の上には、下地絶縁膜１２２が形成されている。この下地絶縁膜１２２の所定の領域上には、ＴＦＴ１０５の動作層であるポリシリコン膜１２３が形成されている。
【００７６】
このポリシリコン膜１２３にはＴＦＴ１０５のソース／ドレインである一対の高濃度不純物領域１２３ａ，１２３ｂがチャネル領域を挟んで形成されている。本実施の形態では、図７に示すように、ポリシリコン膜１２３の縁部には傾斜が設けられている。そして、ポリシリコン膜１２３のチャネル領域には、しきい値制御のためにｐ型不純物が導入されており、更にポリシリコン膜１２３の縁部（傾斜部）には、チャネル領域の中央部（平坦部）の２〜５倍の体積密度でｐ型不純物が導入されている。
【００７７】
ポリシリコン膜１２３のチャネル領域上にはゲート絶縁膜１２４が形成されており、このゲート絶縁膜１２４の上にはゲート電極１２５（ゲートバスライン１０９）が形成されている。
【００７８】
下地絶縁膜１２２及びゲート電極１２５（ゲートバスライン１０９）の上には第１の層間絶縁膜１２６が形成されている。この第１の層間絶縁膜１２６の上にはソース電極１２７ａ、ドレイン電極１２７ｂ及びデータバスライン１０８が形成されている。ソース電極１２７ａは、第１の層間絶縁膜１２６に設けられたコンタクトホール１２６ａを介して高濃度不純物領域１２３ａに電気的に接続され、ドレイン電極１２７ｂは、第１の層間絶縁膜１２６に設けられたコンタクトホール１２６ｂを介して高濃度不純物領域１２３ｂに電気的に接続されている。
【００７９】
第１の層間絶縁膜１２６、データバスライン１０８、ソース電極１２７ａ及びドレイン電極１２７ｂの上には第２の層間絶縁膜１２８が形成されており、第２の層間絶縁膜１２８の上にはＩＴＯ（Indium-Tin Oxide）等の透明導電体からなる画素電極１２９が形成されている。画素電極１２９は、第２の層間絶縁膜１２８に設けられたコンタクトホール１２８ａを介してソース電極１２７ａに電気的に接続されている。
【００８０】
図８〜図１１は上述した構造を有するＴＦＴ基板の製造方法を工程順に示す断面図である。但し、図８，図９は図６のIII −III 線の位置における断面を示し、図１０，図１１は図６のIV−IV線の位置における断面を示している。
【００８１】
まず、図８（ａ），図１０（ａ）に示すように、絶縁性基板としてガラス基板１２１を用意し、このガラス基板１２１の上に、例えばシリコン酸化膜（ＳｉＯ2 ）からなる下地絶縁膜１２２を約１００ｎｍの厚さに形成する。その後、ＣＶＤ装置を使用し、気相ドーピング法により、下地絶縁膜１２２の上にｐ型不純物であるボロン（Ｂ）を含んだアモルファスシリコン膜１２３ａを約４０ｎｍの厚さに形成する。アモルファスシリコン膜１２３ａ中のボロンの体積密度は、例えば４×１０17ｃｍ-3とする。
【００８２】
次に、図８（ｂ），図１０（ｂ）に示すように、エキシマレーザをガラス基板１２１の上側全体に照射してシリコンを結晶化し、アモルファスシリコン膜１２３ａをポリシリコン膜１２３に変化させる。そして、ポジ型のフォトレジストを使用し、ポリシリコン膜１２３の所定の領域（ＴＦＴ形成領域）上にレジスト膜Ｒ１を形成する。
【００８３】
次に、ガラス基板１２１をドライエッチング装置（図示せず）内に入れる。そして、エッチング装置内に例えばＳＦ6 及び酸素ガスを導入し、レジスト膜Ｒ１をマスクとしてポリシリコン膜１２３をドライエッチングする。このとき、図１２（ａ）に示すように、レジスト膜Ｒ１の縁部には、通常底部から上部に向けて幅が小さくなるような傾斜ができ、酸素を含むプラズマ中では図１２（ｂ）に示すように、徐々に傾斜面がエッチングされて後退していく。これに伴い、ポリシリコン膜１２３の縁部にも、図８（ｃ），図１０（ｃ）に示すように傾斜ができる。このようにして、縁部に傾斜を有するポリシリコン膜１２３が形成される。
【００８４】
次に、イオンドーピング装置を用い、加速電圧が５ｋＶ、ドーズ量が２×１０12ｃｍ-2の条件で、ボロンをポリシリコン膜１２３に注入する。これにより、ポリシリコン膜１２３のうちレジスト膜Ｒ１でマスクされている部分にはボロンが導入されず、図１２（ｃ）に示すように、ポリシリコン膜１２３の縁部（傾斜部）のみに選択的にボロンが導入される。ポリシリコン膜１２３の傾斜部のボロンの体積密度は、先の気相ドーピング分と合わせて、およそ１×１０18ｃｍ-3となる。これは、チャネル平坦部のボロンの体積密度の約２．５倍に相当する。
【００８５】
なお、ドライエッチング後にレジスト膜Ｒ１からポリシリコン膜１２３の縁部が十分に露出していない場合は、例えば酸素プラズマ中でレジスト膜Ｒ１を全体的にエッチングし、レジスト膜Ｒ１の縁部を後退させてポリシリコン膜１２３を十分に露出させればよい。
【００８６】
このようにしてポリシリコン膜１２３の傾斜部のみにボロンを導入した後、レジスト膜Ｒ１をプラズマアッシング等により除去する。
【００８７】
次に、ポリシリコン膜１２３の上に、ゲート絶縁膜１２４となるＳｉＯ2 膜を約１００ｎｍの厚さに形成する。その後、例えばスパッタ法により、ＳｉＯ2 膜の上にアルミニウム膜を約４００ｎｍの厚さに形成する。そして、フォトリソグラフィ法によりアルミニウム膜及びＳｉＯ2 膜をパターニングして、図９（ａ），図１１（ａ）に示すように、ゲート電極１２５（ゲートバスライン１０９）及びゲート絶縁膜１２４を形成する。
【００８８】
なお、表示部の外側の駆動回路形成領域では、ゲート電極１２５と同時に所定の配線（第１層配線）を形成する。
【００８９】
次に、ゲート電極１２５をマスクとして、ポリシリコン膜１２３中にｎ型不純物としてリン（Ｐ）をイオン注入し、ソース／ドレインとなる一対の高濃度不純物領域１２３ａ，１２３ｂを形成する。このとき、高濃度不純物領域１２３ａ，１２３ｂとチャネル領域との間に不純物濃度が低い、いわゆるＬＤＤ（Lightly Doped Drain)領域を形成してもよい。
【００９０】
このようにしてｎ型ＴＦＴを形成した後、ガラス基板１２１の上に、ｐ型ＴＦＴ形成領域のみが露出するレジスト膜を形成する。そして、ｐ型ＴＦＴ形成領域のポリシリコン膜１２３に、ｐ型不純物として例えばボロンを、先に注入したリン（Ｐ）の２倍以上の濃度にイオン注入することで、ｐ型ＴＦＴを形成する。このような方法によれば、比較的少ない工程でｎ型ＴＦＴ及びｐ型ＴＦＴを形成することができる。
【００９１】
なお、先にｎ型ＴＦＴ形成領域及びｐ型ＴＦＴ形成領域のポリシリコン膜１２３にｐ型不純物をイオン注入し、その後、ｐ型ＴＦＴ形成領域をレジスト膜で覆って、ｎ型ＴＦＴ形成領域にｎ型不純物をｐ型不純物の２倍以上の濃度に注入し、ｎ型ＴＦＴを形成してもよい。
【００９２】
次に、ポリシリコン膜１２３に注入された不純物を活性化させるために、３００〜６００℃で熱処理する。通常の熱処理に替えて、レーザ照射又はランプアニール等の処理で不純物を活性化してもよい。
【００９３】
次に、図９（ｂ），図１１（ｂ）に示すように、第１の層間絶縁膜１２６として基板１２１の上側全面に厚さが４００ｎｍのシリコン窒化膜（ＳｉＮ）を形成し、この第１の層間絶縁膜１２６の表面から高濃度不純物領域１２３ａ，１２３ｂに到達するコンタクトホール１２６ａ，１２６ｂを形成する。
【００９４】
次に、Ｔｉ（３０ｎｍ）、Ａｌ（３００ｎｍ）及びＭｏ（５０ｎｍ）をこの順に形成し、３層構造の金属膜を形成する。そして、この金属膜をパターニングして、データバスライン１０８、ソース電極１２７ａ及びドレイン電極１２７ｂを形成する。
【００９５】
なお、このとき同時に、表示部外側の駆動回路形成領域では所定の配線（第２層配線）を形成する。
【００９６】
次いで、図７に示すように、基板１２１の上側全面に第２の層間絶縁膜１２８としてシリコン窒化膜又はシリコン酸化膜を２００〜３００ｎｍの厚さに形成し、この第２の層間絶縁膜１２８の所定の位置にコンタクトホール１２８ａを形成する。なお、第２の層間絶縁膜１２８の材料として有機樹脂を使用してもよく、シリコン窒化膜、シリコン酸化膜及び有機樹脂膜のうちの２以上の膜を積層して第２の層間絶縁膜１２８としてもよい。
【００９７】
その後、基板１２１の上側全面にＩＴＯ膜を形成し、このＩＴＯ膜をパターニングして、画素電極１２９を形成する。この画素電極１２９は、コンタクトホール１２８ａを介してソース電極１２７ａに電気的に接続される。
【００９８】
このようにして製造されたＴＦＴ基板と、カラーフィルタ及びコモン電極等が形成されたＣＦ基板とを対向させて配置し、両者の間に液晶を封入することにより、液晶表示パネルが完成する。
【００９９】
図１３に本実施の形態のｐ型ＴＦＴ及びｎ型ＴＦＴの電流−電圧（Ｉ−Ｖ）特性を示す。この図１３に示すように、本実施の形態ではチャネル領域の傾斜部にｐ型不純物を平坦部よりも多く導入することにより、傾斜部のｐ型不純物の面密度をチャネル平坦部とほぼ同じにしている。これにより、チャネル領域の傾斜部に形成される寄生トランジスタのしきい値は平坦部のトランジスタのしきい値とほぼ同じとなり、ＴＦＴのＩ−Ｖ特性におけるハンプがなくなって、ｎ型ＴＦＴ及びｐ型ＴＦＴのいずれもゲート電圧が０Ｖのときにオフとなる。従って、ＣＭＯＳのリーク電流が減少し、消費電力が著しく削減されるという効果を得ることができる。
【０１００】
但し、チャネル領域の傾斜部のｐ型不純物の体積密度が平坦部のｐ型不純物の体積密度のおよそ２倍よりも少ないときは、図２のように傾斜部の影響によりｎ型ＴＦＴのしきい値電圧が低下し、ゲート電圧が０Ｖのときにｎ型ＴＦＴがオフにならなくなってしまう。一方、チャネル領域の傾斜部のｐ型不純物の体積密度が平坦部のｐ型不純物の体積密度のおよそ５倍を超えると、図１４に示すように傾斜部の影響によりｐ型ＴＦＴのしきい値電圧がプラスに移動し、ゲート電圧が０Ｖのときにｐ型ＴＦＴがオフにならなくなってしまう。従って、チャネル領域の傾斜部のｐ型不純物の体積密度は、平坦部のｐ型不純物の体積密度の２〜５倍とすることが必要である。
【０１０１】
上述の実施の形態では、図８（ａ），図１０（ａ）に示す工程で気相ドーピング法によりｐ型不純物を含むアモルファスシリコン膜を形成したが、ノンドープ（不純物が導入されていない）のアモルファスシリコン膜を形成した後、イオン注入法又はイオンドーピング法によりアモルファスシリコン膜にｐ型不純物を導入してもよい。例えば、ノンドープのアモルファスシリコン膜をジボランガスのプラズマに晒してアモルファスシリコン膜中にｐ型不純物を導入してもよい。また、ノンドープのポリシリコン膜を形成した後に、上記の方法によりポリシリコン膜中にｐ型不純物を導入してもよい。
【０１０２】
更に、図８（ｃ），図１０（ｃ）に示す工程では、ポリシリコン膜１２３の傾斜部へのｐ型不純物の導入をイオンドーピングにより行ったが、質量分離機構を備えたイオン注入装置や、ジボランガスのプラズマにより半導体膜中にボロンを導入する装置を用いて行ってもよい。
【０１０３】
更にまた、ｐ型不純物としてはボロン以外の元素（例えばアルミニウム）でもよい。この場合に、図８（ａ），図１０（ａ）に示す工程でポリシリコン膜１２３に導入した元素以外のｐ型不純物を、図８（ｃ），図１０（ｃ）に示す工程でポリシリコン膜１２３の傾斜部に導入してもよい。
【０１０４】
更にまた、ポリシリコン膜１２３を島状に加工する際、レジスト膜Ｒ１を形成する前に、レジスト膜等からの汚染を防止するための保護膜として、例えばシリコン酸化膜をポリシリコン膜１２３の上に約１０ｎｍの厚さで形成してもよい。
【０１０５】
また、ポリシリコン膜をエッチングするガスとして、ＳＦ6 以外に、ＣＦ4 等のガスと酸素を含むガスを使用してもよい。
【０１０６】
（第２の実施の形態）
図１５（ａ）〜（ｃ）は本発明の第２の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図である。
【０１０７】
まず、図１５（ａ）に示すように、第１の実施の形態と同様にして、ガラス基板２０１の上に、下地絶縁膜２０２としてシリコン酸化膜を約１００ｎｍの厚さに形成する。
【０１０８】
次に、気相ドーピング法により、下地絶縁膜２０２の上に、ボロン（Ｂ）を４×１０17ｃｍ-3の体積密度で含むアモルファスシリコン膜を約４０ｎｍの厚さに形成する。その後、エキシマレーザを基板２０１の上面全体に照射し、アモルファスシリコン膜をポリシリコン膜２０３に変化させる。そして、このポリシリコン膜２０３の上に、例えばシリコン酸化膜からなるマスク膜２０４を約２５ｎｍの厚さに形成する。なお、本実施の形態ではマスク膜２０４を絶縁物により形成しているが、導電性材料で形成してもよい。また、マスク膜２０４には、後述するポリシリコン膜２０３の傾斜部にｐ型不純物を導入する工程で、ポリシリコン膜２０３の平坦部へのｐ型不純物の注入を防止できる程度の厚さが必要である。
【０１０９】
次に、ポジ型のフォトレジストを使用して、ＴＦＴ形成領域のマスク膜２０４上にレジスト膜Ｒ２を形成する。
【０１１０】
次に、この基板２０１をドライエッチング装置に入れ、ドライエッチング装置内に例えばＣＦ4 及び酸素ガスを導入して、図１５（ｂ）に示すように、マスク膜２０４及びポリシリコン膜２０３を島状にエッチングする。このとき、レジスト膜Ｒ２の縁部には底部から上部に向って幅が小さくなるような傾斜が形成され、酸素を含むプラズマ中では徐々に傾斜部がエッチングされて後退していく。これに伴い、ポリシリコン膜２０３の縁部にも、図１５（ｂ）に示すような傾斜ができる。
【０１１１】
次に、図１５（ｃ）に示すように、レジスト膜Ｒ２を剥離液により除去した後、イオンドーピング装置を使用し、加速電圧が５ｋＶ、ドーズ量が２×１０12ｃｍ-2の条件でポリシリコン膜２０３にボロン（Ｂ）を注入する。これにより、ポリシリコン膜２０３の平坦部ではマスク膜２０４にマスクされてボロンは導入されず、マスク膜２０４から露出しているポリシリコン膜２０３の傾斜部にのみボロンが導入される。ポリシリコン膜２０３の傾斜部のボロンの体積密度は、最初にポリシリコン膜２０３の導入されていた分と合わせて、約１×１０18ｃｍ-3となる。これは、ポリシリコン膜２０３のチャネル中央（平坦部）のボロンの体積密度の約２．５倍に相当する。
【０１１２】
このようにしてポリシリコン膜２０３の傾斜部にのみボロンを導入した後、マスク膜２０４を除去する。その後の工程は第１の実施の形態と同様であるので、ここでは説明を省略する。マスク膜２０４が本実施の形態のようにシリコン酸化膜からなる場合は、マスク膜２０４を除去することなく、ゲート絶縁膜の一部として使用してもよい。
【０１１３】
本実施の形態においては、レジスト膜Ｒ２を除去した後にポリシリコン膜２０３の傾斜部に不純物を注入するので、レジスト膜Ｒ２の表面が不純物の注入により変質することがなく、レジスト膜Ｒ２を剥離液で剥離することができる。これにより、第１の実施の形態に比べてレジスト膜の除去作業が容易になる。但し、本実施の形態においても、プラズマアッシングによりレジスト膜Ｒ２を除去してもよい。
【０１１４】
また、本実施の形態では、不純物が導入されたアモルファスシリコン膜を形成し、このアモルファスシリコン膜にレーザを照射することにより、しきい値制御用の不純物が導入されたポリシリコン膜を形成している。しかし、図１６に示すように、ノンドープのポリシリコン膜２０３を形成し、イオンドーピング法等によりポリシリコン膜２０３の全体にしきい値制御用のｐ不純物を導入してもよい。例えば、ポリシリコン膜２０３の全体にボロンを導入するときは、加速電圧を２５ｋＶ、ドーズ量を３×１０12ｃｍ-2とする。この条件では、ボロンイオンはマスク膜２０４を透過して、ポリシリコン膜２０３に注入される。また、ポリシリコン膜２０３の傾斜部（マスク膜２０４からはみ出た部分）のみにボロンを注入するときは、加速電圧を５ｋＶ、ドーズ量を２×１０12ｃｍ-2とする。
【０１１５】
これにより、ポリシリコン膜２０３の中央（平坦部）に含有されるボロンの体積密度は約４×１０17ｃｍ-3となり、傾斜部のボロンの体積密度は約１×１０18ｃｍ-3となる。
【０１１６】
一般的に、しきい値を制御する場合のようにシリコン膜中に微量の不純物を添加する場合は、ジボランガスを使用する気相ドープ法よりも、イオンドーピング法又はイオン注入法のほうが不純物導入量の制御性に優れ、ＴＦＴのしきい値を精度よく制御することができる。
【０１１７】
また、本実施の形態では、マスク膜２０４をマスクとしてイオンドーピングでボロン（Ｂ）をポリシリコン膜２０３の傾斜部に注入している。このイオンドーピングでは、殆どのイオンがＢ2 Ｈｘ+ （但し、ｘは整数）の状態で注入されるため、質量分離してＢ+ イオンで注入する場合に比べて浅い注入が可能となり、マスク膜２０４をマスクとして使用することができる。
【０１１８】
但し、マスク膜２０４の膜厚及び加速電圧を適切に設定することで、質量分離機構を備えたイオン注入法を採用することも可能である。また、ポリシリコン膜２０３の傾斜部へのボロンの導入はジボランガスを用いたプラズマ処理で行うことも可能である。
【０１１９】
（第３の実施の形態）
図１７（ａ）〜（ｃ）は、本発明の第３の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図である。
【０１２０】
まず、図１７（ａ）に示すように、第１の実施の形態と同様にして、ガラス基板２２１の上に、下地絶縁膜２２２としてシリコン酸化膜を約１００ｎｍの厚さに形成する。
【０１２１】
次に、下地絶縁膜２２２の上に、ノンドープのアモルファスシリコン膜を約４０ｎｍの厚さに形成する。その後、エキシマレーザをガラス基板２２１の上面全体に照射し、アモルファスシリコン膜をポリシリコン膜２２３に変化させる。そして、ポジ型フォトレジストを使用し、ＴＦＴ形成領域のポリシリコン膜２２３の上に、レジスト膜Ｒ３を形成する。
【０１２２】
次に、この基板２２１をドライエッチング装置に入れ、ドライエッチング装置内に例えばＳＦ6 及び酸素ガスを導入して、図１７（ｂ）に示すように、ポリシリコン膜２２３を島状にエッチングする。このとき、レジスト膜Ｒ３の縁部には底部から上部に向って幅が小さくなるような傾斜が形成されており、酸素を含むプラズマ中では徐々に傾斜部がエッチングされて後退していく。これに伴い、ポリシリコン膜２２３の縁部にも、図１７（ｂ）に示すような傾斜ができる。
【０１２３】
次に、図１７（ｃ）に示すように、レジスト膜Ｒ３を剥離液又はプラズマアッシング等により除去した後、イオンドーピング装置を使用し、加速電圧が５ｋＶ、ボロンのドーズ量が１．５×１０12ｃｍ-2の条件でポリシリコン膜２２３のチャネル平坦部及び傾斜部の表面に近い部分にボロンを導入する。
【０１２４】
このようにしてポリシリコン膜の平坦部及び傾斜部にボロンを導入した後の工程は第１の実施の形態と同様であるので、ここでは説明を省略する。
【０１２５】
本実施の形態では、ポリシリコン膜２２３のチャネル領域の平坦部及び傾斜部の表面に近い部分に濃度分布のピークをもつようにボロンを導入している。これにより、チャネル領域の平坦部及び傾斜部のボロンの面密度がほぼ同じになり、電流−電圧（Ｉ−Ｖ）特性におけるハンプの発生を抑制できる。しかも、しきい値制御のための平坦部へのｐ型不純物導入と、ハンプ抑制のための傾斜部へのｐ型不純物導入とを同一工程で行うので、工程数の増加が回避される。
【０１２６】
なお、本実施の形態ではイオンドーピング装置を使用してポリシリコン膜２２３の表面近傍へのボロンの導入を行ったが、イオン注入法やジボランガスを使用するプラズマ処理によってポリシリコン膜２２３の表面への不純物の導入を行ってもよい。
【０１２７】
ところで、しきい値制御をより容易にするため、ｎ型ＴＦＴにしきい値制御用のｐ型不純物をｐ型ＴＦＴに比べて多く導入し、ｎ型ＴＦＴのしきい値とｐ型ＴＦＴのしきい値の差を大きくすることがある。
【０１２８】
第１〜第３の実施の形態のいずれにおいてもこの手法を併用することができる。第３の実施の形態に適用した例を以下に示す。
【０１２９】
図１７（ｃ）に示す工程で、ポリシリコン膜２２３の平坦部及び傾斜部の表面近傍へのボロンの導入時の条件は、加速電圧が５ｋＶ、ドーズ量が１×１０12ｃｍ-2とする。
【０１３０】
次に、基板２２１の上側に、ｐ型ＴＦＴ形成領域を覆い、ｎ型ＴＦＴ形成領域が露出するレジストマスクを形成する。そして、ｎ型ＴＦＴ形成領域のポリシリコン膜に、加速電圧が５ｋＶ、ドーズ量が１×１０12ｃｍ-2の条件でボロンを注入する。
【０１３１】
その結果、ｐ型ＴＦＴのポリシリコン膜２２３のボロンの面密度は１×１０12ｃｍ-2となるため、前述の場合よりも０．５Ｖ〜１Ｖ程度しきい値がマイナスになる。一方、ｎ型ＴＦＴのポリシリコン膜２２３には２回の注入で２×１０12ｃｍ-2のボロンが導入されるため、前述の場合より０．５Ｖ〜１Ｖ程度しきい値が上昇し、ｎ型ＴＦＴとｐ型ＴＦＴとのしきい値の差が１〜２Ｖ大きくなる。但し、このような手法をとる場合、レジストマスク工程が増加する。
【０１３２】
図１８は、ｎ型ＴＦＴのチャネル領域のｐ型不純物量をｐ型ＴＦＴのチャネル領域のｐ型不純物量よりも多くしたときの電流−電圧（Ｉ−Ｖ）特性を示す図である。この図１８に示すように、ｎ型ＴＦＴのチャネル領域のｐ型不純物量をｐ型ＴＦＴのチャネル領域のｐ型不純物量よりも多くすることにより、ｎ型ＴＦＴのしきい値電圧が上昇する。従って、ゲート電圧が０Ｖのときにｎ型ＴＦＴ及びｐ型ＴＦＴがいずれもオフとなるように、チャネル部の不純物量を制御することが容易になる。
【０１３３】
（第４の実施の形態）
図１９，図２０は、本発明の第４の実施の形態の薄膜トランジスタ装置の製造方法を示す断面図である。
【０１３４】
まず、図１９（ａ）に示すように、第１の実施の形態と同様にして、ガラス基板２４１の上に下地絶縁膜２４２としてシリコン酸化膜を約１００ｎｍの厚さに形成する。
【０１３５】
次に、気相ドーピング法により、下地絶縁膜２４２の上に、ボロンを３×１０17ｃｍ-3の密度で含むアモルファスシリコン膜を約４０ｎｍの厚さに形成する。本実施の形態では、第１の実施の形態に比べてアモルファスシリコン膜中のボロン密度を小さくしている。
【０１３６】
その後、エキシマレーザを基板２４１の上面全体に照射し，アモルファスシリコン膜をポリシリコン膜２４３に変化させる。そして、このポリシリコン膜２４３の上に、例えばシリコン酸化膜からなるマスク膜２４４を約２５ｎｍの厚さに形成する。
【０１３７】
次に、ポジ型のフォトレジストを使用して、ＴＦＴ形成領域のマスク膜２４４の上にレジスト膜Ｒ３を形成する。
【０１３８】
次に、この基板２４１をドライエッチング装置に入れて、ドライエッチング装置内に例えばＣＦ4 及び酸素ガスを導入して、図１９（ｂ）に示すように、マスク膜２４４及びポリシリコン膜２４３を島状にエッチングする。このとき、レジスト膜Ｒ３の縁部には底部から上部に向って幅が小さくなるような傾斜が形成されており、酸素を含むプラズマ中では徐々に傾斜部がエッチングされて後退していく。これに伴い、ポリシリコン膜２４３の縁部にも、図１９（ｂ）に示すような傾斜ができる。
【０１３９】
次に、レジスト膜Ｒ３を剥離液又はプラズマアッシングにより除去する。そして、図２０に示すように、ｐ型ＴＦＴ形成領域を覆い、ｎ型ＴＦＴ形成領域が露出するレジスト膜Ｒ４を形成する。
【０１４０】
その後、イオンドーピング装置を使用し、加速電圧が２５ｋＶ、ドーズ量が１．６×１０12ｃｍ-2の条件で、ｎ型ＴＦＴ形成領域のポリシリコン膜２４３の全体にボロンを注入する。続けて、加速電圧が５ｋＶ、ドーズ量が３×１０12ｃｍ-2の条件でｎ型ＴＦＴ形成領域のポリシリコン膜２４３の傾斜部のみにボロンを注入する。
【０１４１】
これにより、ｐ型ＴＦＴのチャネル領域には３×１０17ｃｍ-3の密度でボロンが導入され、ｎ型ＴＦＴのチャネル平坦部には約５×１０17ｃｍ-3、ｎ型ＴＦＴのチャネル傾斜部には約１．６×１０18ｃｍ-3のボロンが導入される。その結果、ｎ型ＴＦＴとｐ型ＴＦＴのしきい値の差は、第１の実施の形態と比較して約１〜１．５Ｖ大きくなる。
【０１４２】
次に、レジスト膜Ｒ４及びマスク膜２４４を除去する。その後の工程は第１の実施の形態と同様であるので、ここでは説明を省略する。
【０１４３】
本実施の形態においてもマスク膜２４４を除去した後にポリシリコン膜２４３の上にゲート絶縁膜を形成するものとした。しかし、マスク膜２４４は、第２の実施の形態と同様に、シリコン酸化膜等の絶縁膜からなる場合はゲート絶縁膜の一部として残しておいてもよい。
【０１４４】
本実施の形態ではｎ型ＴＦＴ形成領域のポリシリコン膜の傾斜部のみにハンプ抑制用のｐ型不純物を選択的に導入するので、ｐ型ＴＦＴではハンプの発生がなく、ｐ型不純物の導入量のマージンが大きくなり、しきい値の制御が容易になる。しかも、ｎ型ＴＦＴのチャネル平坦部にｐ型ＴＦＴチャネル平坦部よりも多くｐ型不純物を導入することで、ｎ型ＴＦＴとｐ型ＴＦＴのしきい値の差を大きくできる。これにより、しきい値制御が更に容易になる。
【０１４５】
この場合も、ポリシリコン膜への不純物の導入は、イオン注入法によってもよく、ポリシリコン膜の傾斜部への不純物の導入は、ジボランガスのプラズマ処理によってもよい。
【０１４６】
また、本実施の形態では、気相ドーピング法によりｐ型不純物を含むアモルファスシリコン膜を形成したが、ノンドープのアモルファスシリコン膜を形成した後、イオン注入法又はイオンドーピング法によりアモルファスシリコン膜に不純物を導入してもよい。更に、ノンドープのポリシリコン膜を形成した後に、イオン注入法又はイオンドーピング法によりポリシリコン膜中に不純物を導入してもよい。
【０１４７】
上述の第１〜第４の実施の形態は、いずれも逆スタガー型ＴＦＴを有する薄膜トランジスタに適用することが可能である。この場合は，ゲート電極及びゲート絶縁膜を形成した後に半導体膜を形成する。また、第１〜第４の実施の形態ではいずれも、動作層がポリシリコン膜からなるＴＦＴについて説明したが、本発明は、動作層がアモルファスシリコン膜又はその他の半導体膜からなるＴＦＴにも適用することができる。
【０１４８】
更に、上述の第１〜第４の実施の形態は、いずれも本発明を液晶表示パネルに適用した場合について説明したが、本発明は有機ＥＬ表示パネル又はその他のＴＦＴを使用した装置に適用することができる。
【０１４９】
（付記１）基板と、前記基板上に形成され、チャネル領域にｐ型不純物が導入された半導体膜を動作層とする薄膜トランジスタとを有する薄膜トランジスタ装置において、前記半導体膜の縁部には傾斜が設けられ、前記チャネル領域の前記縁部におけるｐ型不純物の体積密度が、前記チャネル領域の中央部におけるｐ型不純物の体積密度の２乃至５倍であることを特徴とする薄膜トランジスタ装置。
【０１５０】
（付記２）前記基板上にはｎ型薄膜トランジスタ及びｐ型薄膜トランジスタが形成され、前記ｎ型薄膜トランジスタ及び前記ｐ型薄膜トランジスタのチャネル領域にはいずれもｐ型不純物が導入されていることを特徴とする付記１に記載の薄膜トランジスタ装置。
【０１５１】
（付記３）前記ｎ型薄膜トランジスタのチャネル領域におけるｐ型不純物の体積密度が、前記ｐ型薄膜トランジスタのチャネル領域におけるｐ型不純物の体積密度よりも多いことを特徴とする付記２に記載の薄膜トランジスタ装置。
【０１５２】
（付記４）基板上にｐ型不純物が導入された半導体膜を形成する工程と、前記半導体膜の薄膜トランジスタ形成領域上にレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記半導体膜をエッチングするエッチング工程と、前記レジスト膜をマスクとし、前記半導体膜のうち前記レジスト膜からはみ出した部分にｐ型不純物を導入する工程と、前記レジスト膜を除去する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１５３】
（付記５）前記エッチング工程は、ＳＦ6 及び酸素を含むガス、又はＣＦ4 及び酸素を含むガスを用いたドライエッチングにより行うことを特徴とする付記４に記載の薄膜トランジスタ装置の製造方法。
【０１５４】
（付記６）前記エッチング工程の後に、前記レジスト膜をエッチングして、前記レジスト膜の縁部を後退させる工程を有することを特徴とする付記４に記載の薄膜トランジスタ装置の製造方法。
【０１５５】
（付記７）基板上にｐ型不純物が導入された半導体膜を形成する工程と、前記半導体膜の上にマスク膜を形成する工程と、前記マスク膜の薄膜トランジスタ形成領域上にレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記マスク膜及び半導体膜をエッチングするエッチング工程と、前記レジスト膜を除去する工程と、前記マスク膜をマスクとし、前記半導体膜のうち前記マスク膜からはみ出した部分にｐ型不純物を導入する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１５６】
（付記８）前記ゲート絶縁膜は、前記マスク膜を除去した後に前記半導体膜上に形成することを特徴とする付記７に記載の薄膜トランジスタ装置の製造方法。
【０１５７】
（付記９）前記ゲート絶縁膜は、前記マスク膜をその一部として前記半導体膜上に形成することを特徴とする付記７に記載の薄膜トランジスタ装置の製造方法。
【０１５８】
（付記１０）前記エッチング工程は、ＣＦ4 及び酸素を含むガスを用いたドライエッチングにより行うことを特徴とする付記７に記載の薄膜トランジスタ装置の製造方法。
【０１５９】
（付記１１）基板上に半導体膜を形成する工程と、前記半導体膜の上にマスク膜を形成する工程と、前記マスク膜の薄膜トランジスタ形成領域上にレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記マスク膜及び半導体膜をエッチングする工程と、前記レジスト膜を除去する工程と、前記マスク膜を透過する条件で前記半導体膜の全体にｐ型不純物を導入し、前記マスク膜で遮断される条件で前記半導体膜のうち前記マスク膜からはみ出した部分のみにｐ型不純物を導入する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１６０】
（付記１２）前記半導体膜へのｐ型不純物の導入は、イオン注入法又はイオンドーピング法により行うことを特徴とする付記１１に記載の薄膜トランジスタ装置の製造方法。
【０１６１】
（付記１３）基板と、前記基板上に形成され、少なくともチャネル領域にｐ型不純物が導入された半導体膜を動作層とする薄膜トランジスタとを有する薄膜トランジスタ装置において、前記半導体膜の縁部に傾斜が設けられ、前記半導体膜のチャネル領域では表面近傍に分布のピークを持つようにｐ型不純物が導入されていることを特徴とする薄膜トランジスタ装置。
【０１６２】
（付記１４）基板上に半導体膜を形成する工程と、前記半導体膜の薄膜トランジスタ形成領域上にレジスト膜を形成する工程と、前記レジスト膜をマスクとして前記半導体膜をエッチングする工程と、前記レジスト膜を除去する工程と、前記半導体膜の表面近傍に分布のピークをもつ条件で前記半導体膜にｐ型不純物を導入する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１６３】
（付記１５）基板と、前記基板上に形成されたｐ型薄膜トランジスタ及びｎ型薄膜トランジスタとを有する薄膜トランジスタ装置において、前記ｐ型薄膜トランジスタ及び前記ｎ型薄膜トランジスタはいずれも縁部に傾斜が設けられた半導体膜を動作層とし、前記ｎ型薄膜トランジスタの前記半導体膜のチャネル領域に含まれるｐ型不純物の体積密度が、前記ｐ型薄膜トランジスタの前記半導体膜のチャネル領域のｐ型不純物の体積密度よりも多く、且つ前記ｎ型薄膜トランジスタのチャネル領域の傾斜部のｐ型不純物の体積密度が、前記チャネル領域の中央部のｐ型不純物の体積密度の２倍以上であることを特徴とする薄膜トランジスタ装置。
【０１６４】
（付記１６）基板上にｐ型不純物が導入された半導体膜を形成する工程と、前記半導体膜上にマスク膜を形成する工程と、前記マスク膜のｎ型薄膜トランジスタ形成領域及びｐ型薄膜トランジスタ形成領域の上に第１のレジスト膜を形成する工程と、前記第１のレジスト膜をマスクとして前記半導体膜及び前記マスク膜をエッチングする工程と、前記第１のレジスト膜を除去する工程と、前記基板上のｐ型薄膜トランジスタ形成領域上を第２のレジスト膜で覆う工程と、前記マスク膜を透過する条件で前記ｎ型薄膜トランジスタ形成領域の前記半導体膜の全体にｐ型不純物を導入し、且つ、前記マスク膜で遮断される条件で前記ｎ型薄膜トランジスタ形成領域の前記半導体膜のうち前記マスク膜からはみ出した部分にｐ型不純物を導入する工程と、前記第２のレジスト膜を除去する工程と、ゲート絶縁膜を形成する工程と、ゲート電極を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
【０１６５】
【発明の効果】
以上説明したように、本発明によれば、半導体膜のチャネル領域の縁部におけるｐ型不純物の体積密度を、チャネル領域の中央部におけるｐ型不純物の体積密度の２乃至５倍と高くし、又は半導体膜の表面近傍に濃度のピークをもつようにｐ型不純物を導入しているので、ｎ型薄膜トランジスタのＩ−Ｖ特性におけるハンプがなく、しきい値の制御が容易になる。その結果、ＣＭＯＳで構成される回路のリーク電流が低下し、消費電力が小さい薄膜トランジスタ装置が実現できる。
【図面の簡単な説明】
【図１】図１（ａ）は、ＴＦＴの平面図、図１（ｂ）は図１（ａ）のＩ−Ｉ線による断面図、図１（ｃ）は図１（ａ）のII−II線による断面図である。
【図２】図２は、従来のＴＦＴ（ｎ型ＴＦＴ及びｐ型ＴＦＴ）のＩ−Ｖ特性を模式的に示す図である。
【図３】図３は本発明の第１の実施の形態の薄膜トランジスタ装置（透過型液晶表示パネル）の構成を示すブロック図である。
【図４】図４は、本発明の第１の実施の形態の液晶表示パネルの表示部における断面図である。
【図５】図５は表示部におけるＴＦＴ基板の平面図である。
【図６】図６はＴＦＴの形成部における平面図である。
【図７】図７は図６のIII −III 線による断面図である。
【図８】図８は第１の実施の形態に係るＴＦＴ基板の製造方法を示す断面図（その１）であり、図６のIII −III 線の位置における断面図である。
【図９】図９は第１の実施の形態に係るＴＦＴ基板の製造方法を示す断面図（その２）であり、図６のIII −III 線の位置における断面図である。
【図１０】図１０は第１の実施の形態に係るＴＦＴ基板の製造方法を示す断面図（その３）であり図６のIV−IV線の位置における断面図である。
【図１１】図１１は第１の実施の形態に係るＴＦＴ基板の製造方法を示す断面図（その４）であり図６のIV−IV線の位置における断面図である。
【図１２】図１２（ａ）〜（ｃ）は、第１の実施の形態において、半導体膜の傾斜部への不純物導入方法を示す拡大断面図である。
【図１３】図１３は、第１の実施の形態に係るｐ型ＴＦＴ及びｎ型ＴＦＴのＩ−Ｖ特性を示す図である。
【図１４】図１４は、チャネル領域の傾斜部の単位体積当りの不純物濃度が平坦部の不純物濃度の５倍を超えたときのｐ型ＴＦＴ及びｎ型ＴＦＴのＩ−Ｖ特性を示す図である。
【図１５】図１５（ａ）〜（ｃ）は本発明の第２の実施の形態の薄膜トランジスタ装置の製造方法を工程順に示す断面図である。
【図１６】図１６は第２の実施の形態の変形例を示す断面図である。
【図１７】図１７（ａ）〜（ｃ）は、本発明の第３の実施の形態のＴＦＴの製造方法を工程順に示す断面図である。
【図１８】図１８は、ｎ型ＴＦＴのチャネル領域のｐ型不純物量をｎ型ＴＦＴのチャネル領域のｐ型不純物量よりも多くしたときのＩ−Ｖ特性を示す図である。
【図１９】図１９は、本発明の第４の実施の形態の薄膜トランジスタの製造方法を示す断面図（その１）である。
【図２０】図２０は、本発明の第４の実施の形態の薄膜トランジスタの製造方法を示す断面図（その２）である。
【符号の説明】
１０，１２１，１５１，２０１，２２１，２４１…ガラス基板、
１１、１２２，２０２，２２２，２４２…下地絶縁膜、
１２…半導体膜、
１３，１２４…ゲート絶縁膜、
１４，１２５…ゲート電極、
１０１…制御回路、
１０２…データドライバ、
１０３…ゲートドライバ、
１０４…表示部、
１０５…ＴＦＴ、
１０８…データバスライン、
１０９…ゲートバスライン、
１２０…ＴＦＴ基板、
１２３，２０３，２２３，２４３…ポリシリコン膜、
１２６，１２８…層間絶縁膜、
１２９…画素電極、
１５０…ＣＦ基板、
１８０…液晶、
２０４，２４４…マスク膜。

Claims (6)

  1. 基板と、
    前記基板上に形成され、チャネル領域にｐ型不純物が導入された半導体膜を動作層とする薄膜トランジスタとを有する薄膜トランジスタ装置において、
    前記半導体膜の縁部には傾斜が設けられ、前記チャネル領域の前記縁部におけるｐ型不純物の体積密度が、前記チャネル領域の中央部におけるｐ型不純物の体積密度の２乃至５倍であることを特徴とする薄膜トランジスタ装置。
  2. 基板上にｐ型不純物が導入された半導体膜を形成する工程と、
    前記半導体膜の薄膜トランジスタ形成領域上にレジスト膜を形成する工程と、
    前記レジスト膜をマスクとして酸素を含むガスを用いて前記半導体膜をドライエッチングすることにより、前記レジスト膜の縁部を後退させるとともに、前記レジスト膜からはみ出した部分の前記半導体膜に傾斜を形成する工程と、
    前記レジスト膜をマスクとし、前記半導体膜のうち前記レジスト膜からはみ出した部分にｐ型不純物を導入して前記マスクからはみ出した部分の半導体膜のｐ型不純物の体積密度を前記マスクの下の半導体膜のｐ型不純物の体積密度の２乃至５倍とする工程と、
    前記レジスト膜を除去する工程と、
    ゲート絶縁膜を形成する工程と、
    ゲート電極を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
  3. 基板上にｐ型不純物が導入された半導体膜を形成する工程と、
    前記半導体膜の上にマスク膜を形成する工程と、
    前記マスク膜の薄膜トランジスタ形成領域上にレジスト膜を形成する工程と、
    前記レジスト膜をマスクとし、酸素を含むガスを用いて前記マスク膜及び半導体膜をドライエッチングすることにより、前記レジスト膜の縁部を後退させるとともに、前記レジスト膜及び前記マスク膜からはみ出した部分の前記半導体膜に傾斜を形成する工程と、
    前記レジスト膜を除去する工程と、
    前記マスク膜をマスクとし、前記半導体膜のうち前記マスク膜からはみ出した部分にｐ型不純物を導入して前記マスクからはみ出した部分の半導体膜のｐ型不純物の体積密度を前記マスクの下の半導体膜のｐ型不純物の体積密度の２乃至５倍とする工程と、
    ゲート絶縁膜を形成する工程と、
    ゲート電極を形成する工程とを有することを特徴とする薄膜トランジスタ装置の製造方法。
  4. 基板上に半導体膜を形成する工程と、
    前記半導体膜の上にマスク膜を形成する工程と、
    前記マスク膜の薄膜トランジスタ形成領域上にレジスト膜を形成する工程と、
    前記レジスト膜をマスクとし、酸素を含むガスを用いて前記マスク膜及び半導体膜をドライエッチングすることにより、前記レジスト膜の縁部を後退させるとともに、前記レジスト膜及び前記マスク膜からはみ出した部分の前記半導体膜に傾斜を形成する工程と、
    前記レジスト膜を除去する工程と、
    前記マスク膜を透過する条件で前記半導体膜の全体にｐ型不純物を導入する工程と、
    前記マスク膜で遮断される条件で前記半導体膜のうち前記マスク膜からはみ出した部分のみにｐ型不純物を導入して前記マスクからはみ出した部分の半導体膜のｐ型不純物の体積密度を前記マスクの下の半導体膜のｐ型不純物の体積密度の２乃至５倍とする工程と、
    ゲート絶縁膜を形成する工程と、
    ゲート電極を形成する工程と
    を有することを特徴とする薄膜トランジスタ装置の製造方法。
  5. 基板と、
    前記基板上に形成されたｐ型薄膜トランジスタ及びｎ型薄膜トランジスタを有する薄膜トランジスタ装置において、
    前記ｐ型薄膜トランジスタ及び前記ｎ型薄膜トランジスタはいずれも縁部に傾斜が設けられた半導体膜を動作層とし、
    前記ｎ型薄膜トランジスタの前記半導体膜のチャネル領域の中央部に含まれるｐ型不純物の体積密度が、前記ｐ型薄膜トランジスタの前記半導体膜のチャネル領域の中央部のｐ型不純物の体積密度よりも多く、且つ前記ｎ型薄膜トランジスタのチャネル領域の傾斜部のｐ型不純物の体積密度が、当該チャネル領域の中央部のｐ型不純物の体積密度の２乃至５倍であることを特徴とする薄膜トランジスタ装置。
  6. 基板上にｐ型不純物が導入された半導体膜を形成する工程と、
    前記半導体膜上にマスク膜を形成する工程と、
    前記マスク膜のｎ型薄膜トランジスタ形成領域及びｐ型薄膜トランジスタ形成領域の上に第１のレジスト膜を形成する工程と、
    前記第１のレジスト膜をマスクとし、酸素を含むガスを用いて前記半導体膜及び前記マスク膜をドライエッチングすることにより、前記レジスト膜の縁部を後退させるとともに、前記第１のレジスト膜及び前記マスク膜からはみ出した部分の前記半導体膜に傾斜を形成する工程と、
    前記第１のレジスト膜を除去する工程と、
    前記基板上のｐ型薄膜トランジスタ形成領域上を第２のレジスト膜で覆う工程と、
    前記マスク膜を透過する条件で前記ｎ型薄膜トランジスタ形成領域の前記半導体膜の全体にｐ型不純物を導入し、且つ、前記マスク膜で遮断される条件で前記ｎ型薄膜トランジスタ形成領域の前記半導体膜のうち前記マスク膜からはみ出した部分にｐ型不純物を導入して前記マスクからはみ出した部分の半導体膜のｐ型不純物の体積密度を前記マスクの下の半導体膜のｐ型不純物の体積密度の２乃至５倍とする工程と、
    前記第２のレジスト膜を除去する工程と、
    ゲート絶縁膜を形成する工程と、
    ゲート電極を形成する工程と
    を有することを特徴とする薄膜トランジスタ装置の製造方法。
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