JP4824922B2 - 画像表示装置及びその駆動回路 - Google Patents

Description

本発明は、画像表示装置及びその駆動回路に係り、特に画像表示装置の非表示領域に配置されるデータ駆動回路の回路幅を小さくして非表示領域の面積を低減した画像表示装置及びその駆動回路に関する。

アクティブマトリクス型液晶ディスプレイを代表とするアクティブマトリクス型ディスプレイは、画素毎に薄膜トランジスタ（以下、ＴＦＴと略す）を形成し、表示情報を画素毎に記憶して映像を表示している。アモルファスシリコン膜にレーザアニールを行うことによって多結晶化し、移動度を１００ｃｍ２／Ｖ・ｓ程度に高めた多結晶シリコン膜を利用して形成されたＴＦＴは、多結晶シリコンＴＦＴと呼ばれる。この多結晶シリコンＴＦＴで構成した回路は、数ＭＨｚから数十ＭＨｚの信号で動作するため、画素のみならず、映像信号を発生するデータドライバ回路や、走査を行うゲートドライバ回路の機能を持った駆動回路を、液晶表示装置などの基板上に画素を構成するＴＦＴと同一プロセスで形成することができる。

データドライバ回路は、複数のデータ線に画像信号情報を含むアナログ信号電圧を供給する。ここで、データ線とは画像表示装置の表示画面内を縦方向に走る配線であり、各画素にアナログ信号電圧を供給する。

データドライバ回路に必要な機能は、次の通りである。
（１）デジタル信号をアナログ電圧に変換する機能。すなわちＤＡコンバータの機能。画像表示装置の外部から供給される入力画像信号としてデジタル信号が多い場合には、この機能を内蔵するとよい。
（２）アナログ信号電圧を分配する機能。これは、データ線の本数が複数本（一般的には画面横方向の画素の数と同じ数）あるためである。

図１１に、従来のデータドライバ回路の構成例を示す。データドライバ回路は、デコーダ（ＤＥＣ）８１、シフトレジスタ（ＳＲＥＧ）８２、スイッチマトリクス８３によって構成されている。スイッチマトリクス８３は、ＮチャネルＴＦＴ８５，８６と１つのキャパシタ８７で構成されたメモリ素子８４がマトリクス状に配置され、互いに、複数のデコード信号線８８、複数のトリガ線８９、複数の基準電圧線９０、複数の出力線９１によって接続されている。デコード信号線８８はデコーダ８１の出力に、トリガ線８９はシフトレジスタ８２の出力に、基準電圧線９０は外部の基準電圧源Ｖｒｅｆ１〜Ｖｒｅｆｘに、出力線９１は画像表示装置のデータ線に接続されている。

以下に、図１１のデータドライバ回路の動作を簡単に説明する。外部から供給されるデジタル画像信号ＤＳＩＧは、デコーダ８１によってデコードされてデコード信号線８８に出力される。デコード信号線８８のうちのいずれか１本が、入力されたデジタル画像信号ＤＳＩＧに関係してＮチャネルＴＦＴがオン（ＯＮ）する十分に高い電圧（以下、Ｈレベルと略す）になり、残りはＮチャネルＴＦＴがオフ（ＯＦＦ）する十分に低い電圧（以下、Ｌレベルと略す）になる。シフトレジスタ８２はデジタル画像信号ＤＳＩＧの入力タイミングと同期して、トリガ線８９のうちのいずれか１本を順次Ｈレベルにする。

接続されるトリガ線８９がＨレベルである１列のメモリ素子８４では、ＴＦＴ８５がＯＮになるため、キャパシタ８７にデコード信号線８８上のデコード信号がラッチされる。デコード信号線８８はデジタル画像信号ＤＳＩＧに対応した１つだけがＨレベルであるので、そのデコード線に接続されたキャパシタ８７がＨレベルをサンプリングする。すると、Ｈレベルをサンプリングしたキャパシタ８７に接続されるＴＦＴ８６がＯＮ状態になり、そのＴＦＴ８６は、接続される基準電圧線９０の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆｘのいずれかを選択して、出力線９１に出力する。出力線９１に出力された基準電圧は、さらに画像表示装置（不図示）のデータ線に供給される。

以上の動作によって、図１１の回路は、（１）デジタル画像信号を対応する電圧信号に変換し、（２）電圧信号を複数のデータ線にそれぞれ分配することが実現され、データドライバ回路としての前述した機能を果たすことができる。

図１１に示した回路の詳細な例ついては、特許文献１および特許文献２にも記載されている。図１１に示した回路の特徴の一つは、１出力あたり２本の紙面縦方向の配線のみが必要な構成であるために、１出力あたりの回路幅を小さくすることができ、より高精細の画像表示装置に適用できることである。

特開２００３−００５７１６号公報 特開２００３−０８５６６６号公報

図１１に示した従来のデータドライバ回路では、スイッチマトリクス８３を構成するメモリ素子８４の紙面縦方向の段数は表示階調数分必要である。したがって、外部から入力するデジタル画像信号ＤＳＩＧのビット数が４ビットのときは１６段、６ビットのときは６４段、８ビットのときは２５６段と、２の（ビット数）乗に比例して段数が増加し、スイッチマトリクスの回路幅Ｗ１が増加する。

特に８ビット以上の階調数になると、メモリ素子８４の紙面縦方向のピッチを３０μｍで製作した場合、スイッチマトリクス８３の回路幅Ｗだけで７．６８ｍｍを占有することになる。回路幅Ｗ１は画像表示装置の非表示領域に納める必要があるため、この幅が大きいと画像表示装置の非表示領域が大きくなり、画像表示装置を搭載する製品の形状の自由度が制限されるか、または、製品内部の空間を多く占有して小型化の障害となる。

そこで、本発明の目的は画像表示装置の非表示領域に配置されるデータドライバ回路の回路幅を縮小し、非表示領域の面積を小さく抑えることができる画像表示装置及びその駆動回路（データドライバ回路）を提供することにある。

本明細書において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）本発明に係る駆動回路は、画像表示装置の周辺部に配置され、シリアル入力されるデジタル信号に対応した複数のアナログ電圧がパラレルに出力される駆動回路であって、前記デジタル信号の上位ビットに従ってアナログ電圧に変換する第１および第２のＤＡコンバータと、前記第１および第２のＤＡコンバータの間隙に配置され、前記デジタル信号の下位ビットに従って前記第１および第２のＤＡコンバータの出力電圧を分圧する分圧回路と、前記デジタル信号に同期してトリガ信号を発生するシフトレジスタ回路とを具備し、前記分圧回路は、デコーダと、２次元のマトリクス状に配列されたメモリ素子と、複数の抵抗配線によって構成され、前記メモリ素子は前記トリガ信号に同期して前記デコーダが発生するデコード信号を記憶し、かつ、前記メモリ素子が記憶したデコード信号に従って、前記抵抗配線上に発生する前記第１および第２のＤＡコンバータの分圧を選択し出力する回路構成であることを特徴とする。

（２）本発明に係る画像表示装置は、１対の基板の一方に、上記（１）に記載の駆動回路と、複数の画素回路により構成された画像表示部と、前記画素に表示信号を入力するために前記画像表示部内に配置された複数のデータ線とが形成され、前記１対の他方の基板との間に液晶を挟持した画像表示装置であって、前記駆動回路の出力が、前記データ線に供給されることを特徴とするものである。

本発明によれば、表示階調数の増大にもかかわらず、画像表示装置の非表示領域を小さく抑えることができるために、画像表示装置を搭載する製品の形状の自由度が高まり、また、製品内部の空間の占有体積が小さくなるため、製品の小型化が可能になる。

本発明に係る実施例について、添付図面を参照しながら以下詳細に説明する。

図１に、本発明のデータドライバ回路の構成を示す。本実施例は、８ビットの分解能を持ったデータドライバ回路を示している。本実施のデータドライバ回路は、デコーダＤＥＣ１〜３、スイッチマトリクス４，５、シフトレジスタ（ＳＲＥＧ）６、およびスイッチマトリクス７から構成される。スイッチマトリクス４は、ＮチャネルＴＦＴ２１，２２とキャパシタ２３で構成されたメモリ素子８が、紙面縦方向には９回路、紙面横方向にｎ回路マトリクス状に配置されることで構成され、それぞれ９本のデコード信号線１１、ｎ本のトリガ線１２、９本の基準電圧線１３、ｎ本の出力線１４によって互いに接続されている。

同様にして、スイッチマトリクス５は、ＮチャネルＴＦＴ２４，２５とキャパシタ２６で構成されたメモリ素子９が、紙面縦方向には８回路、紙面横方向にｎ回路マトリクス状に配置されることで構成され、それぞれ８本のデコード信号線１５、ｎ本のトリガ線１２、８本の基準電圧線１６、ｎ本の出力線１７によって互いに接続されている。スイッチマトリクス７は、ＮチャネルＴＦＴ２７，２８とキャパシタ２９で構成されたメモリ素子１０が、紙面縦方向には１７回路、紙面横方向にｎ回路マトリクス状に配置されることで構成され、１７本のデコード信号線１８、ｎ本のトリガ線１２、ｎ本の抵抗配線１９、ｎ本の出力線２０およびグランド線３０によって互いに接続されている。なお、メモリ素子８〜１０の紙面横方向の個数ｎは、本実施例のデータドライバ回路が適用される画像表示装置の横方向の解像度に比例して可変である。

外部からデジタル画像信号ＤＳＩＧ（８ビットのバイナリ信号：ｂ７〜ｂ０）がデコーダＤＥＣ１〜３に入力されている。デコーダＤＥＣ１にはｂ７〜ｂ４の４ビット、デコーダＤＥＣ２にはｂ７〜ｂ５の３ビット、デコーダＤＥＣ３にはｂ４〜ｂ０の５ビットが入力されている。なお、ｂ７がＭＳＢであり、ｂ０がＬＳＢである。９本のデコード信号線１１は、ＤＥＣ１の出力Ｄ０〜Ｄ８とスイッチマトリクス４の間を接続している。８本のデコード信号線１５は、ＤＥＣ２の出力Ｅ０〜Ｅ７とスイッチマトリクス５の間を接続している。１７本のデコード信号線１８は、ＤＥＣ３の出力Ｆ０〜Ｆ１６とスイッチマトリクス７の間を接続している。

ｎ本のトリガ線１２は、シフトレジスタ６の出力Ｑ１〜Ｑｎと、スイッチマトリクス４，５およびスイッチマトリクス７の間を接続している。基準電圧線１３，１６には基準電圧Ｖ０〜Ｖ１６と連続した１７種類の電圧が供給されている。９本の基準電圧線１３には、それぞれＶ０，Ｖ２，Ｖ４，Ｖ６，Ｖ８，Ｖ１０，Ｖ１２，Ｖ１４，Ｖ１６（偶数番目の電圧）が、８本の基準電圧線１６には、それぞれＶ１，Ｖ３，Ｖ５，Ｖ７，Ｖ９，Ｖ１１，Ｖ１３，Ｖ１５（奇数番目の電圧）が供給されている。ｎ本の出力線１４とｎ本の出力線１７は、ｎ本の抵抗配線１９の両端に接続している。１列分のメモリ素子１０を構成するＴＦＴ２８のソース電極は、１つの抵抗配線１９の一端からもう一端までの間を均等な間隔をもって接続している。ｎ本の出力線２０は、１列分のメモリ素子１０を構成するＴＦＴ２８のドレイン電極に接続するとともに、データドライバ回路の外部へと配線されており、その先は画像表示装置（不図示）のデータ線へ接続されている。

図２に、図１に示したデータドライバ回路の動作波形を示す。データドライバ回路が全ての出力Ｙ１〜Ｙｎにアナログ電圧を出力するまでの１回分の動作で入力されるデジタル信号ＤＳＩＧの数はｎである。デジタル信号ＤＳＩＧの入力タイミングに同期して、シフトレジスタ６は出力Ｑ１〜Ｑｎに順次Ｈ（ハイ）レベルのトリガパルスを発生する。図２では、動作を説明するために例としてデジタル画像信号の１番目が「０００００００１」、２番目が「１１１１０００１」、３番目が「０００１１１１１」、そしてｎ番目が「００１１００００」の８ビット２進数である場合について記載されている。ＤＥＣ１は、デジタル画像信号ＤＳＩＧを図３に示す真理値表に従ってデコードする。ＤＥＣ２は、デジタル画像信号ＤＳＩＧを図４に示す真理値表に従ってデコードする。さらに、ＤＥＣ３は、デジタル画像信号ＤＳＩＧを図５に示す真理値表に従ってデコードする。

１番目のデジタル画像信号「０００００００１」は、デコーダＤＥＣ１〜３によって、真理値表に従ってデコードされると、出力Ｄ０，Ｅ０，Ｆ１に接続されるデコード信号線がＨレベルに、残りがＬ（ロー）レベルになる。

時刻ｔ１において、１番目のデジタル画像信号に同期してシフトレジスタ６が出力Ｑ１にＨレベルのトリガパルスを発生することによって、トリガ線１２を通してシフトレジスタの出力Ｑ１に接続される１列分のメモリ素子８〜１０に内蔵されるＴＦＴ２１，２４，２７がＯＮ状態になり、キャパシタ２３，２６，２９にデコード信号線１１，１５，１８の電圧がサンプリングされる。

このとき、出力Ｄ０，Ｅ０，Ｆ１に接続されるデコード信号線がＨレベルであるため、出力Ｑ１に接続されるトリガ線１２とデコード出力Ｄ０に接続されるデコード信号線１１の交差部に位置するメモリ素子８に内蔵のキャパシタ２３、Ｑ１に接続されるトリガ線１２とＥ０に接続されるデコード信号線１５の交差部に位置するメモリ素子９に内蔵のキャパシタ２６、Ｑ１に接続されるトリガ線１２とＦ１に接続されるデコード信号線１８の交差部に位置するメモリ素子１０に内蔵のキャパシタ２９にだけ、Ｈレベルがサンプリングされ、残りにはＬレベルがサンプリングされる。そして、Ｈレベルをサンプリングした前記３つのキャパシタに接続されるＴＦＴ２２，２５，２８だけがＯＮ状態になる。

すると、出力線１４上のノードａ１には、基準電圧Ｖ０が、出力線１７上のノードｂ１には、基準電圧Ｖ１がそれぞれ出力される。ノードａ１の電圧Ｖ０とノードｂ１の電圧Ｖ１は、抵抗配線１９によって分圧される。１列分のメモリ素子１０は抵抗配線１９の一端からもう一端の間に均等に接続することで、抵抗配線１９から１６等分の電圧Ｖ０，（１５／１６）Ｖ０＋（１／１６）Ｖ１，・・・，（１／１６）Ｖ０＋（１５／１６）Ｖ１，Ｖ１が供給される。

シフトレジスタの出力Ｑ１に接続されるトリガ線１２とデコーダＤＥＣ３の出力Ｆ１に接続するデコード信号線１８の交差部に位置するメモリ素子１０に内蔵されるＴＦＴ２８だけＯＮになっているため、（１５／１６）Ｖ０＋（１／１６）Ｖ１の電圧が選択されて出力線２０（Ｙ１）に出力される。以下、同様な動作を繰り返す。

２番目のデジタル画像信号「１１１１０００１」が入力され、これに同期し、時刻ｔ２において、シフトレジスタ６が出力Ｑ２にＨレベルのトリガパルスを発生する。すると、デコーダＤＥＣ１〜３の出力のＤ８，Ｅ７，Ｆ１５がＨレベルとなり、出力Ｑ２に接続されるトリガ線１２と、それらに交差する位置にあるメモリ素子８〜１０にのみＨレベルがサンプリングされ、ＴＦＴ２２，２５，２８がＯＮ状態になる。それによって、ノードａ２には電圧Ｖ１６、ノードｂ２にはＶ１５が出力され、Ｙ２にはＶ１５とＶ１６の分圧（１５／１６）Ｖ１５＋（１／１６）Ｖ１６が出力される。

続いて、３番目のデジタル画像信号「０００１１１１１」が入力され、これに同期し、時刻ｔ３において、シフトレジスタ６が出力Ｑ３にＨレベルのトリガパルスを発生する。すると、ＤＥＣ１〜３の出力のＤ１，Ｅ０，Ｆ１５がＨレベルとなり、出力Ｑ２に接続されるトリガ線１２と、それらに交差する位置にあるメモリ素子８〜１０にのみＨレベルがサンプリングされ、ＴＦＴ２２，２５，２８がＯＮ状態になる。それによって、ノードａ３には電圧Ｖ２、ノードｂ３には電圧Ｖ１が出力され、Ｙ２にはＶ１とＶ２の分圧（１／１６）Ｖ１＋（１５／１６）Ｖ２が出力される。

最後に、ｎ番目のデジタル画像信号「０００１００００」が入力され、これに同期し、時刻ｔｎにおいて、シフトレジスタ６が出力Ｑ３にＨレベルのトリガパルスを発生する。すると、ＤＥＣ１〜３の出力のＤ１，Ｅ１，Ｆ１６がＨレベルとなり、出力Ｑｎに接続されるトリガ線１２と、それらに交差する位置にあるメモリ素子８〜１０にのみＨレベルがサンプリングされ、ＴＦＴ２２，２５，２８がＯＮ状態になる。それによって、ノードａｎには電圧Ｖ２、ノードｂｎには電圧Ｖ３が出力される。

ところで、分圧は抵抗配線１９によって行われるが、デコーダＤＥＣ３の出力Ｆ０あるいはＦ１６がＨレベルの場合には、抵抗配線１９の端の電圧が選択されるため、ノードａｎあるいはノードｂｎのいずれかの電圧がそのままＹｎに出力される。この場合、Ｆ１６がＨレベルであるので、ノードｂｎの電圧がそのまま出力され、Ｙｎには電圧Ｖ３が出力される。

以上の動作によって、時刻ｔｎ以降でＹ１〜Ｙｎに所定の出力電圧が全て揃い、画像表示装置のデータ線へと送られる。図６Ａ及び図６Ｂに、デジタル入力信号ＤＳＩＧに対するデコーダＤＥＣ１〜３の出力電圧とＹ１〜Ｙｎの出力電圧Ｖｏｕｔの関係を纏めて示した。ＤＳＩＧのデータは、１６進数で記述してある。本実施例のデータドライバ回路は、８ビットのデジタル入力信号ＤＳＩＧのデータ００〜ＦＦに対して、２５６段階の電圧を出力することができる。なお、図６Ａはデジタル入力信号ＤＳＩＧのデータ００〜１Ｆまでを、図６ＢはＤＳＩＧのデータ２０〜ＦＦまでを示している。また、図６Ｂ中の「ＲＥＰ．＃１」は図６Ａ中に示した「＃１」と、「ＲＥＰ．＃２」は「＃２」と、それぞれ同じＨとＬの出力パターンの繰り返しであることを示している。

図７に、メモリ素子８〜１０のレイアウト例を示す。レイアウト例ではスイッチマトリクス４の最下段のメモリ素子８、スイッチマトリクス７の最上段のメモリ素子１０、中央付近のメモリ素子１０、最下段のメモリ素子１０、スイッチマトリクス５の最上段のメモリ素子９が順に示されている。

破線で囲われた領域はＴＦＴのシリコン薄膜層（ＳＩ）のパターンを、細い実線で囲われた領域はＴＦＴのゲートメタル層（ＧＴ）を、×で示した小さい四角のパターンはコンタクトホール（ＣＴ）を、太い実践で囲われた領域は金属配線層（ＭＷ）を表している。破線のシリコン薄膜層のパターンと、細い実線のゲートメタル層の交差部に、ＴＦＴ２１，２２，２４，２５，２７，２８が形成される。シリコン薄膜層はゲートメタル層との交差部近傍以外はリンがドープされ、各ＴＦＴはＮチャネルＴＦＴになっている。

また、スイッチマトリクス７の最上段のメモリ素子１０から最下段のメモリ素子１０の間でシリコン薄膜層を長く引き伸ばし、抵抗配線１９を形成している。ゲートメタル層は紙面縦方向の配線されているトリガ線１２、出力線１４，１７，２０に使用されている。 金属配線層は、ＴＦＴのソース電極およびドレイン電極を周囲の配線に接続するために用いられる。また、金属配線層は紙面横方向に配線されているデコード信号線１１，１５，１８，基準電圧線１３，１７、グラウンド線３０に使用される。さらに、金属配線層は層間絶縁膜を挟んでゲートメタル層とオーバーラップすることで、キャパシタ２３、２６，２９を形成している。

図１および図７に記載のＴＦＴは全てＮチャネルＴＦＴであったが、代わりにＰチャネルＴＦＴを用いても構成することができる。その場合、シリコン薄膜層はゲートメタル層との交差部近傍以外はリンの代わりにボロンがドープされる必要がある。また、Ｈレベルの意味はＰチャネルＴＦＴが十分にＯＮする低い電圧であり、Ｌレベルの意味はＰチャネルＴＦＴが十分にＯＦＦする高い電圧に取り替える必要がある。

本実施例のデータドライバ回路を構成するスイッチマトリクスの幅の総和Ｗは、図１１に示した従来のデータドライバ回路を構成するスイッチマトリクスの幅Ｗ１の約１３．３％となり、データドライバ回路の小型化が実現される。スイッチマトリクスの幅の総和Ｗが、Ｗ１の約１３％になる理由は以下の２点により示される。

（１）図１１に示した従来のデータドライバ回路の例において、スイッチマトリクス８３を構成するメモリ素子８４の紙面縦方向の回路数は２５６であるのに対して、図１に示した本発明のデータドライバ回路の実施例において、スイッチマトリクス４，５，７を構成するメモリ素子８〜１０の紙面縦方向の回路数の総和は、９＋８＋１７＝３４であり、それらの比率が３４／２５６≒１３．３となる。
（２）従来のデータドライバ回路に含まれるメモリ素子８４と、本実施例のデータドライバ回路に含まれるメモリ素子８〜１０のレイアウトパターンのサイズがほぼ等しい。
図７に示したとおり、メモリ素子８〜１０は、紙面横方向にも紙面縦方向にもほぼ同じサイズとなる。なぜならば、メモリ素子８〜１０は、いずれも２つのＴＦＴと１つのキャパシタと、それらに接続する縦方向および横方向の配線で構成されているために、似たようなレイアウトパターンとなるためである。また、メモリ素子８４は、メモリ素子８と同じ回路構成であるから、メモリ素子８４もメモリ素子８と同じレイアウトパターンで形成することができる。

一方、１出力あたりの紙面縦方向配線の本数であるが、従来のデータドライバ回路で２本であったのに対し、本実施例のデータドライバ回路では、抵抗配線を含めて最大３本であり、配線１本を形成するレイアウトパターンの幅だけ出力線の間隔が広くなるため、高精細化の面で従来例に比べて不利となる。しかしながら、本実施例のように、スイッチマトリクス７をスイッチマトリクス４と５の間に配置した場合が、縦方向の配線本数の最小値３となり、それ以外の配置では、紙面縦方向配線の本数は４本以上となる。

図８にスイッチマトリクス７を、スイッチマトリクス４と５の間ではなく、別の場所に配置した場合の配置図を示す。スイッチマトリクス７に含まれる抵抗配線１９の両端には、スイッチマトリクス４の出力線１４と、スイッチマトリクス５の出力線１７が接続される。すると、この配置では、出力線１４あるいは出力線１７のうち１つが、必ずメモリ素子１０を交差しなくてはならない。したがって、メモリ素子１０近傍Ｘでの紙面縦方向の配線は、トリガ線１２、出力線２０、抵抗配線１９と、出力線１４あるいは１７のうちいずれか一つになるため、その本数は４本となる。したがって、図１に示した実施例のように、スイッチマトリクス４と５の間に、スイッチマトリクス７を配置することが最も望ましい。

図９に、図１のデータドライバ回路を用いた自発光型画像表示装置の実施例を示す。ガラス基板４１の上に、図１に示した構成のデータドライバ回路４２と、ゲートドライバ回路４３と、表示領域４４とが形成されている。データドライバ回路４２は、スイッチマトリクス４，５，７を含んでおり、それらは、図１と縦方向および横方向とも同じ向きに配置されている。表示領域４４には、複数のデータ線４７が縦方向に、複数のゲート線４６は横方向に配線され、その交差部ごとに画素回路４５が配置されている。図９の例では、説明を簡単にするために、データ線本数が３本、ゲート線本数が２本、画素回路４５が３×２＝６画素で示してあるが、実際の画像表示装置では縦横ともに、数１００以上あり、例えば画像表示装置がカラー表示で解像度がＶＧＡである場合、データ線４７の本数は６４０×３（ＲＧＢ）＝１９２０本、ゲート線４６の本数が４８０本、画素回路４５の個数は６４０×３×４８０＝９２１６００となる。画素回路４５はＮチャネルＴＦＴ５１，５３、キャパシタ５２、発光ダイオード素子５４、アノード電源５５、カソード電源５６から構成されている。

以下に説明する動作によって、図９の画像表示装置は画像を表示する。データドライバ回路４２は、外部から供給されるデジタル画像信号ＤＳＩＧを入力とし、出力Ｙ１〜Ｙ３およびそれに接続されるデータ線４７に、デジタル画像信号ＤＳＩＧに対応するアナログ電圧を出力する。ゲートドライバ回路４３は、データドライバ回路４２の変換動作に同期してトリガパルスをＧ１，Ｇ２に順次発生する。画素回路４５が内蔵するＴＦＴ５１のゲート電極は、ゲート線４６を通してゲートドライバ回路４３の出力Ｇ１あるいはＧ２に接続されており、ＴＦＴ５１は、ゲートドライバ回路４３が発生するトリガパルスによってデータ線４７の電圧をキャパシタ５２にサンプリングする。

データドライバ回路４２の１回目の変換動作時には、ゲートドライバ回路４３が出力Ｇ１にトリガパルスを発生することで、Ｙ１〜Ｙ３に出力されるアナログ電圧は、１行目の画素回路４５が内蔵するキャパシタ５２にサンプリングされる。データドライバ回路４２の２回目の変換動作時には、ゲートドライバ回路４３が出力Ｇ２にトリガパルスを発生することで、Ｙ１〜Ｙ３に出力されるアナログ電圧は、２行目の画素回路４５が内蔵するキャパシタ５２にサンプリングされる。

サンプリングされた電圧は、ＴＦＴ５３のゲート電極−ソース電極間に印加されるため、ＴＦＴ５３はキャパシタ５２にサンプリングされた電圧に従って発光ダイオード素子５４に流れる電流を制御する。発光ダイオード素子５４は、その電流に比例して発光強度が変化する。電流に発光強度が比例する発光ダイオード素子として、有機エレクトロ・ルミネッセンス素子が使用可能である。

以上のようにデジタル画像入力信号ＤＳＩＧに従って、全ての画素回路４５が内蔵する発光ダイオード素子５４の発光強度を制御することができるので、図９の画像表示装置は画像を表示することができる。

図９の実施例では、データドライバ回路４２は表示領域４４の外側、つまり、非表示領域に配置される。したがって、スイッチマトリクス４，５，７の回路幅の総和Ｗは、従来のデータドライバ回路のスイッチマトリクスの回路幅Ｗ１に対して１３．３％にまで小さくなるため、従来のデータドライバ回路を用いた場合に比べて本実施例の非表示領域の面積をより小さくすることができる。

図１０に、図１のデータドライバ回路を用いた液晶画像表示装置の実施例を示す。ガラス基板６１の上に、図１のデータドライバ回路６２，６３と、ゲートドライバ回路６４と、表示領域６５と、デマルチプレクサ回路６９，７０とが形成されている。データドライバ回路６２はスイッチマトリクス４，５，７を含んでおり、それらは図１と縦方向および横方向とも同じ向きに配置されている。データドライバ回路６３もスイッチマトリクス４，５，７を含んでいるが、それらは、図１と縦方向に反転した向きに配置されている。

表示領域６５には、複数のデータ線６７が縦方向に、複数のゲート線６６が横方向に配線され、その交差部ごとに画素回路６８が配置されている。

図１０の例では、説明を簡単にするために、データ線本数が４本、ゲート線本数が２本、画素回路６８が４×２＝８画素で示してあるが、実際の画像表示装置では縦横ともに、数１００以上あり、例えば画像表示装置がカラー表示で解像度がＶＧＡである場合、データ線６７の本数は６４０×３（ＲＧＢ）＝１９２０本、ゲート線６６の本数が４８０本、画素回路６８の個数は６４０×３×４８０＝９２１６００となる。画素回路６８は、ＮチャネルＴＦＴ７１、キャパシタ７２、および液晶素子７３から構成されている。

図面には示されていないが、ガラス基板６１上には、透明な共通電極７４が形成された別のガラス基板が重ね合わせられており、その間に液晶材料を挟持することによって液晶素子７３を形成している。２つのガラス基板の外側表面には、偏光フィルムが貼り付けられており、液晶素子７３に印加される電圧に従って液晶素子７３内の液晶分子の向きが変化し、液晶素子７３および２つの偏光フィルムを透過する光の強度が制御される。

以下に説明する動作によって、図１０の液晶画像表示装置は画像を表示する。データドライバ回路６２，６３は、外部から供給されるデジタル画像信号ＤＳＩＧを入力とし、出力Ｙ１，Ｙ２に接続されるデマルチプレクサ回路６９，７０に、デジタル画像信号ＤＳＩＧに対応するアナログ電圧を出力する。

液晶素子７３に印加する電圧を交流化することを目的として、データドライバ回路６２に供給される基準電圧は、上記重ね合わされた別のガラス基板上にガラス基板６１と対向して形成された共通電極７４（以下、対向電極７４と呼ぶ）の電位より高い電圧であり、データドライバ回路６３に供給される基準電圧は、対向電極７４の電位より低い電圧である。これらデータドライバ回路６２，６３の出力電圧は、デマルチプレクサ６９，７０によって奇数番目および偶数番目のデータ線６７にそれぞれ振り分けられる。

ゲートドライバ回路６４は、データドライバ回路６２，６３の変換動作に同期してトリガパルスをＧ１，Ｇ２に順次発生する。画素回路６８が内蔵するＴＦＴ７１のゲート電極は、ゲート線６６を通してゲートドライバ回路６４の出力Ｇ１あるいはＧ２に接続されており、ＴＦＴ７１は、ゲートドライバ回路６４が発生するトリガパルスによってデータ線６７の電圧をキャパシタ７２にサンプリングする。

データドライバ回路６２，６３の１回目の変換動作時には、ゲートドライバ回路６４が出力Ｇ１にトリガパルスを発生することで、Ｙ１，Ｙ２に出力されるアナログ電圧は、１行目の画素回路６８が内蔵するキャパシタ７２にサンプリングされる。データドライバ回路６２，６３の２回目の変換動作時には、ゲートドライバ回路６４の出力Ｇ２にトリガパルスを発生することで、Ｙ１，Ｙ２に出力されるアナログ電圧は、２行目の画素回路６８が内蔵するキャパシタ７２にサンプリングされる。

サンプリングされた電圧は、液晶素子７３に印加され、液晶素子７３を透過する光の強度を制御する。また、デマルチプレクサ６９，７０を切り替えることで、各画素回路６８に内蔵されている液晶素子７３に印加される電圧を交流化することができる。切り替えるタイミングは、入力されるデジタル画像信号ＤＳＩＧの水平ブランキング期間あるいは、垂直ブランキング期間が好ましい。

以上のようにデジタル画像信号に従って、全ての画素回路６８が内蔵する液晶素子７３の透過光強度を制御することができるので、図１０の液晶画像表示装置は画像を表示することができる。

図１０の実施例では、データドライバ回路６２，６３は表示領域６５の外側、つまり、非表示領域に配置される。したがって、スイッチマトリクス４，５，７の回路幅の総和Ｗは、従来のデータドライバ回路のスイッチマトリクスの回路幅Ｗ１に対して１３．３％にまで小さくなるため、本実施例の非表示領域の面積を従来より小さくすることができる。

本発明のデータドライバ回路の実施例を示す図。 図１のデータドライバ回路の動作波形を示す図。 デコーダ１の真理値表を示す図。 デコーダＤＥＣ２の真理値表を示す図。 デコーダＤＥＣ３の真理値表を示す図。 デジタル入力信号ＤＳＩＧに対するデコーダＤＥＣ１〜３の出力とＹ１〜Ｙｎの出力電圧の関係の前半を示す分図。 図６Ａの関係の後半を示す分図。 メモリ素子のレイアウト例を示す図。 スイッチマトリクス７をスイッチマトリクス４と５の間以外の場所に配置した場合を示す図。 図１のデータドライバ回路を用いた自発光型画像表示装置の実施例を示す図。 図１のデータドライバ回路を用いた液晶画像表示装置の実施例を示す図。 従来のデータドライバ回路の一例を示す図。

符号の説明

ＤＥＣ１〜３…デコーダ、４，５…スイッチマトリクス、６…シフトレジスタ（ＳＲＥＧ）、７…スイッチマトリクス、８〜１０…メモリ素子、１１…デコード信号線、１２…トリガ線、１３…基準電圧線、１４…出力線、１５…デコード信号線、１６…基準電圧線、１７…出力線、１８…デコード信号線、１９…抵抗配線、２０…出力線、２１，２２…ＮチャネルＴＦＴ、２３…キャパシタ、２４，２５…ＮチャネルＴＦＴ、２６…キャパシタ、２７，２８…ＮチャネルＴＦＴ、２９…キャパシタ、３０…グラウンド線、４１…ガラス基板、４２…データドライバ回路、４３…ゲートドライバ回路、４４…表示領域、４５…画素回路、４６…ゲート線、４７…データ線、５１…ＮチャネルＴＦＴ、５２…キャパシタ、５３…ＮチャネルＴＦＴ、５４…発光ダイオード素子、５５…アノード電源、５６…カソード電源、６１…ガラス基板、６２、６３…データドライバ回路、６４…ゲートドライバ回路、６５…表示領域、６６…ゲート線、６７…データ線、６８…画素回路、６９、７０…デマルチプレクサ回路、７１…ＮチャネルＴＦＴ、７２…キャパシタ、７３…液晶素子、７４…対向電極、８１…デコーダ、８２…シフトレジスタ、８３…スイッチマトリクス、８４…メモリ素子、８５、８６…ＮチャネルＴＦＴ、８７…キャパシタ、８８…デコード信号線、８９…トリガ線、９０…基準電圧線、９１…出力線。

Claims (8)

1. 画像表示装置の周辺部に配置され、シリアル入力されるデジタル信号に対応した複数のアナログ電圧がパラレルに出力される駆動回路であって、
   前記デジタル信号の上位ビットに従ってアナログ電圧に変換する第１および第２のＤＡコンバータと、
   前記第１および第２のＤＡコンバータの間隙に配置され、前記デジタル信号の下位ビットに従って前記第１および第２のＤＡコンバータの出力電圧を分圧する分圧回路と、
   前記デジタル信号に同期してトリガ信号を発生するシフトレジスタ回路とを具備し、
   前記第１、第２のＤＡコンバータおよび前記分圧回路は、デコーダと、複数のメモリ素子と、前記トリガ信号を前記メモリ素子に伝えるための複数のトリガ線と、前記デコード信号を前記メモリ素子に伝えるための複数のデコード信号線とを具備し、
   前記分圧回路は、さらに、複数の抵抗配線を具備し、
   前記複数のトリガ線は、前記第１、第２のＤＡコンバータおよび前記分圧回路の間で共通であって、さらに、前記複数のデコード信号線と格子状に交差して配置され、
   前記メモリ素子はその交差部毎にマトリクス状に配置され、
   前記メモリ素子は前記トリガ信号に同期して前記デコーダが発生するデコード信号を記憶し、前記メモリ素子が記憶したデコード信号に従って、前記第１および第２のＤＡコンバータは基準電圧のうちの１つを選択して出力し、前記分圧回路は前記抵抗配線上に発生する前記第１および第２のＤＡコンバータの分圧を選択し出力する回路構成であることを特徴とする駆動回路。
2. １対の基板の一方に、請求項１に記載の駆動回路と、複数の画素回路により構成された画像表示部と、前記画素に表示信号を入力するために前記画像表示部内に配置された複数のデータ線とが形成され、前記１対の他方の基板との間に液晶を挟持した画像表示装置であって、前記駆動回路の出力が、前記データ線に供給されることを特徴とする画像表示装置。
3. 基板上に、請求項１に記載の駆動回路と、複数の画素回路により構成された画像表示部と、前記画素に表示信号を入力するために前記画像表示部内に配置された複数のデータ線とが形成され、前記画素回路上には自発光素子が形成された画像表示装置であって、前記駆動回路の出力が、前記データ線に供給されることを特徴とする画像表示装置。
4. 請求項１に記載の駆動回路において、
   前記駆動回路は、薄膜トランジスタを用いて構成されることを特徴とする駆動回路。
5. 請求項４に記載の駆動回路において、
   前記抵抗配線には前記薄膜トランジスタのソース電極およびドレイン電極を形成するシリコン膜と同じ層で形成されていることを特徴とする駆動回路。
6. 請求項１に記載の駆動回路において、前記抵抗配線は、前記トリガ線と平行方向に配線されていることを特徴とする駆動回路。
7. 請求項１の駆動回路において、
   前記メモリ素子は、前記デコード信号を記憶するためのキャパシタと、前記デコード信号をサンプリングするための第１スイッチと、前記キャパシタの保持電圧に従って前記抵抗配線の電圧を選択して出力する第２スイッチとで構成されることを特徴とする駆動回路。
8. 請求項７に記載の駆動回路において、
   前記第１および第２スイッチは、Ｎチャネル薄膜トランジスタまたはＰチャネル薄膜トランジスタで構成されることを特徴とする駆動回路。

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