JP5515379B2 - 位相同期回路 - Google Patents

Description

本発明は、位相同期回路（以下、「ＰＬＬ回路」という）、特に制御電圧として高電圧を発生させる必要があるＰＬＬ回路に関する。

ＰＬＬ回路は電圧制御発振器の制御電圧を帰還制御することにより、安定した低位相雑音の発振出力信号を、ある周波数範囲について得ることを可能とする回路である。ＰＬＬ回路の発振出力中の位相雑音を低減するためには、広い周波数範囲の発振周波数について、良好な位相雑音特性を有する電圧制御発振器を用いてＰＬＬ回路を構成する必要がある。このような特に良好な特性を有する電圧制御発振器の多くは、広い制御電圧レンジを持っており、発振周波数範囲を最大とするためには、低電圧から高電圧まで広い範囲の制御電圧をＰＬＬ回路から出力できるようにしておくことが求められる。ここでは、低電圧から高電圧まで広い範囲の制御電圧を発生することができるＰＬＬ回路を、高電圧ＰＬＬ回路と呼ぶ。

従来の高電圧ＰＬＬ回路は、一般的にはアナログＰＬＬ回路として、特に高電圧出力が可能なチャージポンプを用いて構成されている。図５に、従来の高電圧ＰＬＬ回路を示す（従来例１）。

この高電圧ＰＬＬ回路は、位相比較器１、レベルシフタ２、チャージポンプ３、ループフィルタ４、および電圧制御発振器５を備えている。この内、位相比較器１には、外部の制御回路等と同じ電源電圧ＶＣＣ１（例えば、５Ｖ）が供給され、チャージポンプ３には高電圧の制御電圧ＶＣを出力するために電源電圧ＶＣＣ２（例えば、１６Ｖ）が供給されている。電圧制御発振器５には、電源電圧ＶＣＣ３（例えば、８Ｖ）が供給されている。電圧制御発振器５の制御電圧ＶＣの入力範囲は、０〜ＶＣＣ２となっている。なお、レベルシフタ２には、電源電圧ＶＣＣ１と電源電圧ＶＣＣ２が供給されている。

位相比較器１は、キャパシタ６ａを介して与えられる電圧制御発振器５の出力信号ＯＵＴと、キャパシタ６ｂを介して外部の基準発振器７から与えられる基準周波数信号ＲＥＦの位相を比較し、比較結果に応じてパルス信号ＵＰ，ＤＮを出力するものである。なお、位相比較器１は、外部の制御回路等から与えられる制御信号ＣＴＲＬに従って、電圧制御発振器５の出力信号ＯＵＴを分周する分周器を含んでおり、分周した出力信号ＯＵＴと基準周波数信号ＲＥＦの位相を比較するようになっている。

レベルシフタ２は、位相比較器１から出力されるパルス信号ＵＰ，ＤＮを、チャージポンプ３の動作レベルにレベルシフトし、パルス信号ＵＰＳ，ＤＮＳとして出力するものである。チャージポンプ３は、パルス信号ＵＰＳ，ＤＮＳに応じて、これらのパルスの時間幅の間、正または負の一定電流を発生させるものである。

ループフィルタ４は、チャージポンプ３から出力される電流の高周波成分を除去して、電圧制御発振器５に対する制御電圧ＶＣを生成するための積分回路である。また、電圧制御発振器５は、制御電圧ＶＣに応じた周波数の出力信号ＯＵＴを発生する発振器である。

この高電圧ＰＬＬ回路では、分周器を含む位相比較器１、レベルシフタ２およびチャージポンプ３が、高電圧トランジスタに対応する半導体プロセスを用いて、１個のチップに集積回路化されている。この内、位相比較器１は、高速動作が可能なように低電圧トランジスタで構成され、レベルシフタ２とチャージポンプ３は、高電圧でも電流を出力することができるように、高電圧トランジスタで構成されている。なお、受動部品を使用するループフィルタ４やキャパシタ６ａ，６ｂと、集積回路化が困難な高性能の電圧制御発振器５は、外付け部品として構成される。

この高電圧ＰＬＬ回路の動作は、おおよそ次のとおりである。
電圧制御発振器５の出力信号ＯＵＴは、図示しない無線機等の負荷回路に供給されると共に、直流成分除去用のキャパシタ６ａを介して、位相比較器１にフィードバックされる。位相比較器１は、出力信号ＯＵＴを内蔵の分周器によって制御信号ＣＴＲＬで設定される分周比に分周した後、基準周波数信号ＲＥＦと位相比較を行う。

位相比較器１は、基準周波数信号ＲＥＦに対する出力信号ＯＵＴの位相の進み遅れに応じて、電源電圧ＶＣＣ１のレベル（即ち、５Ｖ）に対応するパルス信号ＵＰ，ＤＮを出力する。なお、パルス信号ＵＰ，ＤＮのパルス幅は、位相の進み遅れの大きさ（位相差）を時間で表現したものに等しい。

レベルシフタ２は、パルス信号ＵＰ，ＤＮを電源電圧ＶＣＣ２のレベル（即ち、１６Ｖ）に対応するパルス信号ＵＰＳ，ＤＮＳに変換し、チャージポンプ３に与える。チャージポンプ３は、パルス信号ＵＰＳ，ＤＮＳの時間幅の間、ループフィルタ４に対して正または負の一定電流を出力する。例えば、パルス信号ＵＰＳが与えられているとき、チャージポンプ３は、ループフィルタ４に対して一定電流を供給する。一方、パルス信号ＤＮＳが与えられているとき、チャージポンプ３は、ループフィルタ４から一定電流を吸い込む。チャージポンプ３には電源電圧ＶＣＣ２（１６Ｖ）が供給されており、０〜ＶＣＣ２の間の出力電圧について正負の電流を出力することができる。

ループフィルタ４は、チャージポンプ３から出力される電流を積分することによって高周波成分を除去し、０〜ＶＣＣ２の間の制御電圧ＶＣを生成して電圧制御発振器５に与える。制御電圧ＶＣにより、電圧制御発振器５の出力信号ＯＵＴの周波数が制御される。

以上のようなフィードバック動作により、位相比較器１に内蔵された分周器で分周された出力信号ＯＵＴと、基準周波数信号ＲＥＦの位相が一致するように制御される。

上記の従来例１は、アナログ型の高電圧ＰＬＬ回路であるが、デジタル−アナログ変換器（以下、「ＤＡＣ」という）を利用した全デジタルＰＬＬ回路（以下、「ＡＤＰＬＬ回路」という）でも、低電圧から高電圧まで広い範囲の制御電圧を発生する機能を持たせて、高電圧ＡＤＰＬＬ回路を構成することができる。

ＡＤＰＬＬ回路の特徴の１つは、デジタルループフィルタの利用が可能なことである。アナログＰＬＬ回路のループフィルタは、通常外付け受動部品で構成されるため、広い実装面積が必要、部品の特性のばらつきによってフィルタ定数が変動する、フィルタ定数の動的な変更が困難、高次フィルタの作成が困難、といった欠点を持っている。これに対して、デジタルループフィルタは集積回路として実現できるため、実装面積が小さい、論理演算でフィルタ処理が行われるのでばらつきがない、プログラム可能なフィルタ回路とすることで容易にフィルタ定数を動的に変更可能、高次フィルタの構成が容易、といった特徴を備えており、前述のアナログループフィルタの持つ欠点を解消することができる。

図６に、従来例２として、高電圧ＡＤＰＬＬ回路の構成図を示す。
この高電圧ＡＤＰＬＬ回路は、デジタル位相比較器１Ｄ、デジタルループフィルタ４Ｄ、ＤＡＣ８、演算増幅器（ＯＰ）９、および電圧制御発振器５を備えている。この内、デジタル位相比較器１Ｄ、デジタルループフィルタ４Ｄ、およびＤＡＣ８には電源電圧ＶＣＣ１（例えば、５Ｖ）が供給され、演算増幅器９には高電圧出力を行うための電源電圧ＶＣＣ２（例えば、１６Ｖ）が供給され、電圧制御発振器５には電源電圧ＶＣＣ３（例えば、８Ｖ）が供給されている。電圧制御発振器５の制御電圧ＶＣの入力範囲は、０〜ＶＣＣ２となっている。

デジタル位相比較器１Ｄは、電圧制御発振器５の出力信号ＯＵＴと基準周波数信号ＲＥＦの位相を比較し、その位相差をデジタル値に変換して出力するものである。なお、デジタル位相比較器１Ｄは、外部の制御回路等から与えられる制御信号ＣＴＲＬに従って、電圧制御発振器５の出力信号ＯＵＴを分周する分周器を含んでおり、分周した出力信号と基準周波数信号ＲＥＦの位相を比較するようになっている。

デジタルループフィルタ４Ｄは、デジタル位相比較器１Ｄから出力される位相差信号の高周波成分を除去するものである。また、ＤＡＣ８は、デジタルループフィルタ４Ｄから出力されるデジタルの値を、０〜ＶＣＣ１の間の離散的なアナログ電圧に変換するものである。更に、演算増幅器９は、ＤＡＣ８から出力される０〜ＶＣＣ１の出力電圧を、電圧制御発振器５に必要な０〜ＶＣＣ２の制御電圧ＶＣとなるように、Ｋ倍に増幅するものである。電圧制御発振器５は、制御電圧ＶＣに応じた周波数の出力信号ＯＵＴを発生する発振器である。

この高電圧ＡＤＰＬＬ回路では、デジタル位相比較器１Ｄ、デジタルループフィルタ４Ｄ、ＤＡＣ８、および演算増幅器９が、高電圧トランジスタに対応する半導体プロセスを用いて、１個のチップに集積回路化されている。この内、デジタル位相比較器１Ｄ、デジタルループフィルタ４Ｄ、およびＤＡＣ８は、高速動作と低消費電力動作が可能となるように低電圧トランジスタで構成され、演算増幅器９は、高電圧が出力できるように高電圧トランジスタで構成されている。また、集積回路化が困難な電圧制御発振器５は、外付け部品として構成される。

この高電圧ＡＤＰＬＬ回路では、内部信号がアナログ電圧ではなくデジタル値を有する信号であるという相違はあるものの、前述のアナログの高電圧ＰＬＬ回路と同様に、デジタル位相比較器１Ｄ内部の分周器で分周された出力信号ＯＵＴと、基準周波数信号ＲＥＦの位相が一致するように、帰還制御が行われる。

なお、下記特許文献１には、低電源電圧で動作する位相比較回路から出力される２つのパルス信号ＵＰ，ＤＮを、高電源電圧で動作する第１差動回路と第２差動回路に入力し、これらのパルス信号ＵＰ，ＤＮに応じてアップ電流またはダウン電流を出力するチャージポンプを有するＰＬＬ回路が記載されている。

特開２００８−３０６２３１号公報

しかしながら、従来の高電圧アナログＰＬＬ回路には、以下のような課題があった。
（１） 同じ動作電流で比較した場合、一般的に高電圧トランジスタは低電圧トランジスタよりも、非常に大きな面積を必要とする。このため、同じ動作電流を出力する高電圧のチャージポンプ３は、低電圧のチャージポンプに比べてダイ（チップ）面積が大きくなり、コスト高となる。

（２） コストを低減するために、高電圧トランジスタによるチャージポンプ３のダイ面積を制限すると、動作電流が制限される。チャージポンプ３の出力電流が小さいことにより、ＰＬＬ発振出力信号の位相雑音が増加したり、ＰＬＬのロックイン範囲が狭くなったり、ロックインするまでの時間が長くなったりする等の、性能悪化が生じる。

（３） 同じ動作電流で比較した場合、一般的に高電圧トランジスタは低電圧トランジスタよりも大きな寄生容量を持つので、動作速度が遅くなる。このため、高電圧対応のチャージポンプ３は低速な回路となる。更に、レベルシフタ２によって、パルス信号ＵＰ，ＤＮを低電圧レベルから高電圧レベルにレベル変換する際にも、大きな遅延が発生する。従って、図５のように、レベルシフタ２とチャージポンプ３を組み合わせた回路では、応答時間が更に長いものとなる。

また、チャージポンプ３は、パルス信号ＵＰＳ，ＤＮＳのパルス幅に従って一定電流を出力する必要がある。従って、パルス信号ＵＰＳ，ＤＮＳに対して十分高速かつ正確に応答することが求められる。上述の理由から、低電圧トランジスタで構成した位相比較器１と、高電圧トランジスタで構成したチャージポンプ３を組み合わせると、チャージポンプ３が位相比較器１の出力に応答するまでに長時間を要し、短いパルス信号ＵＰ，ＤＮに対して正確に応答できなくなる。これは、ＰＬＬの位相誤差に対する不感帯（デッドゾーン）の拡大と、それによるＰＬＬの位相雑音の悪化をもたらすため望ましくない。

（４） 同じ動作電流と同じダイ面積で比較した場合、一般的に高電圧トランジスタは低電圧トランジスタよりも飽和電圧（ＭＯＳトランジスタの場合で言えば、ドレイン・ソース間飽和電圧）が高くなる。チャージポンプ３には、例えば０．５Ｖ以下の低い出力電圧に対しても、高い出力インピーダンスを保ち、正確な電流出力を行うことが要求される。定電流源をスイッチングする形式のチャージポンプを高電圧トランジスタで構成すると、定電流源のトランジスタの飽和電圧が高くなり、低い出力電圧での動作が困難になる。

（５） 例えば４０Ｖの耐圧を有する高電圧トランジスタで構成されたチャージポンプ３は、必ずしも４０Ｖの電源電圧ＶＣＣ２で使用されるとは限らない。電圧制御発振器５の最大入力電圧が例えば１６Ｖであるならば、チャージポンプ３の電源電圧ＶＣＣ２を１６Ｖとしておくことが、省電力の点からも合理的である。しかし、最大定格電圧以下の電圧で高電圧トランジスタを動作させると、一般的に動作が遅くなり、最悪の場合には動作しなくなることもある。このため、チャージポンプ３を、外付けの電圧制御発振器５の制御電圧入力仕様に合わせた電源電圧で使用する場合には、最大定格電圧で動作させた場合に比べて、性能悪化が避けられない。つまり、所定の性能を保持した状態で省電力化することが困難である。

また、従来の高電圧ＡＤＰＬＬ回路には、以下のような課題があった。
（６） 前項（３）で述べたように、高電圧トランジスタは一般的に低電圧トランジスタよりも大きな寄生容量を持つため、高電圧トランジスタで構成された演算増幅器９は、例えばＤＡＣ８内部で使用されている低電圧増幅器に比べて低速な回路となる。このため、例えばＰＬＬによって搬送波の変調を行う場合に、高速な変調信号に対する応答が、ＤＡＣ８と電圧制御発振器５を直接接続した場合に比べて困難となる。

（７） 高電圧の演算増幅器９から発生する雑音により、ＤＡＣ８と電圧制御発振器５を直接接続した場合に比べて、ＰＬＬ発振出力の位相雑音が増加する。
（８） ＤＡＣ８の出力信号をＫ倍に増幅することにより、高電圧ＡＤＰＬＬ回路の出力する離散的な制御電圧ＶＣの最小変化幅が、ＤＡＣ８の分解能のＫ倍に悪化する。このため、ＤＡＣ８と電圧制御発振器５を直接接続した場合に比べて、ＰＬＬの周波数精度やスプリアス特性が悪化しやすい。

（９） 前項（５）と同様の理由から、例えば４０Ｖ耐圧の高電圧トランジスタで構成した演算増幅器９を、４０Ｖ以下の電源電圧（例えば、１６Ｖ）で使用した場合には、一般的に性能の悪化が生じる。このため、所定の性能を保持した状態で省電力化することが困難である。
（１０） 前項（４）と同様の理由から、飽和電圧の高い高電圧トランジスタで構成した演算増幅器９は、低電圧トランジスタで構成した演算増幅器に比べ、出力電圧が低い場合に性能低下が生じやすい。従って、ＤＡＣ８と電圧制御発振器５を直接接続した場合に比べて、高電圧ＡＤＰＬＬ回路では、出力電圧が低いときに性能が悪化しやすい。

本発明は上記課題に鑑みてなされたものであり、低電圧トランジスタで構成したＰＬＬ回路ブロックを使用して、高電圧の制御電圧が出力可能でありながら、位相誤差および周波数精度等の性能に優れ、かつ低価格なＰＬＬ回路を提供することを目的とする。

上記目的を達成するために、本発明の第１の観点に係るＰＬＬ回路は、基準電位に対して第１の電源電位および該第１の電源電位よりも一定電圧だけ高い第２の電源電位が与えられて動作するＰＬＬ回路であって、前記第１の電源電位を与える第１の可変電圧源と、前記第２の電源電位を与える第２の可変電圧源と、前記第１の電源電位と前記第２の電源電位との間の電圧を電源として動作し、比較対象の出力信号と基準周波数信号との位相差に対応して位相誤差信号を出力する位相比較器と、前記第１の電源電位と前記第２の電源電位との間の電圧を電源として動作し、前記位相比較器から与えられる前記位相誤差信号に応じて正負の定電流を出力するチャージポンプと、前記チャージポンプの出力ノードから入出力される前記定電流を積分して制御電圧を生成するループフィルタと、前記基準電位と第３の電源電位との間を制御電圧入力範囲とし、前記制御電圧に従って発振周波数が制御される前記出力信号を生成して出力する電圧制御発振器と、を備え、前記電圧制御発振器が必要な制御電圧を出力するために、前記第１の可変電圧源が前記第１の電源電位を変化させるとともに、前記第２の可変電圧源が変化した前記第１の電源電位よりも一定電圧だけ高くなるように前記第２の電源電位を変化させることを特徴とする。

なお、このＰＬＬ回路は、前記第１の可変電圧源、前記第２の可変電圧源、前記位相比較器および前記チャージポンプを、１つあるいは複数の集積回路として形成することができる。

また、このＰＬＬ回路は、前記電圧制御発振器の出力信号を外部から与えられる制御信号に従って分周し、該分周した信号を前記位相比較器に与える分周器を有することができる。なお、前記制御信号は、前記基準電位により論理値０を表す第１の論理信号として外部から与えられるものであり、この第１の論理信号を、前記第１の電源電位と前記第２の電源電位とで表現される第２の論理信号に変換して前記分周器に与えるレベルシフタを設けるようにしても良い。

更に、分周器を設ける場合には、前記第１の可変電圧源、前記第２の可変電圧源、前記位相比較器、前記チャージポンプ、前記分周器および前記レベルシフタを、１つあるいは複数の集積回路として形成することができる。

なお、前記基準電位により論理値０を表す第１の論理信号として外部から与えられる制御信号を、前記第１の電源電位と前記第２の電源電位とで表現される第２の論理信号に変換して前記分周器に与える第１のレベルシフタに加えて、前記第１の電源電位と前記第２の電源電位とで表現される内部状態信号を、前記基準電位により論理値０を表す外部出力用の論理信号に変換する第２のレベルシフタを設けることもできる。

更に、前記第１の可変電圧源、前記第２の可変電圧源、前記位相比較器、前記チャージポンプ、前記分周器、前記第１のレベルシフタおよび前記第２のレベルシフタを、１つあるいは複数の集積回路として形成することができる。

本発明の第２の観点に係るＰＬＬ回路は、基準電位に対して第１の電源電位および該第１の電源電位よりも一定電圧だけ高い第２の電源電位が与えられて動作するＰＬＬ回路であって、前記第１の電源電位を与える第１の可変電圧源と、前記第２の電源電位を与える第２の可変電圧源と、前記第１の電源電位と前記第２の電源電位との間の電圧を電源として動作し、比較対象の出力信号と基準周波数信号との位相差に対応してデジタル位相誤差信号を出力するデジタル位相比較器と、前記第１の電源電位と前記第２の電源電位との間の電圧を電源として動作し、前記デジタル位相差信号からデジタル信号処理により高周波成分を除去してデジタル信号を出力するデジタルループフィルタと、前記第１の電源電位と前記第２の電源電位との間の電圧を電源として動作し、前記デジタルループフィルタから出力される前記デジタル信号をアナログ電圧に変換して制御電圧として出力するＤＡＣと、前記基準電位と第３の電源電位との間を制御電圧入力範囲とし、前記制御電圧に従って発振周波数が制御される前記出力信号を生成して出力する電圧制御発振器と、を備え、前記電圧制御発振器が必要な制御電圧を出力するために、前記第１の可変電圧源が前記第１の電源電位を変化させるとともに、前記第２の可変電圧源が変化した前記第１の電源電位よりも一定電圧だけ高くなるように前記第２の電源電位を変化させることを特徴とする。

また、このＰＬＬ回路は、前記第３の電源電位を与える定電圧源を有し、前記第１の可変電圧源は、前記第３の電源電位以下の電源電圧によって動作し、前記第２の可変電圧源は、前記定電圧源から与えられる前記第３の電源電位を電源電圧として動作するように構成することができる。

このＰＬＬ回路の、前記第１の可変電圧源、前記第２の可変電圧源、前記デジタル位相比較器、前記デジタルループフィルタおよび前記ＤＡＣを、１つあるいは複数の集積回路として形成することができる。

更に、このＰＬＬ回路は、前記電圧制御発振器の出力信号を外部から与えられる制御信号に従って分周し、該分周した信号を前記デジタル位相比較器に与える分周器を有することができる。なお、前記制御信号は、前記基準電位により論理値０を表す第１の論理信号として外部から与えられるものであり、この第１の論理信号を、前記第１の電源電位と前記第２の電源電位とで表現される第２の論理信号に変換して前記分周器に与えるレベルシフタを設けるようにしても良い。その場合、前記第１の可変電圧源、前記第２の可変電圧源、前記デジタル位相比較器、前記デジタルループフィルタ、前記ＤＡＣ、前記分周器および前記レベルシフタを、１つあるいは複数の集積回路として形成することができる。

本発明によれば、ＰＬＬ回路において基準周波数信号と電圧制御発振器の出力信号とを入力とし、この電圧制御発振器に対する制御信号を出力する回路ブロックを、第１の接地電位に接地された低電圧回路とし、高電圧の制御電圧入力を必要とする電圧制御発振器を、第１の接地電位とは異なる第２の接地電位に接地すると共に、これらの第１と第２の接地電位の間に、可変の電位差を与えるようにしている。これにより、低電圧トランジスタで構成した回路ブロックを使用しても高電圧の制御電圧を出力することが可能となり、位相誤差および周波数精度等の性能に優れ、かつ低価格なＰＬＬ回路を実現することができる。

本発明の第１の実施形態を示すＰＬＬ回路の構成図である。 本発明の第２の実施形態を示すＰＬＬ回路の構成図である。 本発明の第３の実施形態を示すＰＬＬ回路の構成図である。 本発明のその他の実施形態を示すＰＬＬ回路の構成図である。 従来例１の高電圧ＰＬＬ回路の構成図である。 従来例２の高電圧ＡＤＰＬＬ回路の構成図である。

以下、本発明の実施の形態について図面を参照して詳細に説明する。
（第１の実施形態）
図１に示すように、本発明の第１の実施形態のＰＬＬ回路は、位相比較器１１、チャージポンプ１２、レベルシフタ１３、ループフィルタ１４、電圧制御発振器１５、および可変電圧源１６，１７を有している。

この内、位相比較器１１とチャージポンプ１２の接地端子ＧはノードＮ１に接続され、このノードＮ１に、可変電圧源１６から基準電位ＧＮＤを基準にして可変の電源電圧ＶＬが与えられている。また、位相比較器１１とチャージポンプ１２の電源端子Ｖには、可変電圧源１７から基準電位ＧＮＤを基準にして可変の電源電圧ＶＤＣ（＝ＶＬ＋ＶＣＣ１）が与えられている。可変電圧源１６，１７の電源端子Ｖは、定電圧源に接続され、電源電圧ＶＣＣ２（例えば、１６Ｖ）が供給されている。なお、ＶＣＣ１は、低電圧トランジスタの定格電圧以下の電圧（例えば、５Ｖ）である。また、ＶＬは、可変電圧源１６の出力電圧と同じで、外部あるいはＰＬＬ回路内部から与えられる信号（図示せず）に従って変化する電圧である。

一方、電圧制御発振器１５の接地端子Ｇは、外部の制御回路等と共通の基準電位ＧＮＤに接続され、電源端子Ｖには電源電圧ＶＣＣ３（例えば、８Ｖ）が供給されている。電圧制御発振器１５の制御電圧ＶＣの入力範囲は、０〜ＶＣＣ２である。

位相比較器１１は分周器を含んでおり、外部の制御回路等からレベルシフタ１３を介して与えられる制御信号ＣＴＲＬにより、その分周比が設定される。分周器は設定された分周比により、電圧制御発振器１５の出力信号ＯＵＴを分周し、出力する。そして、分周された出力信号ＯＵＴと基準周波数信号ＲＥＦの位相が比較され、比較結果に応じて、位相比較器１１からパルス信号ＵＰ，ＤＮが出力されるようになっている。

チャージポンプ１２は、位相比較器１１から与えられるパルス信号ＵＰ，ＤＮに応じて、これらのパルスの時間幅の間、正または負の一定電流を出力端子Ｏから出力するものである。例えば、チャージポンプ１２は、電源端子Ｖから出力端子Ｏに一定電流を流す定電流回路と、出力端子Ｏから一定電流を吸い込んで接地端子Ｇに流す定電流回路を有し、パルス信号ＵＰ，ＤＮに従って、これらの定電流回路を制御するように構成されている。チャージポンプ１２の出力電圧範囲は、ほぼＶＬ〜ＶＤＣ（＝ＶＬ＋ＶＣＣ１）となっている。

レベルシフタ１３は、外部の制御回路等から与えられる制御信号ＣＴＲＬを、基準電位により論理値０を表す表現から、電位ＶＬにより論理値０を、電位ＶＤＣにより論理値１を表す表現にレベル変換する。レベル変換された制御信号ＣＴＲＬは、例えば、位相比較器１１に内蔵された分周器に与えられる。

ループフィルタ１４は、チャージポンプ１２から出力される電流の高周波成分を除去して、電圧制御発振器１５に対する安定した制御電圧ＶＣを生成するための積分回路であり、一般的に抵抗やキャパシタ等の受動素子で構成されている。また、電圧制御発振器１５は、制御電圧ＶＣに応じた周波数の出力信号ＯＵＴを発生する発振器である。

可変電圧源１６，１７は、ＰＬＬ回路の外部あるいは内部からの信号に従って、それぞれ出力する電源電圧ＶＬ，ＶＤＣ（＝ＶＬ＋ＶＣＣ１）が制御される電圧源であるが、可変電圧源１６の電源電圧ＶＬ（例えば、０〜１１Ｖ）の変化に追随して、可変電圧源１７の電源電圧ＶＤＣも変化するようになっている。即ち、可変電圧源１７は、可変電圧源１６よりも常にＶＣＣ１（例えば、５Ｖ）だけ高い電源電圧ＶＤＣを出力する。可変電圧源１７が出力する電源電圧ＶＤＣの最大値は、その電源電圧であるＶＣＣ２に等しい。従って、可変電圧源１６が出力する電源電圧ＶＬの最大値は、ＶＣＣ２−ＶＣＣ１となっている。

このＰＬＬ回路では、図中の破線枠で囲まれる位相比較器１１、チャージポンプ１２、レベルシフタ１３、および可変電圧源１６，１７が、高電圧半導体プロセスを用いて１個のチップに集積回路化されているが、位相比較器１１とチャージポンプ１２は、例えば耐圧５Ｖの低電圧トランジスタで構成されている。レベルシフタ１３と可変電圧源１６，１７は、例えば耐圧５Vの低電圧トランジスタと高電圧トランジスタで構成されている。なお、受動部品を使用するループフィルタ１４やキャパシタ１８，１９と、集積回路化が困難な高性能の電圧制御発振器１５は、外付け部品で構成されている。

次に、図１のＰＬＬ回路の動作を説明する。
位相比較器１１とチャージポンプ１２の接地端子Ｇには、可変電圧源１６から基準電位ＧＮＤを基準にする電源電圧ＶＬが与えられる。一方、位相比較器１１とチャージポンプ１２の電源端子Ｖには、可変電圧源１７から、電源電圧ＶＬよりもＶＣＣ１（例えば、５Ｖ）だけ高い電源電圧ＶＤＣが供給される。従って、これらの位相比較器１１とチャージポンプ１２は、正味５Ｖの電源電圧ＶＣＣ１によって動作することになり、低電圧トランジスタの耐圧内で正常に動作することが可能である。電圧制御発振器１５の制御電圧VCの入力範囲は、前述のように、０〜ＶＣＣ２となっている。

ＰＬＬ回路の動作に先立ち、外部の制御回路等から、例えば位相比較器１１に内蔵された分周器に対する分周比を設定するために、制御信号ＣＴＲＬが与えられる。この制御信号ＣＴＲＬは、通常、基準電位ＧＮＤを基準とした低電圧（例えば、３．３Ｖ）のシリアル・ロジック信号で与えられる。制御信号ＣＴＲＬは、レベルシフタ１３に与えられ、このレベルシフタ１３によって、基準電位ＧＮＤによって論理値０を表し、例えば３．３Ｖにより論理値１を表す信号から、電位ＶＬにより論理値０を、電位ＶＤＣにより論理値１を表す信号に変換され、位相比較器１１に与えられる。これにより、位相比較器１１内の分周器は、所望の状態に設定される。なお、制御信号ＣＴＲＬは、初期設定時に限らず、動作中に出力信号ＯＵＴの周波数を切り替える場合等に、随時与えられる。

電圧制御発振器１５の出力信号ＯＵＴは、図示しない負荷回路（例えば、無線機）に供給されると共に、直流成分除去用のキャパシタ１８を介して位相比較器１１にフィードバックされる。位相比較器１１は、出力信号ＯＵＴを内蔵の分周器によって制御信号ＣＴＲＬで設定される分周比に分周した後、基準周波数信号ＲＥＦとの位相比較を行う。なお、出力信号ＯＵＴと基準周波数信号ＲＥＦは、それぞれキャパシタ１８，１９を介して交流的に位相比較器１１に与えられるので、この接続に関して直流レベルの影響はなく、レベル変換を必要としない。ここでは、外付けの基準発振器２０を使用しているが、ノードＮ１を接地電位として低電圧トランジスタで構成されたＰＬＬ回路内部の発振回路と、外付けの水晶発振子等を用いて、集積回路内部において基準周波数信号ＲＥＦを生成することもできる。

位相比較器１１は、基準周波数信号ＲＥＦに対する出力信号ＯＵＴの位相の進み遅れに応じて、パルス信号ＵＰ，ＤＮを出力する。パルス信号ＵＰ，ＤＮの電圧振幅はＶＣＣ１であり、低電圧トランジスタの耐圧以下の大きさとなっている。なお、パルス信号ＵＰ，ＤＮのパルス幅は、位相の進み遅れの大きさに比例する。即ち、位相差が大きいとパルス幅は大きくなり、位相が完全に一致して位相差がなければ、パルス信号ＵＰ，ＤＮは出力されない。但し、チャージポンプ１２の応答時間以下のパルス幅に対して不感帯（デッドゾーン）が生じるため、一般的にはチャージポンプ１２の応答時間よりも長いパルス幅のパルス信号ＵＰ，ＤＮを常に出力するようにして、ＰＬＬ出力の位相雑音を抑制する。

チャージポンプ１２は、パルス信号ＵＰ，ＤＮの時間幅の間、ループフィルタ１４に対して正または負の一定電流を出力する。例えば、パルス信号ＵＰが与えられているとき、チャージポンプ１２は、ループフィルタ１４に対して一定電流を供給する。一方、パルス信号ＤＮが与えられているとき、チャージポンプ１２は、ループフィルタ１４から一定電流を吸い込む。このとき、チャージポンプ１２の出力電圧範囲は、基準電位ＧＮＤを基準として概ねＶＬ〜ＶＬ＋ＶＣＣ１の間となる。

ループフィルタ１４は、チャージポンプ１２から出力される電流を積分することによって高周波成分を除去し、安定した制御電圧ＶＣを生成して電圧制御発振器１５に与える。これにより、電圧制御発振器１５の出力信号ＯＵＴの周波数は、制御電圧ＶＣによって制御される。このようなフィードバック動作により、位相比較器１１に内蔵された分周器で分周された出力信号ＯＵＴと、基準周波数信号ＲＥＦの位相が一致するように制御される。

但し、チャージポンプ１２から出力される制御電圧ＶＣの範囲は、ＶＬ〜ＶＬ＋ＶＣＣ１の間に限られる。このため、電圧制御発振器１５に０〜ＶＣＣ２の範囲の制御電圧ＶＣを与える必要がある場合に、一部の範囲しかカバーすることができないことになる。このようなときには、可変電圧源１６，１７から出力する電源電圧を変化させることで、チャージポンプ１２から出力される制御電圧ＶＣの範囲を遷移するように構成すれば良い。

例えば、ＶＣＣ１＝５Ｖ，ＶＬ＝３Ｖの場合、チャージポンプ１２は、ほぼ３〜８Ｖの範囲の制御電圧ＶＣを出力することができる。ここで、電圧制御発振器１５を所望の周波数で発振させるために、１０Ｖの制御電圧ＶＣを与える必要がある場合、電源電圧ＶＬを例えば３Ｖ増加させて６Ｖとすれば、チャージポンプ１２の出力電圧範囲は、６〜１１Ｖとなる。これにより、チャージポンプ１２は、１０Ｖの制御電圧ＶＣを出力することが可能になる。なお、レベルシフタ１３は、電位ＶＬの変化に追従してその出力レベルを変化させ、常にＶＬとＶＤＣの２値の電位で表される論理信号を出力する。このため、ＶＬを変化させたときにも、外部の制御回路等とＰＬＬ回路との間で、正常な通信を行うことが可能となっている。

可変電圧源１６，１７の出力側は、高周波雑音を除去すると共に、出力インピーダンスを下げるために、通常ある程度大容量の外付けバイパスキャパシタを介して接地されている。このため、上述のように電源電圧ＶＬを数Ｖ程度変化させるためには、例えば数ｍｓ〜１０ｍｓ程度の時間を要する。従って、電圧制御発振器１５の発振周波数を、電源電圧ＶＬの変更が必要となる程、大幅に変更するには、１０ｍｓ程度の時間が掛かることになる。しかしながら、例えば業務用無線機の運用において１０ｍｓ程度の周波数遷移時間が問題となることは通常考えられない。従って、このＰＬＬ回路を業務用無線機に適用して、現時点での発振周波数から遠く離れた周波数へ発振周波数を変更するような操作を行っても、問題を起こすことはない。

一方、電源電圧ＶＬを変更する必要がない範囲、即ち、制御電圧ＶＣの変動範囲が５Ｖ以内となるような発振周波数の変更の場合、このＰＬＬ回路は、極めて高速に追随することが可能である。例えば、変調信号を出力したり、近接チャンネルをスイープしたりする用途において、このＰＬＬ回路は高速に応答することが可能で、何ら問題を生じない。

以上詳細に説明したように、この第１の実施形態のＰＬＬ回路は、次のような利点がある。
（ａ） チャージポンプ１２を低電圧トランジスタで構成することができるので、高電圧トランジスタで構成した場合に比べて、ダイ面積が小さくなり、コストを低減することができる。

（ｂ） チャージポンプ１２を低電圧トランジスタで構成することができるので、より小さな面積のトランジスタを使用して、大きな電流を出力させることが可能になる。従って、動作電流の制限に起因する性能悪化のおそれがない。
（ｃ） チャージポンプ１２は、低電圧で面積の小さなトランジスタを用いているので、非常に高速に動作することができる。
（ｄ） 同じ動作電流で比較した場合、面積の小さなトランジスタを用いて低い飽和電圧を持つ定電流源を構成することができるので、低コストで低出力電圧時にも出力インピーダンスを高く保つことのできるチャージポンプ１２を実現できる。

（ｅ） チャージポンプ１２を低電圧トランジスタで構成し、常に低電圧トランジスタの耐圧内の電源電圧で動作させることができるので、電源電圧ＶＤＣが高電圧でない場合でも、性能悪化を起こすことがない。換言すれば、可変電圧ＶＤＣの最大値、即ち電源電圧ＶＣＣ２が高電圧ではない場合でも、ＰＬＬの特性が低下しない。従って、高電圧トランジスタの最大定格電圧よりも低い最大制御電圧を持つ電圧制御発振器１５を用いてＰＬＬ回路を構成した場合でも、その性能を悪化させることなく可変電圧ＶＤＣの最大値、即ち電源電圧ＶＣＣ２を、電圧制御発振器１５の最大制御電圧まで下げ、省電力化を図ることができる。
従って、この第１の実施形態のＰＬＬ回路は、前記（１）〜（５）のような課題を解決することができる。

（第２の実施形態）
図２に示すように、本発明の第２の実施形態のＰＬＬ回路は、位相比較器１１Ａ、チャージポンプ１２Ａ、ループフィルタ１４、電圧制御発振器１５Ａ、定電圧電源２１および可変電圧源２２を有している。これらの位相比較器１１Ａ、チャージポンプ１２Ａおよび電圧制御発振器１５Ａは、機能的には図１中の位相比較器１１等と同じであるが、電源に対する接続関係が若干異なっている。

即ち、位相比較器１１Ａとチャージポンプ１２Ａの接地端子Ｇは基準電位ＧＮＤに接続され、電源端子Ｖには、基準電位ＧＮＤを基準とする低圧の電源電圧ＶＣＣ１（例えば、５Ｖ）が与えられている。また、電圧制御発振器１５Ａの接地端子Ｇと電源端子Ｖの間には、定電圧電源２１が接続され、電源電圧ＶＣＣ３（例えば、８Ｖ）が供給されるようになっている。電圧制御発振器１５Ａの制御電圧入力範囲は、その接地電圧を−ＶＬとすると、−ＶＬ〜−ＶＬ＋ＶＣＣ２となっている。ＶＣＣ２は、例えば１６Ｖである。

更に、電圧制御発振器１５Ａの接地端子Ｇは、ノードＮ２に接続され、このノードＮ２には、可変電圧源２２の負極が接続されている。そして、可変電圧源２２の正極が基準電位ＧＮＤに接続されている。なお、可変電圧源２２は、図示しない制御信号に応じて、可変電圧ＶＬを出力するものである。ＶＬの変化範囲は、０〜ＶＣＣ２−ＶＣＣ１、即ち、例えば０〜１１Ｖとなっている。このように、位相比較器１１Ａとチャージポンプ１２Ａの基準電位ＧＮＤと、電圧制御発振器１５Ａの接地電位との間には、可変電圧源２２によって可変電圧ＶＬに相当する電位差が与えられている。なお、位相比較器１１Ａに対する外部の制御回路等からの制御信号ＣＴＲＬは、レベルシフタを介さずに直接与えられるようになっている。

このＰＬＬ回路では、図中の破線枠で囲まれる位相比較器１１Ａとチャージポンプ１２Ａが、例えば耐圧５Ｖの低電圧半導体プロセスを用いて１個のチップに集積回路化されている。その他の構成は、図１と同様であるので、ここでの説明は省略する。

次に、図２のＰＬＬ回路の動作を説明する。
位相比較器１１Ａとチャージポンプ１２Ａは、接地端子Ｇと電源端子Ｖの間に供給される５Ｖの電源電圧ＶＣＣ１によって動作する。外部の制御回路等から与えられる位相比較器１１Ａ内部の分周器に対する制御信号ＣＴＲＬは、基準電位ＧＮＤを基準とした低電圧のシリアル・ロジック信号であるので、レベルシフトを必要とせず、そのまま位相比較器１１Ａに与えられる。

一方、電圧制御発振器１５Ａは、定電圧電源２１から接地端子Ｇと電源端子Ｖの間に供給される８Ｖの電源電圧ＶＣＣ３によって動作する。電圧制御発振器１５Ａの出力信号ＯＵＴは、図示しない負荷回路（例えば、無線機）に供給されると共に、直流成分除去用のキャパシタ１８を介して位相比較器１１Ａにフィードバックされる。位相比較器１１Ａは、出力信号ＯＵＴを内蔵の分周器で制御信号ＣＴＲＬにより設定された分周比に分周した後、基準周波数信号ＲＥＦと位相比較を行う。なお、出力信号ＯＵＴと基準周波数信号ＲＥＦは、それぞれキャパシタ１８，１９を介して交流的に位相比較器１１Ａに与えられるので、この接続に関して直流レベルの影響はなく、レベル変換を必要としない。

位相比較器１１Ａは、基準周波数信号ＲＥＦに対する出力信号ＯＵＴの位相の進み遅れに応じて、パルス信号ＵＰ，ＤＮを出力する。パルス信号ＵＰ，ＤＮの電圧振幅は、ＶＣＣ１（５Ｖ）である。一方、パルス信号ＵＰ，ＤＮのパルス幅は、位相の進み遅れの大きさに比例する。即ち、位相差が大きいとパルス幅は大きくなり、位相が完全に一致して位相差がなければ、理想的なチャージポンプに対しては、パルス信号ＵＰ，ＤＮは出力されない。

チャージポンプ１２Ａは、パルス信号ＵＰ，ＤＮの時間幅の間、ループフィルタ１４に対して正または負の一定電流を出力する。例えば、パルス信号ＵＰが与えられているとき、チャージポンプ１２Ａは、ループフィルタ１４に対して一定電流を供給する。一方、パルス信号ＤＮが与えられているとき、チャージポンプ１２Ａは、ループフィルタ１４から一定電流を吸い込む。このとき、チャージポンプ１２Ａの出力電圧範囲は、基準電位ＧＮＤを基準として、概ね０〜ＶＣＣ１（５Ｖ）の間となる。

ループフィルタ１４は、チャージポンプ１２Ａから出力される電流を積分することによって高周波成分を除去し、安定した制御電圧ＶＣを生成して電圧制御発振器１５Ａに与える。これにより、電圧制御発振器１５Ａの出力信号ＯＵＴの周波数は、制御電圧ＶＣによって制御される。このようなフィードバック動作により、出力信号ＯＵＴと基準周波数信号ＲＥＦの位相が一致するように制御される。

ここで、電圧制御発振器１５Ａの接地端子ＧはノードＮ２に接続されており、このノードＮ２の電位は、可変電圧源２２によって基準電位ＧＮＤに対して−ＶＬ（Ｖ）に設定されている。従って、電圧制御発振器１５Ａに与えられる制御電圧ＶＣの電圧範囲は、基準電位ＧＮＤに対して０〜５（Ｖ）の間に限られているが、可変電圧源２２から出力される電源電圧ＶＬを変化させることにより、電圧制御発振器１５Ａの接地端子Ｇから見たレベルを遷移させることができる。

例えば、ＶＬ＝３Ｖの場合、チャージポンプ１２Ａは、電圧制御発振器１５Ａの接地端子Ｇ（即ち、ノードＮ２）を基準にして、３〜８Ｖの範囲の制御電圧ＶＣを出力することが可能である。ここで、電圧制御発振器１５Ａを所望の周波数で発振させるために、１０Ｖの制御電圧ＶＣを与える必要がある場合、電源電圧ＶＬを例えば３Ｖ増加させて６Ｖとすれば、チャージポンプ１２の出力電圧範囲は、ノードＮ２を基準にして６〜１１Ｖとなる。これにより、チャージポンプ１２は、電圧制御発振器１５Ａに対して１０Ｖの制御電圧ＶＣを出力することが可能になる。

高性能な電圧制御発振器１５，１５Ａは、場合によっては２０〜４０ｍＡの比較的大きな電流を消費する外付け部品となる。更に、第２の実施形態のＰＬＬ回路では、位相比較器１１Ａおよびチャージポンプ１２Ａ用の、基準電位ＧＮＤに接地された電源電圧ＶＣＣ１の直流電源に加えて、これとは接地電位を別にする電圧制御発振器１５Ａ用の大電流を出力できる定電圧電源２１を必要とする。また、可変電圧源２２は、基準電位ＧＮＤと、電圧制御発振器１５Ａの接地電位の電位差を、０〜ＶＣＣ２−ＶＣＣ１の間にある任意の値に安定に保持できるものであることが要求される。このため、第２の実施形態の電源系は、規模が大きくなり、集積回路化によるコストの低減が困難と考えられる。

これに比べ、第１の実施形態の可変電圧源１６，１７は、低電圧トランジスタで構成された位相比較器１１やチャージポンプ１２の電源ラインを、０〜ＶＣＣ２の間にある任意の値に、安定して保持できるものであれば良い。従って、０〜ＶＣＣ２の間にある任意の電圧を出力する小規模な可変電圧源を集積回路内に作成することで、簡単に低コストで実現できる。

この第２の実施形態のＰＬＬ回路は、チャージポンプ１２Ａを低電圧トランジスタで構成しているので、第１の実施形態で述べた（ａ）〜（ｅ）の利点がある。また、位相比較器１１Ａの接地端子Ｇが基準電位ＧＮＤと同レベルとなっているので、外部からの制御信号ＣＴＲＬをレベルシフタを介さず、位相比較器１１Ａに直接入力することができるという利点がある。更に、可変電圧源２２に不必要な電流が流れないようにすることで、第１の実施形態と比較して、ＰＬＬ回路全体の消費電力を低減することができる。

（第３の実施形態）
ここまで説明した第１および第２の実施形態は、チャージポンプを用いたアナログのＰＬＬ回路であったが、ＤＡＣを利用したＡＤＰＬＬ回路についても本発明を適用することにより、高性能化を図ることが可能である。

図３に示すように、本発明の第３の実施形態のＰＬＬ回路は、本発明をＡＤＰＬＬ回路に適用したものである。なお、図１中の要素と共通の要素には共通の符号を付し、その説明を省略する。

このＰＬＬ回路は、デジタル位相比較器１１Ｄ、レベルシフタ１３、デジタルループフィルタ１４Ｄ、ＤＡＣ２３、電圧制御発振器１５、および可変電圧源１６，１７を備えている。

デジタル位相比較器１１Ｄは、電圧制御発振器１５の出力信号ＯＵＴと基準周波数信号ＲＥＦの位相を比較し、その位相差をデジタル値に変換して出力するものである。なお、デジタル位相比較器１１Ｄは、外部の制御回路等から与えられる制御信号ＣＴＲＬに従って、電圧制御発振器１５の出力信号ＯＵＴを分周する分周器を含んでおり、分周した出力信号と基準周波数信号ＲＥＦの位相を比較するようになっている。

デジタルループフィルタ１４Ｄは、デジタル位相比較器１１Ｄから出力される位相差信号の高周波成分を除去するものである。また、ＤＡＣ２３は、デジタルループフィルタ１４Ｄから出力されるデジタルの値を、０〜ＶＣＣ１の間の離散的なアナログ電圧に変換し、制御電圧ＶＣとして電圧制御発振器１５に与えるものである。

デジタル位相比較器１１Ｄ、デジタルループフィルタ１４Ｄ、およびＤＡＣ２３の接地端子Ｇには、可変電圧源１６が接続され、可変電圧ＶＬが与えられている。また、デジタル位相比較器１１Ｄ、デジタルループフィルタ１４Ｄ、およびＤＡＣ２３の電源端子Ｖには、可変電圧源１７が接続され、可変電圧ＶＤＣ（＝ＶＬ＋ＶＣＣ１）が与えられている。ＶＣＣ１は、例えば５Ｖである。一方、電圧制御発振器１５の電源端子Ｖには、例えば８Ｖの電源電圧ＶＣＣ３が供給されている。電圧制御発振器１５の制御電圧ＶＣの入力範囲は、０〜ＶＣＣ２となっている。ＶＣＣ２は、可変電圧原１６，１７に供給される電源電圧であり、例えば１６Ｖである。

このＰＬＬ回路では、デジタル位相比較器１１Ｄと、デジタルループフィルタ１４Ｄと、ＤＡＣ２３は、正味の電源電圧ＶＣＣ１によって動作させられるため、低電圧トランジスタを用いた高速な回路として構成することが可能である。

また、ＤＡＣ２３の出力電圧範囲は、第１の実施形態のチャージポンプ１２と同様に、ＶＬ〜ＶＬ＋ＶＣＣ１となっている。従って、第１の実施形態で説明したように、電圧ＶＬを変化させることにより、ＤＡＣ２３から電圧制御発振器１５に対して、０〜ＶＣＣ２の間にある任意の制御電圧ＶＣを与えることが可能になる。

この第３の実施形態のＰＬＬ回路は、従来例２の高電圧ＡＤＰＬＬ回路（図６）と比較して、次のような利点がある。
（ｆ） 高電圧トランジスタで構成された演算増幅器を使用せずに、ＤＡＣ２３と電圧制御発振器１５を直接接続して制御電圧ＶＣを与えている。これにより、例えばＰＬＬ回路で変調を行う場合に、より高速な変調信号に対して応答することができる。

（ｇ） 高電圧トランジスタで構成された演算増幅器を使用していないので、ＰＬＬ回路の発振出力の位相雑音が低減される。
（ｈ） ＤＡＣ２３の電圧分解能がそのまま制御電圧ＶＣの分解能となるので、ＰＬＬ回路の周波数精度やスプリアス特性が改善される。

（ｉ） 可変電圧ＶＬに関係なく、デジタル位相比較器１１Ｄと、デジタルフープフィルタ１４Ｄと、ＤＡＣ２３は、常に正味の電源電圧ＶＣＣ１によって動作させられるため、第１の実施形態と同様に、可変電圧ＶＤＣの最大値、即ち電源電圧ＶＣＣ２を電圧制御発振器１５の最大制御電圧まで下げて、高電圧トランジスタの最大定格電圧以下の電圧とした場合でも、ＰＬＬの性能の低下が生じない。このため、所定の性能を保持したまま、省電力化することができる。

（ｊ） 制御電圧ＶＣが、高電圧トランジスタで構成した演算増幅器ではなく、低電圧トランジスタで構成したＤＡＣ２３から出力されている。これにより、出力電圧が低い場合でも、性能低下が生じにくい。
従って、この第３の実施形態のＰＬＬ回路は、前記（６）〜（１０）のような課題を解決することができる。

なお、本発明は、上記実施形態に限定されるものではなく、下記のような種々の変形が可能である。
（Ａ） 位相比較器１１，１１Ａは分周器を含んでいるが、分周部と位相比較部に分割しても良い。分割した場合であっても、これらの分周部と位相比較部を低電圧トランジスタで構成し、同一の集積回路内に収容することができる。また、分周器によって基準周波数信号ＲＥＦを分周するように構成しても良い。なお、分周器は、ＰＬＬ回路として、必ずしも必要な構成要素ではない。

（Ｂ） 図１のＰＬＬ回路では、位相比較器１１に内蔵する分周器に対する制御信号ＣＴＲＬのレベルを合わせるためのレベルシフタ１３を有しているが、分周器を使用しない場合や分周比が固定の分周器を使用する場合で、制御信号ＣＴＲＬを使用しないときには、レベルシフタ１３は不要である。

（Ｃ） 位相比較器１１，１１Ａは、外部からの制御信号ＣＴＲＬによって分周器の分周比等を設定できるようになっているが、例えば同期確立／同期外れ等のＰＬＬ回路の動作状態を、集積回路外部、あるいは基準電位ＧＮＤに接地された集積回路内部の回路に出力できるように構成しても良い。その場合、第１の実施形態では、状態信号出力用の、電位ＶＬと電位ＶＤＣにより表現される論理信号を、基準電位ＧＮＤにより論理値０を表す論理信号に変換するレベルシフタが必要になる。なお、第２の実施形態では、レベルシフタは不要である。

（Ｄ） 図１のＰＬＬ回路は、２つの可変電圧源１６，１７を有しているが、例えば図４に示すように、可変電圧源１７に代えて、位相比較器１１およびチャージポンプ１２の電源端子ＶとノードＮ１の間に、固定の低電圧電源２４（電源電圧ＶＣＣ１）を接続するように構成することもできる。この場合、可変電圧源１６は、図２中の可変電圧源２２と同様に、２つの電源電圧ＶＣＣ１，ＶＣＣ２の間に電位差を与えるための電源として動作する。この場合も第２の実施形態と同様に、特に可変電圧源１６に不必要な電流が流れないようにすることで、第１の実施形態と比較して、ＰＬＬ回路全体の消費電力を低減することができる。

（Ｅ） 図１、図２および図４では、位相比較器として一般的な、２種類のパルス信号ＵＰ，ＤＮを使用する３ステート型位相比較器を用いているが、その他の種類の位相比較器、例えばＸＯＲ（排他的論理和）型位相比較器を用いることも可能である。
（Ｆ） 第３の実施形態と同様に、第２の実施形態をデジタル化した高電圧ＡＤＰＬＬ回路で構成することもできる。
（Ｇ） 図１〜図４中の破線枠で囲まれた構成要素は、必ずしも１つの集積回路で構成する必要はない。例えば、図１において、可変電圧源１６，１７とレベルシフタ１３を高電圧トランジスタのプロセスでＡチップとして集積回路化し、分周器を含む位相比較器１１とチャージポンプ１２を高速の低電圧トランジスタのプロセスでＢチップとして集積回路化しても良い。複数のチップに分けることにより、低コストの製造プロセスが使用できたり、既に開発済みのチップを利用できる場合がある。

１１，１１Ａ 位相比較器
１１Ｄ デジタル位相比較器
１２，１２Ａ チャージポンプ
１３ レベルシフタ
１４ ループフィルタ
１４Ｄ デジタルループフィルタ
１５，１５Ａ 電圧制御発振器
１６，１７，２２ 可変電圧源
１８，１９ キャパシタ
２０ 基準発振器
２１ 定電圧電源
２３ ＤＡＣ
２４ 低電圧電源

Claims (13)

1. 基準電位に対して第１の電源電位および該第１の電源電位よりも一定電圧だけ高い第２の電源電位が与えられて動作する位相同期回路であって、
   前記第１の電源電位を与える第１の可変電圧源と、
   前記第２の電源電位を与える第２の可変電圧源と、
   前記第１の電源電位と前記第２の電源電位との間の電圧を電源として動作し、比較対象の出力信号と基準周波数信号との位相差に対応して位相誤差信号を出力する位相比較器と、
   前記第１の電源電位と前記第２の電源電位との間の電圧を電源として動作し、前記位相比較器から与えられる前記位相誤差信号に応じて正負の定電流を出力するチャージポンプと、
   前記チャージポンプの出力ノードから入出力される前記定電流を積分して制御電圧を生成するループフィルタと、
   前記基準電位と第３の電源電位との間を制御電圧入力範囲とし、前記制御電圧に従って発振周波数が制御される前記出力信号を生成して出力する電圧制御発振器と、
   を備え、前記電圧制御発振器が必要な制御電圧を出力するために、前記第１の可変電圧源が前記第１の電源電位を変化させるとともに、前記第２の可変電圧源が変化した前記第１の電源電位よりも一定電圧だけ高くなるように前記第２の電源電位を変化させることを特徴とする位相同期回路。
2. 前記第１の可変電圧源、前記第２の可変電圧源、前記位相比較器および前記チャージポンプを、１つの集積回路、あるいは複数の集積回路として形成したことを特徴とする請求項１に記載の位相同期回路。
3. 前記電圧制御発振器の出力信号を外部から与えられる制御信号に従って分周し、該分周した信号を前記位相比較器に与える分周器を有することを特徴とする請求項１に記載の位相同期回路。
4. 前記制御信号は、前記基準電位により論理値０を表す第１の論理信号として外部から与えられ、
   前記第１の論理信号を、前記第１の電源電位と前記第２の電源電位とで表現される第２の論理信号に変換して前記分周器に与えるレベルシフタを有することを特徴とする請求項３に記載の位相同期回路。
5. 前記第１の可変電圧源、前記第２の可変電圧源、前記位相比較器、前記チャージポンプ、前記分周器および前記レベルシフタを、１つの集積回路、あるいは複数の集積回路として形成したことを特徴とする請求項４に記載の位相同期回路。
6. 前記制御信号は、前記基準電位により論理値０を表す第１の論理信号として外部から与えられ、
   前記第１の論理信号を、前記第１の電源電位と前記第２の電源電位とで表現される第２の論理信号に変換して前記分周器に与える第１のレベルシフタと、
   前記第１の電源電位と前記第２の電源電位とで表現される内部状態信号を、前記基準電位により論理値０を表す外部出力用の論理信号に変換する第２のレベルシフタと、
   を有することを特徴とする請求項３に記載の位相同期回路。
7. 前記第１の可変電圧源、前記第２の可変電圧源、前記位相比較器、前記チャージポンプ、前記分周器、前記第１のレベルシフタおよび前記第２のレベルシフタを、１つの集積回路、あるいは複数の集積回路として形成したことを特徴とする請求項６に記載の位相同期回路。
8. 基準電位に対して第１の電源電位および該第１の電源電位よりも一定電圧だけ高い第２の電源電位が与えられて動作する位相同期回路であって、
   前記第１の電源電位を与える第１の可変電圧源と、
   前記第２の電源電位を与える第２の可変電圧源と、
   前記第１の電源電位と前記第２の電源電位との間の電圧を電源として動作し、比較対象の出力信号と基準周波数信号との位相差に対応してデジタル位相誤差信号を出力するデジタル位相比較器と、
   前記第１の電源電位と前記第２の電源電位との間の電圧を電源として動作し、前記デジタル位相差信号からデジタル信号処理により高周波成分を除去してデジタル信号を出力するデジタルループフィルタと、
   前記第１の電源電位と前記第２の電源電位との間の電圧を電源として動作し、前記デジタルループフィルタから出力される前記デジタル信号をアナログ電圧に変換して制御電圧として出力するデジタル−アナログ変換器と、
   前記基準電位と第３の電源電位との間を制御電圧入力範囲とし、前記制御電圧に従って発振周波数が制御される前記出力信号を生成して出力する電圧制御発振器と、
   を備え、前記電圧制御発振器が必要な制御電圧を出力するために、前記第１の可変電圧源が前記第１の電源電位を変化させるとともに、前記第２の可変電圧源が変化した前記第１の電源電位よりも一定電圧だけ高くなるように前記第２の電源電位を変化させることを特徴とする位相同期回路。
9. 前記第３の電源電位を与える定電圧源を有し、
   前記第１の可変電圧源は、前記第３の電源電位以下の電源電圧によって動作し、
   前記第２の可変電圧源は、前記定電圧源から与えられる前記第３の電源電位を電源電圧として動作する、
   ことを特徴とする請求項８に記載の位相同期回路。
10. 前記第１の可変電圧源、前記第２の可変電圧源、前記デジタル位相比較器、前記デジタルループフィルタおよび前記デジタル−アナログ変換器を、１つの集積回路、あるいは複数の集積回路として形成したことを特徴とする請求項８または９に記載の位相同期回路。
11. 前記電圧制御発振器の出力信号を外部から与えられる制御信号に従って分周し、該分周した信号を前記デジタル位相比較器に与える分周器を有することを特徴とする請求項８または９に記載の位相同期回路。
12. 前記制御信号は、前記基準電位により論理値０を表す第１の論理信号として外部から与えられ、
    前記第１の論理信号を、前記第１の電源電位と前記第２の電源電位とで表現される第２の論理信号に変換して前記分周器に与えるレベルシフタを有することを特徴とする請求項１１に記載の位相同期回路。
13. 前記第１の可変電圧源、前記第２の可変電圧源、前記デジタル位相比較器、前記デジタルループフィルタ、前記デジタル−アナログ変換器、前記分周器および前記レベルシフタを、１つの集積回路、あるいは複数の集積回路として形成したことを特徴とする請求項１２に記載の位相同期回路。

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