JP2008206035A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路 Download PDFInfo
- Publication number
- JP2008206035A JP2008206035A JP2007042229A JP2007042229A JP2008206035A JP 2008206035 A JP2008206035 A JP 2008206035A JP 2007042229 A JP2007042229 A JP 2007042229A JP 2007042229 A JP2007042229 A JP 2007042229A JP 2008206035 A JP2008206035 A JP 2008206035A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- input
- terminal
- circuit
- nmos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010355 oscillation Effects 0.000 claims abstract description 80
- 230000000630 rising effect Effects 0.000 claims abstract description 13
- 230000007423 decrease Effects 0.000 claims description 5
- 238000000034 method Methods 0.000 abstract description 12
- 238000010586 diagram Methods 0.000 description 26
- 239000003990 capacitor Substances 0.000 description 10
- 241000255777 Lepidoptera Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
- H03L7/0895—Details of the current generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
- H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Dram (AREA)
Abstract
【課題】低電源電圧で高速動作すると共に温度及びプロセス条件の変動の影響を受けにくいＰＬＬ回路を提供する。
【解決手段】位相比較器１０１は、入力される基準クロック信号及び帰還される発振信号の位相を相互に比較した結果に基づいて上昇信号または下降信号を出力する。チャージポンプ１０２は、入力される信号に応じた大きさの制御電圧を出力する。ループフィルタ１０３は、入力される制御電圧をフィルタリングする。電圧制御発振器１００は、負電圧発生回路１０５から基準電圧として入力される接地電圧よりも低い電圧と、ループフィルタ１０３から出力される電圧とに応じた発振周波数の発振信号を出力する。
【選択図】図１
【解決手段】位相比較器１０１は、入力される基準クロック信号及び帰還される発振信号の位相を相互に比較した結果に基づいて上昇信号または下降信号を出力する。チャージポンプ１０２は、入力される信号に応じた大きさの制御電圧を出力する。ループフィルタ１０３は、入力される制御電圧をフィルタリングする。電圧制御発振器１００は、負電圧発生回路１０５から基準電圧として入力される接地電圧よりも低い電圧と、ループフィルタ１０３から出力される電圧とに応じた発振周波数の発振信号を出力する。
【選択図】図１
Description
本発明は、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を低電源電圧で高速動作させる技術に関する。
ＰＬＬ回路はクロック信号の周波数逓倍やスキュー調整などの機能を有しており、半導体集積回路や電子機器に用いられる重要な回路である。近年の電子機器の低電源電圧化、高速化に伴い、ＰＬＬ回路も低電源電圧化、高速化する必要がある。
例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は低電源電圧化、高速化が進んでおり、このＤＲＡＭ各部の制御を行うために内蔵されているＰＬＬ回路の動作マージンが少なくなってきている。
このような低電源電圧に対応したＰＬＬ回路として、特許文献１にはチャージポンプの制御電圧レンジが広いＰＬＬ回路が開示されている。
このような低電源電圧に対応したＰＬＬ回路として、特許文献１にはチャージポンプの制御電圧レンジが広いＰＬＬ回路が開示されている。
一般的に、ＰＬＬ回路の低電源電圧化と高速化の制約となる主な回路はチャージポンプである。
ここで、ＰＬＬ回路に用いられる一般的なチャージポンプとループフィルタの回路図を図１３に示す。チャージポンプ１１００は上昇信号ＵＰに応じて電流Ｉｕｐをループフィルタ１０３に対して流出することで制御電圧Ｖｃｏｎｔを高くし、下降信号ＤＯＷＮに応じて電流Ｉｄｏｗｎをループフィルタ１０３から流入させることで制御電圧Ｖｃｏｎｔを低くする回路である。
ここで、ＰＬＬ回路に用いられる一般的なチャージポンプとループフィルタの回路図を図１３に示す。チャージポンプ１１００は上昇信号ＵＰに応じて電流Ｉｕｐをループフィルタ１０３に対して流出することで制御電圧Ｖｃｏｎｔを高くし、下降信号ＤＯＷＮに応じて電流Ｉｄｏｗｎをループフィルタ１０３から流入させることで制御電圧Ｖｃｏｎｔを低くする回路である。
また、ＰＬＬ回路において制御電圧Ｖｃｏｎｔに接続される電圧制御発振器は、その制御電圧Ｖｃｏｎｔによって発振周波数が制御される。一般的な電圧制御発振器は、制御電圧Ｖｃｏｎｔが高くなると発振周波数が高くなる。
特開平０８−１３０４６５号公報
ところで、上記電圧制御発振器の発振周波数を高くする場合、制御電圧Ｖｃｏｎｔを高く設定する必要があるが、その結果としてチャージポンプ１１００を構成するＰＭＯＳトランジスタ１１０１のドレイン−ソース間電圧Ｖｄｓが小さくなる。
この場合のチャージポンプ１１００の動作を、図１４に示すチャージポンプの流出電流Ｉｕｐ（ＰＭＯＳトランジスタ１１０１が流す電流）と流入電流Ｉｄｏｗｎ（ＮＭＯＳトランジスタ１１０２が流す電流）の制御電圧Ｖｃｏｎｔ依存性を参照して説明する。同図に示す様に、制御電圧Ｖｃｏｎｔが高くなると、ＰＭＯＳトランジスタ１１０１の動作点は例えば飽和領域であるＢ点から線形領域であるＡ点（つまり電源電圧ＶＤＤに近い領域１２００）に移動する。
Ｂ点では制御電圧Ｖｃｏｎｔが変動した場合の流出電流Ｉｕｐと流入電流Ｉｄｏｗｎの変化量は小さいが、Ａ点では制御電圧Ｖｃｏｎｔが変動した場合の流出電流Ｉｕｐの変化量が大きい。
つまり、電圧制御発振器が一定の周波数で発振するために制御電圧Ｖｃｏｎｔは温度やプロセス条件の変動に依存して変化するので、その変化に伴って流出電流Ｉｕｐは大きく変化する。また、流出電流Ｉｕｐは流入電流Ｉｄｏｗｎとの差が大きくなる。
つまり、電圧制御発振器が一定の周波数で発振するために制御電圧Ｖｃｏｎｔは温度やプロセス条件の変動に依存して変化するので、その変化に伴って流出電流Ｉｕｐは大きく変化する。また、流出電流Ｉｕｐは流入電流Ｉｄｏｗｎとの差が大きくなる。
また、電源電圧ＶＤＤを下げる場合、上記と同様にチャージポンプを構成するＰＭＯＳトランジスタ１１０１のドレイン−ソース間電圧Ｖｄｓが小さくなる。その結果、ＰＭＯＳトランジスタ１１０１は線形領域であるＡ点で動作するようになり、上述した問題が生じる。
つまり、ＰＬＬ回路の発振周波数を高くして電源電圧を下げると、チャージポンプの流出電流Ｉｕｐと流入電流Ｉｄｏｗｎは電流値に差を生じる。また、温度やプロセス条件の変動に依存して流出電流Ｉｕｐの電流値が大きく変化する。これらにより、ＰＬＬ回路がロックしても位相比較器の出力信号（上昇信号ＵＰと下降信号ＤＯＷＮ）に位相差が生じ、その結果として電圧制御発振器の発振周波数は温度やプロセス条件の変動によりドリフトするという課題があった。
本発明は上記事情を考慮してなされたもので、その目的は、低電源電圧で高速動作すると共に温度及びプロセス条件の変動の影響を受けにくいＰＬＬ回路を提供する事である。
本発明は上記の課題を解決するためになされたもので、本発明は、入力される基準クロック信号及び帰還される発振信号の位相を相互に比較した結果に基づいて周波数制御信号を出力する位相比較器と、前記位相比較器に接続され、前記位相比較器から出力される周波数制御信号に応じた大きさの周波数の発振信号を出力する発振回路と、前記発振回路に接続され、前記周波数制御信号に基づいて発生する動作振幅よりも大きな動作振幅を前記発振回路にて発生させるバイアス調整回路と、を備えたことを特徴とするＰＬＬ回路である。
本発明によれば、バイアス調整回路により発振回路にて発生する動作振幅を大きくして発振回路が備えるトランジスタを飽和領域で動作させることができ、ＰＬＬ回路を低電源電圧で高速動作させることができると共に温度及びプロセス条件の変動の影響を受け難くさせることが可能となる。
また、本発明は、上記に記載の発明において、前記発振回路は、前記周波数制御信号が入力されるチャージポンプと、前記チャージポンプから前記周波数制御信号に応じた大きさの制御電圧が入力されるループフィルタと、入力される基準電圧と前記ループフィルタから出力される電圧とに応じた発振周波数の発振信号を出力する電圧制御発振器とを備えており、前記バイアス調整回路は、前記電圧制御発振器の基準電圧端子に前記基準電圧として接地電圧よりも低い電圧を入力することを特徴とする。
本発明によれば、電圧制御発振器の基準電圧を負電圧にしたので制御電圧を低くすることができ、チャージポンプの流出電流を流出させるＰＭＯＳトランジスタを飽和領域で動作させることが可能となる。つまり、チャージポンプの流出電流と流入電流は、ほぼ等しくなり、ＰＬＬ回路を低電源電圧で高速動作させることができると共に温度及びプロセス条件の変動の影響を受け難くさせることが可能となる。
また、本発明は、上記に記載の発明において、前記発振回路は、前記周波数制御信号が入力されるチャージポンプと、前記チャージポンプから前記周波数制御信号に応じた大きさの制御電圧が入力されるループフィルタと、入力される基準電圧と前記ループフィルタから出力される電圧とに応じた発振周波数の発振信号を出力する電圧制御発振器とを備えており、前記バイアス調整回路は、前記チャージポンプの電源端子に電源電圧よりも高い電圧を入力することを特徴とする。
本発明では、チャージポンプの電源端子に入力する電圧をＰＬＬ回路のチャージポンプ以外の他の構成要素に対する電源電圧、すなわち電源から供給される電圧よりも高くしたので、チャージポンプの流出電流を流出させるＰＭＯＳトランジスタを飽和領域で動作させることが可能となる。つまり、チャージポンプの流出電流と流入電流はほぼ等しくなり、ＰＬＬ回路を低電源電圧で高速動作させることができると共に温度及びプロセス条件の変動の影響を受け難くさせることが可能となる。
また、本発明は、上記に記載の発明において、前記バイアス調整回路は、前記電圧制御発振器の前記基準電圧端子に前記基準電圧として負電圧を入力する負電圧発生回路であることを特徴とする。
また、本発明は、上記に記載の発明において、前記バイアス調整回路は、前記チャージポンプの前記電源端子に前記電源電圧を昇圧した電圧を入力する昇圧回路であることを特徴とする。
また、本発明は、上記に記載の発明において、前記バイアス調整回路は、調整制御端子から入力される調整信号に応じて、入力端子から入力される電圧の大きさを変化させて前記電圧制御発振器の前記基準電圧端子に前記基準電圧として入力する第１の電圧制御回路と、負電圧を発生させて前記第１の電圧制御回路の前記入力端子に入力する負電圧発生回路と、を備えたことを特徴とする。
本発明では、負電圧の大きさを制御できるので、電圧制御発振器の基準電圧を発振周波数に応じた適正な大きさとすることができる。
また、本発明は、上記に記載の発明において、前記バイアス調整回路は、調整制御端子から入力される調整信号に応じて、入力端子から入力される電圧の大きさを変化させて前記チャージポンプに対して入力する第２の電圧制御回路と、電源電圧を昇圧して前記第２の電圧制御回路の前記入力端子に入力する昇圧回路と、を備えたことを特徴とする。
本発明では、電源電圧以上の電圧の大きさを制御できるので、チャージポンプを駆動する電圧を適正な大きさとすることができる。
また、本発明は、上記に記載の発明において、前記第１の電圧制御回路は、前記調整制御端子にゲート電極とドレイン電極とが接続される第１１のＮＭＯＳトランジスタと、前記第１１のＮＭＯＳトランジスタのソース電極にゲート電極とドレイン電極とが接続される第１２のＮＭＯＳトランジスタと、前記第１２のＮＭＯＳトランジスタのソース電極にゲート電極とドレイン電極とが接続され、前記電圧制御発振器に出力する出力端子にソース電極が接続される第１３のＮＭＯＳトランジスタと、前記電圧制御発信器に出力する出力端子にドレイン電極が接続され、前記負電圧発生回路にソース電極が接続される第１４のＮＭＯＳトランジスタと、一方の入力端子が前記第１２のＮＭＯＳトランジスタのソース電極と前記第１３のＮＭＯＳトランジスタのゲート電極とドレイン電極とに接続され、他方の入力端子が接地され、出力端子が前記第１４のＮＭＯＳトランジスタのゲート電極に接続される増幅器と、を備えたことを特徴とする。
また、本発明は、上記に記載の発明において、前記第２の電圧制御回路は、前記昇圧回路にソース電極が接続され、前記チャージポンプに出力する出力端子にドレイン電極が接続される第１１のＰＭＯＳトランジスタと、一方の入力端子が前記調整制御端子に接続され、他方の入力端子が前記チャージポンプに出力する出力端子に接続され、出力端子が前記第１１のＰＭＯＳトランジスタのゲート電極に接続される増幅器と、を備えたことを特徴とする。
また、本発明は、上記に記載の発明において、前記電圧制御発信器は、ソース電極が前記ループフィルタからの入力を受ける入力端子に接続される第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタと、ソース電極が前記基準電圧端子に接続される第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタと、を有し、前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレイン電極と、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのゲート電極とが接続され、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレイン電極と、前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタのゲート電極とが接続され、前記発振信号を出力する出力端子に、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレイン電極が接続され、前記第１のＰＭＯＳトランジスタのゲート電極と、前記第１のＮＭＯＳトランジスタのドレイン電極とが前記発振信号を出力する出力端子に接続されることを特徴とする。
また、本発明は、上記に記載の発明において、前記周波数制御信号は、前記発振信号の周波数を上昇させる上昇信号、あるいは前記発振信号の周波数を下降させる下降信号であり、前記チャージポンプは、ソース電極が前記電源端子に接続され、バイアス電圧が入力されるバイアス電圧端子にゲート電極が接続される第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタと、ソース電極が前記第２のＰＭＯＳトランジスタのドレイン電極に接続され、前記上昇信号がゲート電極に入力される第３のＰＭＯＳトランジスタと、ドレイン電極とゲート電極とが前記第１のＰＭＯＳトランジスタのドレイン電極に接続され、ソース電極が接地される第１のＮＭＯＳトランジスタと、前記下降信号がゲート電極に入力され、ドレイン電極が前記第３のＰＭＯＳトランジスタのドレイン電極に接続される第２のＮＭＯＳトランジスタと、ソース電極が接地され、ドレイン電極が第２のＮＭＯＳトランジスタのソース電極に接続され、ゲート電極が前記第１のＮＭＯＳトランジスタのゲート電極に接続される第３のＮＭＯＳトランジスタと、を有し、前記第３のＰＭＯＳトランジスタのドレイン電極と第２のＮＭＯＳトランジスタのドレイン電極とが前記ループフィルタへ出力する出力端子に接続されることを特徴とする。
また、本発明は、入力される基準クロック信号及び帰還される発振信号の位相を相互に比較した結果に基づいて周波数制御信号を出力する位相比較器と、前記周波数制御信号が入力されるチャージポンプと、前記チャージポンプから前記周波数制御信号に応じた大きさの制御電圧が入力されるループフィルタと、入力される基準電圧と前記ループフィルタから出力される電圧とに応じた発振周波数の発振信号を出力する電圧制御発振器と、調整制御端子から入力される調整信号に応じて、入力端子から入力される電圧の大きさを変化させて前記電圧制御発振器の前記基準電圧端子に前記基準電圧として入力する第１の電圧制御回路と、前記第１の電圧制御回路の前記入力端子にバックバイアス電圧を入力する負電圧発生部と、を備えたことを特徴とするＤＲＡＭである。
本発明では、ＤＲＡＭの有する負電圧を電圧制御発振器の基準電圧としたので制御電圧を低くでき、回路を追加することなくチャージポンプの流出電流を流出させるＰＭＯＳトランジスタが飽和領域で動作できる。つまり、チャージポンプの流出電流と流入電流はほぼ等しくなり、ＰＬＬ回路は低電源電圧で高速動作できると共に温度及びプロセス条件の変動の影響を受けにくくなる。
また、本発明は、入力される基準クロック信号及び帰還される発振信号の位相を相互に比較した結果に基づいて周波数制御信号を出力する位相比較器と、前記周波数制御信号が入力されるチャージポンプと、前記チャージポンプから前記周波数制御信号に応じた大きさの制御電圧が入力されるループフィルタと、入力される基準電圧と前記ループフィルタから出力される電圧とに応じた発振周波数の発振信号を出力する電圧制御発振器と、調整制御端子から入力される調整信号に応じて、入力端子から入力される電圧の大きさを変化させて前記チャージポンプに対して入力する第２の電圧制御回路と、前記第２の電圧制御回路の前記入力端子にワード線電圧を入力する高電圧発生部と、を備えたことを特徴とするＤＲＡＭである。
本発明では、ＤＲＡＭの有する他の回路よりも高い電圧によりチャージポンプを駆動する様にしたので、回路を追加することなくチャージポンプの流出電流を流出させるトランジスタが飽和領域で動作できる。つまり、チャージポンプの流出電流と流入電流はほぼ等しくなり、ＰＬＬ回路は低電源電圧で高速動作できると共に温度及びプロセス条件の変動の影響を受けにくくなる。
本発明によれば、電圧制御発振器の基準電圧を負電圧にしたので制御電圧を低くでき、チャージポンプの流出電流を流出させるトランジスタを飽和領域で動作させることが可能となる。また、チャージポンプの電源電圧を他の回路の電源電圧よりも高くしたので、チャージポンプの流出電流を流出させるトランジスタを飽和領域で動作させることが可能となる。従って、チャージポンプの流出電流と流入電流をほぼ等しくさせることができ、低電源電圧で高速動作させることができると共に温度及びプロセス条件の変動の影響を受け難いＰＬＬ回路を提供することができる。
＜第１の実施形態＞
以下に、図１〜３を参照して本発明の第１の実施形態について説明する。
図１は、本発明の第１の実施形態に係るＰＬＬ回路の構成図である。当該ＰＬＬ回路はチャージポンプタイプのＰＬＬ回路である。
同図において、１００は電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、１０１は位相比較器、１０２はチャージポンプ、１０３はループフィルタ、１０４はループフィルタを構成する容量、１０５は負電圧発生回路である。
以下に、図１〜３を参照して本発明の第１の実施形態について説明する。
図１は、本発明の第１の実施形態に係るＰＬＬ回路の構成図である。当該ＰＬＬ回路はチャージポンプタイプのＰＬＬ回路である。
同図において、１００は電圧制御発振器（ＶＣＯ；Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、１０１は位相比較器、１０２はチャージポンプ、１０３はループフィルタ、１０４はループフィルタを構成する容量、１０５は負電圧発生回路である。
位相比較器１０１には、基準クロック信号Ｖｉｎと電圧制御発振器１００の発振信号Ｖｏｕｔを帰還した帰還発振信号とが入力される。また、位相比較器１０１の出力信号である上昇信号ＵＰと下降信号ＤＯＷＮは、電圧制御発振器１００から出力される信号の発振周波数を制御する周波数制御信号として、それぞれチャージポンプ１０２に入力される。また、チャージポンプ１０２の出力（制御電圧Ｖｃｏｎｔ）は、ループフィルタ１０３を構成する容量（コンデンサ）１０４の一端に接続されると共に、電圧制御発振器１００に入力される。さらに、容量１０４の他端は接地される。また、負電圧発生回路１０５の出力（負電圧Ｖｂ）は電圧制御発振器１００に基準電圧として入力される。
次に、このＰＬＬ回路の動作を説明する。まず、位相比較器１０１は一対の比較入力にそれぞれ入力された基準クロック信号及び帰還発振信号の位相を相互に比較し、その比較結果に基づいて上昇信号ＵＰ又は下降信号ＤＯＷＮを出力する。例えば、位相比較器１０１は帰還発振信号の周波数が基準クロック信号の周波数よりも低い場合には上昇信号ＵＰを出力し、帰還発振信号の周波数が基準クロック信号の周波数よりも高い場合には下降信号ＤＯＷＮを出力する。
次に、チャージポンプ１０２は位相比較器１０１が出力する上昇信号ＵＰ又は下降信号ＤＯＷＮに基づいて出力電流を流出又は流入させる。
次に、ループフィルタ１０３はチャージポンプ１０２の出力電流を制御電圧Ｖｃｏｎｔに変換すると共にフィルタリングする。そして、電圧制御発振器１００は制御電圧Ｖｃｏｎｔに応じた周波数の発振信号Ｖｏｕｔを生成し、外部に出力すると共に帰還発振信号として位相比較器１０１に出力する。ＰＬＬ回路は上記動作を繰り返し、所望の周波数にロックして発振信号Ｖｏｕｔを出力する。
次に、ループフィルタ１０３はチャージポンプ１０２の出力電流を制御電圧Ｖｃｏｎｔに変換すると共にフィルタリングする。そして、電圧制御発振器１００は制御電圧Ｖｃｏｎｔに応じた周波数の発振信号Ｖｏｕｔを生成し、外部に出力すると共に帰還発振信号として位相比較器１０１に出力する。ＰＬＬ回路は上記動作を繰り返し、所望の周波数にロックして発振信号Ｖｏｕｔを出力する。
また、負電圧発生回路１０５は接地電圧よりも低い負電圧Ｖｂを発生し、この負電圧Ｖｂは電圧制御発振器１００の基準電圧端子から基準電圧として入力される。それにより、電圧制御発振器１００は負電圧Ｖｂと制御電圧Ｖｃｏｎｔの電圧差に応じて発振周波数が決定される。
ここで、電圧制御発振器１００の一例について図２を参照して説明する。
ここで、電圧制御発振器１００の一例について図２を参照して説明する。
図２は、本発明の第１の実施形態に係る電圧制御発振器の回路図である。
同図において、２０１，２０３，２０５はＰＭＯＳトランジスタ、２０２，２０４，２０６はＮＭＯＳトランジスタである。
ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２は、ゲート同士が共通接続されると共にドレイン同士が共通接続される。また、ＰＭＯＳトランジスタ２０３とＮＭＯＳトランジスタ２０４はドレイン同士が共通接続され、またゲート同士が共通接続されると共にＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２のドレインに接続される。
同図において、２０１，２０３，２０５はＰＭＯＳトランジスタ、２０２，２０４，２０６はＮＭＯＳトランジスタである。
ＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２は、ゲート同士が共通接続されると共にドレイン同士が共通接続される。また、ＰＭＯＳトランジスタ２０３とＮＭＯＳトランジスタ２０４はドレイン同士が共通接続され、またゲート同士が共通接続されると共にＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２のドレインに接続される。
さらに、ＰＭＯＳトランジスタ２０５とＮＭＯＳトランジスタ２０６は、ゲート同士が共通接続されると共にＰＭＯＳトランジスタ２０３とＮＭＯＳトランジスタ２０４のドレインに接続される。また、ＰＭＯＳトランジスタ２０５とＮＭＯＳトランジスタ２０６は、ドレイン同士が共通接続されて発振信号Ｖｏｕｔを出力すると共にＰＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２のゲートに接続される。
ＰＭＯＳトランジスタ２０１，２０３，２０５のソース同士は共通接続され、制御電圧Ｖｃｏｎｔが入力される。また、ＮＭＯＳトランジスタ２０２，２０４，２０６のソース同士は共通接続されるとともに基準電圧端子に接続され、負電圧Ｖｂが基準電圧として入力される。
ここで、前述した様に負電圧発生回路１０５を用いて負電圧Ｖｂを発生させ、その負電圧Ｖｂを電圧制御発振器１００の基準電圧として入力する事で、発振周波数を変化させずに制御電圧Ｖｃｏｎｔを上記負電圧Ｖｂだけ下げる事ができる。
つまり、例えば基準電圧が０Ｖ、制御電圧Ｖｃｏｎｔ＝１．２Ｖの時に電圧制御発振器１００の発振周波数が１．６ＧＨｚであった場合、負電圧Ｖｂ＝−０．５Ｖを基準電圧とすると制御電圧Ｖｃｏｎｔ＝約０．７Ｖの時に発振周波数が１．６ＧＨｚとなる。
即ち、図３に示したＰＬＬ回路におけるチャージポンプ電流と制御電圧Ｖｃｏｎｔの関係図を参照すると、電圧制御発振器１００の基準電圧が０Ｖであった場合にＡ点であった制御電圧Ｖｃｏｎｔは、負電圧Ｖｂを基準電圧として用いるとＢ点に移動するので、線形領域３００を避ける事ができると共に流出電流Ｉｕｐと流入電流Ｉｄｏｗｎがほぼ同じ電流値を示す領域で使用できる。
つまり、負電圧発生回路１０５を用いることで、チャージポンプ１０２が有する出力電流を流出させるトランジスタを飽和領域で動作させることができる。
＜第２の実施形態＞
次に、図４〜６を参照して本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係るＰＬＬ回路の構成図である。当該ＰＬＬ回路もチャージポンプタイプのＰＬＬ回路である。
同図において、４００は電圧制御発振器、４０２はチャージポンプ、４０５は昇圧回路である。その他の構成要素は図１と共通するので、ここでは説明を省略する。
次に、図４〜６を参照して本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係るＰＬＬ回路の構成図である。当該ＰＬＬ回路もチャージポンプタイプのＰＬＬ回路である。
同図において、４００は電圧制御発振器、４０２はチャージポンプ、４０５は昇圧回路である。その他の構成要素は図１と共通するので、ここでは説明を省略する。
位相比較器１０１には、基準クロック信号Ｖｉｎと電圧制御発振器４００の発振信号Ｖｏｕｔを帰還した帰還発振信号が入力される。また、位相比較器１０１の出力信号である上昇信号ＵＰと下降信号ＤＯＷＮは、それぞれチャージポンプ４０２に入力される。また、チャージポンプ４０２の出力（制御電圧Ｖｃｏｎｔ）は、ループフィルタ１０３を構成する容量１０４の一端に接続されると共に、電圧制御発振器４００に入力される。さらに、容量１０４の他端は接地される。また、昇圧回路４０５の出力（電圧Ｖｐ）はチャージポンプ４０２の電源端子から電源電圧として入力される。
このＰＬＬ回路の基本的な動作は第１の実施形態と同じであるので説明は省略し、本実施形態特有の動作について説明する。
昇圧回路４０５は、電源から供給される電源電圧ＶＤＤ以上の電圧Ｖｐを発生する。そして、チャージポンプ４０２は昇圧回路４０５が発生する電圧Ｖｐにより駆動される。つまり、チャージポンプ４０２は電源電圧Ｖｐ（＞ＶＤＤ）で動作し、チャージポンプ４０２以外の構成要素は、電源電圧ＶＤＤで動作する。
ここで、チャージポンプ４０２の一例について図５を参照して説明する。
昇圧回路４０５は、電源から供給される電源電圧ＶＤＤ以上の電圧Ｖｐを発生する。そして、チャージポンプ４０２は昇圧回路４０５が発生する電圧Ｖｐにより駆動される。つまり、チャージポンプ４０２は電源電圧Ｖｐ（＞ＶＤＤ）で動作し、チャージポンプ４０２以外の構成要素は、電源電圧ＶＤＤで動作する。
ここで、チャージポンプ４０２の一例について図５を参照して説明する。
図５は、本発明の第２の実施形態に係るチャージポンプとループフィルタの回路図である。
同図において、５０１，５０３，５０４はＰＭＯＳトランジスタ、５０２，５０５，５０６はＮＭＯＳトランジスタである。その他の構成要素は図４と共通するので、ここでは説明を省略する。
同図において、５０１，５０３，５０４はＰＭＯＳトランジスタ、５０２，５０５，５０６はＮＭＯＳトランジスタである。その他の構成要素は図４と共通するので、ここでは説明を省略する。
ＰＭＯＳトランジスタ５０１，５０３は、ソース同士が共通接続されて電圧Ｖｐが電源電圧として入力されると共に、ゲート同士が共通接続されてバイアス電圧Ｖｂｉａｓが入力される。ＰＭＯＳトランジスタ５０１のドレインは、ＮＭＯＳトランジスタ５０２のソースと接続される。ＮＭＯＳトランジスタ５０２のゲートは、ドレインに接続されると共にＮＭＯＳトランジスタ５０６のゲートに接続される。ＮＭＯＳトランジスタ５０２，５０６のソースは、それぞれ接地される。
ＰＭＯＳトランジスタ５０４は、ソースがＰＭＯＳトランジスタ５０３のドレインと接続されると共に、ドレインがＮＭＯＳトランジスタ５０５のドレインと接続されてループフィルタ１０３に接続される（制御電圧Ｖｃｏｎｔ）。ＰＭＯＳトランジスタ５０４のゲートは、上昇信号ＵＰが入力される。ＮＭＯＳトランジスタ５０５のソースは、ＮＭＯＳトランジスタ５０６のドレインと接続される。ＮＭＯＳトランジスタ５０５のゲートは、下降信号ＤＯＷＮが入力される。
また、所定のバイアス電圧Ｖｂｉａｓにより、流出電流Ｉｕｐと流入電流Ｉｄｏｗｎの電流値が決定される。
このチャージポンプは、上昇信号ＵＰが入力されるとＰＭＯＳトランジスタ５０４がオンしてＰＭＯＳトランジスタ５０３が流出電流Ｉｕｐをループフィルタ１０３に対して流す。また、下降信号ＤＯＷＮが入力されるとＮＭＯＳトランジスタ５０５がオンしてＮＭＯＳトランジスタ５０６が流入電流Ｉｄｏｗｎをループフィルタ１０３から引き込む。
この動作により、チャージポンプは制御電圧Ｖｃｏｎｔの値を制御する。
このチャージポンプは、上昇信号ＵＰが入力されるとＰＭＯＳトランジスタ５０４がオンしてＰＭＯＳトランジスタ５０３が流出電流Ｉｕｐをループフィルタ１０３に対して流す。また、下降信号ＤＯＷＮが入力されるとＮＭＯＳトランジスタ５０５がオンしてＮＭＯＳトランジスタ５０６が流入電流Ｉｄｏｗｎをループフィルタ１０３から引き込む。
この動作により、チャージポンプは制御電圧Ｖｃｏｎｔの値を制御する。
ここで、前述した様に、昇圧回路４０５を用いて電源電圧ＶＤＤよりも高い電圧Ｖｐを発生し、その電圧Ｖｐを電源電圧としてチャージポンプ４０２を駆動する事で、ＰＭＯＳトランジスタ５０３のドレイン−ソース間電圧Ｖｄｓを大きくできる。
つまり、例えばチャージポンプ４０２の電源電圧がＶｐ＝１．８Ｖ、制御電圧Ｖｃｏｎｔ＝１．２Ｖの時、ＰＭＯＳトランジスタ５０３のドレイン−ソース間電圧Ｖｄｓは約０．６Ｖであるが、電源電圧をＶｐ＝３ＶとするとＰＭＯＳトランジスタ５０３のドレイン−ソース間電圧Ｖｄｓは約１．８Ｖとなる。
つまり、例えばチャージポンプ４０２の電源電圧がＶｐ＝１．８Ｖ、制御電圧Ｖｃｏｎｔ＝１．２Ｖの時、ＰＭＯＳトランジスタ５０３のドレイン−ソース間電圧Ｖｄｓは約０．６Ｖであるが、電源電圧をＶｐ＝３ＶとするとＰＭＯＳトランジスタ５０３のドレイン−ソース間電圧Ｖｄｓは約１．８Ｖとなる。
即ち、図６に示したＰＬＬ回路におけるチャージポンプ電流と制御電圧Ｖｃｏｎｔの関係図を参照すると、図６（ａ）に示す様に、電源電圧がＶＤＤの時には制御電圧ＶｃｏｎｔはＡ点であるので線形領域６００に位置し、流出電流Ｉｕｐと流入電流Ｉｄｏｗｎに差がある。しかし、図６（ｂ）に示す様に、電源電圧がＶＤＤよりも大きい電圧Ｖｐの時には制御電圧ＶｃｏｎｔはＡ点で変化はないが、線形領域６０１を避ける事ができると共に流出電流Ｉｕｐと流入電流Ｉｄｏｗｎがほぼ同じ電流値を示す領域で使用できる。
つまり、昇圧回路４０５を用いることで、チャージポンプ４０２が有する出力電流を流出させるＰＭＯＳトランジスタ５０３を飽和領域で動作させることができる。
なお、第１の実施形態のチャージポンプ１０２とループフィルタ１０３と電圧制御発振器１００からなる回路と、第２実施形態のチャージポンプ４０２とループフィルタ１０３と電圧制御発振器４００からなる回路を発振回路とみなした場合、第１の実施形態の負電圧発生回路１０５と第２の実施形態の昇圧回路４０５とは、当該発振回路に対して負電圧あるいは電源電圧よりも高い電圧を供給するバイアス調整回路として機能する。このバイアス調整回路により電圧制御発振器１００の出力である帰還発振信号、あるいはチャージポンプ１０２からの出力である制御電圧の動作振幅を大きくすることができ、これにより、チャージポンプ１０２あるいはチャージポンプ４０２の出力電流を流出させるトランジスタを飽和領域で動作させることが可能となる。
＜第３の実施形態＞
次に、図７，８を参照して本発明の第３の実施形態について説明する。
図７は、本発明の第３の実施形態に係るＰＬＬ回路の構成図である。
同図において、７００は電圧制御回路（負電圧制御部）である。その他の構成要素は図１と共通するので、ここでは説明を省略する。
次に、図７，８を参照して本発明の第３の実施形態について説明する。
図７は、本発明の第３の実施形態に係るＰＬＬ回路の構成図である。
同図において、７００は電圧制御回路（負電圧制御部）である。その他の構成要素は図１と共通するので、ここでは説明を省略する。
位相比較器１０１には、基準クロック信号Ｖｉｎと電圧制御発振器１００の発振信号Ｖｏｕｔを帰還した帰還発振信号とが入力される。また、位相比較器１０１の出力信号である上昇信号ＵＰと下降信号ＤＯＷＮは、それぞれチャージポンプ１０２に入力される。また、チャージポンプ１０２の出力（制御電圧Ｖｃｏｎｔ）は、ループフィルタ１０３を構成する容量１０４の一端に接続されると共に、電圧制御発振器１００に入力される。さらに、容量１０４の他端は接地される。また、負電圧発生回路１０５の出力（負電圧ＶＢ）は電圧制御回路７００に入力される。また、電圧制御回路７００の出力（負電圧Ｖｂ）は電圧制御発振器１００に基準電圧として入力される。さらに、プログラマブル電圧Ｖｐｒｏｇが電源制御回路７００の調整制御端子を通じて電圧制御回路７００に入力される。
なお、このＰＬＬ回路はチャージポンプタイプのＰＬＬ回路である。
なお、このＰＬＬ回路はチャージポンプタイプのＰＬＬ回路である。
このＰＬＬ回路の基本的な動作は第１の実施形態と同じであるので説明は省略し、本実施形態特有の動作について説明する。
負電圧発生回路１０５は負電圧ＶＢを発生する。電圧制御回路７００は、この負電圧ＶＢの大きさをプログラマブル電圧Ｖｐｒｏｇの大きさに応じて制御して負電圧Ｖｂに変更する。この負電圧Ｖｂは、電圧制御発振器１００に基準電圧として入力される。それにより、電圧制御発振器１００は負電圧Ｖｂと制御電圧Ｖｃｏｎｔの電圧差に応じて発振周波数が決定される。
ここで、電圧制御回路７００の一例について図８を参照して説明する。
負電圧発生回路１０５は負電圧ＶＢを発生する。電圧制御回路７００は、この負電圧ＶＢの大きさをプログラマブル電圧Ｖｐｒｏｇの大きさに応じて制御して負電圧Ｖｂに変更する。この負電圧Ｖｂは、電圧制御発振器１００に基準電圧として入力される。それにより、電圧制御発振器１００は負電圧Ｖｂと制御電圧Ｖｃｏｎｔの電圧差に応じて発振周波数が決定される。
ここで、電圧制御回路７００の一例について図８を参照して説明する。
図８は、電圧制御回路７００の回路図である。
同図において、８００は増幅器、８０１〜８０４はＮＭＯＳトランジスタである。
ＮＭＯＳトランジスタ８０１のゲートとドレインは接続されると共に調整制御端子に接続され、プログラマブル電圧Ｖｐｒｏｇが入力される。また、ＮＭＯＳトランジスタ８０２のゲートとドレインは接続されると共にＮＭＯＳトランジスタ８０１のソースに接続される。また、ＮＭＯＳトランジスタ８０３のゲートとドレインは接続されると共にＮＭＯＳトランジスタ８０２のソースと増幅器８００の一方の入力端とに接続される。
同図において、８００は増幅器、８０１〜８０４はＮＭＯＳトランジスタである。
ＮＭＯＳトランジスタ８０１のゲートとドレインは接続されると共に調整制御端子に接続され、プログラマブル電圧Ｖｐｒｏｇが入力される。また、ＮＭＯＳトランジスタ８０２のゲートとドレインは接続されると共にＮＭＯＳトランジスタ８０１のソースに接続される。また、ＮＭＯＳトランジスタ８０３のゲートとドレインは接続されると共にＮＭＯＳトランジスタ８０２のソースと増幅器８００の一方の入力端とに接続される。
さらに、増幅器８００の他方の入力端は接地され、増幅器８００の出力端はＮＭＯＳトランジスタ８０４のゲートに接続される。また、ＮＭＯＳトランジスタ８０４のドレインはＮＭＯＳトランジスタ８０３のソースと接続されると共に負電圧Ｖｂを出力する。また、ＮＭＯＳトランジスタ８０４のソースには負電圧ＶＢが入力される。
なお、この例ではＮＭＯＳトランジスタ８０１〜８０３のトランジスタサイズは等しいものとする。
なお、この例ではＮＭＯＳトランジスタ８０１〜８０３のトランジスタサイズは等しいものとする。
次に、この電圧制御回路７００の動作を説明する。まず、調整制御端子から入力されるプログラマブル電圧Ｖｐｒｏｇ＝０．８Ｖ、負電圧ＶＢ＝−０．５Ｖの場合を考える。増幅器８００の他方の入力端は接地されているため、増幅器８００の一方の入力端の電圧は０Ｖとなる。つまり、ＮＭＯＳトランジスタ８０３のゲート電圧とドレイン電圧は０Ｖである。したがって、プログラマブル電圧ＶｐｒｏｇとＮＭＯＳトランジスタ８０１，８０２の抵抗値に応じた電流がＮＭＯＳトランジスタ８０１〜８０３に流れ、その電流はＮＭＯＳトランジスタ８０４を流れる。
ここで、ＮＭＯＳトランジスタ８０１〜８０３のトランジスタサイズが等しいので、ＮＭＯＳトランジスタ８０１，８０２によって生じる電圧降下は０．８Ｖであり、ＮＭＯＳトランジスタ８０３に生じる電圧降下は０．４Ｖである。つまり、負電圧Ｖｂは−０．４Ｖとなる。
同様にして、プログラマブル電圧Ｖｐｒｏｇを変更すれば、負電圧Ｖｂを変化させることができる。例えば、プログラマブル電圧Ｖｐｒｏｇ＝０．７Ｖの時には負電圧Ｖｂ＝−０．３５Ｖであり、プログラマブル電圧Ｖｐｒｏｇ＝０．６Ｖの時には負電圧Ｖｂ＝−０．３Ｖとなる。
この回路によれば、電圧制御発振器１００の基準電圧を発振周波数に応じた適正な大きさにプログラマブルに調整できる。
この回路によれば、電圧制御発振器１００の基準電圧を発振周波数に応じた適正な大きさにプログラマブルに調整できる。
即ち、第１の実施形態と同様に、図３に示したＰＬＬ回路におけるチャージポンプ電流と制御電圧Ｖｃｏｎｔの関係図を参照すると、電圧制御発振器１００の基準電圧が０Ｖであった場合にＡ点であった制御電圧Ｖｃｏｎｔは、負電圧Ｖｂを基準電圧として用いるとＢ点に移動するので、線形領域３００を避ける事ができると共に流出電流Ｉｕｐと流入電流Ｉｄｏｗｎがほぼ同じ電流値を示す領域で使用できる。
つまり、負電圧発生回路１０５と電圧制御回路７００とを用いることで、チャージポンプ１０２が有する出力電流を流出させるトランジスタを飽和領域で動作させることができる。なお、本発明の第１の電圧制御回路は、電圧制御回路７００に対応する。また、ＮＭＯＳトランジスタ８０１〜８０３のサイズはそれぞれ異なっても良い。
＜第４の実施形態＞
次に、図９，１０を参照して本発明の第４の実施形態について説明する。
図９は、本発明の第４の実施形態に係るＰＬＬ回路の構成図である。
同図において、９００は電圧制御回路（電圧制御部）である。その他の構成要素は図４と共通するので、ここでは説明を省略する。
次に、図９，１０を参照して本発明の第４の実施形態について説明する。
図９は、本発明の第４の実施形態に係るＰＬＬ回路の構成図である。
同図において、９００は電圧制御回路（電圧制御部）である。その他の構成要素は図４と共通するので、ここでは説明を省略する。
位相比較器１０１には、基準クロック信号Ｖｉｎと電圧制御発振器４００の発振信号Ｖｏｕｔを帰還した帰還発振信号が入力される。また、位相比較器１０１の出力信号である上昇信号ＵＰと下降信号ＤＯＷＮは、それぞれチャージポンプ４０２に入力される。また、チャージポンプ４０２の出力（制御電圧Ｖｃｏｎｔ）は、ループフィルタ１０３を構成する容量１０４の一端に接続されると共に、電圧制御発振器４００に入力される。さらに、容量１０４の他端は接地される。また、昇圧回路４０５の出力（電圧ＶＰ）は電圧制御回路９００に入力される。また、電圧制御回路の出力（電圧Ｖｐ）はチャージポンプ４０２に電源電圧として入力される。さらに、調整制御端子から入力されるプログラマブル電圧Ｖｐｒｏｇが電圧制御回路７００に入力される。
なお、このＰＬＬ回路はチャージポンプタイプのＰＬＬ回路である。
なお、このＰＬＬ回路はチャージポンプタイプのＰＬＬ回路である。
このＰＬＬ回路の基本的な動作は第１の実施形態と同じであるので説明は省略し、本実施形態特有の動作について説明する。
昇圧回路４０５は、電源電圧ＶＤＤ以上の電圧ＶＰを発生する。電圧制御回路９００は、この電圧ＶＰの大きさをプログラマブル電圧Ｖｐｒｏｇの大きさに応じて制御して電圧Ｖｐに変更する。そして、チャージポンプ４０２は電圧制御回路９００が出力する電圧Ｖｐにより駆動される。つまり、チャージポンプ４０２は電源電圧Ｖｐ（＞ＶＤＤ）で動作し、チャージポンプ４０２以外の構成要素は、電源電圧ＶＤＤで動作する。
ここで、電圧制御回路９００の一例について図１０を参照して説明する。
昇圧回路４０５は、電源電圧ＶＤＤ以上の電圧ＶＰを発生する。電圧制御回路９００は、この電圧ＶＰの大きさをプログラマブル電圧Ｖｐｒｏｇの大きさに応じて制御して電圧Ｖｐに変更する。そして、チャージポンプ４０２は電圧制御回路９００が出力する電圧Ｖｐにより駆動される。つまり、チャージポンプ４０２は電源電圧Ｖｐ（＞ＶＤＤ）で動作し、チャージポンプ４０２以外の構成要素は、電源電圧ＶＤＤで動作する。
ここで、電圧制御回路９００の一例について図１０を参照して説明する。
図１０は、電圧制御回路９００の回路図である。
同図において、１０００は増幅器、１００１はＰＭＯＳトランジスタである。
増幅器１０００の一方の入力端は、電源制御回路９００の調整制御端子としてプログラマブル電圧Ｖｐｒｏｇが入力され、増幅器１０００の他方の入力端はＰＭＯＳトランジスタ１００１のドレインに接続されると共に電圧Ｖｐを出力する。また、増幅器１０００の出力端はＰＭＯＳトランジスタ１００１のゲートに接続される。また、ＰＭＯＳトランジスタ１００１のソースには電圧ＶＰが入力される。
同図において、１０００は増幅器、１００１はＰＭＯＳトランジスタである。
増幅器１０００の一方の入力端は、電源制御回路９００の調整制御端子としてプログラマブル電圧Ｖｐｒｏｇが入力され、増幅器１０００の他方の入力端はＰＭＯＳトランジスタ１００１のドレインに接続されると共に電圧Ｖｐを出力する。また、増幅器１０００の出力端はＰＭＯＳトランジスタ１００１のゲートに接続される。また、ＰＭＯＳトランジスタ１００１のソースには電圧ＶＰが入力される。
次に、この電圧制御回路９００の動作を説明する。まず、プログラマブル電圧Ｖｐｒｏｇ＝２．５Ｖ、電圧ＶＰ＝３．０Ｖの場合を考える。増幅器１０００の一方の入力端にはプログラマブル電圧Ｖｐｒｏｇ＝２．５Ｖが入力されるので、増幅器１０００の他方の入力端の電圧である電圧Ｖｐも２．５Ｖとなる。
同様に、プログラマブル電圧Ｖｐｒｏｇを変更すれば、電圧Ｖｐを変化させることができる。例えば、プログラマブル電圧Ｖｐｒｏｇ＝２．８Ｖの時には電圧Ｖｐ＝２．８Ｖとなる。つまり、この回路によれば、チャージポンプ４０２の電源電圧の大きさをプログラマブルに調整できる。
即ち、本実施形態では第２の実施形態と同様に、図６（ｂ）に示すＡ点の様に線形領域６０１を避ける事ができると共に流出電流Ｉｕｐと流入電流Ｉｄｏｗｎがほぼ同じ電流値を示す領域で使用できる。
つまり、昇圧回路４０５と電圧制御回路９００を用いることで、チャージポンプ４０２が有する出力電流を流出させるＰＭＯＳトランジスタ５０３を飽和領域で動作させることができる。なお、本発明の第２の電圧制御回路は、電圧制御回路９００に対応する。
＜第５の実施形態＞
次に、図１１を参照して本発明の第５の実施形態について説明する。
この実施形態は、ＤＲＡＭが内蔵するＰＬＬ回路に関するものである。
図１１は、本発明の第５の実施形態に係るＤＲＡＭ及びＤＲＡＭが内蔵するＰＬＬ回路のブロック図である。
同図において、２０００はＤＲＡＭ、２１００は高電圧発生部、２２００は負電圧発生部、２３００はＰＬＬ回路である。その他の構成要素は図7と共通するので、ここでは説明を省略する。また、図示した構成要素以外のＤＲＡＭ２０００の構成要素は記載を省略している。
次に、図１１を参照して本発明の第５の実施形態について説明する。
この実施形態は、ＤＲＡＭが内蔵するＰＬＬ回路に関するものである。
図１１は、本発明の第５の実施形態に係るＤＲＡＭ及びＤＲＡＭが内蔵するＰＬＬ回路のブロック図である。
同図において、２０００はＤＲＡＭ、２１００は高電圧発生部、２２００は負電圧発生部、２３００はＰＬＬ回路である。その他の構成要素は図7と共通するので、ここでは説明を省略する。また、図示した構成要素以外のＤＲＡＭ２０００の構成要素は記載を省略している。
ＤＲＡＭ２０００は、各部を制御するためのＰＬＬ回路２３００を備えている。ＰＬＬ回路２３００は、第３の実施形態において説明したＰＬＬ回路から負電圧発生回路１０５を除いた構成を有している。
また、ＤＲＡＭ２０００は負電圧であるバックバイアス電圧Ｖｂｂを発生する負電圧発生部２２００と、電源電圧ＶＤＤよりも高い電圧であるワード線電圧Ｖｐｐを発生する高電圧発生部２１００とを備えている。周知の様に、バックバイアス電圧Ｖｂｂとワード線電圧ＶｐｐはＤＲＡＭ２０００への情報の書き込み、読み出し、消去等の動作に用いられる電圧である。例えば、電源電圧ＶＤＤ＝１．８Ｖで動作するＤＲＡＭの場合、バックバイアス電圧Ｖｂｂは−０．５Ｖであり、ワード線電圧Ｖｐｐは３Ｖである。
ここで、上記バックバイアス電圧Ｖｂｂを第３の実施形態で説明したように電圧制御回路７００に入力する事で、負電圧発生回路１０５を用いずに本発明に係るＰＬＬ回路を実現できる。即ち、電圧制御発振器１００は、ＰＬＬ回路２３００が制御するＤＲＡＭ２０００の有する負電圧を基準電圧とする。
この構成によれば、第１の実施形態と同様に、図３に示す様に電圧制御発振器１００の基準電圧が０Ｖであった場合にＡ点であった制御電圧Ｖｃｏｎｔは、負電圧Ｖｂを基準電圧として用いるとＢ点に移動するので、線形領域３００を避ける事ができると共に流出電流Ｉｕｐと流入電流Ｉｄｏｗｎがほぼ同じ電流値を示す領域で使用できる。
なお、第１の実施形態と同様に、電圧制御回路７００を用いずにバックバイアス電圧Ｖｂｂを電圧制御発振器１００の基準電圧として直接印加しても良い。
なお、第１の実施形態と同様に、電圧制御回路７００を用いずにバックバイアス電圧Ｖｂｂを電圧制御発振器１００の基準電圧として直接印加しても良い。
＜第６の実施形態＞
次に、図１２を参照して本発明の第６の実施形態について説明する。
この実施形態は、ＤＲＡＭが内蔵するＰＬＬ回路に関するものである。
図１２は、本発明の第６の実施形態に係るＤＲＡＭ及びＤＲＡＭが内蔵するＰＬＬ回路のブロック図である。
同図において、3０００はＤＲＡＭ、３１００はＰＬＬ回路である。その他の構成要素は図９，１１と共通するので、ここでは説明を省略する。また、図示した構成要素以外のＤＲＡＭ３０００の構成要素は記載を省略している。
次に、図１２を参照して本発明の第６の実施形態について説明する。
この実施形態は、ＤＲＡＭが内蔵するＰＬＬ回路に関するものである。
図１２は、本発明の第６の実施形態に係るＤＲＡＭ及びＤＲＡＭが内蔵するＰＬＬ回路のブロック図である。
同図において、3０００はＤＲＡＭ、３１００はＰＬＬ回路である。その他の構成要素は図９，１１と共通するので、ここでは説明を省略する。また、図示した構成要素以外のＤＲＡＭ３０００の構成要素は記載を省略している。
ＤＲＡＭ３０００は、各部を制御するためのＰＬＬ回路３１００を備えている。ＰＬＬ回路３１００は、第４の実施形態において説明したＰＬＬ回路から昇圧回路４０５を除いた構成を有している。
また、第５の実施形態と同様に、ＤＲＡＭ３０００は負電圧であるバックバイアス電圧Ｖｂｂを発生する負電圧発生部２２００と、電源電圧ＶＤＤよりも高い電圧であるワード線電圧Ｖｐｐを発生する高電圧発生部２１００とを備えている。
また、第５の実施形態と同様に、ＤＲＡＭ３０００は負電圧であるバックバイアス電圧Ｖｂｂを発生する負電圧発生部２２００と、電源電圧ＶＤＤよりも高い電圧であるワード線電圧Ｖｐｐを発生する高電圧発生部２１００とを備えている。
本実施形態では、上記ワード線電圧Ｖｐｐを電圧制御回路９００に入力する事で、昇圧回路４０５を用いずに本発明に係るＰＬＬ回路を実現できる。即ち、チャージポンプ４０２は、ＰＬＬ回路３１００が制御するＤＲＡＭ３０００の有する電源電圧以上の電圧により駆動される。
この構成によれば、第２の実施形態と同様に、図６（ｂ）に示すＡ点の様に線形領域６０１を避ける事ができると共に流出電流Ｉｕｐと流入電流Ｉｄｏｗｎがほぼ同じ電流値を示す領域で使用できる。
なお、第２の実施形態と同様に、電圧制御回路９００を用いずにワード線電圧Ｖｐｐをチャージポンプ４０２の電源電圧として直接印加し、チャージポンプ４０２がワード線電圧Ｖｐｐにより駆動される様に構成しても良い。
以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、電圧制御発振器とチャージポンプは上述した回路構成に限らない。
また、ＰＬＬ回路の構成も上述した構成に限らず、電圧制御発振器の出力信号を分周器によって分周してから位相比較器に入力しても良く、基準クロック信号を分周器によって分周してから位相比較器に入力しても良い。
例えば、電圧制御発振器とチャージポンプは上述した回路構成に限らない。
また、ＰＬＬ回路の構成も上述した構成に限らず、電圧制御発振器の出力信号を分周器によって分周してから位相比較器に入力しても良く、基準クロック信号を分周器によって分周してから位相比較器に入力しても良い。
また、負電圧Ｖｂ，ＶＢ、電圧Ｖｐ，ＶＰ、バックバイアス電圧Ｖｂｂ、ワード線電圧Ｖｐｐの電圧値は一例であり、その他の電圧値であっても良い。
さらに、ＰＬＬ回路は上述してきた各実施形態の構成要素を同時に備えても良い。
さらに、ＰＬＬ回路は上述してきた各実施形態の構成要素を同時に備えても良い。
なお、本発明の発振回路とは、第１の実施形態及び第３の実施形態においては、チャージポンプ１０２とループフィルタ１０３と電圧制御発振器１００からなる回路に対応し、第２実施形態及び第４の実施形態においては、チャージポンプ４０２とループフィルタ１０３と電圧制御発振器４００からなる回路に対応する。また、本発明のバイアス調整回路とは、第１の実施形態においては、負電圧発生回路１０５に対応し、第２の実施形態においては、昇圧回路４０５に対応し、第３の実施形態においては、電圧制御回路７００（第１の電圧制御回路）と負電圧発生回路１０５からなる回路に対応し、第４の実施形態においては、電圧制御回路９００（第２の電圧制御回路）と昇圧回路４０５に対応する。
また、本発明の電圧制御発信器の第１のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ２０１に対応し、第２のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ２０３に対応し、第３のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ２０５に対応し、第１のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ２０２に対応し、第２のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ２０４に対応し、第３のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ２０６に対応する。
また、本発明のチャージポンプの第１のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ５０１に対応し、第２のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ５０３に対応し、第３のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ５０４に対応し、第１のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ５０２に対応し、第２のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ５０５に対応し、第３のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ５０６に対応する。
また、本発明の第１の電圧制御回路の第１１のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ８０１に対応し、第１２のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ８０２に対応し、第１３のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ８０３に対応し、第１４のＮＭＯＳトランジスタは、ＮＭＯＳトランジスタ８０４に対応し、増幅器は、増幅器８００に対応する。
また、本発明の第２の電圧制御回路の第１１のＰＭＯＳトランジスタは、ＰＭＯＳトランジスタ１００１に対応し、増幅器は、増幅器１０００に対応する。
１００，４００；電圧制御発振器、１０１；位相比較器、１０２，４０２；チャージポンプ、１０３；ループフィルタ、１０４；ループフィルタを構成する容量、１０５；負電圧発生回路、２０１，２０３，２０５，５０１，５０３，５０４；ＰＭＯＳトランジスタ、２０２，２０４，２０６，５０２，５０５，５０６；ＮＭＯＳトランジスタ、３００，６００，６０１；線形領域、４０５；昇圧回路、７００；電圧制御回路（負電圧制御部）、９００：電圧制御回路（電圧制御部）、２０００，３０００；ＤＲＡＭ、２１００；高電圧発生部、２２００；負電圧発生部、２３００，３１００；ＰＬＬ回路。
Claims (13)
- 入力される基準クロック信号及び帰還される発振信号の位相を相互に比較した結果に基づいて周波数制御信号を出力する位相比較器と、
前記位相比較器に接続され、前記位相比較器から出力される周波数制御信号に応じた大きさの周波数の発振信号を出力する発振回路と、
前記発振回路に接続され、前記周波数制御信号に基づいて発生する動作振幅よりも大きな動作振幅を前記発振回路にて発生させるバイアス調整回路と、
を備えたことを特徴とするＰＬＬ回路。 - 前記発振回路は、
前記周波数制御信号が入力されるチャージポンプと、
前記チャージポンプから前記周波数制御信号に応じた大きさの制御電圧が入力されるループフィルタと、
入力される基準電圧と前記ループフィルタから出力される電圧とに応じた発振周波数の発振信号を出力する電圧制御発振器とを備えており、
前記バイアス調整回路は、
前記電圧制御発振器の基準電圧端子に前記基準電圧として接地電圧よりも低い電圧を入力する
ことを特徴とする請求項１に記載のＰＬＬ回路。 - 前記発振回路は、
前記周波数制御信号が入力されるチャージポンプと、
前記チャージポンプから前記周波数制御信号に応じた大きさの制御電圧が入力されるループフィルタと、
入力される基準電圧と前記ループフィルタから出力される電圧とに応じた発振周波数の発振信号を出力する電圧制御発振器とを備えており、
前記バイアス調整回路は、
前記チャージポンプの電源端子に電源電圧よりも高い電圧を入力する
ことを特徴とする請求項１に記載のＰＬＬ回路。 - 前記バイアス調整回路は、
前記電圧制御発振器の前記基準電圧端子に前記基準電圧として負電圧を入力する負電圧発生回路である
ことを特徴とする請求項２に記載のＰＬＬ回路。 - 前記バイアス調整回路は、
前記チャージポンプの前記電源端子に前記電源電圧を昇圧した電圧を入力する昇圧回路である
ことを特徴とする請求項３に記載のＰＬＬ回路。 - 前記バイアス調整回路は、
調整制御端子から入力される調整信号に応じて、入力端子から入力される電圧の大きさを変化させて前記電圧制御発振器の前記基準電圧端子に前記基準電圧として入力する第１の電圧制御回路と、
負電圧を発生させて前記第１の電圧制御回路の前記入力端子に入力する負電圧発生回路と、
を備えたことを特徴とする請求項２に記載のＰＬＬ回路。 - 前記バイアス調整回路は、
調整制御端子から入力される調整信号に応じて、入力端子から入力される電圧の大きさを変化させて前記チャージポンプに対して入力する第２の電圧制御回路と、
電源電圧を昇圧して前記第２の電圧制御回路の前記入力端子に入力する昇圧回路と、
を備えたことを特徴とする請求項３に記載のＰＬＬ回路。 - 前記第１の電圧制御回路は、
前記調整制御端子にゲート電極とドレイン電極とが接続される第１１のＮＭＯＳトランジスタと、
前記第１１のＮＭＯＳトランジスタのソース電極にゲート電極とドレイン電極とが接続される第１２のＮＭＯＳトランジスタと、
前記第１２のＮＭＯＳトランジスタのソース電極にゲート電極とドレイン電極とが接続され、前記電圧制御発振器に出力する出力端子にソース電極が接続される第１３のＮＭＯＳトランジスタと、
前記電圧制御発信器に出力する出力端子にドレイン電極が接続され、前記負電圧発生回路にソース電極が接続される第１４のＮＭＯＳトランジスタと、
一方の入力端子が前記第１２のＮＭＯＳトランジスタのソース電極と前記第１３のＮＭＯＳトランジスタのゲート電極とドレイン電極とに接続され、他方の入力端子が接地され、出力端子が前記第１４のＮＭＯＳトランジスタのゲート電極に接続される増幅器と、
を備えたことを特徴とする請求項６に記載のＰＬＬ回路。 - 前記第２の電圧制御回路は、
前記昇圧回路にソース電極が接続され、前記チャージポンプに出力する出力端子にドレイン電極が接続される第１１のＰＭＯＳトランジスタと、
一方の入力端子が前記調整制御端子に接続され、他方の入力端子が前記チャージポンプに出力する出力端子に接続され、出力端子が前記第１１のＰＭＯＳトランジスタのゲート電極に接続される増幅器と、
を備えたことを特徴とする請求項７に記載のＰＬＬ回路。 - 前記電圧制御発信器は、
ソース電極が前記ループフィルタからの入力を受ける入力端子に接続される第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタ及び第３のＰＭＯＳトランジスタと、
ソース電極が前記基準電圧端子に接続される第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタ及び第３のＮＭＯＳトランジスタと、を有し、
前記第１のＰＭＯＳトランジスタ及び前記第１のＮＭＯＳトランジスタのドレイン電極と、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのゲート電極とが接続され、
前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレイン電極と、前記第３のＰＭＯＳトランジスタ及び前記第３のＮＭＯＳトランジスタのゲート電極とが接続され、
前記発振信号を出力する出力端子に、前記第２のＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタのドレイン電極が接続され、
前記第１のＰＭＯＳトランジスタのゲート電極と、前記第１のＮＭＯＳトランジスタのドレイン電極とが前記発振信号を出力する出力端子に接続される
ことを特徴とする請求項２、４、６、８のいずれか１つに記載のＰＬＬ回路。 - 前記周波数制御信号は、前記発振信号の周波数を上昇させる上昇信号、あるいは前記発振信号の周波数を下降させる下降信号であり、
前記チャージポンプは、
ソース電極が前記電源端子に接続され、バイアス電圧が入力されるバイアス電圧端子にゲート電極が接続される第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタと、
ソース電極が前記第２のＰＭＯＳトランジスタのドレイン電極に接続され、前記上昇信号がゲート電極に入力される第３のＰＭＯＳトランジスタと、
ドレイン電極とゲート電極とが前記第１のＰＭＯＳトランジスタのドレイン電極に接続され、ソース電極が接地される第１のＮＭＯＳトランジスタと、
前記下降信号がゲート電極に入力され、ドレイン電極が前記第３のＰＭＯＳトランジスタのドレイン電極に接続される第２のＮＭＯＳトランジスタと、
ソース電極が接地され、ドレイン電極が第２のＮＭＯＳトランジスタのソース電極に接続され、ゲート電極が前記第１のＮＭＯＳトランジスタのゲート電極に接続される第３のＮＭＯＳトランジスタと、を有し、
前記第３のＰＭＯＳトランジスタのドレイン電極と第２のＮＭＯＳトランジスタのドレイン電極とが前記ループフィルタへ出力する出力端子に接続される
ことを特徴とする請求項３、５、７、９のいずれか１つに記載のＰＬＬ回路。 - 入力される基準クロック信号及び帰還される発振信号の位相を相互に比較した結果に基づいて周波数制御信号を出力する位相比較器と、
前記周波数制御信号が入力されるチャージポンプと、
前記チャージポンプから前記周波数制御信号に応じた大きさの制御電圧が入力されるループフィルタと、
入力される基準電圧と前記ループフィルタから出力される電圧とに応じた発振周波数の発振信号を出力する電圧制御発振器と、
調整制御端子から入力される調整信号に応じて、入力端子から入力される電圧の大きさを変化させて前記電圧制御発振器の前記基準電圧端子に前記基準電圧として入力する第１の電圧制御回路と、
前記第１の電圧制御回路の前記入力端子にバックバイアス電圧を入力する負電圧発生部と、
を備えたことを特徴とするＤＲＡＭ。 - 入力される基準クロック信号及び帰還される発振信号の位相を相互に比較した結果に基づいて周波数制御信号を出力する位相比較器と、
前記周波数制御信号が入力されるチャージポンプと、
前記チャージポンプから前記周波数制御信号に応じた大きさの制御電圧が入力されるループフィルタと、
入力される基準電圧と前記ループフィルタから出力される電圧とに応じた発振周波数の発振信号を出力する電圧制御発振器と、
調整制御端子から入力される調整信号に応じて、入力端子から入力される電圧の大きさを変化させて前記チャージポンプに対して入力する第２の電圧制御回路と、
前記第２の電圧制御回路の前記入力端子にワード線電圧を入力する高電圧発生部と、
を備えたことを特徴とするＤＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007042229A JP2008206035A (ja) | 2007-02-22 | 2007-02-22 | Ｐｌｌ回路 |
| US12/033,657 US7835220B2 (en) | 2007-02-22 | 2008-02-19 | PLL circuit for increasing potential difference between ground voltage and reference voltage or power source voltage of oscillation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007042229A JP2008206035A (ja) | 2007-02-22 | 2007-02-22 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2008206035A true JP2008206035A (ja) | 2008-09-04 |
Family
ID=39782998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007042229A Pending JP2008206035A (ja) | 2007-02-22 | 2007-02-22 | Ｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7835220B2 (ja) |
| JP (1) | JP2008206035A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010245879A (ja) * | 2009-04-07 | 2010-10-28 | Icom Inc | 位相同期回路 |
| JP2020077960A (ja) * | 2018-11-07 | 2020-05-21 | 株式会社デンソー | Ｐｌｌシンセサイザ回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8913051B2 (en) * | 2009-06-30 | 2014-12-16 | Silicon Laboratories Inc. | LCD controller with oscillator prebias control |
| US9058761B2 (en) | 2009-06-30 | 2015-06-16 | Silicon Laboratories Inc. | System and method for LCD loop control |
| KR102622304B1 (ko) * | 2019-01-03 | 2024-01-09 | 에스케이하이닉스 주식회사 | 클록 발생기 및 이를 포함하는 이미지 센서 |
| CN116505939B (zh) * | 2023-06-21 | 2023-10-20 | 南京美辰微电子有限公司 | 一种避免谐波锁定的亚采样锁相环电路 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528785A (ja) * | 1991-07-25 | 1993-02-05 | Fujitsu Ltd | 昇圧回路 |
| JPH08162951A (ja) * | 1994-11-30 | 1996-06-21 | Kyocera Corp | 携帯無線機 |
| JPH08321774A (ja) * | 1995-05-25 | 1996-12-03 | Fujitsu Ltd | 位相同期式周波数シンセサイザ |
| JPH104350A (ja) * | 1996-06-17 | 1998-01-06 | Murata Mfg Co Ltd | Ｐｌｌ−ｉｃ、およびこれを用いたｐｌｌモジュール |
| JPH10256903A (ja) * | 1997-03-07 | 1998-09-25 | Murata Mfg Co Ltd | Ｐｌｌ回路 |
| JP2000021171A (ja) * | 1998-06-23 | 2000-01-21 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| JP2000151280A (ja) * | 1998-11-05 | 2000-05-30 | Nec Corp | 半導体集積回路 |
| JP2002111449A (ja) * | 2000-09-29 | 2002-04-12 | Mitsubishi Electric Corp | 電圧制御発振回路およびそれを備える位相同期ループ回路 |
| JP2003218694A (ja) * | 2002-01-28 | 2003-07-31 | Sony Corp | チャージポンプ回路およびこれを用いたｐｌｌ回路 |
| JP2005210629A (ja) * | 2004-01-26 | 2005-08-04 | Sharp Corp | Ｐｌｌ周波数シンセサイザ、半導体集積回路、チューナ、および受信機 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3306235B2 (ja) | 1994-10-31 | 2002-07-24 | 三菱電機株式会社 | チャージポンプ回路及びｐｌｌ回路 |
| JP4094851B2 (ja) * | 2000-01-17 | 2008-06-04 | 富士通株式会社 | Ｐｌｌ回路 |
| US6937075B2 (en) * | 2003-05-29 | 2005-08-30 | Intel Corporation | Method and apparatus for reducing lock time in dual charge-pump phase-locked loops |
| CN101253690A (zh) * | 2005-06-02 | 2008-08-27 | 新泻精密株式会社 | 频率合成器及其中使用的电荷泵电路 |
-
2007
- 2007-02-22 JP JP2007042229A patent/JP2008206035A/ja active Pending
-
2008
- 2008-02-19 US US12/033,657 patent/US7835220B2/en active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0528785A (ja) * | 1991-07-25 | 1993-02-05 | Fujitsu Ltd | 昇圧回路 |
| JPH08162951A (ja) * | 1994-11-30 | 1996-06-21 | Kyocera Corp | 携帯無線機 |
| JPH08321774A (ja) * | 1995-05-25 | 1996-12-03 | Fujitsu Ltd | 位相同期式周波数シンセサイザ |
| JPH104350A (ja) * | 1996-06-17 | 1998-01-06 | Murata Mfg Co Ltd | Ｐｌｌ−ｉｃ、およびこれを用いたｐｌｌモジュール |
| JPH10256903A (ja) * | 1997-03-07 | 1998-09-25 | Murata Mfg Co Ltd | Ｐｌｌ回路 |
| JP2000021171A (ja) * | 1998-06-23 | 2000-01-21 | Samsung Electron Co Ltd | 半導体メモリ装置 |
| JP2000151280A (ja) * | 1998-11-05 | 2000-05-30 | Nec Corp | 半導体集積回路 |
| JP2002111449A (ja) * | 2000-09-29 | 2002-04-12 | Mitsubishi Electric Corp | 電圧制御発振回路およびそれを備える位相同期ループ回路 |
| JP2003218694A (ja) * | 2002-01-28 | 2003-07-31 | Sony Corp | チャージポンプ回路およびこれを用いたｐｌｌ回路 |
| JP2005210629A (ja) * | 2004-01-26 | 2005-08-04 | Sharp Corp | Ｐｌｌ周波数シンセサイザ、半導体集積回路、チューナ、および受信機 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010245879A (ja) * | 2009-04-07 | 2010-10-28 | Icom Inc | 位相同期回路 |
| JP2020077960A (ja) * | 2018-11-07 | 2020-05-21 | 株式会社デンソー | Ｐｌｌシンセサイザ回路 |
| JP7151391B2 (ja) | 2018-11-07 | 2022-10-12 | 株式会社デンソー | Ｐｌｌシンセサイザ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7835220B2 (en) | 2010-11-16 |
| US20080291770A1 (en) | 2008-11-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9778672B1 (en) | Gate boosted low drop regulator | |
| JP4864769B2 (ja) | Ｐｌｌ回路 | |
| JP5072731B2 (ja) | 定電圧昇圧電源 | |
| US8115559B2 (en) | Oscillator for providing a constant oscillation signal, and a signal processing device including the oscillator | |
| JP4947703B2 (ja) | チャージポンプ回路 | |
| US6002599A (en) | Voltage regulation circuit with adaptive swing clock scheme | |
| JPH09288523A (ja) | 内部電源電圧発生回路、内部電圧発生回路および半導体装置 | |
| JP2008206035A (ja) | Ｐｌｌ回路 | |
| JP2001326560A (ja) | 半導体集積回路およびフェーズ・ロックド・ループ回路 | |
| JP7189456B2 (ja) | 電圧制御発振器およびそれを用いたｐｌｌ回路 | |
| JP4032066B2 (ja) | 半導体集積回路 | |
| KR100526344B1 (ko) | 승압 전압 제어장치 및 방법 | |
| KR101623125B1 (ko) | 위상 동기 루프 회로 및 이를 포함한 시스템 | |
| JP5975066B2 (ja) | チャージポンプ回路及びｐｌｌ回路 | |
| JP5338148B2 (ja) | 半導体集積回路、温度変化検出方法 | |
| CN110601658B (zh) | 低电压vco的控制电压范围的自动补偿 | |
| JP2009200703A (ja) | チャージポンプ回路およびｐｌｌ回路 | |
| JP2008236110A (ja) | アナログｄｌｌ回路 | |
| JP3507706B2 (ja) | 半導体装置 | |
| CN113946176B (zh) | 存储器及其电源电压产生电路 | |
| TWI527381B (zh) | 頻率產生系統、電壓控制振盪器模組及其訊號頻率調整方法 | |
| US20240063709A1 (en) | Apparatus and method controlling peak to peak ripple of charge pump output voltage | |
| JP2003298414A (ja) | 半導体集積回路 | |
| KR100845775B1 (ko) | Ｐｌｌ 회로 | |
| JP2007184845A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100114 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110627 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110705 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110824 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111101 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111228 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120214 |