WO2007083410A1 - 駆動回路およびそれを備えた表示装置ならびに表示装置の駆動方法 - Google Patents

駆動回路およびそれを備えた表示装置ならびに表示装置の駆動方法 Download PDF

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WO2007083410A1
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Shinsaku Shimizu
Yuhichiroh Murakami
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Sharp Kabushiki Kaisha
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Definitions

  • the present invention relates to a drive circuit for driving a display panel such as a liquid crystal display device.
  • a liquid crystal display device is provided with a source driver circuit and a gate driver circuit as drive circuits for driving a display panel.
  • These drive circuits use a shift register for generating a drive signal for controlling the drive timing of the display panel.
  • An example of such a shift register is shown in FIG.
  • the shift register 101 shown in FIG. 12 includes a set-reset flip-flop 102 for each stage.
  • the shift register 101 is supplied with a start pulse SP and two clock signals CK′CKB having different phases.
  • a set'reset flip-flop (hereinafter simply referred to as flip-flop) 102 is set when a set signal input to the S terminal becomes active, and an output signal Q (Q1, Q, ⁇ 32 ⁇ ) becomes High. Even if the set signal becomes inactive, it keeps its output state, and when the reset signal input to the R pin becomes active, it is reset, the output signal Q becomes low, and the reset signal becomes inactive. However, this state is maintained until the next set signal becomes active.
  • each flip-flop 102 the start pulse SP is input as a set signal to the first-stage flip-flop 102-1 at the left end in FIG.
  • the output signals ⁇ ( ⁇ 1, ⁇ 2,%) From the analog switch 103 corresponding to the flip-flop 102 of the immediately preceding stage are input to the flip-flops 102 in the second and subsequent stages as set signals.
  • each flip-flop 102 receives an output signal ⁇ ( ⁇ 2, ⁇ 3,%) From the analog switch 103 corresponding to the flip-flop 102 at the next stage as a reset signal.
  • Each analog switch 103 receives a high output signal Q ( During the period when Ql, ⁇ 32 ...) is output, the clock signal CK or CKB is output as the output signal ⁇ ( ⁇ 1, ⁇ 2 ...), which is output as the output signal of the shift register 101. Is done. Specifically, the analog switch 103 1S corresponding to the odd-numbered flip-flop 102 outputs the 1S clock signal CK, and the analog switch 103 corresponding to the even-numbered flip-flop 102 outputs the clock signal CKB.
  • the inverter 104 provided in each analog switch 103 supplies a control signal having a contradictory level to each gate of the PMOS transistor and the NMOS transistor connected in parallel that constitute the analog switch 103. Is to do.
  • the clock signal CK or the clock signal CKB force that is the output signal X, as described above, is input as a set signal to each flip-flop 102 of the next stage (one stage after),
  • Each flip-flop 102 in each previous stage (the previous stage) is manually input as a reset signal.
  • the analog switch 103-1 corresponding to the first flip-flop 102-1 is turned on, and the clock signal CK is output from the analog switch 103-1.
  • the output signal XI is output as an output signal of the first stage of the shift register 101.
  • the second-stage flip-flop Since the output signal XI, which is the clock signal CK, is also input as a set signal to the second-stage flip-flop 102-2, the second-stage flip-flop is output when the output signal XI becomes High. 102-2 is set and output signal Q2 goes High in the same way as above.
  • the analog switch 103-2 corresponding to the second-stage flip-flop 102-2 is turned on. From the analog switch 103-2, Then, the clock signal CKB is output as the output signal X2, which is output as the second stage output signal of the shift register 101.
  • the output signal X2, which is the clock signal CKB, is also input as a set signal to the third-stage flip-flop 102-3 in the same manner as described above, so that the output signal X2 becomes High.
  • the third-stage flip-flop 102-3 is set, and the output signal Q3 becomes High.
  • the output signal X2, which is the clock signal CKB is also input as a reset signal to the previous stage, that is, the first stage flip-flop 102-1, so that the output signal X2 becomes High when the output signal X2 becomes High.
  • the flip-flop 102-1 is reset, the output signal Q 1 becomes Low, and the analog switch 103-1 corresponding to the first flip-flop 102-1 is turned off.
  • the shift register 101 By performing such a set'reset operation of the flip-flop 102 and an opening / closing operation of the analog switch 103 in sequence at each stage, the shift register 101 has the same width as the clock signal CK'CKB. Output signals X (XI, ⁇ 2 ⁇ ) that do not overlap each other are output.
  • the configuration of the shift register 101 has a problem that the shift register 101 may malfunction when the clock signal CK′CKB has a phase shift.
  • FIG. 13 is a timing chart showing the operation of the shift register 101 when the clock signal CK′CKB has a phase shift. Phase force of clock signal CKB Deviation in the direction lagging the phase of clock signal CK.
  • the first flip-flop 102-1 is set, and the output signal Q1 becomes High. While the output signal Q1 is High, the analog switch 103-1 corresponding to the first flip-flop 102-1 is turned on, so that the clock signal CK is output as the output signal XI. Since this output signal XI is also input as a set signal to the second-stage flip-flop 1022, the second-stage flip-flop 102-2 is set at the rising edge (B) of this output signal XI. Output signal Q2 goes High.
  • the high output signal X3 is output at the same timing as the output signal XI from the analog switch 103-3 corresponding to the third-stage flip-flop 102-3. 102 ... All are set at the same time, and the shift register 101 does not operate normally and malfunctions.
  • phase shift between the clock signals CK′CKB also occurs while the clock signal CK′CKB is transmitted through the shift register 101.
  • Patent Document 1 There is a technique described in Patent Document 1 as a technique for preventing such a malfunction.
  • the shift register described in Patent Document 1 is shown in FIG.
  • a shift register 201 shown in FIG. 14 includes a flip-flop unit 202 and a malfunction prevention unit 203.
  • the flip-flop unit 202 is provided with a set-reset type flip-flop 21 (21-1, 21-2,%) For each stage, and the malfunction prevention unit 203 malfunctions for each stage.
  • a prevention circuit 22 (22-1, 22-2,...) Is provided.
  • the shift register 201 is provided with a set-reset type flip-flop (hereinafter simply referred to as a flip-flop) 21 for each stage, and the output signal Q ( One malfunction prevention circuit 22 to which Q1, Q2) is input is provided.
  • Such a shift register 201 is supplied with a start pulse SP and two clock signals CK′CKB having different phases.
  • the flip-flop unit 202 receives the output signal Q (Q1, ⁇ 32 in order from the left-end flip-flop 21 by inputting the start pulse SP to the first-stage flip-flop 21-1 at the left end in FIG. ⁇ ) is output.
  • the flip-flop 21 which is a set-reset type is set when the set signal input to the S terminal becomes active, and the output signal Q (Q1, ⁇ 32 ⁇ ) with the Q terminal power is generated. High. Even if the set signal becomes inactive, it keeps its output state, and when the reset signal input to the R pin becomes active, it is reset, the output signal Q becomes low, and the reset signal becomes inactive. However, it will continue to hold that state until the next set signal becomes active. [0024] Among the flip-flops 21, the start pulse SP is input as a set signal to the first-stage flip-flop 21-1 at the left end in FIG.
  • the output signal Q (Q1, Q2- ") of the flip-flop 21 in the previous stage is input to the second and subsequent flip-flops 21 (corresponding malfunction prevention circuit 22).
  • the output signal X (X1, ⁇ 2,%) Is input as a set signal, and the output signal X of the malfunction prevention circuit 22 corresponding to the flip-flop 21 in the next stage is input to each flip-flop 21.
  • (X1, X 2%) Is input as a reset signal.
  • the malfunction prevention unit 203 causes a phase shift between the clock signal CK and the clock signal CKB, the waveforms of the clock signal CK and the clock signal CKB overlap, and both have a high period. This is to prevent the shift register 201 from malfunctioning.
  • the malfunction prevention circuit 22 includes a phase difference detection unit 23 (23a, 23b) and a waveform timing shaping unit 24 (24a, 24b).
  • the phase difference detection unit 23 removes a portion where the waveform (CKB or CK) overlaps with another clock signal from the waveform of the clock signal (CK or CKB) input to the flip-flop 21 of the next stage.
  • An overlap removal clock signal is generated.
  • the phase difference detector 23 detects the waveform of the clock signal CK and the clock signal CKB, extracts the waveform when the clock signal CK and the clock signal CKB do not overlap, and extracts this as a new clock signal. Generated as (overlapping elimination clock signal).
  • the phase difference detection unit 23 differs in the overlap removal clock signal generated at the odd and even stages, and the phase difference detection unit 23a for the odd stage outputs the output signal Al as the overlap removal clock signal for the odd stage. , A3 ... is output.
  • the output signals Al, A3,... Are signals obtained by removing the shift portion where the clock signal CK and the clock signal CKB are both High from the clock signal CK (see Fig. 15).
  • the even-stage phase difference detector 23b outputs the output signals A2, A4,... As the even-stage clock signal.
  • the output signals A2, A4,... Are signals obtained by removing the shift portion where the clock signal CK and the clock signal CKB are both High from the clock signal CKB (see FIG. 15).
  • phase difference detection unit 23a ′ 23b can be configured by a NOR circuit NOR1 and an inverter INV1 as shown in FIG.
  • the clock signal CKB is directly input to the NOR circuit NOR1
  • the clock signal CK is inverted and input via the inverter INV1.
  • the NOR circuit NOR1 outputs a signal that becomes High during the period when the clock signal CK is High and the clock signal CKB is Low, and these are output signals Al, A3,... (See FIG. 15).
  • the NOR circuit NOR1 In the even-numbered phase difference detection unit 23b, the case of the odd-numbered stage is reversed. That is, the clock signal CK is directly input to the NOR circuit NOR1, and the clock signal CKB is inverted and input via the inverter INV1. As a result, the NOR circuit NOR1 outputs a signal that becomes High while the clock signal CKB is High with the clock signal CK power ow, and these become the output signals ⁇ 2, ⁇ ⁇ (see Fig. 15).
  • Each waveform timing shaping unit 24 outputs the overlap elimination clock generated by the corresponding phase difference detection unit 23 during the period when the output signal Q (Q1, Q2 ...;) of the corresponding flip-flop 21 is High.
  • the output signal A (Al, A2, A3 ...), which is the output signal, is extracted to generate the output signal ⁇ ( ⁇ 1, ⁇ 2 7) This is a set signal of 21.
  • the odd and even stages have the same configuration.
  • the output signal X (XI, ⁇ 2%) Of each waveform timing shaping unit 24 is output as an output signal of the shift register 201 and also input as a reset signal to the respective flip-flops 21 in the preceding stage. Thus, the flip-flop 21 in the previous stage is reset.
  • such a waveform timing shaping unit 24 can also constitute a force with the NAND circuit NAND1 and the inverter INV2.
  • NAND circuit NAND1 receives the output signal A (Al, A2, A3 ...) of the corresponding phase difference detector 23 and the output signal Q (Q1, Q2, Q3) of the corresponding flip-flop 21. The output is inverted through the inverter INV2 and output as an output signal ⁇ ( ⁇ 1, ⁇ 2, ).
  • NAND circuit NAND1 is the input Since the output signal A and the output signal Q are both set to Low output only during the High period, each waveform timing shaping unit 24 outputs that the output signal A and the output signal Q are High only during the High period.
  • Signal X (XI, ⁇ 2 ⁇ ) is output (see Fig. 15).
  • An output signal XI that is High while the output signal A1 generated by the phase difference detector 23a of the circuit 22-1 is High is output, and this is output as the output of the first stage of the shift register 201.
  • the output signal XI is also input to the second-stage flip-flop 21-2 as a set signal.
  • the second-stage flip-flop 21-2 is set.
  • the output signal Q2 of the second-stage flip-flop 21-2 becomes High.
  • the malfunction prevention circuit 22-2 corresponding to the second-stage flip-flop 21-2, more specifically, its waveform timing shaping section 24b, the malfunction prevention circuit
  • the output signal X2 that is High while the output signal A2 generated by the phase difference detector 23b of 22-2 is High is output, and this is output as the output of the second stage of the shift register 201.
  • the output signal X2 is also input as a set signal to the third-stage flip-flop 21-3 in the same manner as described above, and at the timing when the output signal X2 becomes High, Flip-flop 21-3 is set (u), and the corresponding malfunction prevention circuit 22-3 outputs an output signal X3 that is High while output signal A3 is High.
  • the output signal X2 is also input as a reset signal to the previous stage, that is, the first stage flip-flop 21-1, so that the first stage flip-flop 21-1 is turned on when the output signal X2 becomes High. Reset (o) and output signal Q1 becomes Low level.
  • the fourth-stage flip-flop 21-4 Since the output signal X3 is input as a set signal to the fourth-stage flip-flop 21-4 in the same manner as described above, the fourth-stage flip-flop is output at the timing when the output signal X3 becomes High. 21-4 is set (D), and it is also input as the reset signal to the previous stage, that is, the flip-flop 21-2 of the second stage, so when the output signal X3 becomes High, the second stage Eye flip-flop 21-2 is reset (force).
  • the malfunction prevention circuit 22 are sequentially performed in each stage of the shift register 201.
  • the odd stages of the shift register 201 output the output signals XI and X3 using the high periods of the output signals Al and A3... Which are the overlap removal clock signals for the odd stages.
  • output signals A2, A4 which are overlap removal clock signals for even stages, do not overlap with the high periods of output signals A1, A3, ..., which are overlap removal clock signals for odd stages.
  • the output signals X2, X4,... Using the high period are output, and as a result, output signals ⁇ ( ⁇ 1,) 2,7) That do not overlap with each other are output.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-222655 (published on August 18, 2005)
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2004-126551 (published on April 22, 2004)
  • Patent Document 3 Japanese Patent No. 3536657 (Registered on March 26, 2004, Japanese Patent Laid-Open No. 11-282397 (Published on October 15, 1999))
  • Patent Document 4 Japanese Patent Laid-Open No. 5-2889 (published January 8, 1993)
  • Each malfunction prevention circuit 22 of the malfunction prevention unit 203 provided in the shift register 201 of Patent Document 1 uses a CMOS transistor circuit.
  • CMOS transistor circuit when the input signal level changes, a through current temporarily flows between the power supplies. For example, assume that an input signal as shown in FIG. 16 (b) is input to a CMOS inverter as shown in FIG. 16 (a). As shown in circle in Fig. 16 (b), when the input signal force changes to Low force High, the pMOS transistor 211 tends to change from ON to OFF. In addition, the nMOS transistor 212 tries to change from OFF to ON.
  • the level changes between high and low in the period of the clock signals CK and CKB, so that through current flows frequently. Therefore, the increase in power consumption of the shift register 201 including the malfunction prevention circuit 22 is very high, and the frequency of occurrence of very high frequency noise is very high.
  • the present invention has been made in view of the above-described problems, and an object of the present invention is to perform a combination operation of the output signal of the flip-flop, the first clock signal, and the second clock signal in each stage. To generate the input signal of the flip-flop of the next stage, and the output signal power of the flip-flop at each stage.
  • the shift register malfunctions
  • An object of the present invention is to realize a drive circuit that can suppress an increase in power consumption due to a through-current and generation of high-frequency noise while preventing it.
  • Another object of the present invention is to realize a display device including the driving circuit and a driving method of the display device.
  • the drive circuit of the present invention includes a shift register in which each stage is configured using a flip-flop, and the output signal of the flip-flop in each stage. And the first clock signal and at least one of the second clock signal is used to generate an input signal of the flip-flop of the next stage by a MOS type logical operation, and the flip-flop at each stage Output signal power of the drive circuit that generates the output signal of the shift register as the drive signal of the display panel. When the output signal of the flip-flop is inactive, the output to the logic operation circuit that performs the logical operation is performed.
  • Management operation is characterized Rukoto performed.
  • the display device driving method of the present invention includes a shift register in which each stage is configured using a flip-flop, and the output signal of the flip-flop in each stage. And at least one of the first clock signal and the second clock signal is used to generate an input signal of the flip-flop of the next stage by a MOS-type logic operation, and the flip-flop at each stage.
  • the output signal of the flip-flop is inactive
  • the output signal power of the flip-flop is also inactive in a driving method of a display device including a drive circuit that generates the output signal of the shift register as a display panel drive signal.
  • circuit and an element that temporarily store data are defined as flip-flops.
  • the output signal of the flip-flop when the output signal of the flip-flop becomes inactive, the output signal of the inactive flip-flop is input to the logic operation circuit that performs the MOS type logic operation.
  • the logic operation circuit that performs the MOS type logic operation.
  • FIG. 1, showing a first embodiment of the present invention is a circuit block diagram showing a main configuration of a shift register.
  • FIG. 2 is a timing chart for explaining the operation of the shift register of FIG.
  • FIG. 3 is a circuit diagram showing a first configuration example of a NAND circuit provided in the shift register of FIG. 1.
  • FIG. 4 (a) is a circuit diagram showing a second configuration example of the NAND circuit provided in the shift register of FIG. 1, and (b) is a waveform for explaining the high and low of the clock signal.
  • FIG. 4 (a) is a circuit diagram showing a second configuration example of the NAND circuit provided in the shift register of FIG. 1, and (b) is a waveform for explaining the high and low of the clock signal.
  • FIG. 5 is a circuit diagram showing a third configuration example of a NAND circuit provided in the shift register of FIG. 1.
  • FIG. 6 (a) Annotation (c) is a timing chart for explaining the malfunction of the shift register due to the rounding of the waveform of the clock signal.
  • Fig. 7 is a circuit block diagram showing a prior art, and showing a configuration of a main part of a shift register for removing overlap of double pulses.
  • FIG. 8 shows a second embodiment of the present invention, and shows a circuit configuration of a main part of the shift register. It is a road block diagram.
  • FIG. 9 is a timing chart for explaining the operation of the shift register of FIG.
  • FIG. 10 is a circuit block diagram illustrating a configuration of a main part of another shift register according to the second embodiment of the present invention.
  • FIG. 11 is a timing chart for explaining the operation of the shift register of FIG.
  • Fig. 12 is a circuit block diagram showing a prior art and showing a main configuration of a shift register.
  • FIG. 13 is a timing chart showing the operation of the shift register of FIG.
  • FIG. 14 is a circuit block diagram showing a prior art and showing a configuration of a main part of another shift register.
  • FIG. 15 is a timing chart for explaining the operation of the shift register of FIG.
  • FIG. 16] (a) to (c) are diagrams for explaining a through current.
  • FIGS. 1 to 5 An embodiment of the present invention will be described with reference to FIGS. 1 to 5 as follows.
  • FIG. 1 shows a configuration of shift register 1 according to the present embodiment.
  • display data is written to a display panel such as a liquid crystal panel using the shift register 1, and the shift register 1 is driven by a level shifter that performs level shift of an output signal or an output signal of the level shifter.
  • a level shifter that performs level shift of an output signal or an output signal of the level shifter.
  • Connected to an analog switch As a drive circuit for a display device including the display panel, only the level shifter 1 can be used, and the circuit including the other circuits such as the level shifter and analog switch connected to the level shifter 1 can be used.
  • the circuit including the other circuits such as the level shifter and analog switch connected to the level shifter 1 can be used.
  • stage numbers of the shift register 1 are 1, 2, 3,... In the order of the first stage force described at the left end of FIG. 3 ... represents the number of the step to which the member belongs.
  • the shift register 1 includes a flip-flop unit 2 and a malfunction prevention unit 3.
  • the flip-flop section 2 is provided with a set-reset type flip-flop 11 (11—1, 11-2,%) For each stage, and the malfunction prevention section 3 is provided with each stage.
  • a malfunction prevention circuit 12 (12—1, 1 2—2,...) Is provided. That is, the shift register 1 is provided with a set-reset type flip-flop (hereinafter simply referred to as a flip-flop) 11 for each stage, and an output signal Q (Q1, Q2) corresponding to each flip-flop 11 is provided. This is a malfunction prevention circuit 12 to which 1 is input.
  • Such a shift register 1 is supplied with a start pulse SP and two clock signals CK′CKB having different phases.
  • the flip-flop unit 2 receives the output signal Q (Q1 in order from the flip-flop 11 on the left side in response to the start pulse SP being input to the S terminal of the first-stage flip-flop 11-1 on the left side in FIG. , ⁇ 32 ⁇ ) is output.
  • the flip-flop 11 which is a set-reset type is set when the set signal input to the S terminal becomes active (High here), and the output signal Q (Q1, Q2- -) Becomes High. Even if the set signal becomes inactive (Low in this case), the output state is maintained, and when the reset signal input to the R pin becomes active (High in this case), the output signal Q is reset. Even if the reset signal becomes inactive (here, Low), it remains in that state until the next set signal becomes active.
  • the start pulse SP is input as a set signal to the first flip-flop 11-1 at the left end in FIG.
  • the output signals ⁇ ( ⁇ 1, ⁇ 2,%) Of the previous stage malfunction prevention circuit 12 are input to the flip-flops 11 in the second and subsequent stages as set signals.
  • the malfunction prevention circuit 12 of each stage includes an output signal Q (Q1, ⁇ 32 ...) of the flip-flop 11 of the corresponding stage, a clock signal (first clock signal) CK, and a clock signal (second clock signal). ) Generate output signal ⁇ ( ⁇ 1, ⁇ 2, ...) using CKB.
  • Both the clock signal CK and the clock signal CKB have the same high period and low period. The two are out of phase with each other, and the clock signal CKB is delayed in phase by a half period or a value greater than a half period and less than one period from the clock signal CK.
  • the output signal ⁇ ( ⁇ 1, ⁇ 2,%) Or the output signal Q (Q1, Q2 "') is used as the output signal of the shift register 1.
  • the output signal ⁇ ( ⁇ 1, ⁇ 2,...) Is used as the shift register.
  • the output signal ⁇ ( ⁇ 1, ⁇ 2,%) Is the set signal of the flip-flop 11 of the next stage also serves as the output signal of the shift register 1.
  • the output signal X is the next stage. If this is the flip-flop 11 set signal, in addition to the output signal of the shift register 1, it is not necessary to separately generate the input signal of the next flip-flop 11!
  • each flip-flop 11 has an output signal from the malfunction prevention circuit 12 at the next stage.
  • ⁇ ( ⁇ 2, ⁇ 3 ⁇ ) is input as a reset signal.
  • each malfunction prevention circuit 12 of the malfunction prevention unit 3 is a MOS that uses the output signal Q (Q1, Q2 "-) of the flip-flop 11 of the stage to which the malfunction prevention unit 3 belongs, the clock signal CK, and the clock signal CKB.
  • the output signal (1, 2) is generated by the logic operation of the type, and the output signal Q (Q1, ⁇ 32. ⁇ ) is active (in this case High), the clock signal CK and clock signal CKB can be used for high output in response to periodic level changes such as a change from high to low or a change from low to high. Can be switched between the logic lead-out path and the logic lead-out path for the low output, but the input output signal Q (Ql, Q2 ---) is inactive (here, Low). In some cases, the continuity switching operation is blocked. .
  • the output signal Q of the flip-flop 11 is active means that the flip-flop 11 has a period related to activating the output signal (X or Q) from its own stage of the shift register 1. It also means that the period is related to the delivery of pulses to the flip-flop 11 in the next stage.
  • the malfunction prevention circuit 12 includes a clock pulse extraction unit 13 (13a, 13b) and a waveform timing shaping unit 14 (14a, 14b).
  • the clock pulse extraction unit 13 extracts one pulse from the waveform of the clock signal CK or the clock signal CKB, and outputs the extracted pulse as a pulse having a predetermined polarity.
  • the signal including the output pulse is defined as output signal A ( ⁇ 1, ⁇ 2 ).
  • the odd-numbered clock pulse extraction unit 13a extracts one pulse from the clock signal CK, and generates and outputs output signals Al, A3,.
  • the even-numbered clock pulse extraction unit 13b extracts one pulse from the clock signal CKB to generate and output output signals A2, A4,... (See FIG. 2).
  • the odd-numbered clock pulse extracting unit 13a is configured by a NAND circuit 15a
  • the even-numbered clock pulse extracting unit 13b is configured by a NAND circuit 15b.
  • the NAND circuit 15a has two inputs, the clock signal CK is input to one input terminal, and the output signal Q (Q1, ⁇ 33 of the flip-flop 11 of the stage to which the clock pulse extraction unit 13a belongs is input to the other input terminal.
  • ⁇ is entered.
  • the NAND circuit 15b has two inputs, the clock signal CKB is input to one input terminal, and the output signal Q (Q2, ⁇ 34 of the flip-flop 11 of the stage to which the clock pulse extraction unit 13b belongs to the other input terminal. ⁇ ) is entered.
  • a NAND operation performed by the NAND circuit 15a is a first NAND operation
  • a NAND operation performed by the NAND circuit 15b is a second NAND operation.
  • the odd-numbered waveform timing shaping unit 14a starts from the pulse of the output signals Al, A3,... Of the clock pulse extraction unit 13a. Output signals XI, ⁇ 3 ⁇ are generated and output with the overlap period removed and further inverted (see Fig. 2).
  • the even-numbered waveform timing shaping unit 14b removes the overlap period in which both the clock signal CK and the clock signal CKB are high from the end timing side of the pulse from the pulse of the output signal A2, A4,. Then, output signals X2, X4,..., Whose levels are further inverted, are generated and output.
  • the odd-numbered waveform timing shaping unit 14a is configured by the NOR circuit 16a
  • the even-numbered waveform timing shaping unit 14b is configured by the NOR circuit 16b.
  • the NOR circuit 16a has two inputs, and one input terminal receives the output signal A ( ⁇ 1, A3 %) of the stage to which the waveform timing shaping unit 14a belongs, that is, the result of the first NAND operation, and the other The clock signal CKB is input to the input terminal.
  • the NOR circuit 16b has two inputs, and one input terminal receives the output signal A (A2, A4 ...;) of the stage to which the waveform timing shaping unit 14b belongs, that is, the result of the second NAND operation, and the other input
  • the clock signal CK is input to the terminal.
  • the NOR operation performed by the NOR circuit 16a is defined as a first NOR operation
  • the NOR operation performed by the NOR circuit 16b is defined as a second NOR operation.
  • a start pulse signal SP is first input to the first flip-flop 11-1. It is powered.
  • the output signal Q1 of the flip-flop 11—1 goes high (active).
  • the high period of the output signal Q1 continues until the output signal X2 of the next stage becomes high and is input to the R terminal of the flip-flop 11-1.
  • the output signal Q1 and the clock signal CK are input to the NAND circuit 15a that constitutes the clock pulse extractor 13a of the malfunction prevention circuit 12—1, and one pulse of the clock signal CK included in the High period of the output signal Q1 Extracted and level inverted by first NAND operation.
  • the NAND circuit 15a outputs an output signal A1 having a pulse that goes low during the high period of the extracted clock signal CK.
  • the output signal A1 and the clock signal CKB are input to the NOR circuit 16a constituting the waveform timing shaping unit 14a of the malfunction prevention circuit 12-1, and from the pulse period (Low period) of the output signal A1,
  • the first NOR operation generates an output signal XI in which the overlap period in which the clock signal CK and the clock signal CKB are both High is removed and the level is further inverted.
  • Output signal XI is the set signal for flip-flop 11-2 in the next stage, but can also be used as the output signal for shift register 1 at the same time.
  • the output signal Q2 of the flip-flop 11-2 becomes High (active) at the timing when the output signal XI of the previous stage becomes High.
  • the high period of the output signal Q2 continues until the output signal X3 of the next stage becomes high and is input to the R terminal of the flip-flop 11-2.
  • the output signal Q2 and the clock signal CKB are input to the NAND circuit 15b that constitutes the clock pulse extraction unit 13b of the malfunction prevention circuit 12-2, and one of the clock signals CKB included in the high period of the output signal Q2
  • the pulse is extracted and level inverted by a second NAND operation.
  • the NAND circuit 15b outputs an output signal A2 having a pulse that goes low during the high period of the extracted clock signal CKB.
  • the output signal A2 and the clock signal CK are input to the NOR circuit 16b constituting the waveform timing shaping unit 14b of the malfunction prevention circuit 12-2, and the clock signal is output from the pulse period (low period) of the output signal A2.
  • the overlap period in which both CK and clock signal CKB are High is removed, and the output signal X2 whose level is further inverted is generated by the second NOR operation.
  • Output signal X2 is a set signal for the flip-flop 11 3 in the next stage. The rising edge of the output signal X2 at this time is synchronized with the rising edge of the clock signal CKB extracted by the clock pulse extraction unit 13b (high in the figure).
  • the malfunction prevention circuit 12-1 when this output signal X2 is input to the R terminal of the flip-flop 11-1, the falling edge of the output signal Q1 of the flip-flop 111 to Low will cause the malfunction prevention circuit 12-1 to extract the clock pulse. After the falling edge of the clock signal CK to be extracted by the part 13a to low (in the figure). As a result, the high period of the output signal Q1 has a length that includes all the pulses of the clock signal CK to be extracted, and as described above, the clock pulse extraction unit 13a of the malfunction prevention circuit 12-1 Can extract an entire pulse of the clock signal CK and generate an output signal A1 having a pulse with the same pulse width.
  • the output signal Q3 of the flip-flop 11-3 becomes High (active) at the timing when the output signal X2 of the previous stage becomes High.
  • the high period of the output signal Q3 continues until the output signal X4 of the next stage becomes high and is input to the R terminal of the flip-flop 11-3.
  • the output signal Q3 and the clock signal CK are input to the NAND circuit 15a that constitutes the clock pulse extraction unit 13a of the malfunction prevention circuit 12-3, and one pulse of the clock signal CK included in the High period of the output signal Q3 Extracted and level inverted by first NAND operation.
  • the NAND circuit 15a outputs an output signal A3 having a pulse that goes low during the high period of the extracted clock signal CK.
  • the output signal A3 and the clock signal CKB are input to the NOR circuit 16a constituting the waveform timing shaping unit 14a of the malfunction prevention circuit 12-3, and the clock signal is output from the pulse period (low period) of the output signal A3.
  • the output signal X3 is generated by the first NOR operation after the overlap period in which both CK and the clock signal CKB are High is removed and the level is further inverted. Output signal X3 can be used as the output signal for shift register 1 at the same time as the set signal for flip-flop 11-4 in the next stage.
  • the rise of the output signal X3 to High at this time is the fall of the clock signal CK B that occurs next to the rise of the clock signal CK extracted by the clock pulse extraction unit 13a to High (in the figure). It is synchronized with (C) in the figure. Therefore, when this output signal X3 is input to the R terminal of the flip-flop 11-2, the L of the output signal Q2 of the flip-flop 11-2 The falling edge to ow is synchronized with the falling edge of the clock signal CKB to the low level (in the figure) to be extracted by the clock pulse extraction unit 13b of the malfunction prevention circuit 12-2.
  • the high period of the output signal Q2 has a length that includes all the pulses of the clock signal CKB to be extracted, and as described above, the clock pulse extraction unit 13b of the malfunction prevention circuit 12-2. Can extract an entire pulse of the clock signal CKB and generate an output signal A2 with equal pulse width.
  • output signals ⁇ 4, ⁇ 5 ⁇ are generated in the same manner.
  • the period between the output signals X between adjacent stages is equal to the period in which both the clock signal CK and the clock signal CKB are high, that is, both.
  • An interval is provided for a period equal to the period during which it goes low. Therefore, a plurality of output signals XI and ⁇ 2 ⁇ do not become High at the same time. This means that even if the clock signal CK and the clock signal CKB have a shift different from each other by a half cycle, that is, the value of the clock signal CKB power S is larger than the half cycle of the clock signal CK and smaller than the ⁇ cycle.
  • the output signal X is used as the output signal of the shift register 1
  • the shift register 1 is provided in the source panel of the liquid crystal panel, one charge signal period is not overlapped with each source signal line. It can be charged one by one. If the shift register 1 is provided in the gate driver of the liquid crystal panel, each gate signal line can be scanned line-sequentially.
  • the output signal Q (Q1, ⁇ 32%) Can be used as the output signal of the shift register 1.
  • the rising timing of the output signal X to High Determines the reset timing of the previous flip-flop 11 and the set timing of the next flip-flop. Therefore, the output signal Q does not overlap the output signal Q after the second stage with the high period.
  • the shift register 1 is provided in the source driver of the liquid crystal panel, the output signal Q can be used as a so-called “double pulse” with a pulse width of approximately one cycle of the clock signals CK and CKB. As a result, the charging time for each source signal line is reduced. It can be secured sufficiently.
  • FIG. 3 shows a first configuration of the NAND circuits 15a and 15b.
  • This NAND circuit consists of MOS transistors 31-34.
  • MOS transistors 31 and 33 are p-channel type, and MOS transistors 32 and 34 are n-channel type.
  • the high-side power supply that is one power supply is the power supply VDD
  • the low-side power supply that is the other power supply is the power supply VSS
  • the high-side power supply that is one power supply is the power supply VDD
  • VSS the low-side power supply that is the other power supply
  • the source of the MOS transistor 31 is connected to the power supply VDD, and the drain is connected to the drain of the MOS transistor 32.
  • the source of the MOS transistor 33 is connected to the power supply VDD, and the drain is connected to the drain of the MOS transistor 32.
  • the source of MOS transistor 32 is connected to the drain of MOS transistor 34 !.
  • the source of the MOS transistor 34 is connected to the power supply VSS. That is, the MOS transistor 31 and the MOS transistor 33 are connected in parallel to each other, the MOS transistor 32 and the MOS transistor 34 are connected in series to each other, and the parallel circuit and the series circuit are connected in series to each other. Has been.
  • the gate of the MOS transistor 31 and the gate of the MOS transistor 32 are input terminals of the clock signals CK and CKB, that is, one of the input terminals of the NAND circuits 15a and 15b.
  • the gate of the MOS transistor 33 and the gate of the MOS transistor 34 are input terminals for the output signal Q, that is, the other input terminals of the NAND circuits 15a and 15b.
  • the drains of the MOS transistors 31, 32, and 33 are output terminals OUT of the NAND circuits 15a and 15b.
  • the MOS transistor 31 when the MOS transistor 31 is turned on and / or the MOS transistor 33 is turned on, High is output to the output terminal OUT.
  • both MOS transistors 32 and 34 When both MOS transistors 32 and 34 are turned on, Low is output to the output terminal OUT.
  • the path from the power supply VDD power to the output terminal OUT through the MOS transistor 31 is defined as a voltage output path for the power supply VDD, that is, a logic derivation path BH1 for high output.
  • the power supply VDD power is also connected to the output terminal OUT through the MOS transistor 33.
  • the logic derivation route BH2 is used.
  • Power supply VSS power The path from the MOS transistors 32 and 34 to the output terminal OUT is the voltage output path for the power supply VSS, that is, the logic output path BL1 for low output.
  • the logic derivation paths BH1, BH2 and the logic derivation path BL1 constitute one logic derivation stage for deriving high or low logic at the output terminal OUT.
  • each of the NAND circuits 15a and 15b does not constitute one independent IC, but a circuit connected to the subsequent stage of the output terminal OUT that is the logic output terminal of the logic derivation stage is the logic circuit. Since it can be considered as a load of the derivation stage, the logic derivation paths BH1 and BH2 are source current paths that flow current from the power supply VDD to the output terminal OUT, and the logic derivation path BL1 is directed from the output terminal OUT to the power supply VSS. This is a sink current path through which current flows. In this case, the source current and sink current flow only immediately after switching the derived logic.
  • the logic derivation path BH2 is blocked. Therefore, when the input clock signal CK or CKB is High, the logic derivation path BH1 is cut off when the MOS transistor 31 is turned off and the logic derivation path BL1 is turned off when the MOS transistor 32 is turned on. Conduction is performed, and Low is output to the output terminal OUT. That is, the output signal A is low.
  • the MOS transistor 31 is turned on and the logic derivation path BH1 is conducted, and the MOS transistor 32 is turned off and the logic derivation path BL1 is cut off. High is output to the output terminal OUT. That is, the output signal A becomes High.
  • the MOS transistor 33 is turned on. In addition to the N state, the MOS transistor 34 is turned off. At this time, the logic derivation path BH2 is conducted and the logic derivation path BL1 is blocked. Therefore, when the input clock signal CK or CKB is High, the MOS transistors 31 and 32 are both in the OF state, the logic derivation path BH1 is cut off, and High is output to the output terminal OUT. That is, the output signal A becomes High.
  • the MOS transistor 31 is turned on and the logic derivation path BH 1 is conducted, and the MOS transistor 32 is turned off, and the output terminal OUT is set to H. igh is output. That is, the output signal A becomes High.
  • the above contents are such that the output signal A of the NAND circuits 15a and 15b changes in level only while the output signal Q is active, and the output signal Q is inactive. During this period, except when the level of the output signal Q in the even stage changes between active and inactive, hold High and do not cause level change! /, And! / It corresponds to. Therefore, even in the NOR circuits 16a and 16b to which the output signal A is input, the output signal A works to fix the output signal X of the NOR circuits 16a and 16b to Low while the output signal Q is inactive.
  • NOR circuits 16a and 16b the conduction switching operation between the logic derivation path for the high output and the logic derivation path for the low output in the logic derivation stage is prevented. This ensures that the output signal Q is inactive In NOR circuits 16a and 16b, the logic derivation path for High output and the logic derivation path for Low output do not conduct at the same time according to the periodic level change of clock signals CK and CKB. No through current flows through 16b.
  • the logic derivation stage is not limited to the above, but in the logic gate such as a NAND circuit or NOR circuit, a logic circuit such as a CMOS inverter is used in the middle of the gate circuit to derive the logic and transmit it to the subsequent stage. If a circuit stage is provided, this circuit stage is also included. A CMOS inverter as an independent logic gate is also included in the logic derivation stage.
  • the period during which a through current can flow is limited.
  • an increase in power consumption due to the through current and the generation of high frequency noise due to the through current can be suppressed.
  • FIG. 4 (a) shows a second configuration of the NAND circuits 15a and 15b.
  • This NAND circuit consists of MOS transistors 41 and 42.
  • MOS transistor 41 is a p-channel type
  • MOS transistor 42 is an n-channel type.
  • one of the two power supplies is the power supply VDD, and the other power supply is the power supply line for the clock signal CK or CKB.
  • the clock signal CK is not input, but only the clock signal CKB is input as the clock signal, and the power line power is also input, thereby deriving the NAND operation result of the clock signal CK and the output signal Q I decided to.
  • the even stage without inputting the clock signal CKB, only the clock signal CK is input as the clock signal, thereby deriving the NAND operation result of the clock signal CKB and the output signal Q. To do.
  • the source of the MOS transistor 41 is connected to the power supply VDD, and the drain is connected to the drain of the MOS transistor 42.
  • the source of the MOS transistor 42 is an input terminal for the clock signals CK and CKB, that is, one input terminal for the NAND circuits 15a and 15b.
  • the gate of the MOS transistor 41 and the gate of the MOS transistor 42 are input terminals for the output signal Q, that is, the other input terminals of the NAND circuits 15a and 15b.
  • the levels of the clock signals CK and CKB are shown in FIG. 4 (b).
  • the clock signals CK and CKB are set to VSS for the low level and VDD to Vz for the high level.
  • Vz is set to a voltage equal to or higher than the threshold voltage of the MOS transistor 42 so that the MOS transistor 42 is turned on when the output signal Q is High.
  • the NAND circuits 15a and 15b having this configuration when the MOS transistor 41 is turned on, High is output to the output terminal OUT, and when the MOS transistor 42 is turned on, the clock signals CK and CKB inputted to the output terminal OUT are output. Is output.
  • the path from the power supply VDD through the transistor 41 to the output terminal OUT is defined as the logic derivation path B1
  • the path from the clock signal CK, CKB input terminal through the transistor 42 to the output terminal OUT is defined as the logic derivation path B2.
  • the logic derivation path B1 and the logic derivation path B2 constitute one logic derivation stage for deriving high or low logic at the output terminal OUT.
  • the circuit connected to the subsequent stage of the output terminal OUT can be regarded as the load of the logic derivation stage.
  • the logic derivation path B1 is a path for outputting the voltage of the power supply VDD, it is a logic derivation path for High output, and is a source current path through which a current flows from the power supply VDD toward the output terminal OUT.
  • the logic derivation path B1 When the logic derivation path B1 is turned on at the timing when the logic derivation path B1 shifts to the conduction state or the cutoff state, the logic derivation path B2 becomes a sink current path through which current flows from the output terminal OUT to the input terminals of the clock signals CK and CKB. After that, when the clock signals CK and CKB change from High to Low, the sink current path is established. It becomes a source current path to flow. In this case, the source current and sink current flow only immediately after switching the derived logic.
  • FIG. 5 shows a third configuration of the NAND circuits 15a and 15b.
  • This NAND circuit consists of MOS transistors 51 and 52.
  • MOS transistors 51 and 52 are p-channel type.
  • one of the two power supplies is the power supply VDD, and the other power supply is the power supply line for the clock signals CK and CKB.
  • the clock signal CK is not input in the odd-numbered stage, and only the clock signal CKB is input as the clock signal as the clock signal, so that the clock signal CK and the output signal Q are The result of NAND operation is derived.
  • the clock signal CKB is not input and only the clock signal CK is input as the clock signal, and the NAND operation result of the clock signal CKB and the output signal Q is derived.
  • the clock signal CKB is not input and only the clock signal CK is input as the clock signal, and the NAND operation result of the clock signal CKB and the output signal Q is derived.
  • the source of the MOS transistor 51 is connected to the power supply VDD, and the drain is connected to the source of the MOS transistor 52!
  • the drain of the MOS transistor 52 is an input terminal for the clock signals CK and CKB, that is, one input terminal for the NAND circuits 15a and 15b.
  • the gate of the MOS transistor 51 is an input terminal for the output signal Q, that is, the other input terminal of the NAND circuits 15a and 15b.
  • the gate of the MOS transistor 52 is an input terminal for the level inverted signal QB of the output signal Q. This level inversion signal QB can be obtained by passing the output signal Q through an inverter, or it can be obtained from the flip-flop 11 QB pin.
  • the high level of the clock signals CK and CKB is VDD, and the low level is VSS.
  • the NAND circuits 15a and 15b having this configuration when the MOS transistor 51 is turned on, High is output to the output terminal OUT, and when the MOS transistor 52 is turned on, the clock signals CK and CKB inputted to the output terminal OUT are output. Is output. Power supply from VDD
  • the path from the transistor 51 to the output terminal OUT is defined as a logic derivation path B3, and the path from the input terminals of the clock signals CK and CKB through the transistor 52 to the output terminal OUT is defined as a logic derivation path B4.
  • the logic derivation path B3 and the logic derivation path B4 constitute one logic derivation stage for deriving high or low logic at the output terminal OUT.
  • the circuit connected to the subsequent stage of the output terminal OUT can be regarded as the load of the logic derivation stage.
  • the logic derivation route B3 is a route for outputting the voltage of the power supply VDD, it is a logic derivation route for High output, and when the logic derivation route B4 becomes conductive at the timing when the state is changed from the conduction state to the cutoff state.
  • the clock signals CK and CKB are low, a source current path flows from the power supply VDD to the output terminal OUT.
  • the clock signals CK and CKB are high, current flows between the output terminal and the power supply VDD. The state that does not flow.
  • the clock signal CK, CKB When the logic derivation path B4 becomes conductive at the timing when the logic derivation path B3 shifts to the conduction state interrupted state, the clock signal CK, CKB from the output terminal OUT if the clock signal CK, CKB power is low at that timing.
  • Sink current path that flows current toward the input terminal of the clock, and if the clock signals CK and CKB are High at that timing, no current flows between the output terminal OUT and the input terminals of the clock signals CK and CKB
  • the clock signals CK and CKB change from high to low, they become sink current paths, and when the clock signals CK and CKB force change from low to high, the clock signals CK and CKB input from the input terminal to the output terminal OUT. It becomes a source current path for flowing current. In this case, the source current and sink current flow only immediately after switching the derivation logic.
  • the NAND circuits 15a and 15b that is, the clock pulse extraction units 13a and 13b can be configured by only p-channel MOS transistors.
  • the NAND circuits 15a and 15b that is, the clock pulse extraction units 13a and 13b can be configured by only n-channel MOS transistors. In this way, the manufacturing process can be simplified by configuring the entire circuit of the shift register 1 including the circuits other than the clock pulse extraction units 13a and 13b with only one MOS transistor having one polarity. Manufacturing cost can be reduced.
  • the present invention is not limited to this. It can be applied to prevent conduction switching between three or more logic derivation paths that use different power supply voltages.
  • the inactive output signal Q may be used to hold the logic derivation path other than the logic derivation path to be used in the cutoff state, for example. It is the same.
  • FIG. 6 (a) to (c) show the NAN circuit when the waveform of the clock signal CK is rounded and there is a difference between the logical threshold VTHnand of the NAND circuits 15a and 15b and the logical threshold VTHnor of the NOR circuits 16a and 16b.
  • Figure 15a, 15b recognizes the high and low of the clock signal CKnand and NOR circuit 16a, 16b recognizes the high and low of the clock signal CKnor and how it affects the output signals X, Q, A It is a thing. Although not shown, the waveform of the clock signal C KB is also the same as that of the clock signal CK. Figure 6 shows the output signals Xn-1, Qn, and An as representative.
  • Fig. 6 (a) is a diagram showing the case where the logic switching between High and Low is instantaneous in each logic gate and VTHnand ⁇ VThnor.
  • the NAND circuits 15a and 15b output the pulse of the output signal An at the normal operation timing
  • the pulse of the output signal Xn is also output at the normal operation timing, and the shift register 1 operates normally.
  • FIG. 6 (b) is a diagram illustrating a case where the logic switching between High and Low is instantaneous in each logic gate and VThnand ⁇ VThnor. In this case, since the NAND circuits 15a and 15b output the pulse of the output signal An at an incorrect operation timing, the pulse of the output signal Xn is also output at the incorrect operation timing, and the shift register 1 malfunctions.
  • FIG. 6 (c) is a diagram illustrating a case where the logic switching between High and Low is not instantaneous but a transient state appears in each logic gate, and VThnanc VThnor. As an example of such a case, Fig.
  • FIG. 6 (c) shows a state in which the waveform rounding of the clock signal CK is slightly large.
  • the logic switching of the clock signals CKnand and CKnor is shown in the same way as in the instantaneous state, and a transient state appears in the output signals Xn-1, Qn, and An.
  • the NAND circuits 15a and 15b output a V-shaped pulse of the output signal An at an incorrect operation timing.
  • the width td increases and the bottom VX decreases (that is, the pulse increases)
  • the difference between the logical threshold VThnand and the logical threshold VThnor decreases.
  • the double pulse after the second stage is output after the double pulse of the own stage is completed.
  • the circuit of FIG. 7 is obtained by adding a double pulse overlap removal unit 25 (25-1, 25-2,...) To the shift register 201 of FIG.
  • the double pulse overlap removal unit 25 includes a NOR circuit 25a and a delay circuit 25b.
  • the delay circuit 25b has a predetermined number of inverters connected in series, and the output signal Q of its own flip-flop 21 is input to its input terminal.
  • the NOR circuit 25a performs a NOR operation on the output signal of the delay circuit 25b and the output signal X of the next stage, and outputs an output signal Qno as a double pulse.
  • waveform clock rounding and high frequency of the clock signals CK and CKB, malfunction due to variations in logic threshold values in the logic operation circuit, etc., and double pulse overlap removal are performed. It is.
  • FIG. 8 shows a partial configuration of shift register 91 according to the present embodiment.
  • the shift register 91 includes a flip-flop unit 2 and a malfunction prevention unit 60.
  • the malfunction prevention unit 60 includes malfunction prevention circuits 61 (61-1, 61-2,...) At each stage.
  • the malfunction prevention circuit 61 includes a clock pulse extraction unit 13 (13a, 13b), a waveform timing shaping unit 14 (14a, 14b), a delay circuit 17, and a double pulse generation circuit 18.
  • the delay circuit 17 is composed of a series circuit of an inverter 17a and an inverter 17b.
  • the output signal Q of the flip-flop 11 at the stage to which the delay circuit 17 belongs is input to the input terminal of the delay circuit 17.
  • the delay circuit 17 generates and outputs a delayed signal Qd (Qdl, Qd2 '(the number at the end indicates the number of the stage to which it belongs)) obtained by delaying the output signal Q by the two-stage inverters 17a and 17b. .
  • the clock signal CK is input to one input terminal of the NAND circuit 15a of the clock pulse extraction unit 13a in the same manner as in FIG. 1.
  • the delay of the stage to which the clock signal extraction unit 13a belongs belongs to the other input terminal of the NAND circuit 15a.
  • the signal Qd (Qdl, Qd3 "') is input.
  • the clock signal CKB is input to one input terminal of the NAND circuit 15b of the clock pulse extraction unit 13b as in FIG.
  • the delayed signal Qd (Qd2, Qd4 "') of the stage to which the NAND circuit 15b belongs is input to the other input terminal of the NAND circuit 15b.
  • the double pulse generation circuit 18 includes an inverter 18a and a NOR circuit 18b.
  • the input terminal of the inverter 18a receives the delayed signal Qd of the stage to which it belongs.
  • the NOR circuit 18b performs a NOR operation on the output signal of the inverter 18a and the output signal X of the next stage, and generates and outputs an output signal Qno (Qnol, Qno2 ') as a double pulse.
  • the malfunction prevention circuit 61 having the above configuration includes a delay circuit 17 and a double pulse generation circuit 18 in the clock pulse extraction unit 13 (13a, 13b) and the waveform timing shaping unit 14 (14a, 14b) in FIG. Although it is an added configuration, it is also composed of logic operation circuits that perform MOS-type logic operations.
  • FIG. 9 is a timing chart showing the operation of the shift register 91 configured as described above.
  • the clock signals CK and CKB have waveform rounding and are assumed to be VThnancKVThnor.
  • "H” and “L” below the clock signals CK and CKB are High and Low that recognize the NAND circuit 15a and 15b force S.
  • "H” and “L” above the clock signals CK and CKB are High and Low recognized by NOR circuits 16a and 16b.
  • the NAND circuit 15a since the output signal Q1 becomes the delay signal Qdl and is input to the clock pulse extraction unit 13a, before the NAND circuit 15a starts extracting the clock signal CK in the High period. In this case, only NAND operation of the clock signal CK recognized as High and the delay signal Qdl of Low and NAND operation of the clock signal CK recognized as Low and the delay signal Qdl are performed, so the output signal A1 becomes Low. There is nothing. Accordingly, the NAND circuit 15a normally generates an output signal A1 as a result of extracting a predetermined number of pulses of the clock signal CK (here, one clock pulse).
  • the NOR circuit 16a since the NOR circuit 16a recognizes the clock signal CKB as Low during the same period as when the High clock signal CK is being extracted, the NOR circuit 16a outputs the output signal XI that is just the level inverted of the output signal A1. Is generated and output. Thereafter, similar signal generation is performed in each stage.
  • the pulses of the delayed signals Qd2, Qd3, Qd4 are output signal Q (Q1, Q2 "') Starts with a delay of “delay” in the figure from the pulse edge of the output signal
  • the pulse of the output signal Qnol starts at the start timing of the pulse of the delay signal Qd 1 and ends at the start timing of the pulse of the output signal X2
  • the pulse of the output signal Qno2 starts at the start timing of the pulse of the delay signal Qd2, and ends at the start timing of the pulse of the output signal X3.
  • the pulse of the output signal Qno3 starts at the start timing of the pulse of the delay signal Qd3.
  • FIG. 10 shows a partial configuration of shift register 92, which is another shift register according to the present embodiment.
  • the shift register 92 includes a flip-flop unit 2 and a malfunction prevention unit 70.
  • the malfunction prevention unit 70 includes malfunction prevention circuits 71 (71-1, 71-2,...) At each stage.
  • the malfunction prevention circuit 71 includes a clock pulse extraction unit 13 (13a, 13b), a waveform timing shaping unit 14 (14a, 14b), and a delay circuit 19.
  • the delay circuit 19 includes inverters 19a, 19b, 19c, and a NOR circuit 19d.
  • the inverter 19a receives the output signal Q (Q1, Q2 %) of the flip-flop 11 of the stage to which it belongs, and the inverter 19b outputs the level inversion signal QB (QB1, QB2 "')
  • the inverter 19b and the inverter 19c are connected in series with each other, the level inverted signal QB is input to the inverter 19b, and the output signal of the inverter 19b is input to the inverter 19c.
  • the level inversion signal QB is delayed and output as a delayed signal QBd (QBdl, QBd2 "-) from the inverter 19c.
  • the circuit 19d performs a NOR operation on the level inverted signal QB and the output signal of the inverter 19c, and generates and outputs an intermediate signal Qno (Qnol, Qno2 "').
  • the intermediate signal Qno is output from the shift register 92. It becomes a double pulse as an output signal.
  • the clock signal CK is input to one input terminal of the NAND circuit 15a of the clock pulse extraction unit 13a in the same manner as in FIG. 1.
  • the other input terminal of the NAND circuit 15a is the middle of the stage to which it belongs.
  • the signal Qno (Qno 1, Qno3 "-) is input.
  • the clock signal CK B is input to one input terminal of the NAND circuit 15b of the clock pulse extraction unit 13b as in FIG. 1.
  • NAND circuit 15b The other intermediate input terminal receives the intermediate signal Qno (Qno2, Qno4 ---) of the stage to which it belongs.
  • the malfunction prevention circuit 71 configured as described above has a configuration in which a delay circuit 19 is added to the clock pulse extraction unit 13 (13a, 13b) and the waveform timing shaping unit 14 (14a, 14b) in FIG. Force It is also composed of logic operation circuits that perform MOS-type logic operations.
  • FIG. 11 is a timing chart showing the operation of the shift register 92 configured as described above.
  • the clock signals CK and CKB have waveform rounding and are assumed to be VThnancKVThn or. Also, “H” and “L” below the clock signals CK and CKB are High and Low recognized by the NAND circuits 15a and 15b, and “H” and “L” above the clock signals CK and CKB are NOR. High and Low recognized by circuits 16a and 16b.
  • the level inversion signal QB1 generated from the output signal Q1 is input to the clock pulse extraction unit 13a as the intermediate signal Qnol, so that the NAND circuit 15a is in the High period.
  • the NAND circuit 15a normally generates an output signal A1 as a result of extracting a predetermined number of pulses of the clock signal CK (here, a pulse shorter than one clock pulse).
  • the NOR circuit 16a recognizes the clock signal CKB as Low, so the NOR circuit 16a outputs the output signal XI that is just the level inverted of the output signal A1. Generate and output. Thereafter, similar signal generation is performed at each stage. [0141] However, in the extraction of the pulse of the clock signal CK, the delay force against the output signal Q1 of the delay signal QBdl (level inversion signal QBdl) is within the timing until the start of the extraction pulse of the clock signal CK.
  • One pulse of the clock signal CK is also extracted as the start timing force of the pulse, but if the delay is prolonged until after the start of the extraction pulse, the pulse of the clock signal CK is extracted after the start timing of the pulse.
  • the delay is finished by the start timing of the extraction pulse so that the start timing of the output signal XI can be generated normally.
  • the level inversion signal QB is used as the delay signal QBd (Qdl, Qd2 "-), so that the pulses of the delay signals QBd2, QBd3, QBd4 are level inverted.
  • the pulse of intermediate signal Qnol which is the output signal of shift register 92, starts at the start timing of the pulse of delayed signal QBdl.
  • the pulse of the intermediate signal Qno2, which is the output signal of the shift register 92 starts at the start timing of the pulse of the delayed signal QBd2, and ends at the start timing of the output signal X3.
  • the pulse of the intermediate signal Qno3 that is the output signal of the shift register 92 starts at the start timing of the pulse of the delay signal QBd3 and ends at the start timing of the norse of the output signal X4.
  • Trust There will always be an interval of “de lay” between the pulse of Qno and the pulse of the intermediate signal Qno after the second stage, which means that the clock signals CK and CKB have waveform irregularities, Even if there is a difference in logic threshold between logic gates as in VThnanc VThnor, the input signal of the next flip-flop can be generated normally and double pulse overlap removal can be performed.
  • the first clock signal and the second clock signal are out of phase with each other such that the high period and the low period are equal, and the logical operation is
  • the first NAND operation which is a NAND operation of the output signal of the flip-flop and the first clock signal, is performed in one of the odd and even stages of the shift register.
  • a first NOR operation that is a NOR operation of the NAND operation result of 1 and the second clock signal is performed, and the output signal of the flip-flop is connected to the other of the odd and even stages of the shift register.
  • NAND performance with the second clock signal above A second NAND operation that is an arithmetic operation may be performed, and a second NOR operation that is a NOR operation between the result of the second NAND operation and the first clock signal may be performed.
  • the flip-flop output is performed by performing the first NAND operation on one of the odd and even stages of the shift register and performing the second NAND operation on the other.
  • the output signal of this flip-flop can be used to keep a predetermined logic derivation path cut off at each logic derivation stage. Accordingly, it is possible to prevent the plurality of logic derivation paths from performing the conduction switching operation in accordance with the periodic level change of the first clock signal or the second clock signal in each logic derivation stage.
  • the output signal of the shift register can be generated by the first NOR operation using the result of the first NAND operation and the second NOR operation using the result of the second NAND operation.
  • the output signal of this shift register can be used as the input signal of the next flip-flop.
  • the first clock signal and the second clock signal are both in the high period and the low period, and the forces that are out of phase with each other. With the above configuration, the input signals of the flip-flops may overlap between the stages. This prevents the shift register from malfunctioning.
  • the first clock signal and the second clock signal are both out of phase with each other such that the High period and the Low period are equal, A delay signal obtained by delaying the output signal of the flip-flop input to the logic operation circuit is generated, and the delay signal and the first clock signal are generated in one of the odd and even stages of the shift register.
  • the first NAND operation that is the NAND operation of the first NAND operation and the first NOR operation that is the NOR operation of the result of the first NAND operation and the second clock signal are performed, and the odd number of the shift register
  • a second NAND operation that is a NAND operation of the delayed signal and the second clock signal is performed, and the result of the second NAND operation and the first clock are NOR performance with signal It may be by performing a second NOR operation that is an arithmetic operation.
  • the flip-flop output When the signal is inactive, the output signal of this flip-flop can be used to keep a predetermined logic derivation path cut off at each logic derivation stage. Accordingly, it is possible to prevent the plurality of logic derivation paths from performing the conduction switching operation in accordance with the periodic level change of the first clock signal or the second clock signal in each logic derivation stage.
  • the output signal of the shift register can be generated by the first NOR operation using the result of the first NAND operation and the second NOR operation using the result of the second NAND operation.
  • the output signal of this shift register can be used as the input signal of the next flip-flop.
  • the first clock signal and the second clock signal are both in the high period and the low period, and the forces that are out of phase with each other. With the above configuration, the input signals of the flip-flops may overlap between the stages. This prevents the shift register from malfunctioning.
  • the delay signal of the output signal of the flip-flop is used for the first NAND operation and the second NAND operation, the first clock signal and the second clock signal have waveform rounding, and Even if there is a difference in the logic threshold value between the logic gates of the logic operation circuit, the input signal of the next flip-flop can be normally generated.
  • the use of the delay signal produces an effect that a double pulse that does not overlap with the output signal of the shift register after two stages can be generated as the output signal of the shift register.
  • the first clock signal and the second clock signal are both out of phase with each other such that the High period and the Low period are equal
  • a delay signal is generated by delaying the level inversion signal of the output signal of the flip-flop input to the logic operation circuit, and the NOR operation of the delay signal and the level inversion signal is performed.
  • Intermediate signal is generated, and in one of the odd and even stages of the shift register, a first NAND operation that is a NAND operation of the intermediate signal and the first clock signal is performed.
  • a first NOR operation which is a NOR operation between the result of the first NAND operation and the second clock signal, is performed, and the intermediate signal and the second signal are output at the other of the odd and even stages of the shift register.
  • the flip-flop output is performed by performing the first NAND operation in one of the odd and even stages of the shift register and performing the second NAND operation in the other.
  • the output signal of this flip-flop can be used to keep a predetermined logic derivation path cut off at each logic derivation stage. Accordingly, it is possible to prevent the plurality of logic derivation paths from performing the conduction switching operation in accordance with the periodic level change of the first clock signal or the second clock signal in each logic derivation stage.
  • the output signal of the shift register can be generated by the first NOR operation using the result of the first NAND operation and the second NOR operation using the result of the second NAND operation.
  • the output signal of this shift register can be used as the input signal of the next flip-flop.
  • the first clock signal and the second clock signal are both in the high period and the low period, and the forces that are out of phase with each other. With the above configuration, the input signals of the flip-flops may overlap between the stages. This prevents the shift register from malfunctioning.
  • the delay signal of the output signal of the flip-flop and the intermediate signal generated from the delay signal are used for the first NAND operation and the second NAND operation, the first clock signal and the second clock Even if the signal has a rounded waveform and there is a difference in the logic threshold between the logic gates of the logic operation circuit, the input signal to the next flip-flop can be generated normally! Play.
  • the intermediate signal it is possible to generate a double pulse that does not overlap with the output signal of the shift register after the second stage as the output signal of the shift register.
  • the generated input signal of the flip-flop at the next stage may also serve as the output signal of the shift register! /.
  • the drive circuit according to the present invention provides an output signal of the shift register by NOR operation of the level inversion signal of the delay signal and the input signal of the flip-flop of the next stage of the flip-flop of the next stage. May be generated.
  • the drive circuit of the present invention may use the intermediate signal as an output signal of the shift register.
  • the display device of the present invention may include the drive circuit and the display panel.
  • the first clock signal and the second clock signal are out of phase with each other such that the High period and the Low period are equal, and the shift is performed.
  • a first NAND operation that is a NAND operation of the output signal of the flip-flop and the first clock signal is performed, and the first NAND operation is performed.
  • a first NOR operation that is a NOR operation of the result and the second clock signal is performed, and the output signal of the flip-flop and the second second signal are output in the other of the odd and even stages of the shift register.
  • the second that is NAND operation with the clock signal While performing a NAND operation the logical operation may be performed by performing a second NOR operation that is a NOR operation between the result of the second NAND operation and the first clock signal.
  • the flip-flop output is performed by performing the first NAND operation on one of the odd and even stages of the shift register and performing the second NAND operation on the other.
  • the output signal of this flip-flop can be used to keep a predetermined logic derivation path cut off at each logic derivation stage. Accordingly, it is possible to prevent the plurality of logic derivation paths from performing the conduction switching operation in accordance with the periodic level change of the first clock signal or the second clock signal in each logic derivation stage.
  • the output signal of the shift register can be generated by the first NOR operation using the result of the first NAND operation and the second NOR operation using the result of the second NAND operation.
  • the output signal of this shift register can be used as the input signal of the next flip-flop.
  • the first clock signal and the second clock signal are both in the high period and the low period, and the forces that are out of phase with each other. With the above configuration, the input signals of the flip-flops may overlap between the stages. This prevents the shift register from malfunctioning.
  • the first clock signal and the second clock signal are out of phase with each other so that the High period and the Low period are equal to each other, and A delay signal obtained by delaying the output signal of the flip-flop input to the arithmetic circuit is generated, and the delay signal, the first clock signal, and the first clock signal are generated in one of the odd and even stages of the shift register.
  • the first NAND operation which is the NAND operation of the above
  • the first NOR operation which is the NOR operation of the result of the first NAND operation and the second clock signal
  • the odd number of the shift register A second NAND operation that is a NAND operation of the delayed signal and the second clock signal is performed on the other of the stages and the even stages, and the result of the second NAND operation and the first It is a NOR operation with the clock signal
  • the logical operation may be performed by performing a second NOR operation.
  • the flip-flop output is performed by performing the first NAND operation in one of the odd-numbered stage and the even-numbered stage of the shift register and performing the second NAND operation in the other.
  • the output signal of this flip-flop can be used to keep a predetermined logic derivation path cut off at each logic derivation stage. Accordingly, it is possible to prevent the plurality of logic derivation paths from performing the conduction switching operation in accordance with the periodic level change of the first clock signal or the second clock signal in each logic derivation stage.
  • an output signal of the shift register can be generated by the first NOR operation using the result of the first NAND operation and the second NOR operation using the result of the second NAND operation.
  • the output signal of this shift register can be used as the input signal of the next flip-flop.
  • the first clock signal and the second clock signal are both in the high period and the low period, and the forces that are out of phase with each other. With the above configuration, the input signals of the flip-flops may overlap between the stages. This prevents the shift register from malfunctioning.
  • the delay signal of the output signal of the flip-flop is used for the first NAND operation and the second NAND operation, the first clock signal and the second clock signal have waveform rounding, and Even if there is a difference in the logic threshold value between the logic gates of the logic operation circuit, the input signal of the next flip-flop can be normally generated.
  • the first clock signal and the second clock signal are both out of phase with each other such that the high period and the low period are equal to each other.
  • a delayed signal is generated by delaying the level inverted signal of the output signal of the flip-flop input to the arithmetic circuit, and NOR operation is performed on the delayed signal and the level inverted signal.
  • a first NOR operation which is a NOR operation between the result of the first NAND operation and the second clock signal, is performed, and the intermediate signal and the second signal are output at the other of the odd and even stages of the shift register.
  • a second NAND operation that is a NAND operation with the second clock signal is performed, and a second NOR operation that is a NOR operation between the result of the second NAND operation and the first clock signal is performed. Therefore, the above logical operation is performed.
  • the flip-flop output When the signal is inactive, the output signal of this flip-flop can be used to keep a predetermined logic derivation path cut off at each logic derivation stage. Accordingly, it is possible to prevent the plurality of logic derivation paths from performing the conduction switching operation in accordance with the periodic level change of the first clock signal or the second clock signal in each logic derivation stage.
  • the output signal of the shift register can be generated by the first NOR operation using the result of the first NAND operation and the second NOR operation using the result of the second NAND operation.
  • the output signal of this shift register can be used as the input signal of the next flip-flop.
  • the first clock signal and the second clock signal are both in the high period and the low period, and the forces that are out of phase with each other. With the above configuration, the input signals of the flip-flops may overlap between the stages. This prevents the shift register from malfunctioning.
  • the delay signal of the output signal of the flip-flop and the intermediate signal generated from the delay signal are used for the first NAND operation and the second NAND operation, the first clock signal and the second clock Even if the signal has a rounded waveform and there is a difference in the logic threshold value between the logic gates of the logic operation circuit, the input signal of the next stage flip-flop is generated normally. If you can!
  • the generated input signal of the flip-flop at the next stage may also serve as the output signal of the shift register.
  • the display device driving method of the present invention includes the shift register based on a NOR operation of a level inversion signal of the delay signal and an input signal of the next flip-flop of the next flip-flop.
  • the output signal may be generated.
  • the display device driving method of the present invention may use the intermediate signal as an output signal of the shift register.
  • the present invention can be suitably used for a liquid crystal display device.

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Abstract

　シフトレジスタ（１）において、フリップフロップ（１１）の出力信号（Ｑ）が非アクティブであるとき、クロックパルス抽出部（１３ａ、１３ｂ）のＮＡＮＤ回路（１５ａ、１５ｂ）を、出力信号（Ｑ）の入力によって、Ｈｉｇｈ出力用の論理導出経路とＬｏｗ出力用の論理導出経路とが、クロック信号（ＣＫ、ＣＫＢ）の周期的なレベル変化に応じて導通切り替え動作を行うことを防止する。

Description

明 細 書
駆動回路およびそれを備えた表示装置ならびに表示装置の駆動方法 技術分野
[0001] 本発明は、液晶表示装置などの表示パネルを駆動する駆動回路に関するものであ る。
背景技術
[0002] 液晶表示装置には、表示パネルを駆動するための駆動回路として、ソースドライバ 回路およびゲートドライバ回路が備えられている。これらの駆動回路には、表示パネ ルの駆動タイミングを制御する駆動信号を生成するためのシフトレジスタが用いられ る。このようなシフトレジスタの一例を図 12に示す。
[0003] 図 12に示すシフトレジスタ 101は、各段毎に、セット'リセット型フリップフロップ 102
(102—1、 102— 2、…；)と CMOS構成のアナログスィッチ 103 (103— 1、 103— 2、 · ··)とを備えている。また、シフトレジスタ 101には、スタートパルス SPと、互いに位相 が異なる 2つのクロック信号 CK'CKBとが入力されるようになっている。
[0004] セット'リセット型フリップフロップ（以下、単にフリップフロップと称する） 102は、 S端 子に入力されるセット信号がアクティブになることでセットされ、 Q端子からの出力信 号 Q (Q1、 <32· ··)が Highとなる。そして、セット信号が非アクティブになっても、その 出力状態を保持し続け、 R端子に入力されるリセット信号がアクティブになるとリセット され、出力信号 Qが Lowとなり、リセット信号が非アクティブになっても、次にセット信 号がアクティブになるまでその状態を保持し続けるものである。
[0005] 各フリップフロップ 102のうち、図 12において左端にある初段のフリップフロップ 10 2—1には、スタートパルス SPがセット信号として入力される。 2段目以降のフリップフ ロップ 102には、それぞれの 1つ前の段のフリップフロップ 102に対応するアナログス イッチ 103からの出力信号 Χ(Χ1、 Χ2· ··)がセット信号として入力される。また、各フリ ップフロップ 102には、それぞれの 1つ後の段のフリップフロップ 102に対応するアナ ログスィッチ 103からの出力信号 Χ(Χ2、Χ3· ··)がリセット信号として入力される。
[0006] 各アナログスィッチ 103は、対応するフリップフロップ 102から Highの出力信号 Q ( Ql、 <32· ··)が出力されている期間、オン状態となり、クロック信号 CK或いは CKBを 出力信号 Χ(Χ1、 Χ2· ··)として出力し、これがシフトレジスタ 101の出力信号として出 力される。詳細には、奇数段のフリップフロップ 102に対応するアナログスィッチ 103 1S クロック信号 CKを出力し、偶数段のフリップフロップ 102に対応するアナログスィ ツチ 103が、クロック信号 CKBを出力する。
[0007] なお、各アナログスィッチ 103に設けられているインバータ 104は、アナログスィッチ 103を構成する、並列接続された PMOSトランジスタと NMOSトランジスタとの各ゲ ートに、相反するレベルのコントロール信号を供給するためのものである。
[0008] そして、これら出力信号 Xであるクロック信号 CK或いはクロック信号 CKB力 上述し たように、それぞれの次段（1つ後の段）のフリップフロップ 102へセット信号として入 力される一方、それぞれの前段（1つ前の段）のフリップフロップ 102ヘリセット信号と してち人力される。
[0009] このような構成において、初段のフリップフロップ 102— 1に、スタートパルス SPがセ ット信号として入力され、初段のフリップフロップ 102—1がセットされると、出力信号 Q 1が Highとなる。
[0010] フリップフロップ 102—1の出力信号 Q1が Highとなることで、初段のフリップフロッ プ 102— 1に対応するアナログスィッチ 103— 1がオンとなり、アナログスィッチ 103— 1からは、クロック信号 CKが出力信号 XIとして出力され、これがシフトレジスタ 101の 初段の出力信号として出力される。
[0011] また、このクロック信号 CKである出力信号 XIは、 2段目のフリップフロップ 102— 2 にセット信号としても入力されるので、出力信号 XIが Highになるタイミングで、 2段目 のフリップフロップ 102— 2がセットされ、上記と同様にして、出力信号 Q2が Highとな る。 2段目のフリップフロップ 102— 2の出力信号 Q2が Highとなることで、 2段目のフ リップフロップ 102— 2に対応するアナログスィッチ 103— 2がオンとなり、アナログスィ ツチ 103— 2からは、クロック信号 CKBが出力信号 X2として出力され、これがシフトレ ジスタ 101の 2段目の出力信号として出力される。
[0012] そして、このクロック信号 CKBである出力信号 X2も、上記と同様にして、 3段目のフ リップフロップ 102— 3にセット信号としても入力されるので、出力信号 X2が Highに なるタイミングで、 3段目のフリップフロップ 102— 3がセットされることとなり、出力信号 Q3が Highとなる。また、このクロック信号 CKBである出力信号 X2は、 1つ前の段、 つまり初段のフリップフロップ 102— 1にリセット信号としても入力されるので、出力信 号 X2が Highになるタイミングで、初段のフリップフロップ 102— 1がリセットされ、出力 信号 Q 1が Lowとなり、初段のフリップフロップ 102— 1に対応するアナログスィッチ 1 03— 1がオフとなる。
[0013] このようなフリップフロップ 102のセット'リセット動作と、これによるアナログスィッチ 1 03の開閉動作が各段で順次行われることで、上記シフトレジスタ 101からは、クロック 信号 CK'CKBと同じ幅をもつ、互いに重ならない出力信号 X (XI, Χ2· ··)が出力さ れることとなる。
[0014] しかしながら、上記シフトレジスタ 101の構成では、クロック信号 CK'CKBに位相ず れがある場合に、シフトレジスタ 101が誤動作する恐れがあるといった問題点を有し ている。
[0015] 上記誤動作について、図 13を用いて説明する。図 13は、シフトレジスタ 101の動作 を示すタイミングチャートであり、クロック信号 CK'CKBに位相ずれがある場合のもの である。クロック信号 CKBの位相力 クロック信号 CKの位相に対して遅れる方向に ずれている。
[0016] スタートパルス SPの立ち上がり（A)で、初段のフリップフロップ 102— 1がセットされ 、出力信号 Q1が Highとなる。出力信号 Q1が Highの間、初段のフリップフロップ 10 2—1に対応するアナログスィッチ 103— 1がオンするため、クロック信号 CKが、出力 信号 XIとして出力される。そして、この出力信号 XIが、 2段目のフリップフロップ 102 2にセット信号としても入力されるので、この出力信号 XIの立ち上がり（B)で、 2段 目のフリップフロップ 102— 2がセットされ、出力信号 Q2が Highとなる。
[0017] ところが、ここで、クロック信号 CKBの位相がクロック信号 CKの位相に対してずれて いるために、クロック信号 CKとクロック信号 CKBとが共に Highとなる期間が存在する 。そのため、クロック信号 CKBの遅れ分 (ズレ）に相当する余分なパルス PP力 本来 のクロック信号 CKBのパルス PPPに先んじて出力信号 X2として出力される。 3段目 のフリップフロップ 102— 3は、この出力信号 X2をセット信号としているので、本来で あれば (D)のタイミングでセットされるもの力 この余分な出力信号 X2にて（C)のタイ ミングでセットされてしまう。
[0018] その結果、 3段目のフリップフロップ 102— 3に対応するアナログスィッチ 103— 3か ら、 Highの出力信号 X3が出力信号 XIと同じタイミングで出力されてしまい、 3段目 以降のフリップフロップ 102…全てが同時にセットされることとなって、シフトレジスタ 1 01が正常に動作せず、誤動作することとなる。
[0019] また、このようなクロック信号 CK'CKB間の位相ずれは、クロック信号 CK'CKBが シフトレジスタ 101内部を伝送される間にも生じるものである。
[0020] このような誤動作を防止する技術として、特許文献 1に記載されたものがある。特許 文献 1に記載されたシフトレジスタを図 14に示す。
[0021] 図 14に示すシフトレジスタ 201は、フリップフロップ部 202と誤動作防止部 203とを 備えて構成されている。フリップフロップ部 202には、各段毎に、セット'リセット型フリ ップフロップ 21 (21— 1、 21 - 2,…；)が設けられており、誤動作防止部 203には、各 段毎に、誤動作防止回路 22 (22—1、 22- 2,…；)が設けられている。言い換えれば 、シフトレジスタ 201は、各段毎に、セット'リセット型フリップフロップ（以下、単にフリツ プフロップと称する） 21が設けられており、各フリップフロップ 21に対応して、その出 力信号 Q (Q1、Q2 )が入力される誤動作防止回路 22が 1つずっ配設されている。 このようなシフトレジスタ 201には、スタートパルス SPと、互いに位相が異なる 2つのク ロック信号 CK'CKBとが入力されるようになっている。
[0022] フリップフロップ部 202は、図 14において左端にある初段のフリップフロップ 21— 1 にスタートパルス SPが入力されることで、左端のフリップフロップ 21から順に、出力信 号 Q(Q1、 <32· ··)を出力していくものである。
[0023] セット'リセット型であるフリップフロップ 21は、 S端子に入力されるセット信号がァク ティブになることでセットされ、 Q端子力もの出力信号 Q (Q1, <32· ··)が Highとなる。 そして、セット信号が非アクティブになっても、その出力状態を保持し続け、 R端子に 入力されるリセット信号がアクティブになるとリセットされ、出力信号 Qが Lowとなり、リ セット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態 を保持し続けるようになって ヽる。 [0024] 各フリップフロップ 21のうち、図 14において左端にある初段のフリップフロップ 21— 1には、スタートパルス SPがセット信号として入力される。 2段目以降のフリップフロッ プ 21には、それぞれの 1つ前の段のフリップフロップ 21の出力信号 Q (Q1、 Q2- ") が入力される誤動作防止回路 22 (対応する誤動作防止回路 22)の出力信号 X(X1、 Χ2· ··)がセット信号として入力される。また、各フリップフロップ 21には、それぞれの 1 つ後の段のフリップフロップ 21に対応する誤動作防止回路 22の出力信号 X(X1、X 2· ··)がリセット信号として入力される。
[0025] 誤動作防止部 203は、クロック信号 CKとクロック信号 CKBとの間に位相ずれが発 生し、クロック信号 CKとクロック信号 CKBとに波形が重なる、共に Highとなる期間が あっても、シフトレジスタ 201が誤動作しないようにするものである。誤動作防止回路 2 2は、位相差検出部 23 (23a、 23b)と波形タイミング整形部 24 (24a、 24b)とからな る。
[0026] 位相差検出部 23は、次段のフリップフロップ 21へと入力させるクロック信号 (CK或 いは CKB)の波形より他のクロック信号と波形 (CKB或いは CK)が重なり合う部分を 除去して重なり除去クロック信号を生成するものである。ここでは、位相差検出部 23 は、クロック信号 CKとクロック信号 CKBとの波形を検出して、クロック信号 CKとクロッ ク信号 CKBとが重ならな 、波形を抽出し、これを新たなクロック信号 (重なり除去クロ ック信号）として生成する。
[0027] 位相差検出部 23は、奇数段と偶数段とで生成する重なり除去クロック信号が異なり 、奇数段用の位相差検出部 23aは、奇数段用の重なり除去クロック信号として、出力 信号 Al、 A3· ··を出力する。出力信号 Al、 A3· ··は、クロック信号 CKより、クロック信 号 CKとクロック信号 CKBとが共に Highとなるズレ部分を除去した信号となる（図 15 参照)。偶数段用の位相差検出部 23bは、偶数段用のクロック信号として、出力信号 A2、 A4…を出力する。出力信号 A2、 A4…は、クロック信号 CKBより、クロック信号 CKとクロック信号 CKBとが共に Highとなるズレ部分を除去した信号となる（図 15参 照)。このようにして新たなクロック信号を生成することで、奇数段用のクロック信号で ある出力信号 Al、 A3· ··と、偶数段用のクロック信号である出力信号 A2、 A4…とは 、互いに High期間の重ならない信号となる（図 15参照)。 [0028] このような位相差検出部 23a' 23bは、図 14に示すように、 NOR回路 NOR1とイン バータ INV1とから構成することができる。この場合、奇数段の位相差検出部 23aで は、 NOR回路 NOR1に、クロック信号 CKBが直接入力されると共に、クロック信号 C Kがインバータ INV1を介して反転して入力される。これにより、 NOR回路 NOR1か らは、クロック信号 CKが Highでクロック信号 CKBが Lowの期間に Highとなる信号 が出力され、これが出力信号 Al、 A3· ··となる（図 15参照)。
[0029] また、偶数段の位相差検出部 23bでは、奇数段の場合とは逆になる。つまり、 NOR 回路 NOR1には、クロック信号 CKの方が直接入力され、クロック信号 CKBがインバ ータ INV1を介して反転して入力される。これにより、 NOR回路 NOR1からは、クロッ ク信号 CK力 owでクロック信号 CKBが Highの期間に Highとなる信号が出力され、 これが出力信号 Α2、 ΑΦ ··となる（図 15参照)。
[0030] そして、図 15より分力るように、この場合、奇数段の位相差検出部 23aからの出力 信号 Al、 A3· ··と、偶数段の位相差検出部 23bからの出力信号 A2、 A4…とは、クロ ック信号 CK · CKB間のズレに相当する分の間隔を互!、の High期間の間に有する 信号となる。
[0031] 各波形タイミング整形部 24は、対応するフリップフロップ 21の出力信号 Q (Q1、 Q2 …；)の Highとなる期間に、対応する位相差検出部 23にて生成された重なり除去クロ ック信号である出力信号 A (Al、 A2、 A3· ··)が Highとなる期間を抽出して出力信号 Χ(Χ1、 Χ2· ··)を生成し、これをそれぞれの次段のフリップフロップ 21のセット信号と するものであり、奇数段も偶数段も同じ構成である。
[0032] また、各波形タイミング整形部 24の出力信号 X (XI、 Χ2· ··)は、シフトレジスタ 201 の出力信号として出力されると共に、それぞれの前段のフリップフロップ 21ヘリセット 信号としても入力され、前段のフリップフロップ 21をリセットするようになっている。
[0033] このような波形タイミング整形部 24は、図 14に示すように、 NAND回路 NAND1と インバータ INV2と力も構成することができる。 NAND回路 NAND1には、対応する 位相差検出部 23の出力信号 A (Al、 A2、 A3· ··)と、対応するフリップフロップ 21の 出力信号 Q (Q1、 Q2、 Q3 )とが入力され、その出力がインバータ INV2を介して反 転され、出力信号 Χ(Χ1、 Χ2· ··)として出力される。 NAND回路 NAND1は、入力さ れる出力信号 Aと出力信号 Qとが共に Highの期間のみ Low出力となるので、各波形 タイミング整形部 24からは、出力信号 Aと出力信号 Qとが共に Highの期間のみに Hi ghとなる出力信号 X (XI、 Χ2· · ·)が出力される（図 15参照)。
[0034] このような構成のシフトレジスタ 201の動作を、図 15のタイミングチャートを用いて説 明する。初段のフリップフロップ 21— 1に、スタートパルス SPがセット信号として入力 されると、初段のフリップフロップ 21— 1がセットされ (ァ）、出力信号 Q1が Highとなる
[0035] フリップフロップ 21— 1から出力信号 Q1が Highとなることで、初段のフリップフロッ プ 21— 1に対応する誤動作防止回路 22— 1から、詳細にはその波形タイミング整形 部 24から、誤動作防止回路 22— 1の位相差検出部 23aで生成された出力信号 A1 が Highの期間 Highとなる出力信号 XIが出力され、これがシフトレジスタ 201の初段 の出力として出力される。
[0036] また、この出力信号 XIは、 2段目のフリップフロップ 21— 2にもセット信号として入力 され、出力信号 XIが Highになるタイミングで、 2段目のフリップフロップ 21— 2がセッ トされ (ィ）、上記と同様にして、 2段目のフリップフロップ 21— 2の出力信号 Q2が Hig hとなる。フリップフロップ 21— 2の出力信号 Q2が Highとなることで、 2段目のフリップ フロップ 21— 2に対応する誤動作防止回路 22— 2から、詳細にはその波形タイミング 整形部 24bから、誤動作防止回路 22— 2の位相差検出部 23bで生成された出力信 号 A2が Highの期間 Highとなる出力信号 X2が出力され、これがシフトレジスタ 201 の 2段目の出力として出力される。
[0037] そして、この出力信号 X2は、上記と同様に、 3段目のフリップフロップ 21— 3にもセ ット信号としても入力され、出力信号 X2が Highになるタイミングで、 3段目のフリップ フロップ 21— 3がセットされ (ゥ）、対応する誤動作防止回路 22— 3から、出力信号 A 3が Highの期間 Highとなる出力信号 X3が出力され、これがシフトレジスタ 201の 3 段目の出力として出力される。また、この出力信号 X2は、 1つ前の段、つまり初段の フリップフロップ 21— 1にリセット信号としても入力されるので、出力信号 X2が Highに なるタイミングで、初段のフリップフロップ 21— 1がリセットされ (ォ）、出力信号 Q1が L owレべノレとなる„ [0038] 出力信号 X3は、上記と同様にして、 4段目のフリップフロップ 21—4にセット信号と して入力されるので、出力信号 X3が Highになるタイミングで、 4段目のフリップフロッ プ 21— 4がセットされ（ェ）、また、 1つ前の段、つまり 2段目のフリップフロップ 21— 2 にリセット信号としても入力されるので、出力信号 X3が Highになるタイミングで、 2段 目のフリップフロップ 21— 2がリセットされる（力）。
[0039] このようなフリップフロップ 21のセット'リセット動作と、誤動作防止回路 22による出 力信号 Χ(Χ1、 Χ2· ··)の出力動作が、シフトレジスタ 201の各段で順次行われること で、上記シフトレジスタ 201の奇数段からは、奇数段用の重なり除去クロック信号であ る出力信号 Al、 A3· ··の High期間を利用した出力信号 XI、 X3が出力される一方、 シフトレジスタ 201の偶数段からは、奇数段用の重なり除去クロック信号である出力信 号 A1、 A3 · · ·の High期間とは重ならな 、偶数段用の重なり除去クロック信号である 出力信号 A2、 A4…の High期間を利用した出力信号 X2、 X4…が出力され、結局 は、互いに重ならない出力信号 Χ(Χ1、 Χ2· ··)が出力されることとなる。
[0040] したがって、このような出力信号 Χ(Χ1、 Χ2· ··)を次段のフリップフロップ 21のセット 信号とすることで、たとえクロック信号 CK'CKBに位相ずれが生じていても、シフトレ ジスタ 201は誤動作することなく正常に動作することができる。
特許文献 1：特開 2005— 222655号公報（2005年 8月 18日公開）
特許文献 2：特開 2004— 126551号公報（2004年 4月 22日公開）
特許文献 3：特許第 3536657号公報（2004年 3月 26日登録、特開平 11 - 282397 号公報（1999年 10月 15日公開））
特許文献 4:特開平 5— 2889号公報（1993年 1月 8日公開）
発明の開示
[0041] 前記特許文献 1のシフトレジスタ 201に備えられている誤動作防止部 203の各誤動 作防止回路 22には、 CMOS構造のトランジスタ回路が使用されている。 CMOS構 造では、入力信号のレベルが変化するときに、電源間に一時的に貫通電流が流れる 。例えば、図 16 (a)に示すような CMOSインバータに、図 16 (b)に示すような入力信 号が入力されるとする。図 16 (b)に丸で囲んで示すように入力信号力Low力 High に変化するときには、 pMOSトランジスタ 211が ONから OFFに変化しょうとするととも に、 nMOSトランジスタ 212が OFFから ONに変化しょうとする。し力し、この信号レべ ルの変化の途上には、 pMOSトランジスタ 211および nMOSトランジスタ 212の両方 が ONとなる領域が存在する。この領域では、図 16 (c)に示すように、電源 VDDから 電源 VSSに向ってスパイク状の貫通電流が流れる。入力信号が Highから Lowに変 化するときにも同様の貫通電流が流れる。すなわち、 pMOSトランジスタを有する Hig h出力用の経路と、 nMOSトランジスタを有する Low出力用の経路との間での導通切 り替え動作が行われるたびに貫通電流が流れる。
[0042] このような貫通電流が流れると、誤動作防止回路 22に関わらず貫通電流発生箇所 を含む回路の消費電力は増大し、また、電源ラインに高周波ノイズが発生するという 問題が生じる。今日の液晶パネルは画素数の増加により高精細化しており、シフトレ ジスタが含むフリップフロップの段数がそれだけ増加する傾向にある。そのため、貫 通電流が発生する箇所も増加し、貫通電流の問題が大きくなる。特に、上記誤動作 防止回路 22の場合には、図 15に示すように重なり除去クロック信号である出力信号 Al、 A2、…が、出力信号 X1、X2、…の High期間を生成しない出力信号 Ql、 Q2、 …の Low期間（非アクティブ期間）にも、クロック信号 CK、 CKBの周期で Highと Lo wとの間のレベル変化を起こすため、貫通電流が頻繁に流れる。従って、誤動作防 止回路 22を含むシフトレジスタ 201の消費電力の増加は非常に大きぐ高周波ノイズ の発生頻度も非常に大きい。
[0043] 本発明は、上記の問題点に鑑みてなされたものであり、その目的は、各段において フリップフロップの出力信号と第 1のクロック信号および第 2のクロック信号との組み合 わせ演算により次段のフリップフロップの入力信号を生成するとともに、各段において フリップフロップの出力信号力 表示パネルの駆動信号としてのシフトレジスタの出力 信号を生成する表示装置の駆動回路において、シフトレジスタの誤動作を防止しな がら、貫通電流による消費電力の増大と高周波ノイズの発生とを抑制することのでき る駆動回路を実現することにある。また、当該駆動回路を備える表示装置、および、 表示装置の駆動方法を実現することも目的とする。
[0044] 本発明の駆動回路は、上記課題を解決するために、フリップフロップを用いて各段 が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの出力信 号と第 1のクロック信号および第 2のクロック信号のうちの少なくとも一方とを用いた M OS型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、 上記各段において上記フリップフロップの出力信号力 表示パネルの駆動信号とし ての上記シフトレジスタの出力信号を生成する駆動回路において、上記フリップフロ ップの出力信号が非アクティブであるときに、上記論理演算を行う論理演算回路への 上記フリップフロップの出力信号の入力によって、上記論理演算回路内の各論理導 出段で、上記第 1のクロック信号および上記第 2のクロック信号の少なくとも一方の周 期的なレベル変化に応じた、論理の導出に用 ヽる電源電圧が互!、に異なる複数の 論理導出経路間での導通切り替え動作が阻止されるように、上記論理演算が行われ ることを特徴としている。
[0045] また、本発明の表示装置の駆動方法は、上記課題を解決するために、フリップフロ ップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリツ プフロップの出力信号と第 1のクロック信号および第 2のクロック信号のうちの少なくと も一方とを用いた MOS型の論理演算により次段の上記フリップフロップの入力信号 を生成するとともに、上記各段において上記フリップフロップの出力信号力も表示パ ネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路、を備え た表示装置の駆動方法にお!、て、上記フリップフロップの出力信号が非アクティブで あるときに、上記論理演算を行う論理演算回路への上記フリップフロップの出力信号 の入力によって、上記論理演算回路内の各論理導出段で、上記第 1のクロック信号 および上記第 2のクロック信号の少なくとも一方の周期的なレベル変化に応じた、論 理の導出に用いる電源電圧が互いに異なる複数の論理導出経路間での導通切り替 え動作を阻止するように、上記論理演算を行うことを特徴として 、る。
[0046] なお、本出願では、一時的にデータを記憶する回路および素子をフリップフロップ と定義する。
[0047] 上記の発明によれば、フリップフロップの出力信号が非アクティブになると、 MOS 型の論理演算を行う論理演算回路に、この非アクティブのフリップフロップの出力信 号が入力されることにより、この論理演算回路の各論理導出段では、第 1のクロック信 号や第 2のクロック信号の周期的なレベル変化に応じた、論理の導出に用いる電源 電圧が互いに異なる複数の論理導出経路間での導通切り替え動作が阻止される。
[0048] 従って、フリップフロップの出力信号が非アクティブである間には、 MOS型の論理 演算回路の各論理導出段において、複数の論理導出経路が第 1のクロック信号や第 2のクロック信号の周期的なレベル変化に合わせて同時に導通することによる貫通電 流が流れない。論理演算回路を、シフトレジスタの誤動作防止に使用する場合には、 第 1のクロック信号と第 2のクロック信号とが、共に High期間と Low期間とが等しぐ互 いに位相が半周期と異なる値だけずれていても、上記の構成により、フリップフロップ の入力信号が段間で重なることを防止することができる。
[0049] 以上により、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増 大と高周波ノイズの発生とを抑制することができるという効果を奏する。
[0050] 本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十 分わ力るであろう。また、本発明の利益は、添付図面を参照した次の説明で明白にな るであろう。
図面の簡単な説明
[0051] [図 1]本発明の第 1の実施形態を示すものであり、シフトレジスタの要部構成を示す回 路ブロック図である。
[図 2]図 1のシフトレジスタの動作を説明するタイミングチャートである。
[図 3]図 1のシフトレジスタに備えられる NAND回路の第 1の構成例を示す回路図で ある。
[図 4] (a)は、図 1のシフトレジスタに備えられる NAND回路の第 2の構成例を示す回 路図であり、 (b)はクロック信号の Highと Lowとを説明するための波形図である。
[図 5]図 1のシフトレジスタに備えられる NAND回路の第 3の構成例を示す回路図で ある。
[図 6] (a)な ヽし (c)は、クロック信号の波形なまりによるシフトレジスタの誤動作を説明 するタイミングチャートである。
[図 7]従来技術を示すものであり、 2倍パルスの重なり除去を行うシフトレジスタの要部 構成を示す回路ブロック図である。
[図 8]本発明の第 2の実施形態を示すものであり、シフトレジスタの要部構成を示す回 路ブロック図である。
[図 9]図 8のシフトレジスタの動作を説明するタイミングチャートである。
圆 10]本発明の第 2の実施形態を示すものであり、他のシフトレジスタの要部構成を 示す回路ブロック図である。
[図 11]図 10のシフトレジスタの動作を説明するタイミングチャートである。
[図 12]従来技術を示すものであり、シフトレジスタの要部構成を示す回路ブロック図 である。
[図 13]図 12のシフトレジスタの動作を示すタイミングチャートである。
[図 14]従来技術を示すものであり、他のシフトレジスタの要部構成を示す回路ブロッ ク図である。
[図 15]図 14のシフトレジスタの動作を説明するタイミングチャートである。
[図 16] (a)ないし (c)は、貫通電流を説明するための図である。
符号の説明
(駆動回路）
2 。部
3 誤動作防止部
11
12 誤動作防止回路
15a 15b
NAND回路
16a 16b
NOR回路
X 出力信号 (シフトレジスタの出力信号、次段のフリップフロップの入力 信号）
Q 出力信号 (フリップフロップの出力信号、シフトレジスタの出力信号）
Qd 遅延信号
Quo (図 8)
出力信号 (フリップフロップの出力信号） QBd 遅延信号
Qno (図 10)
中間信号 (フリップフロップの出力信号）
発明を実施するための最良の形態
[0053] 以下、実施例および比較例により、本発明をさらに詳細に説明するが、本発明はこ れらにより何ら限定されるものではない。
[0054] 〔実施の形態 1〕
本発明の一実施形態について図 1ないし図 5に基づいて説明すると以下の通りで ある。
[0055] 図 1に、本実施の形態に係るシフトレジスタ 1の構成を示す。なお、ここではシフトレ ジスタ 1を用いて液晶パネルなどの表示パネルに表示データを書き込むことを想定し ており、シフトレジスタ 1は、出力信号のレベルシフトを行うレベルシフタや、レベルシ フタの出力信号で駆動されるアナログスィッチなどに接続される。上記表示パネルを 備える表示装置の駆動回路としては、当該レベルシフタ 1のみ力 なるものを指して もよ 、し、レベルシフタ 1に接続される上記レベルシフタやアナログスィッチなどの他 回路までを含めたものを指してもょ 、。
[0056] なお、シフトレジスタ 1の段番号は、図 1の左端に記載されている初段力 順に 1、 2 、 3· ··とし、部材番号の末尾に付される— 1、—2、—3· ··はその部材が属する段の番 号を表すものとする。
[0057] シフトレジスタ 1は、フリップフロップ部 2と誤動作防止部 3とを備えている。フリップフ 口ップ部 2には、各段毎に、セット'リセット型フリップフロップ 11 (11— 1、 11 - 2, · ··) が設けられており、誤動作防止部 3には、各段毎に、誤動作防止回路 12 (12— 1、 1 2— 2、 · ··）が設けられている。すなわち、シフトレジスタ 1は、各段毎に、セット'リセット 型フリップフロップ（以下、単にフリップフロップと称する） 11が設けられ、各フリップフ ロップ 11に対応して、その出力信号 Q (Q1、 Q2 )が入力される誤動作防止回路 1 2が 1つずっ配設されたものである。このようなシフトレジスタ 1には、スタートパルス S Pと、互いに位相が異なる 2つのクロック信号 CK'CKBとが入力されるようになってい る。 [0058] フリップフロップ部 2は、図 1において左端にある初段のフリップフロップ 11— 1の S 端子にスタートパルス SPが入力されることで、左端のフリップフロップ 11から順に、出 力信号 Q(Q1、 <32· ··)を出力していくものである。
[0059] セット'リセット型であるフリップフロップ 11は、 S端子に入力されるセット信号がァク ティブ (ここでは High)になることでセットされ、 Q端子力もの出力信号 Q (Q1, Q2- --) が Highとなる。そして、セット信号が非アクティブ (ここでは Low)になっても、その出 力状態を保持し続け、 R端子に入力されるリセット信号がアクティブ (ここでは High) になるとリセットされ、出力信号 Qが Lowとなり、リセット信号が非アクティブ (ここでは L ow)になっても、次にセット信号がアクティブになるまでその状態を保持し続けるよう になっている。
[0060] 各フリップフロップ 11のうち、図 1において左端にある初段のフリップフロップ 11—1 には、スタートパルス SPがセット信号として入力される。 2段目以降のフリップフロップ 11には、それぞれの 1つ前の段の誤動作防止回路 12の出力信号 Χ(Χ1、 Χ2· ··)が セット信号として入力される。各段の誤動作防止回路 12は、当該段のフリップフロッ プ 11の出力信号 Q (Q1、 <32· ··)と、クロック信号 (第 1のクロック信号) CKと、クロック 信号 (第 2のクロック信号) CKBとを用いて、出力信号 Χ(Χ1、 Χ2· ··)を生成する。
[0061] クロック信号 CKおよびクロック信号 CKBは、共に High期間と Low期間とが等しい 。そして、両者は互いに位相がずれており、クロック信号 CKBがクロック信号 CKよりも 、半周期だけ、あるいは半周期よりも大きく 1周期よりも小さい値だけ、位相が遅れて いる。また、シフトレジスタ 1の出力信号として、出力信号 Χ(Χ1、 Χ2· ··)あるいは出力 信号 Q (Q1、Q2"')が用いられる。出力信号 Χ(Χ1、Χ2· ··)をシフトレジスタ 1の出力 信号として用いる場合には、出力信号 Χ(Χ1、 Χ2· ··)は次段のフリップフロップ 11の セット信号がシフトレジスタ 1の出力信号を兼ねることになる。出力信号 Xが次段のフリ ップフロップ 11のセット信号となれば、シフトレジスタ 1の出力信号以外に、別途次段 のフリップフロップ 11の入力信号を生成する必要がな！、。
[0062] また、各フリップフロップ 11には、それぞれ次段の誤動作防止回路 12の出力信号
Χ(Χ2、 Χ3· ··)がリセット信号として入力される。
[0063] 誤動作防止部 3は、図 2に示すようにクロック信号 CKとクロック信号 CKBとの間に 半周期とは異なる位相ずれが発生し、クロック信号 CKとクロック信号 CKBと〖こ共〖こ H ighとなる期間および共に Lowとなる期間があっても、出力信号 XI、 Χ2· ··のパルス 期間が互 ヽに重ならな 、ようにしてシフトレジスタ 1が誤動作しな!、ようにするものであ る。なお、図 2の「ズレ」は、半周期の位相ずれからのさらなる位相ずれを示したもので ある。そのために、誤動作防止部 3の各誤動作防止回路 12は、自身が属する段のフ リップフロップ 11の出力信号 Q (Q1、 Q2"-)と、クロック信号 CKと、クロック信号 CKB とを用いた MOS型の論理演算により、出カ信号 ( 1、 2 )を生成する。そしてさ らに、この論理演算を行う論理演算回路の各論理導出段では、入力される出力信号 Q (Q1、 <32· ··)がアクティブ（ここでは High)であるときには、クロック信号 CKおよび クロック信号 CKBの、 Highから Lowへの変化や、 Lowから Highへの変化といった 周期的なレベル変化に応じて、 High出力用の論理導出経路と Low出力用の論理導 出経路との間での導通切り替え動作が可能であるが、入力される出力信号 Q (Ql、 Q2- --)が非アクティブ (ここでは Low)であるときには、上記導通切り替え動作が阻止 されるようになつている。
[0064] なお、フリップフロップ 11の出力信号 Qがアクティブであるとは、そのフリップフロッ プ 11が、シフトレジスタ 1の自身の段からの出力信号 (Xや Q)をアクティブにすること に関わる期間となるとともに、次段のフリップフロップ 11へのパルスの受け渡しに関わ る期間となることを指す。
[0065] 誤動作防止回路 12は、クロックパルス抽出部 13 (13a、 13b)と波形タイミング整形 部 14 (14a、 14b)とからなる。
[0066] クロックパルス抽出部 13は、クロック信号 CKあるいはクロック信号 CKBの波形から 、 ノ ルスを 1つ分だけ抽出して、抽出したパルスを所定の極性のパルスとして出力す るものであり、こうして出力されたパルスを含む信号を出力信号 A (Α1、 Α2· ··)とする
[0067] 奇数段のクロックパルス抽出部 13aは、クロック信号 CKから 1つのパルスを抽出し て、出力信号 Al、 A3· ··を生成して出力する。偶数段のクロックパルス抽出部 13bは 、クロック信号 CKBから 1つのパルスを抽出して、出力信号 A2、 A4…を生成して出 力する（図 2参照)。 [0068] このような動作を行うために、奇数段のクロックパルス抽出部 13aは NAND回路 15 aで構成され、偶数段のクロックパルス抽出部 13bは NAND回路 15bで構成されて いる。 NAND回路 15aは 2入力であり、一方の入力端子にはクロック信号 CKが入力 され、他方の入力端子にはクロックパルス抽出部 13aが属する段のフリップフロップ 1 1の出力信号 Q (Q1、 <33· ··)が入力される。 NAND回路 15bは 2入力であり、一方の 入力端子にはクロック信号 CKBが入力され、他方の入力端子にはクロックパルス抽 出部 13bが属する段のフリップフロップ 11の出力信号 Q (Q2、 <34· ··)が入力される。 本実施の形態では、 NAND回路 15aにより行われる NAND演算を第 1の NAND演 算とし、 NAND回路 15bにより行われる NAND演算を第 2の NAND演算とする。
[0069] 奇数段の波形タイミング整形部 14aは、クロックパルス抽出部 13aの出力信号 Al、 A3· ··のパルスから、当該パルスの開始タイミング側力 クロック信号 CKとクロック信 号 CKBとが共に Highとなる重なり期間を除去してさらにレベルを反転させた出力信 号 XI、 Χ3· ··を生成して出力する（図 2参照)。偶数段の波形タイミング整形部 14bは 、クロックパルス抽出部 13bの出力信号 A2、A4…のパルスから、当該パルスの終了 タイミング側からクロック信号 CKとクロック信号 CKBとが共に Highとなる重なり期間を 除去してさらにレベルを反転させた出力信号 X2、X4…を生成して出力する。
[0070] このような動作を行うために、奇数段の波形タイミング整形部 14aは NOR回路 16a で構成され、偶数段の波形タイミング整形部 14bは NOR回路 16bで構成されて 、る 。 NOR回路 16aは 2入力であり、一方の入力端子には波形タイミング整形部 14aが 属する段の出力信号 A (Α1、 A3· ··)、すなわち第 1の NAND演算の結果が入力さ れ、他方の入力端子にはクロック信号 CKBが入力される。 NOR回路 16bは 2入力で あり、一方の入力端子には波形タイミング整形部 14bが属する段の出力信号 A (A2、 A4…；)、すなわち第 2の NAND演算の結果が入力され、他方の入力端子にはクロッ ク信号 CKが入力される。本実施の形態では、 NOR回路 16aにより行われる NOR演 算を第 1の NOR演算とし、 NOR回路 16bにより行われる NOR演算を第 2の NOR演 算とする。
[0071] 次に、図 2を用いて、上記構成のシフトレジスタ 1の動作を説明する。
[0072] 図 2に示すように、まず初段のフリップフロップ 11—1にスタートパルス信号 SPが入 力される。スタートパルス信号 SPが Highとなるタイミングでフリップフロップ 11—1の 出力信号 Q1は High (アクティブ）になる。出力信号 Q1の High期間は、後に次段の 出力信号 X2が Highとなってこれがフリップフロップ 11— 1の R端子に入力されるまで 続く。出力信号 Q1とクロック信号 CKとは誤動作防止回路 12— 1のクロックパルス抽 出部 13aを構成する NAND回路 15aに入力され、出力信号 Q 1の High期間に含ま れるクロック信号 CKの 1つのパルスが第 1の NAND演算によって抽出およびレベル 反転される。この結果、 NAND回路 15aからは、抽出したクロック信号 CKの High期 間に Lowとなるパルスを有する出力信号 A1が出力される。
[0073] さらに、出力信号 A1とクロック信号 CKBとは誤動作防止回路 12— 1の波形タイミン グ整形部 14aを構成する NOR回路 16aに入力され、出力信号 A1のパルス期間（Lo w期間）から、クロック信号 CKとクロック信号 CKBとが共に Highとなる重なり期間が 除去されてさらにレベルが反転した出力信号 XIが第 1の NOR演算によって生成さ れる。出力信号 XIは次段のフリップフロップ 11— 2のセット信号になるが、同時に、 シフトレジスタ 1の出力信号としても使用できる。
[0074] フリップフロップ 11— 2の出力信号 Q2は、前段の出力信号 XIが Highとなるタイミ ングで High (アクティブ）となる。出力信号 Q2の High期間は、後に次段の出力信号 X3が Highとなってこれがフリップフロップ 11— 2の R端子に入力されるまで続く。出 力信号 Q2とクロック信号 CKBとは誤動作防止回路 12— 2のクロックパルス抽出部 13 bを構成する NAND回路 15bに入力され、出力信号 Q2の High期間に含まれるクロ ック信号 CKBの 1つのパルスが第 2の NAND演算によって抽出およびレベル反転さ れる。この結果、 NAND回路 15bからは、抽出したクロック信号 CKBの High期間に Lowとなるパルスを有する出力信号 A2が出力される。
[0075] さらに、出力信号 A2とクロック信号 CKとは誤動作防止回路 12— 2の波形タイミング 整形部 14bを構成する NOR回路 16bに入力され、出力信号 A2のパルス期間（Low 期間）から、クロック信号 CKとクロック信号 CKBとが共に Highとなる重なり期間が除 去されてさらにレベルが反転した出力信号 X2が第 2の NOR演算によって生成される 。出力信号 X2は次段のフリップフロップ 11 3のセット信号になる力 同時に、シフト レジスタ 1の出力信号としても使用できる。 [0076] このときの出力信号 X2の Highへの立ち上がりは、クロックパルス抽出部 13bが抽 出したクロック信号 CKBの Highへの立ち上がり（図中サ）に同期している。従って、こ の出力信号 X2がフリップフロップ 11— 1の R端子に入力されることにより、フリップフロ ップ 11 1の出力信号 Q1の Lowへの立ち下がりは、誤動作防止回路 12— 1のクロ ックパルス抽出部 13aが抽出しようとするクロック信号 CKの Lowへの立ち下がり（図 中シ)よりも後になる。これにより、出力信号 Q1の High期間は、その中に、抽出しよう とするクロック信号 CKのパルスを全て包含する長さとなり、前述のように、誤動作防 止回路 12— 1のクロックパルス抽出部 13aは、クロック信号 CKの 1つのパルス全体を 抽出して、それとパルス幅の等しいパルスを有する出力信号 A1を生成することがで きる。
[0077] フリップフロップ 11— 3の出力信号 Q3は、前段の出力信号 X2が Highとなるタイミ ングで High (アクティブ）となる。出力信号 Q3の High期間は、後に次段の出力信号 X4が Highとなってこれがフリップフロップ 11— 3の R端子に入力されるまで続く。出 力信号 Q3とクロック信号 CKとは誤動作防止回路 12— 3のクロックパルス抽出部 13a を構成する NAND回路 15aに入力され、出力信号 Q3の High期間に含まれるクロッ ク信号 CKの 1つのパルスが第 1の NAND演算によって抽出およびレベル反転され る。この結果、 NAND回路 15aからは、抽出したクロック信号 CKの High期間に Low となるパルスを有する出力信号 A3が出力される。
[0078] さらに、出力信号 A3およびクロック信号 CKBが誤動作防止回路 12— 3の波形タイ ミング整形部 14aを構成する NOR回路 16aに入力され、出力信号 A3のパルス期間（ Low期間）から、クロック信号 CKとクロック信号 CKBとが共に Highとなる重なり期間 が除去されてさらにレベルが反転した出力信号 X3が第 1の NOR演算によって生成 される。出力信号 X3は次段のフリップフロップ 11—4のセット信号になる力 同時に、 シフトレジスタ 1の出力信号としても使用できる。
[0079] このときの出力信号 X3の Highへの立ち上がりは、クロックパルス抽出部 13aが抽 出したクロック信号 CKの Highへの立ち上がり（図中ス）の次に起こるクロック信号 CK Bの立ち下がり（図中セ）に同期している。従って、この出力信号 X3がフリップフロッ プ 11— 2の R端子に入力されることにより、フリップフロップ 11— 2の出力信号 Q2の L owへの立ち下がりは、誤動作防止回路 12— 2のクロックパルス抽出部 13bが抽出し ようとするクロック信号 CKBの Lowへの立ち下がり（図中セ）と同期する。これにより、 出力信号 Q2の High期間は、その中に、抽出しようとするクロック信号 CKBのパルス を全て包含する長さとなり、前述のように、誤動作防止回路 12— 2のクロックパルス抽 出部 13bは、クロック信号 CKBの 1つのパルス全体を抽出して、それとパルス幅の等 しい出力信号 A2を生成することができる。
[0080] 以下、同様にして、出力信号 Χ4、 Χ5· ··が生成されていく。これにより、出力信号 X 1、 Χ2· ··において、互いに隣接する段間の出力信号 X同士の間には、クロック信号 C Kとクロック信号 CKBとが共に Highとなる期間に等しい期間、すなわち、共に Lowと なる期間に等しい期間だけ、間隔が設けられる。従って、出力信号 XI、 Χ2· ··のうち の複数が同時に Highとなることがない。これはすなわち、クロック信号 CKとクロック信 号 CKBとが互いに半周期と異なるずれを有していても、すなわち、クロック信号 CKB 力 Sクロック信号 CKよりも半周期よりも大きく丄周期よりも小さい値だけ位相が遅れてい ても、シフトレジスタ 1の誤動作を防止することができることを示している。なお、クロッ ク信号 CKとクロック信号 CKBとの位相が半周期だけずれて ヽる場合には、隣接する 出力信号 X間の間隔が 0となるだけであり、もちろん、シフトレジスタ 1は正常動作を行
[0081] シフトレジスタ 1の出力信号として出力信号 Xを用いた場合には、シフトレジスタ 1を 液晶パネルのソースドライノくに備えれば、各ソース信号線に充電期間を互いに重ね ることなく 1本ずつ充電を行うことができる。また、シフトレジスタ 1を液晶パネルのゲー トドライバに備えれば、各ゲート信号線を線順次に走査することができる。
[0082] なお、シフトレジスタ 1の出力信号として、出力信号 Q (Q1、 <32· ··)を用いることもで きるが、 2段目以降の段においては出力信号 Xの Highへの立ち上がりタイミングが前 段のフリップフロップ 11のリセットタイミングを決定するとともに、次段のフリップフロッ プのセットタイミングを決定する。従って、出力信号 Qは、 2段後の出力信号 Qと High 期間が重なることがない。これにより、シフトレジスタ 1を液晶パネルのソースドライバ に備えれば、出力信号 Qを、クロック信号 CK，CKBの略 1周期分のパルス幅のいわ ゆる「2倍パルス」として使用することができ、この結果、各ソース信号線の充電時間を 充分に確保することができる。
[0083] 次に、 NAND回路 15a、 15bの構成について説明する。
[0084] 図 3に、 NAND回路 15a、 15bの第 1の構成を示す。この NAND回路は、 MOSト ランジスタ 31〜34からなる。 MOSトランジスタ 31、 33は pチヤネノレ型であり、 MOSト ランジスタ 32、 34は nチャネル型である。また、 NAND回路 15aまたは 15bを含む誤 動作防止回路 12の論理演算に使用する 2電源のうち、一方の電源である High側の 電源を電源 VDD、他方の電源である Low側の電源を電源 VSSとする。
[0085] MOSトランジスタ 31のソースは電源 VDDに接続されており、ドレインは MOSトラン ジスタ 32のドレインに接続されて!、る。 MOSトランジスタ 33のソースは電源 VDDに 接続されており、ドレインは MOSトランジスタ 32のドレインに接続されている。 MOSト ランジスタ 32のソースは MOSトランジスタ 34のドレインに接続されて!、る。 MOSトラ ンジスタ 34のソースは電源 VSSに接続されている。すなわち、 MOSトランジスタ 31と MOSトランジスタ 33とは互いに並列に接続されているとともに、 MOSトランジスタ 32 と MOSトランジスタ 34とは互いに直列に接続されており、上記並列回路と上記直列 回路とが互いに直列に接続されている。
[0086] MOSトランジスタ 31のゲートおよび MOSトランジスタ 32のゲートは、クロック信号 C K、 CKBの入力端子、すなわち、 NAND回路 15a、 15bの一方の入力端子となって いる。 MOSトランジスタ 33のゲートおよび MOSトランジスタ 34のゲートは、出力信号 Qの入力端子、すなわち NAND回路 15a、 15bの他方の入力端子となっている。ま た、 MOSトランジスタ 31、 32、 33のドレインは、 NAND回路 15a、 15bの出力端子 O UTとなっている。
[0087] この構成の NAND回路 15a、 15bでは、 MOSトランジスタ 31が ON状態となる、お よび、 MOSトランジスタ 33が ON状態となる、の少なくともいずれか一方が起こるとき に出力端子 OUTに Highが出力され、 MOSトランジスタ 32、 34の両方が ON状態と なるときに出力端子 OUTに Lowが出力される。電源 VDD力も MOSトランジスタ 31 を通って出力端子 OUTに至る経路を、電源 VDDの電圧出力用の経路、すなわち H igh出力用の論理導出経路 BH1とする。電源 VDD力も MOSトランジスタ 33を通つ て出力端子 OUTに至る経路を、電源 VDDの電圧出力用の経路、すなわち High出 力用の論理導出経路 BH2とする。電源 VSS力 MOSトランジスタ 32、 34を通って 出力端子 OUTに至る経路を、電源 VSSの電圧出力用の経路、すなわち Low出力 用の論理導出経路 BL1とする。
[0088] この構成の場合には、論理導出経路 BH1、 BH2、および、論理導出経路 BL1は、 出力端子 OUTに Highまたは Lowの論理を導出する 1つの論理導出段を構成して いる。本実施の形態では、 NAND回路 15a、 15bはそれぞれ 1つの独立した ICを構 成してはいないが、上記論理導出段の論理出力端子である出力端子 OUTの後段に 接続される回路は当該論理導出段の負荷と見なすことができることから、論理導出経 路 BH1、 BH2は電源 VDDから出力端子 OUTに向って電流を流すソース電流経路 であり、論理導出経路 BL1は出力端子 OUTから電源 VSSに向って電流を流すシン ク電流経路である。この場合のソース電流およびシンク電流は導出論理の切り替え 直後にのみ流れる。
[0089] 上記構成の NAND回路 15a、 15bにおいて、出力信号 Qが High (アクティブ）であ るときには、 MOSトランジスタ 33が OFF状態となるとともに、 MOSトランジスタ 34が O N状態となる。このとき、論理導出経路 BH2は遮断される。従って、入力されるクロッ ク信号 CKまたは CKBが Highであるときには、 MOSトランジスタ 31が OFF状態とな つて論理導出経路 BH1が遮断されるとともに、 MOSトランジスタ 32が ON状態となつ て論理導出経路 BL1が導通し、出力端子 OUTには Lowが出力される。すなわち、 出力信号 Aは Lowとなる。一方、入力されるクロック信号 CKまたは CKBが Lowであ るときには、 MOSトランジスタ 31が ON状態となって論理導出経路 BH1が導通する とともに、 MOSトランジスタ 32が OFF状態となって論理導出経路 BL1が遮断され、 出力端子 OUTには Highが出力される。すなわち、出力信号 Aは Highとなる。
[0090] このように、出力信号 Qが High (アクティブ)であるときには、入力されるクロック信号 CKまたは CKBのレベル変化に応じて、 High出力用の論理導出経路 BH1と Low出 力用の論理導出経路 BL1との間での導通切り替え動作が可能である。従って、出力 信号 Qが High (アクティブ)であるときには、当該導通切り替え動作に伴って、電源 V DD力 電源 VSSへ貫通電流が流れ得る。
[0091] 次に、出力信号 Qが Low (非アクティブ）であるときには、 MOSトランジスタ 33が O N状態となるとともに、 MOSトランジスタ 34が OFF状態となる。このとき、論理導出経 路 BH2は導通するとともに、論理導出経路 BL1は遮断される。従って、入力されるク ロック信号 CKまたは CKBが Highであるときには、 MOSトランジスタ 31、 32共に OF F状態となって論理導出経路 BH1が遮断され、出力端子 OUTには Highが出力され る。すなわち出力信号 Aは Highとなる。一方、入力されるクロック信号 CKまたは CK Bが Lowであるときには、 MOSトランジスタ 31が ON状態となって論理導出経路 BH 1が導通するとともに、 MOSトランジスタ 32が OFF状態となり、出力端子 OUTには H ighが出力される。すなわち、出力信号 Aは Highとなる。
[0092] このように、出力信号 Qが Low (非アクティブ)であるときには、入力されるクロック信 号 CKまたは CKBがレベル変化を起こしても、論理導出経路 BL1は遮断されたまま であって、論理導出経路 BH2のみが導通する、あるいは、論理導出経路 BH1、 BH 2の双方が導通するのみである。従って、 High出力用の論理導出経路 BH1と Low 出力用の論理導出経路 BL1との間、および、 High出力用の論理導出経路 BH2と L ow出力用の論理導出経路 BL1との間といった、論理の導出に用いる電源電圧が互 いに異なる複数の論理導出経路間での導通切り替え動作は阻止される。これにより、 出力信号 Qが Low (非アクティブ)であるときには、 High出力用の論理導出経路 BH 1または BH2と Low出力用の論理導出経路 BL1とがクロック信号 CK、 CKBの周期 的なレベル変化に合わせて同時に導通することがなくなり、電源 VDD力 電源 VSS へ貫通電流が流れな ヽ。
[0093] また、上記の内容は、図 2に示すように、 NAND回路 15a、 15bの出力信号 Aが、 出力信号 Qがアクティブである間にのみレベル変化を起こし、出力信号 Qが非ァクテ イブである間には、偶数段における出力信号 Qのアクティブと非アクティブとの間での レベル変化時を除 、ては、 Highを保持してレベル変化を起こさな!/、と!/、うことに相当 している。従って、出力信号 Aが入力される NOR回路 16a、 16bにおいても、出力信 号 Qが非アクティブである間には、出力信号 Aが NOR回路 16a、 16bの出力信号 X を Lowに固定する作用を及ぼすため、 NOR回路 16a、 16bの内部では、論理導出 段における High出力用の論理導出経路と Low出力用の論理導出経路との間での 導通切り替え動作が阻止される。これにより、出力信号 Qが非アクティブである間には 、 NOR回路 16a、 16bにおいても High出力用の論理導出経路と Low出力用の論理 導出経路とがクロック信号 CK、 CKBの周期的なレベル変化に合わせて同時に導通 することがなくなり、 NOR回路 16a、 16bには貫通電流が流れない。
[0094] なお、論理導出段としては上記のものに限らず、 NAND回路や NOR回路などの 論理ゲートにおいて、 CMOSインバータなどの、論理を導出して後段に伝達するた めにゲート回路の途中に設けられる回路段が存在する場合にはこの回路段も含まれ る。独立した論理ゲートとしての CMOSインバータも論理導出段に含まれる。
[0095] このように、本実施の形態では、貫通電流の流れ得る期間が制限される。貫通電流 が抑制される結果、貫通電流による消費電力の増大および貫通電流による高周波ノ ィズの発生を抑制することができる。
[0096] 次に、図 4 (a)に、 NAND回路 15a、 15bの第 2の構成を示す。この NAND回路は 、 MOSトランジスタ 41、 42力らなる。 MOSトランジスタ 41は pチャネル型であり、 MO Sトランジスタ 42は nチャネル型である。また、 2電源のうちの一方の電源を電源 VDD とし、他方の電源を、クロック信号 CKまたは CKBの電源線とする。なお、ここでは、奇 数段においてはクロック信号 CKを入力せずに、クロック信号としてクロック信号 CKB のみを電源線力も入力し、これにより、クロック信号 CKと出力信号 Qとの NAND演算 結果を導出することとする。また、偶数段においては、クロック信号 CKBを入力せず に、クロック信号としてクロック信号 CKのみを電源線力 入力し、これにより、クロック 信号 CKBと出力信号 Qとの NAND演算結果を導出することとする。
[0097] MOSトランジスタ 41のソースは電源 VDDに接続されており、ドレインは MOSトラン ジスタ 42のドレインに接続されて!、る。 MOSトランジスタ 42のソースはクロック信号 C K、 CKBの入力端子、すなわち NAND回路 15a、 15bの一方の入力端子となってい る。また、 MOSトランジスタ 41のゲートおよび MOSトランジスタ 42のゲートは出力信 号 Qの入力端子、すなわち NAND回路 15a、 15bの他方の入力端子となっている。
[0098] ここで、クロック信号 CK、 CKBのレベルを図 4 (b)に示す。ここでは、クロック信号 C K、 CKBは Lowレベルが VSS、 Highレベルが VDD— Vzに設定されている。出力 信号 Qが Highのときに MOSトランジスタ 42が ON状態となるようにするために、 Vzは MOSトランジスタ 42の閾値電圧以上の電圧とされる。 [0099] この構成の NAND回路 15a、 15bでは、 MOSトランジスタ 41が導通するときには 出力端子 OUTに Highが出力され、 MOSトランジスタ 42が導通するときには出力端 子 OUTに、入力されるクロック信号 CK、 CKBの電圧が出力される。電源 VDDからト ランジスタ 41を通って出力端子 OUTに至る経路を論理導出経路 B1とし、クロック信 号 CK、 CKBの入力端子からトランジスタ 42を通って出力端子 OUTに至る経路を論 理導出経路 B2とする。この構成の場合には、論理導出経路 B1および論理導出経路 B2は、出力端子 OUTに Highまたは Lowの論理を導出する 1つの論理導出段を構 成している。出力端子 OUTの後段に接続される回路は当該論理導出段の負荷と見 なすことができる。
[0100] 論理導出経路 B1は電源 VDDの電圧を出力する経路であるので、 High出力用の 論理導出経路であって、電源 VDDから出力端子 OUTに向って電流を流すソース電 流経路である。論理導出経路 B2は、論理導出経路 B1が導通状態力 遮断状態に 移行したタイミングで導通したときは、出力端子 OUTからクロック信号 CK、 CKBの入 力端子に向って電流を流すシンク電流経路となり、その後、クロック信号 CK、 CKB が Highから Lowになるときにシンク電流経路となり、クロック信号 CK、 CKB力Low 力 Highになるときにクロック信号 CK、 CKBの入力端子から出力端子 OUTに向つ て電流を流すソース電流経路となる。この場合のソース電流およびシンク電流は導出 論理の切り替え直後にのみ流れる。
[0101] 上記構成の NAND回路 15a、 15bにおいて、出力信号 Qが High (アクティブ）であ るときには、 MOSトランジスタ 41が OFF状態となって論理導出経路 B1が遮断される とともに、 MOSトランジスタ 42が ON状態となって論理導出経路 B2が導通し、出力 端子 OUTにクロック信号 CK、 CKBの電圧が出力される。すなわち、クロック信号 C K、 CKBが Highのときは出力信号 Αは Highとなり、クロック信号 CK、 CKB力Lowの ときは出力信号 Aは Lowとなる。
[0102] 次に、出力信号 Qが Low (非アクティブ）であるときには、 MOSトランジスタ 41が O N状態となって論理導出経路 B1が導通するとともに、 MOSトランジスタ 42が OFF状 態となつて論理導出経路 B2が遮断され、クロック信号 CK、 CKBのレベルに関わら ずに出力端子 OUTに Highが出力される。すなわち、出力信号 Aは Highとなる。 [0103] 図 4 (a)の NAND回路でも、出力信号 Qが Low (非アクティブ）であるときには、論 理の導出に用いる電源電圧が互いに異なる複数の論理導出経路間での導通切り替 え動作が阻止される。従って、貫通電流が抑制され、その結果、消費電力と高周波ノ ィズの発生を抑制することができる。また、この構成では、 NAND回路をスィッチによ つて設計しているので、トランジスタ数を削減することができ、小面積化を達成するこ とがでさる。
[0104] 次に、図 5に、 NAND回路 15a、 15bの第 3の構成を示す。この NAND回路は、 M OSトランジスタ 51、 52力 なる。 MOSトランジスタ 51、 52は pチャネル型である。ま た、 2電源のうちの一方の電源を電源 VDDとし、他方の電源をクロック信号 CK、 CK Bの電源線とする。なお、ここでも、図 4と同様に、奇数段においてはクロック信号 CK を入力せずに、クロック信号としてクロック信号 CKBのみを電源線力 入力し、これに より、クロック信号 CKと出力信号 Qとの NAND演算結果を導出することとする。また、 偶数段においては、クロック信号 CKBを入力せずに、クロック信号としてクロック信号 CKのみを電源線力 入力し、これにより、クロック信号 CKBと出力信号 Qとの NAN D演算結果を導出することとする。
[0105] MOSトランジスタ 51のソースは電源 VDDに接続されており、ドレインは MOSトラン ジスタ 52のソースに接続されて!、る。 MOSトランジスタ 52のドレインはクロック信号 C K、 CKBの入力端子、すなわち NAND回路 15a、 15bの一方の入力端子となってい る。また、 MOSトランジスタ 51のゲートは出力信号 Qの入力端子、すなわち NAND 回路 15a、 15bの他方の入力端子となっている。さらに、 MOSトランジスタ 52のゲー トは、出力信号 Qのレベル反転信号 QBの入力端子となっている。このレベル反転信 号 QBは、出力信号 Qをインバータに通すことで得てもよいし、フリップフロップ 11の 図示しな!ヽ QB端子カゝら得てもょ ヽ。
[0106] なお、この場合のクロック信号 CK、 CKBの Highレベルは VDD、 Lowレベルは VS Sである。
[0107] この構成の NAND回路 15a、 15bでは、 MOSトランジスタ 51が導通するときには 出力端子 OUTに Highが出力され、 MOSトランジスタ 52が導通するときには出力端 子 OUTに、入力されるクロック信号 CK、 CKBの電圧が出力される。電源 VDDからト ランジスタ 51を通って出力端子 OUTに至る経路を論理導出経路 B3とし、クロック信 号 CK、 CKBの入力端子からトランジスタ 52を通って出力端子 OUTに至る経路を論 理導出経路 B4とする。この構成の場合には、論理導出経路 B3および論理導出経路 B4は、出力端子 OUTに Highまたは Lowの論理を導出する 1つの論理導出段を構 成している。出力端子 OUTの後段に接続される回路は当該論理導出段の負荷と見 なすことができる。
[0108] 論理導出経路 B3は電源 VDDの電圧を出力する経路であるので、 High出力用の 論理導出経路であって、論理導出経路 B4が導通状態から遮断状態に移行したタイ ミングで導通したときに、クロック信号 CK、 CKBが Lowであれば電源 VDDから出力 端子 OUTに向って電流を流すソース電流経路となり、クロック信号 CK、 CKBが Hig hであれば出力端子と電源 VDDとの間で電流が流れな 、状態となる。論理導出経路 B4は、論理導出経路 B3が導通状態力 遮断状態に移行したタイミングで導通したと きは、当該タイミングでクロック信号 CK、 CKB力Lowであれば出力端子 OUTからク ロック信号 CK、 CKBの入力端子に向って電流を流すシンク電流経路、当該タイミン グでクロック信号 CK、 CKBが Highであれば出力端子 OUTとクロック信号 CK、 CK Bの入力端子との間で電流が流れない状態となり、その後、クロック信号 CK、 CKBが Highから Lowになるときにシンク電流経路となり、クロック信号 CK、 CKB力Lowから Highになるときにクロック信号 CK、 CKBの入力端子から出力端子 OUTに向って電 流を流すソース電流経路となる。この場合のソース電流およびシンク電流は導出論 理の切り替え直後にのみ流れる。
[0109] 上記構成の NAND回路 15a、 15bにおいて、出力信号 Qが High (アクティブ）であ るときには、 MOSトランジスタ 51が OFF状態となって論理導出経路 B3が遮断される とともに、出力信号 Qのレベル反転信号 QBが Lowとなるので MOSトランジスタ 52が ON状態となって論理導出経路 B4が導通し、出力端子 OUTにクロック信号 CK、 CK Bの電圧が出力される。すなわち、クロック信号 CK、 CKBが Highのときは出力信号 Aは Highとなり、クロック信号 CK、 CKBが Lowのときは出力信号 Aは Lowとなる。
[0110] 次に、出力信号 Qが Low (非アクティブ）であるときには、 MOSトランジスタ 51が O N状態となって論理導出経路 B3が導通するとともに、出力信号 Qのレベル反転信号 QBが Highとなるので MOSトランジスタ 52が OFF状態となって論理導出経路 B4が 遮断され、クロック信号 CK、 CKBのレベルに関わらずに出力端子 OUTに Highが出 力される。すなわち、出力信号 Aは Highとなる。
[0111] 図 5の NAND回路でも、出力信号 Qが Low (非アクティブ)であるときには、論理導 出経路 B3と、クロック信号 CK、 CKB力Lowであるときの論理導出経路 B4との間とい つたように、論理の導出に用いる電源電圧が互いに異なる複数の論理導出経路間で の導通切り替え動作が阻止される。従って、貫通電流が抑制され、その結果、消費電 力と高周波ノイズの発生を抑制することができる。また、この構成では、 NAND回路 をスィッチによって設計しているので、トランジスタ数を削減することができ、小面積化 を達成することができる。
[0112] 図 5の構成ではさらに、図 4 (a)とは異なって、 NAND回路 15a、 15bすなわちクロ ックパルス抽出部 13a、 13bを pチャネル型 MOSトランジスタのみで構成することがで きる。また、同様にして、 NAND回路 15a、 15bすなわちクロックパルス抽出部 13a、 13bを nチャネル型 MOSトランジスタのみで構成することもできる。このようにして、ク ロックパルス抽出部 13a、 13b以外の回路をも含めたシフトレジスタ 1の回路全体を一 方の極性の MOSトランジスタのみで構成することにより、製造プロセスを簡略ィ匕する ことができ、製造コストを低減することができる。
[0113] なお、以上の説明では、論理の導出に用いる電源電圧が互いに異なる複数の論理 導出経路間での導通切り替え動作の阻止を、 2つの論理導出経路間で説明したが、 これに限らず、論理の導出に用いる電源電圧が互いに異なる 3つ以上の論理導出経 路間での導通切り替え動作の阻止に適用することができる。当該導通切り替え動作 の阻止を行うのに、非アクティブである出力信号 Qを用いて、例えば、使用する論理 導出経路以外の論理導出経路を遮断状態に保持するようにすればよいことは、前記 例と同様である。
[0114] 以上、本実施の形態について述べたが、上記例では、誤動作防止回路 12が行う 論理演算に、出力信号 Qとクロック信号 CKとクロック信号 CKBとを用いる場合や、所 定の段が出力信号 Qとクロック信号 CKとを用いる場合や、所定の段が出力信号 Qと クロック信号 CKBとを用いる場合について説明を行った。出力信号 Qの他に、クロッ ク信号 CKとクロック信号 CKBとのうちの一方のみを用いるか両方を用いるかと 、うこ とは、具体的な回路構成上からの形式的な要請に過ぎず、一般には、任意の段にお ける論理演算に、出力信号 Qと、クロック信号 CKおよびクロック信号 CKBのうちの少 なくとも一方とを用いればょ ヽ。
[0115] 〔実施の形態 2〕
本発明の他の実施の形態について、図 6ないし図 11を用いて説明すれば以下の 通りである。なお、特に説明しない限り、前記実施の形態 1で説明した部材の符号と 同一符号の部材は、同等の機能を有するものとする。
[0116] 実施の形態 1で述べた図 1の構成において、クロック信号 CK、 CKBの波形なまりが 大きぐかつ、 NAND回路 15a、 15bと NOR回路 16a、 16bとの間といったように論 理ゲート間で論理閾値に差がある場合には、誤動作の発生する可能性がある。図 6 ( a)〜（c)は、クロック信号 CKの波形がなまっていて、 NAND回路 15a、 15bの論理 閾値 VTHnandと NOR回路 16a、 16bの論理閾値 VTHnorとに差があるときに、 NAN 回路 15a、 15bが認識するクロック信号 CKnandの Highおよび Lowと、 NOR回路 1 6a、 16bが認識するクロック信号 CKnorの Highおよび Lowと力 出力信号 X、 Q、 A にどのような影響を与えるかを図示したものである。図示していないが、クロック信号 C KBの波形もクロック信号 CKと同様になまっている。また、図 6には、代表として出力 信号 Xn—1、 Qn、 Anを示した。
[0117] 図 6 (a)は、各論理ゲートにおいて Highと Lowとの間での論理の切り替わりが瞬時 であると見なせ、かつ、 VTHnand≥VThnorの場合を示す図である。この場合には、 NAND回路 15a、 15bが正常な動作タイミングで出力信号 Anのパルスを出力する ので、出力信号 Xnのパルスも正常な動作タイミングで出力され、シフトレジスタ 1は正 常に動作する。
[0118] 図 6 (b)は、各論理ゲートにおいて Highと Lowとの間での論理の切り替わりが瞬時 であると見なせ、かつ、 VThnand<VThnorの場合を示す図である。この場合には、 N AND回路 15a、 15bが誤った動作タイミングで出力信号 Anのパルスを出力するので 、出力信号 Xnのパルスも誤った動作タイミングで出力され、シフトレジスタ 1は誤動作 する。 [0119] 図 6 (c)は、各論理ゲートにおいて Highと Lowとの間での論理の切り替わりが瞬時 ではなくて過渡状態が現れ、かつ、 VThnanc VThnorとなる場合を示す図である。こ のような場合の例として、図 6 (c)にはクロック信号 CKの波形なまりがやや大きい状態 を示した。ただし、クロック信号 CKnand、 CKnorの論理の切り替わりは便宜上、瞬 時のものと同様に示してあり、出力信号 Xn—1、 Qn、 Anに過渡状態が現れている様 子を示した。この場合には、 NAND回路 15a、 15bが誤った動作タイミングで出力信 号 Anの V字状のパルスを出力する。このパルスは、論理閾値 VThnandと論理閾値 V Thnorとの差が大きくなると幅 tdが長くなつて底部 VXが低くなり（すなわちパルスが大 きくなり）、論理閾値 VThnandと論理閾値 VThnorとの差が小さくなると幅 tdが短くなつ て底部頭が高くなる（すなわちパルスが小さくなる）。この V字状のパルスが大きくな つて底部 VXが NOR回路 16a、 16bの論理閾値 VThnorよりも低くなれば、シフトレジ スタ 1は誤動作を起こす。
[0120] クロック信号 CK、 CKBの波形がなまるのは、例えば液晶パネルが大きくなつて配 線が長くなることにより、クロック信号を伝達すべき負荷が増加することに起因してい る。また、クロック信号 CK、 CKBが高周波となって波形なまりの期間がクロック周期に 対して無視できないレベルとなると、波形なまりが誤動作を招来しやすくなる。
[0121] また、図 1において、出力信号 Qをシフトレジスタ 1の出力信号とする場合には、ある 段のシフトレジスタ 1の出力信号と、その 2段後のシフトレジスタ 1の出力信号とが重な らないようにすることが好ましい。これは、以下の理由による。シフトレジスタ 1の出力 信号を 2倍パルスとする場合に、ある段のソース信号線の開閉を行うアナログスィッチ をこの 2倍パルスで導通させているときに、当該 2倍パルスの途中からは次段の 2倍 パルスが出力されて次段のアナログスィッチも導通する。従って、 自段および次段の アナログスィッチが共に導通して 、る状態では、自段のソース信号線と次段のソース 信号線とを自段のデータ信号電圧で充電させることとなる。 自段の 2倍パルスの末期 には、 自段のソース信号線の充電が完了して電圧が安定するので、自段のアナログ スィッチを遮断した後、続いて、次段のデータ信号で、次段のソース信号線を充電す る。この次段のアナログスィッチが導通している途中からは、 2段後の 2倍パルスが出 力されるため、次段と 2段後とのソース信号線が、共に次段のデータ信号で充電され ることとなる。しかし、先の自段の 2倍パルスが終了しないうちに、 2段後の 2倍パルス が出力されて 2段後のアナログスィッチが導通してしまっては、それまでに充電が完 了して電圧が安定していた自段のソース信号線の電圧が変動してしまう。よって、 2 段後の 2倍パルスは、自段の 2倍パルスが終了してから出力されることが好ましい。
[0122] 従来、この 2倍パルスの重なりを防止する構成としては、図 7に示すものがある。図 7 の回路は、前述の図 14のシフトレジスタ 201に、 2倍パルス重なり除去部 25 (25— 1 、 25— 2· ··)を追カロしたものである。 2倍パルス重なり除去部 25は、 NOR回路 25aお よびディレイ回路 25bを備えている。ディレイ回路 25bはインバータを所定数直列に 接続したものであり、その入力端子には自段のフリップフロップ 21の出力信号 Qが入 力される。 NOR回路 25aは、上記ディレイ回路 25bの出力信号と、次段の出力信号 Xとの NOR演算を行って、 2倍パルスとしての出力信号 Qnoを出力する。
[0123] 本実施形態では、前記クロック信号 CK、 CKBの波形なまりや高周波化、および、 論理演算回路における論理閾値のばらつきなどによる誤動作を防止することと、 2倍 パルスの重なり除去とを行うものである。
[0124] 図 8に、本実施の形態に係るシフトレジスタ 91の一部の構成を示す。
[0125] シフトレジスタ 91は、フリップフロップ部 2および誤動作防止部 60を備えている。誤 動作防止部 60は、各段に、誤動作防止回路 61 (61— 1、 61— 2· ··)を備えている。 誤動作防止回路 61は、クロックパルス抽出部 13 (13a、 13b)、波形タイミング整形部 14 (14a, 14b)、ディレイ回路 17、および、 2倍パルス生成回路 18を備えている。
[0126] ディレイ回路 17は、インバータ 17aとインバータ 17bとの直列回路からなる。ディレイ 回路 17の入力端子には、ディレイ回路 17が属する段のフリップフロップ 11の出力信 号 Qが入力される。ディレイ回路 17は、 2段のインバータ 17a、 17bによって、出力信 号 Qを遅延させた遅延信号 Qd (Qdl、 Qd2 ' (末尾の数字は属する段の番号を表 す)）を生成して出力する。
[0127] クロックパルス抽出部 13aの NAND回路 15aの一方の入力端子には図 1と同様に クロック信号 CKが入力される力 NAND回路 15aの他方の入力端子には自身が属 する段の上記遅延信号 Qd (Qdl、 Qd3"')が入力される。また、クロックパルス抽出 部 13bの NAND回路 15bの一方の入力端子には図 1と同様にクロック信号 CKBが 入力されるが、 NAND回路 15bの他方の入力端子には自身が属する段の上記遅延 信号 Qd (Qd2、 Qd4"')が入力される。
[0128] また、 2倍パルス生成回路 18は、インバータ 18aおよび NOR回路 18bを備えている 。インバータ 18aの入力端子には自身が属する段の遅延信号 Qdが入力される。 NO R回路 18bは、上記インバータ 18aの出力信号と、次段の出力信号 Xとの NOR演算 を行い、 2倍パルスとしての出力信号 Qno (Qnol、 Qno2 ')を生成して出力する。
[0129] 上記構成の誤動作防止回路 61は、図 1のクロックパルス抽出部 13 (13a、 13b)お よび波形タイミング整形部 14 (14a、 14b)に、ディレイ回路 17および 2倍パルス生成 回路 18が追加された構成であるが、やはり MOS型の論理演算を行う論理演算回路 で構成されている。
[0130] 図 9に、上記構成のシフトレジスタ 91の動作を表すタイミングチャートを示す。図 6 ( a)〜（c)と同様に、クロック信号 CK、 CKBには波形なまりがあり、 VThnancKVThnor とする。また、クロック信号 CK、 CKBの下側の" H"、 "L"は NAND回路 15a、 15b力 S 認識する High、 Lowであり、クロック信号 CK、 CKBの上側の" H"、 "L"は NOR回路 16a、 16bが認識する High、 Lowである。
[0131] 図 9から分力るように、出力信号 Q1は遅延信号 Qdlとなってクロックパルス抽出部 13aに入力されるため、 NAND回路 15aが、 High期間のクロック信号 CKを抽出開 始する前には、 Highと認識したクロック信号 CKと Lowの遅延信号 Qdlとの NAND 演算、および、 Lowと認識したクロック信号 CKと遅延信号 Qdlとの NAND演算しか 行わないので、出力信号 A1が Lowとなることがない。従って、 NAND回路 15aでは 正常にクロック信号 CKのパルスを所定分だけ (ここではクロックパルス 1つ分)抽出し た結果の出力信号 A1が生成される。また、 Highのクロック信号 CKを抽出している期 間と同じ期間に、 NOR回路 16aはクロック信号 CKBを Lowと認識するので、 NOR回 路 16aは、出力信号 A1を丁度レベル反転した出力信号 XIを生成して出力する。以 後、各段において同様の信号生成が行われる。
[0132] ただし、上記クロック信号 CKのパルスの抽出において、遅延信号 Qdlの出力信号 Q 1に対する遅延力 クロック信号 CKの抽出パルスの開始までのタイミングに収まつ ていれば、クロック信号 CKの 1つのパルス全体を抽出する力 上記遅延が、抽出パ ルスの開始後まで長引けば、クロック信号 CKのパルスの 1つ分より短いパルスを抽 出することになる。ここでは、上記遅延を、抽出パルスの開始タイミングまでには終了 させて、出力信号 XIの開始タイミングを正常に生成することができるようにしている。
[0133] また、出力信号 Q (Q1、 Q2 -)を遅延信号 Qd (Qdl、 Qd2 -)としたことにより、遅 延信号 Qd2、 Qd3、 Qd4のパルスが出力信号 Q (Q1、 Q2"')のパルスエッジよりも 図中の" delay"分だけ遅延して開始する。出力信号 Qnolのパルスは、遅延信号 Qd 1のパルスの開始タイミングで開始し、出力信号 X2のパルスの開始タイミングで終了 する。出力信号 Qno2のパルスは、遅延信号 Qd2のパルスの開始タイミングで開始し 、出力信号 X3のパルスの開始タイミングで終了する。出力信号 Qno3のパルスは、 遅延信号 Qd3のパルスの開始タイミングで開始し、出力信号 X4のパルスの開始タイ ミングで終了する。このようにして、出力信号 Qnoのパルスと、 2段後の出力信号 Qno のパルスとの間には必ず" delay"分の間隔が設けられることとなる。以上により、クロ ック信号 CK、 CKBに波形なまりがあって、 VThnanc VThnorのように論理ゲート間 に論理閾値の差が生じていても、次段のフリップフロップの入力信号を正常に生成す ることができるとともに、 2倍パルスの重なり除去を行うことができる。
[0134] 次に、図 10に、本実施の形態に係る他のシフトレジスタである、シフトレジスタ 92の 一部の構成を示す。
[0135] シフトレジスタ 92は、フリップフロップ部 2および誤動作防止部 70を備えている。誤 動作防止部 70は、各段に、誤動作防止回路 71 (71— 1、 71— 2· ··)を備えている。 誤動作防止回路 71は、クロックパルス抽出部 13 (13a、 13b)、波形タイミング整形部 14 (14a, 14b)、および、ディレイ回路 19を備えている。
[0136] ディレイ回路 19は、インバータ 19a、 19b、 19c、および、 NOR回路 19dを備えてい る。インバータ 19aには、自身が属する段のフリップフロップ 11の出力信号 Q (Q1、 Q 2· ··)が入力され、インバータ 19bはこれのレベル反転信号 QB (QB1、 QB2"')を出 力する。インバータ 19bとインバータ 19cとは互いに直列に接続されている。インバー タ 19bには上記レベル反転信号 QBが入力され、インバータ 19bの出力信号はイン バータ 19cに入力される。インバータ 19b、 19cにより、レベル反転信号 QBを遅延さ せ、インバータ 19cから遅延信号 QBd (QBdl、 QBd2"-)として出力する。 NOR回 路 19dは、上記レベル反転信号 QBと、インバータ 19cの出力信号との NOR演算を 行い、中間信号 Qno (Qnol、 Qno2"')を生成して出力する。中間信号 Qnoは、シ フトレジスタ 92の出力信号としての 2倍パルスにもなる。
[0137] クロックパルス抽出部 13aの NAND回路 15aの一方の入力端子には図 1と同様に クロック信号 CKが入力される力 NAND回路 15aの他方の入力端子には自身が属 する段の上記中間信号 Qno (Qno 1、 Qno3"-)力入力される。また、クロックパルス 抽出部 13bの NAND回路 15bの一方の入力端子には図 1と同様にクロック信号 CK Bが入力される力 NAND回路 15bの他方の入力端子には自身が属する段の上記 中間信号 Qno (Qno2、 Qno4- --)が入力される。
[0138] 上記構成の誤動作防止回路 71は、図 1のクロックパルス抽出部 13 (13a、 13b)お よび波形タイミング整形部 14 (14a、 14b)に、ディレイ回路 19が追加された構成であ る力 やはり MOS型の論理演算を行う論理演算回路で構成されている。
[0139] 図 11に、上記構成のシフトレジスタ 92の動作を表すタイミングチャートを示す。図 6
(a)〜（c)と同様に、クロック信号 CK、 CKBには波形なまりがあり、 VThnancKVThn orとする。また、クロック信号 CK、 CKBの下側の" H"、 "L"は NAND回路 15a、 15b が認識する High、 Lowであり、クロック信号 CK、 CKBの上側の" H"、 "L"は NOR回 路 16a、 16bが認識する High、 Lowである。
[0140] 図 11から分力るように、出力信号 Q1から生成されたレベル反転信号 QB1は、中間 信号 Qnolとなってクロックパルス抽出部 13aに入力されるため、 NAND回路 15aが 、 High期間のクロック信号 CKを抽出開始する前には、 Highと認識したクロック信号 CKと Lowの中間信号 Qnolとの NAND演算、および、 Lowと認識したクロック信号 CKと中間信号 Qno 1との NAND演算しか行わな!/、ので、出力信号 A1が Lowとなる ことがない。従って、 NAND回路 15aでは正常にクロック信号 CKのパルスを所定分 だけ (ここではクロックパルス 1つ分より短いパルス)抽出した結果の出力信号 A1が生 成される。また、 Highのクロック信号 CKを抽出している期間と同じ期間に、 NOR回 路 16aはクロック信号 CKBを Lowと認識するので、 NOR回路 16aは、出力信号 A1 を丁度レベル反転した出力信号 XIを生成して出力する。以後、各段において同様 の信号生成が行われる。 [0141] ただし、上記クロック信号 CKのパルスの抽出において、遅延信号 QBdlの出力信 号 Q1 (レベル反転信号 QBdl)に対する遅延力 クロック信号 CKの抽出パルスの開 始までのタイミングに収まっていれば、クロック信号 CKの 1つのパルスをそのパルス の開始タイミング力も抽出するが、上記遅延が、抽出パルスの開始後まで長引けば、 クロック信号 CKのパルスをそのパルスの開始タイミング後から抽出することになる。こ こでは、上記遅延を、抽出パルスの開始タイミングまでには終了させて、出力信号 XI の開始タイミングを正常に生成することができるようにしている。
[0142] また、出力信号 Q (Q1、 <32· ··)従ってレベル反転信号 QBを遅延信号 QBd (Qdl、 Qd2"-)としたことにより、遅延信号 QBd2、 QBd3、 QBd4のパルスがレベル反転信 号 QBのパルスエッジよりも図中の" delay"分だけ遅延して開始する。シフトレジスタ 9 2の出力信号である中間信号 Qnolのパルスは、遅延信号 QBdlのパルスの開始タ イミングで開始し、出力信号 X2のパルスの開始タイミングで終了する。シフトレジスタ 92の出力信号である中間信号 Qno2のパルスは、遅延信号 QBd2のパルスの開始 タイミングで開始し、出力信号 X3のノ ルスの開始タイミングで終了する。シフトレジス タ 92の出力信号である中間信号 Qno3のパルスは、遅延信号 QBd3のパルスの開 始タイミングで開始し、出力信号 X4のノルスの開始タイミングで終了する。このように して、中間信号 Qnoのパルスと、 2段後の中間信号 Qnoのパルスとの間には必ず" de lay"分の間隔が設けられることとなる。以上により、クロック信号 CK、 CKBに波形な まりがあって、 VThnanc VThnorのように論理ゲート間に論理閾値の差が生じてい ても、次段のフリップフロップの入力信号を正常に生成することができるとともに、 2倍 パルスの重なり除去を行うことができる。
[0143] なお、本発明の駆動回路は、上記第 1のクロック信号と上記第 2のクロック信号とは 、共に High期間と Low期間とが等しぐ互いに位相がずれており、上記論理演算は 、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記フリップフロッ プの出力信号と上記第 1のクロック信号との NAND演算である第 1の NAND演算を 行うととも〖こ、上記第 1の NAND演算の結果と上記第 2のクロック信号との NOR演算 である第 1の NOR演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方 において、上記フリップフロップの出力信号と上記第 2のクロック信号との NAND演 算である第 2の NAND演算を行うとともに、上記第 2の NAND演算の結果と上記第 1 のクロック信号との NOR演算である第 2の NOR演算を行うことによるものであってもよ い。
[0144] 上記の発明によれば、シフトレジスタの奇数段と偶数段とのうちの一方において第 1 の NAND演算を行い、他方において第 2の NAND演算を行うことにより、フリップフ 口ップの出力信号が非アクティブであるときに、このフリップフロップの出力信号を用 い、各論理導出段において所定の論理導出経路を遮断された状態に保持すること ができる。従って、各論理導出段において複数の論理導出経路が第 1のクロック信号 や第 2のクロック信号の周期的なレベル変化に合わせて導通切り替え動作を行うこと を阻止することができる。
[0145] そして、第 1の NAND演算の結果を用いる第 1の NOR演算と、第 2の NAND演算 の結果を用いる第 2の NOR演算とにより、シフトレジスタの出力信号を生成することが できる。このシフトレジスタの出力信号は、次段のフリップフロップの入力信号とするこ とができる。第 1のクロック信号と第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれている力 上記の構成により、フリップフロップの入力信 号が段間で重なることが防止され、シフトレジスタの誤動作を防止することができる。
[0146] 以上により、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増 大と高周波ノイズの発生とを抑制することのできる駆動回路を容易に実現することが できるという効果を奏する。
[0147] 本発明の駆動回路は、上記第 1のクロック信号と上記第 2のクロック信号とは、共に High期間と Low期間とが等しぐ互いに位相がずれており、上記論理演算は、上記 論理演算回路に入力される上記フリップフロップの出力信号を遅延させた遅延信号 を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記遅延 信号と上記第 1のクロック信号との NAND演算である第 1の NAND演算を行うととも に、上記第 1の NAND演算の結果と上記第 2のクロック信号との NOR演算である第 1の NOR演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において 、上記遅延信号と上記第 2のクロック信号との NAND演算である第 2の NAND演算 を行うとともに、上記第 2の NAND演算の結果と上記第 1のクロック信号との NOR演 算である第 2の NOR演算を行うことによるものであってもよい。
[0148] 上記の発明によれば、シフトレジスタの奇数段と偶数段とのうちの一方において第 1 の NAND演算を行い、他方において第 2の NAND演算を行うことにより、フリップフ 口ップの出力信号が非アクティブであるときに、このフリップフロップの出力信号を用 い、各論理導出段において所定の論理導出経路を遮断された状態に保持すること ができる。従って、各論理導出段において複数の論理導出経路が第 1のクロック信号 や第 2のクロック信号の周期的なレベル変化に合わせて導通切り替え動作を行うこと を阻止することができる。
[0149] そして、第 1の NAND演算の結果を用いる第 1の NOR演算と、第 2の NAND演算 の結果を用いる第 2の NOR演算とにより、シフトレジスタの出力信号を生成することが できる。このシフトレジスタの出力信号は、次段のフリップフロップの入力信号とするこ とができる。第 1のクロック信号と第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれている力 上記の構成により、フリップフロップの入力信 号が段間で重なることが防止され、シフトレジスタの誤動作を防止することができる。
[0150] 以上により、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増 大と高周波ノイズの発生とを抑制することのできる駆動回路を容易に実現することが できるという効果を奏する。
[0151] また、第 1の NAND演算および第 2の NAND演算に、フリップフロップの出力信号 の遅延信号を用いるので、第 1のクロック信号および第 2のクロック信号に波形なまり があって、かつ、論理演算回路の論理ゲート間に論理閾値の差が生じていても、次 段のフリップフロップの入力信号を正常に生成することができるという効果を奏する。
[0152] さらに、上記遅延信号を用いれば、シフトレジスタの出力信号として、 2段後のシフト レジスタの出力信号と重ならない 2倍パルスを生成することができるという効果を奏す る。
[0153] 本発明の駆動回路は、上記第 1のクロック信号と上記第 2のクロック信号とは、共に High期間と Low期間とが等しぐ互いに位相がずれており、上記論理演算は、上記 論理演算回路に入力される上記フリップフロップの出力信号のレベル反転信号を遅 延させた遅延信号を生成し、上記遅延信号と上記レベル反転信号との NOR演算に より中間信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方におい て、上記中間信号と上記第 1のクロック信号との NAND演算である第 1の NAND演 算を行うとともに、上記第 1の NAND演算の結果と上記第 2のクロック信号との NOR 演算である第 1の NOR演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの 他方において、上記中間信号と上記第 2のクロック信号との NAND演算である第 2の NAND演算を行うとともに、上記第 2の NAND演算の結果と上記第 1のクロック信号 との NOR演算である第 2の NOR演算を行うことによるものであってもよい。
[0154] 上記の発明によれば、シフトレジスタの奇数段と偶数段とのうちの一方において第 1 の NAND演算を行い、他方において第 2の NAND演算を行うことにより、フリップフ 口ップの出力信号が非アクティブであるときに、このフリップフロップの出力信号を用 い、各論理導出段において所定の論理導出経路を遮断された状態に保持すること ができる。従って、各論理導出段において複数の論理導出経路が第 1のクロック信号 や第 2のクロック信号の周期的なレベル変化に合わせて導通切り替え動作を行うこと を阻止することができる。
[0155] そして、第 1の NAND演算の結果を用いる第 1の NOR演算と、第 2の NAND演算 の結果を用いる第 2の NOR演算とにより、シフトレジスタの出力信号を生成することが できる。このシフトレジスタの出力信号は、次段のフリップフロップの入力信号とするこ とができる。第 1のクロック信号と第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれている力 上記の構成により、フリップフロップの入力信 号が段間で重なることが防止され、シフトレジスタの誤動作を防止することができる。
[0156] 以上により、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増 大と高周波ノイズの発生とを抑制することのできる表示装置の駆動回路を容易に実 現することができるという効果を奏する。
[0157] また、第 1の NAND演算および第 2の NAND演算に、フリップフロップの出力信号 の遅延信号と、遅延信号から生成した中間信号とを用いるので、第 1のクロック信号 および第 2のクロック信号に波形なまりがあって、かつ、論理演算回路の論理ゲート 間に論理閾値の差が生じていても、次段のフリップフロップの入力信号を正常に生成 することができると!/、う効果を奏する。 [0158] さらに、上記中間信号を用いることにより、シフトレジスタの出力信号として、 2段後 のシフトレジスタの出力信号と重ならない 2倍パルスを生成することができるという効 果を奏する。
[0159] 本発明の駆動回路は、生成した上記次段の上記フリップフロップの入力信号が、上 記シフトレジスタの出力信号を兼ねて 、るものであってもよ!/、。
[0160] 上記の発明によれば、シフトレジスタの出力信号以外に、別途次段のフリップフロッ プの入力信号を生成する必要がな 、と 、う効果を奏する。
[0161] 本発明の駆動回路は、上記遅延信号のレベル反転信号と、上記次段の上記フリツ プフロップのさらに次段の上記フリップフロップの入力信号との NOR演算により、上 記シフトレジスタの出力信号を生成するものであってもよい。
[0162] 上記の発明によれば、上記遅延信号から、シフトレジスタの出力信号として、 2段後 のシフトレジスタの出力信号と重ならない 2倍パルスを容易に生成することができると いう効果を奏する。
[0163] 本発明の駆動回路は、上記中間信号を上記シフトレジスタの出力信号とするもので あってもよい。
[0164] 上記の発明によれば、シフトレジスタの出力信号として、 2段後のシフトレジスタの出 力信号と重ならな 、2倍パルスを容易に生成することができると!/、う効果を奏する。
[0165] 本発明の表示装置は、上記駆動回路と、上記表示パネルとを備えているものであ つてもよい。
[0166] 上記の発明によれば、貫通電流による消費電力の増大と高周波ノイズの発生とを 抑制することのできる表示装置を実現することができるという効果を奏する。
[0167] 本発明の表示装置の駆動方法は、上記第 1のクロック信号と上記第 2のクロック信 号とは、共に High期間と Low期間とが等しぐ互いに位相がずれており、上記シフト レジスタの奇数段と偶数段とのうちの一方において、上記フリップフロップの出力信 号と上記第 1のクロック信号との NAND演算である第 1の NAND演算を行うとともに、 上記第 1の NAND演算の結果と上記第 2のクロック信号との NOR演算である第 1の NOR演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上 記フリップフロップの出力信号と上記第 2のクロック信号との NAND演算である第 2の NAND演算を行うとともに、上記第 2の NAND演算の結果と上記第 1のクロック信号 との NOR演算である第 2の NOR演算を行うことにより、上記論理演算を行うものであ つてもよい。
[0168] 上記の発明によれば、シフトレジスタの奇数段と偶数段とのうちの一方において第 1 の NAND演算を行い、他方において第 2の NAND演算を行うことにより、フリップフ 口ップの出力信号が非アクティブであるときに、このフリップフロップの出力信号を用 い、各論理導出段において所定の論理導出経路を遮断された状態に保持すること ができる。従って、各論理導出段において複数の論理導出経路が第 1のクロック信号 や第 2のクロック信号の周期的なレベル変化に合わせて導通切り替え動作を行うこと を阻止することができる。
[0169] そして、第 1の NAND演算の結果を用いる第 1の NOR演算と、第 2の NAND演算 の結果を用いる第 2の NOR演算とにより、シフトレジスタの出力信号を生成することが できる。このシフトレジスタの出力信号は、次段のフリップフロップの入力信号とするこ とができる。第 1のクロック信号と第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれている力 上記の構成により、フリップフロップの入力信 号が段間で重なることが防止され、シフトレジスタの誤動作を防止することができる。
[0170] 以上により、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増 大と高周波ノイズの発生とを抑制することのできる表示装置の駆動方法を容易に実 現することができるという効果を奏する。
[0171] 本発明の表示装置の駆動方法は、上記第 1のクロック信号と上記第 2のクロック信 号とは、共に High期間と Low期間とが等しぐ互いに位相がずれており、上記論理 演算回路に入力される上記フリップフロップの出力信号を遅延させた遅延信号を生 成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記遅延信号 と上記第 1のクロック信号との NAND演算である第 1の NAND演算を行うとともに、上 記第 1の NAND演算の結果と上記第 2のクロック信号との NOR演算である第 1の N OR演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記 遅延信号と上記第 2のクロック信号との NAND演算である第 2の NAND演算を行うと ともに、上記第 2の NAND演算の結果と上記第 1のクロック信号との NOR演算である 第 2の NOR演算を行うことにより、上記論理演算を行うものであってもよい。
[0172] 上記の発明によれば、シフトレジスタの奇数段と偶数段とのうちの一方において第 1 の NAND演算を行い、他方において第 2の NAND演算を行うことにより、フリップフ 口ップの出力信号が非アクティブであるときに、このフリップフロップの出力信号を用 い、各論理導出段において所定の論理導出経路を遮断された状態に保持すること ができる。従って、各論理導出段において複数の論理導出経路が第 1のクロック信号 や第 2のクロック信号の周期的なレベル変化に合わせて導通切り替え動作を行うこと を阻止することができる。
[0173] そして、第 1の NAND演算の結果を用いる第 1の NOR演算と、第 2の NAND演算 の結果を用いる第 2の NOR演算とにより、シフトレジスタの出力信号を生成することが できる。このシフトレジスタの出力信号は、次段のフリップフロップの入力信号とするこ とができる。第 1のクロック信号と第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれている力 上記の構成により、フリップフロップの入力信 号が段間で重なることが防止され、シフトレジスタの誤動作を防止することができる。
[0174] 以上により、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増 大と高周波ノイズの発生とを抑制することのできる表示装置の駆動方法を容易に実 現することができるという効果を奏する。
[0175] また、第 1の NAND演算および第 2の NAND演算に、フリップフロップの出力信号 の遅延信号を用いるので、第 1のクロック信号および第 2のクロック信号に波形なまり があって、かつ、論理演算回路の論理ゲート間に論理閾値の差が生じていても、次 段のフリップフロップの入力信号を正常に生成することができるという効果を奏する。
[0176] さらに、上記遅延信号を用いれば、シフトレジスタの出力信号として、 2段後のシフト レジスタの出力信号と重ならない 2倍パルスを生成することができるという効果を奏す る。
[0177] 本発明の表示装置の駆動方法は、上記第 1のクロック信号と上記第 2のクロック信 号とは、共に High期間と Low期間とが等しぐ互いに位相がずれており、上記論理 演算回路に入力される上記フリップフロップの出力信号のレベル反転信号を遅延さ せた遅延信号を生成し、上記遅延信号と上記レベル反転信号との NOR演算により 中間信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、 上記中間信号と上記第 1のクロック信号との NAND演算である第 1の NAND演算を 行うととも〖こ、上記第 1の NAND演算の結果と上記第 2のクロック信号との NOR演算 である第 1の NOR演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方 において、上記中間信号と上記第 2のクロック信号との NAND演算である第 2の NA ND演算を行うとともに、上記第 2の NAND演算の結果と上記第 1のクロック信号との NOR演算である第 2の NOR演算を行うことにより、上記論理演算を行うものであって ちょい。
[0178] 上記の発明によれば、シフトレジスタの奇数段と偶数段とのうちの一方において第 1 の NAND演算を行い、他方において第 2の NAND演算を行うことにより、フリップフ 口ップの出力信号が非アクティブであるときに、このフリップフロップの出力信号を用 い、各論理導出段において所定の論理導出経路を遮断された状態に保持すること ができる。従って、各論理導出段において複数の論理導出経路が第 1のクロック信号 や第 2のクロック信号の周期的なレベル変化に合わせて導通切り替え動作を行うこと を阻止することができる。
[0179] そして、第 1の NAND演算の結果を用いる第 1の NOR演算と、第 2の NAND演算 の結果を用いる第 2の NOR演算とにより、シフトレジスタの出力信号を生成することが できる。このシフトレジスタの出力信号は、次段のフリップフロップの入力信号とするこ とができる。第 1のクロック信号と第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれている力 上記の構成により、フリップフロップの入力信 号が段間で重なることが防止され、シフトレジスタの誤動作を防止することができる。
[0180] 以上により、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増 大と高周波ノイズの発生とを抑制することのできる表示装置の駆動方法を容易に実 現することができるという効果を奏する。
[0181] また、第 1の NAND演算および第 2の NAND演算に、フリップフロップの出力信号 の遅延信号と、遅延信号から生成した中間信号とを用いるので、第 1のクロック信号 および第 2のクロック信号に波形なまりがあって、かつ、論理演算回路の論理ゲート 間に論理閾値の差が生じていても、次段のフリップフロップの入力信号を正常に生成 することができると!/、う効果を奏する。
[0182] さらに、上記中間信号を用いることにより、シフトレジスタの出力信号として、 2段後 のシフトレジスタの出力信号と重ならない 2倍パルスを生成することができるという効 果を奏する。
[0183] 本発明の表示装置の駆動方法は、生成した上記次段の上記フリップフロップの入 力信号が、上記シフトレジスタの出力信号を兼ねているものであってもよい。
[0184] 上記の発明によれば、シフトレジスタの出力信号以外に、別途次段のフリップフロッ プの入力信号を生成する必要がな 、と 、う効果を奏する。
[0185] 本発明の表示装置の駆動方法は、上記遅延信号のレベル反転信号と、上記次段 の上記フリップフロップのさらに次段の上記フリップフロップの入力信号との NOR演 算により、上記シフトレジスタの出力信号を生成するものであってもよい。
[0186] 上記の発明によれば、上記遅延信号から、シフトレジスタの出力信号として、 2段後 のシフトレジスタの出力信号と重ならない 2倍パルスを容易に生成することができると いう効果を奏する。
[0187] 本発明の表示装置の駆動方法は、上記中間信号を上記シフトレジスタの出力信号 とするものであってもよ 、。
[0188] 上記の発明によれば、シフトレジスタの出力信号として、 2段後のシフトレジスタの出 力信号と重ならな 、2倍パルスを容易に生成することができると!/、う効果を奏する。
[0189] 本発明は上述した実施形態に限定されるものではなぐ請求項に示した範囲で種 々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段 を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。 産業上の利用の可能性
[0190] 本発明は、液晶表示装置に好適に使用することができる。

Claims

請求の範囲
[1] フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段におい て上記フリップフロップの出力信号と第 1のクロック信号および第 2のクロック信号のう ちの少なくとも一方とを用いた MOS型の論理演算により次段の上記フリップフロップ の入力信号を生成するとともに、上記各段において上記フリップフロップの出力信号 力 表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動 回路において、
上記フリップフロップの出力信号が非アクティブであるときに、上記論理演算を行う 論理演算回路への上記フリップフロップの出力信号の入力によって、上記論理演算 回路内の各論理導出段で、上記第 1のクロック信号および上記第 2のクロック信号の 少なくとも一方の周期的なレベル変化に応じた、論理の導出に用いる電源電圧が互 いに異なる複数の論理導出経路間での導通切り替え動作が阻止されるように、上記 論理演算が行われることを特徴とする駆動回路。
[2] 上記第 1のクロック信号と上記第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれており、
上記論理演算は、上記シフトレジスタの奇数段と偶数段とのうちの一方において、 上記フリップフロップの出力信号と上記第 1のクロック信号との NAND演算である第 1 の NAND演算を行うとともに、上記第 1の NAND演算の結果と上記第 2のクロック信 号との NOR演算である第 1の NOR演算を行い、上記シフトレジスタの奇数段と偶数 段とのうちの他方において、上記フリップフロップの出力信号と上記第 2のクロック信 号との NAND演算である第 2の NAND演算を行うとともに、上記第 2の NAND演算 の結果と上記第 1のクロック信号との NOR演算である第 2の NOR演算を行うことによ るものであることを特徴とする請求項 1に記載の駆動回路。
[3] 上記第 1のクロック信号と上記第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれており、
上記論理演算は、上記論理演算回路に入力される上記フリップフロップの出力信 号を遅延させた遅延信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの 一方において、上記遅延信号と上記第 1のクロック信号との NAND演算である第 1の NAND演算を行うとともに、上記第 1の NAND演算の結果と上記第 2のクロック信号 との NOR演算である第 1の NOR演算を行 、、上記シフトレジスタの奇数段と偶数段 とのうちの他方において、上記遅延信号と上記第 2のクロック信号との NAND演算で ある第 2の NAND演算を行うとともに、上記第 2の NAND演算の結果と上記第 1のク ロック信号との NOR演算である第 2の NOR演算を行うことによるものであることを特 徴とする請求項 1に記載の駆動回路。
[4] 上記第 1のクロック信号と上記第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれており、
上記論理演算は、上記論理演算回路に入力される上記フリップフロップの出力信 号のレベル反転信号を遅延させた遅延信号を生成し、上記遅延信号と上記レベル 反転信号との NOR演算により中間信号を生成し、上記シフトレジスタの奇数段と偶 数段とのうちの一方において、上記中間信号と上記第 1のクロック信号との NAND演 算である第 1の NAND演算を行うとともに、上記第 1の NAND演算の結果と上記第 2 のクロック信号との NOR演算である第 1の NOR演算を行い、上記シフトレジスタの奇 数段と偶数段とのうちの他方において、上記中間信号と上記第 2のクロック信号との NAND演算である第 2の NAND演算を行うとともに、上記第 2の NAND演算の結果 と上記第 1のクロック信号との NOR演算である第 2の NOR演算を行うことによるもの であることを特徴とする請求項 1に記載の駆動回路。
[5] 生成した上記次段の上記フリップフロップの入力信号が、上記シフトレジスタの出力 信号を兼ねて 、ることを特徴とする請求項 1な 、し 4の 、ずれか 1項に記載の駆動回 路。
[6] 上記遅延信号のレベル反転信号と、上記次段の上記フリップフロップのさらに次段 の上記フリップフロップの入力信号との NOR演算により、上記シフトレジスタの出力 信号を生成することを特徴とする請求項 3に記載の駆動回路。
[7] 上記中間信号を上記シフトレジスタの出力信号とすることを特徴とする請求項 4に 記載の駆動回路。
[8] 請求項 1ないし 7のいずれか 1項に記載の駆動回路と、上記表示パネルとを備えて Vヽることを特徴とする表示装置。
[9] フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段におい て上記フリップフロップの出力信号と第 1のクロック信号および第 2のクロック信号のう ちの少なくとも一方とを用いた MOS型の論理演算により次段の上記フリップフロップ の入力信号を生成するとともに、上記各段において上記フリップフロップの出力信号 力 表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動 回路、を備えた表示装置の駆動方法において、
上記フリップフロップの出力信号が非アクティブであるときに、上記論理演算を行う 論理演算回路への上記フリップフロップの出力信号の入力によって、上記論理演算 回路内の各論理導出段で、上記第 1のクロック信号および上記第 2のクロック信号の 少なくとも一方の周期的なレベル変化に応じた、論理の導出に用いる電源電圧が互 いに異なる複数の論理導出経路間での導通切り替え動作を阻止するように、上記論 理演算を行うことを特徴とする表示装置の駆動方法。
[10] 上記第 1のクロック信号と上記第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれており、
上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記フリップフロッ プの出力信号と上記第 1のクロック信号との NAND演算である第 1の NAND演算を 行うととも〖こ、上記第 1の NAND演算の結果と上記第 2のクロック信号との NOR演算 である第 1の NOR演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方 において、上記フリップフロップの出力信号と上記第 2のクロック信号との NAND演 算である第 2の NAND演算を行うとともに、上記第 2の NAND演算の結果と上記第 1 のクロック信号との NOR演算である第 2の NOR演算を行うことにより、上記論理演算 を行うことを特徴とする請求項 9に記載の表示装置の駆動方法。
[11] 上記第 1のクロック信号と上記第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれており、
上記論理演算回路に入力される上記フリップフロップの出力信号を遅延させた遅 延信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上 記遅延信号と上記第 1のクロック信号との NAND演算である第 1の NAND演算を行 うとともに、上記第 1の NAND演算の結果と上記第 2のクロック信号との NOR演算で ある第 1の NOR演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方に ぉ 、て、上記遅延信号と上記第 2のクロック信号との NAND演算である第 2の NAN D演算を行うとともに、上記第 2の NAND演算の結果と上記第 1のクロック信号との N OR演算である第 2の NOR演算を行うことにより、上記論理演算を行うことを特徴とす る請求項 9に記載の表示装置の駆動方法。
[12] 上記第 1のクロック信号と上記第 2のクロック信号とは、共に High期間と Low期間と が等しぐ互いに位相がずれており、
上記論理演算回路に入力される上記フリップフロップの出力信号のレベル反転信 号を遅延させた遅延信号を生成し、上記遅延信号と上記レベル反転信号との NOR 演算により中間信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方 において、上記中間信号と上記第 1のクロック信号との NAND演算である第 1の NA ND演算を行うとともに、上記第 1の NAND演算の結果と上記第 2のクロック信号との NOR演算である第 1の NOR演算を行い、上記シフトレジスタの奇数段と偶数段との うちの他方において、上記中間信号と上記第 2のクロック信号との NAND演算である 第 2の NAND演算を行うとともに、上記第 2の NAND演算の結果と上記第 1のクロッ ク信号との NOR演算である第 2の NOR演算を行うことにより、上記論理演算を行うこ とを特徴とする請求項 9に記載の表示装置の駆動方法。
[13] 生成した上記次段の上記フリップフロップの入力信号が、上記シフトレジスタの出力 信号を兼ねて 、ることを特徴とする請求項 9な 、し 12の 、ずれか 1項に記載の表示 装置の駆動方法。
[14] 上記遅延信号のレベル反転信号と、上記次段の上記フリップフロップのさらに次段 の上記フリップフロップの入力信号との NOR演算により、上記シフトレジスタの出力 信号を生成することを特徴とする請求項 11に記載の表示装置の駆動方法。
[15] 上記中間信号を上記シフトレジスタの出力信号とすることを特徴とする請求項 12に 記載の表示装置の駆動方法。
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