JP2000260189A - 不揮発性半導体メモリ及びそのデータ消去方法 - Google Patents
不揮発性半導体メモリ及びそのデータ消去方法Info
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- JP2000260189A JP2000260189A JP11062269A JP6226999A JP2000260189A JP 2000260189 A JP2000260189 A JP 2000260189A JP 11062269 A JP11062269 A JP 11062269A JP 6226999 A JP6226999 A JP 6226999A JP 2000260189 A JP2000260189 A JP 2000260189A
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Abstract
(57)【要約】
【課題】 過消去ベリファイ時に非選択ワード線に対し
て負電圧を用いることなく、従って複雑なロウデコーダ
を用意することなく、確実なデータ消去動作を可能とし
たＮＯＲ型のＥＥＰＲＯＭフラッシュメモリを提供す
る。 【解決手段】 電気的書き換え可能なＮＯＲ型のメモリ
セルアレイ１１、ワード線及びビット線選択を行うデコ
ーダ１４，１５、読み出しデータをセンスし、書き込み
データをラッチするセンスアンプ１９／データラッチ１
８、選択ブロックのデータを一括消去する制御を行う制
御回路２１を備え、制御回路２１は、消去動作の後、選
択されたビット線に接続された全メモリセルのリーク電
流の総和が所定レベル以下であることを検出するリーク
チェックを行い、そのリークチェックの判定がＯＫでな
い場合に、一時消去動作を停止して過消去状態にあるメ
モリセルに対する弱書き込みを行い、再度消去動作に戻
る制御シーケンスを有する。
て負電圧を用いることなく、従って複雑なロウデコーダ
を用意することなく、確実なデータ消去動作を可能とし
たＮＯＲ型のＥＥＰＲＯＭフラッシュメモリを提供す
る。 【解決手段】 電気的書き換え可能なＮＯＲ型のメモリ
セルアレイ１１、ワード線及びビット線選択を行うデコ
ーダ１４，１５、読み出しデータをセンスし、書き込み
データをラッチするセンスアンプ１９／データラッチ１
８、選択ブロックのデータを一括消去する制御を行う制
御回路２１を備え、制御回路２１は、消去動作の後、選
択されたビット線に接続された全メモリセルのリーク電
流の総和が所定レベル以下であることを検出するリーク
チェックを行い、そのリークチェックの判定がＯＫでな
い場合に、一時消去動作を停止して過消去状態にあるメ
モリセルに対する弱書き込みを行い、再度消去動作に戻
る制御シーケンスを有する。
Description
【０００１】
【発明の属する技術分野】この発明は、電気的書き換え
可能で且つ一括消去可能なＮＯＲ型の不揮発性メモリ
（ＥＥＰＲＯＭフラッシュメモリ）のデータ消去方法に
係り、特に過消去対策シーケンスに関する。
可能で且つ一括消去可能なＮＯＲ型の不揮発性メモリ
（ＥＥＰＲＯＭフラッシュメモリ）のデータ消去方法に
係り、特に過消去対策シーケンスに関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭフラッシュメモリは通常、
フローティングゲートと制御ゲートの積層ゲート構造を
持つ不揮発性メモリセルを用いて構成され、基本的な機
能として、データ読み出し、書き込み及び消去の動作モ
ードを有する。データ消去については、ブロック単位で
の一括消去が行われる。この明細書で、“書き込み”と
は、メモリセルのフローティングゲートに電子を注入し
て、しきい値の高い状態（即ち、データ“０”状態）に
する動作をいい、“消去”とは、フローティングゲート
の電子を放出させて、しきい値の低い状態（即ち、デー
タ“１”状態）にする動作をいう。
フローティングゲートと制御ゲートの積層ゲート構造を
持つ不揮発性メモリセルを用いて構成され、基本的な機
能として、データ読み出し、書き込み及び消去の動作モ
ードを有する。データ消去については、ブロック単位で
の一括消去が行われる。この明細書で、“書き込み”と
は、メモリセルのフローティングゲートに電子を注入し
て、しきい値の高い状態（即ち、データ“０”状態）に
する動作をいい、“消去”とは、フローティングゲート
の電子を放出させて、しきい値の低い状態（即ち、デー
タ“１”状態）にする動作をいう。
【０００３】この種のＥＥＰＲＯＭフラッシュメモリに
は、チップ内部にアドレスカウンタ、タイマ、及び制御
回路を備えて、内部的に設定された判定レベルを参照し
ながら自動的にデータ消去を行う機能を持たせたものが
ある。ＮＯＲ型のＥＥＰＲＯＭフラッシュメモリの自動
消去シーケンスについて、ある選択された１ブロックに
関しての制御動作を簡単に説明すれば、次のようにな
る。
は、チップ内部にアドレスカウンタ、タイマ、及び制御
回路を備えて、内部的に設定された判定レベルを参照し
ながら自動的にデータ消去を行う機能を持たせたものが
ある。ＮＯＲ型のＥＥＰＲＯＭフラッシュメモリの自動
消去シーケンスについて、ある選択された１ブロックに
関しての制御動作を簡単に説明すれば、次のようにな
る。
【０００４】まず、選択ブロック内の全メモリセルのデ
ータを“０”にする予備書き込み（Ｐｒｅｐｒｏｇｒａ
ｍ）が行われる。これは、一括消去後のブロック内のメ
モリセルしき値分布を一定範囲内に収めるために必要で
ある。予備書き込みの後は、所定の書き込み状態にある
ことを確認する書き込みベリファイ（ＰｒｏｇｒａｍＶ
ｅｒｉｆｙ：ＰＶ）動作が行われ、書き込み不足のメモ
リセルについて、ＰＶ＝ＯＫの判定がでるまで書き込み
動作が繰り返される。全てのメモリセルのデータが
“０”になると、次に、選択ブロックの一括消去が行わ
れる。
ータを“０”にする予備書き込み（Ｐｒｅｐｒｏｇｒａ
ｍ）が行われる。これは、一括消去後のブロック内のメ
モリセルしき値分布を一定範囲内に収めるために必要で
ある。予備書き込みの後は、所定の書き込み状態にある
ことを確認する書き込みベリファイ（ＰｒｏｇｒａｍＶ
ｅｒｉｆｙ：ＰＶ）動作が行われ、書き込み不足のメモ
リセルについて、ＰＶ＝ＯＫの判定がでるまで書き込み
動作が繰り返される。全てのメモリセルのデータが
“０”になると、次に、選択ブロックの一括消去が行わ
れる。
【０００５】一括消去の動作では、メモリセルが消去状
態にあることを確認するための消去ベリファイ（Ｅｒａ
ｓｅ Ｖｅｒｉｆｙ：ＥＶ）動作を行いながら、選択ブ
ロック内の未消去のメモリセルがなくなるまで、消去動
作が繰り返される。このとき、選択ブロック内の消去の
最も遅いメモリセルが、消去状態になるまで消去動作が
繰り返される結果、消去動作の速いメモリセルについて
は、過消去（ＯｖｅｒＥｒｓａｅ）状態になる。過消去
状態とは、例えばデータ読み出し時オフに保つべき非選
択のメモリセルがオフできない程にしきい値が低下した
状態である。これは、正常な読み出し動作を阻害する原
因となる。
態にあることを確認するための消去ベリファイ（Ｅｒａ
ｓｅ Ｖｅｒｉｆｙ：ＥＶ）動作を行いながら、選択ブ
ロック内の未消去のメモリセルがなくなるまで、消去動
作が繰り返される。このとき、選択ブロック内の消去の
最も遅いメモリセルが、消去状態になるまで消去動作が
繰り返される結果、消去動作の速いメモリセルについて
は、過消去（ＯｖｅｒＥｒｓａｅ）状態になる。過消去
状態とは、例えばデータ読み出し時オフに保つべき非選
択のメモリセルがオフできない程にしきい値が低下した
状態である。これは、正常な読み出し動作を阻害する原
因となる。
【０００６】そこで消去後には、過消去状態のメモリセ
ルが存在しないことを確認するための過消去ベリファイ
（Ｏｖｅｒ Ｅｒａｓｅ Ｖｅｒｉｆｙ：ＯＥＶ）動作
が行われる。そして過消去のメモリセルがあった場合に
は、弱書き込み（ＷｅａｋＰｒｏｇｒａｍ）の動作が行
われる。
ルが存在しないことを確認するための過消去ベリファイ
（Ｏｖｅｒ Ｅｒａｓｅ Ｖｅｒｉｆｙ：ＯＥＶ）動作
が行われる。そして過消去のメモリセルがあった場合に
は、弱書き込み（ＷｅａｋＰｒｏｇｒａｍ）の動作が行
われる。
【０００７】具体的に過消去ベリファイ動作では、過消
去状態を検出するために、非選択ワード線にはそのワー
ド線に沿うメモリセルが確実にオフになる負の電圧が与
えられ、選択ワード線に過消去状態のメモリセルがオン
になる電圧が与えられて、データ読み出しが行われる。
そして“１”が検出されたメモリセルを過消去状態と判
定して、そのメモリセルについて弱書き込みが行われ
る。この過消去ベリファイと弱書き込みも、過消去状態
のメモリセルがなくなるまで繰り返される。
去状態を検出するために、非選択ワード線にはそのワー
ド線に沿うメモリセルが確実にオフになる負の電圧が与
えられ、選択ワード線に過消去状態のメモリセルがオン
になる電圧が与えられて、データ読み出しが行われる。
そして“１”が検出されたメモリセルを過消去状態と判
定して、そのメモリセルについて弱書き込みが行われ
る。この過消去ベリファイと弱書き込みも、過消去状態
のメモリセルがなくなるまで繰り返される。
【０００８】なお、書き込みベリファイにおいては、
“０”データのメモリセルのしきい値がある値以上でＯ
Ｋとするが、その判定しきい値レベルを以下“ＰＶレベ
ル”という。同様に、消去ベリファイにおいては、
“１”データのメモリセルのしきい値がある値以下でＯ
Ｋとするが、その判定しきい値レベルを以下“ＥＶレベ
ル”という。過消去ベリファイでは、ＥＶレベルより更
に低いあるしきい値以上にある場合にＯＫとするが、そ
の判定しきい値レベルを以下“ＯＥＶレベル”という。
“０”データのメモリセルのしきい値がある値以上でＯ
Ｋとするが、その判定しきい値レベルを以下“ＰＶレベ
ル”という。同様に、消去ベリファイにおいては、
“１”データのメモリセルのしきい値がある値以下でＯ
Ｋとするが、その判定しきい値レベルを以下“ＥＶレベ
ル”という。過消去ベリファイでは、ＥＶレベルより更
に低いあるしきい値以上にある場合にＯＫとするが、そ
の判定しきい値レベルを以下“ＯＥＶレベル”という。
【０００９】
【発明が解決しようとする課題】上述した従来の消去制
御シーケンスでは、過消去ベリファイ時に、選択ワード
線にＯＥＶレベルの電圧を与え、非選択ワード線に沿っ
たメモリセルがオンするのを防止するために、非選択ワ
ード線にはこれにより駆動されるメモリセルがオンする
のを確実に防止するため、ＯＥＶレベルより十分低い負
の電圧を印加することが行われている。そのためには、
負電圧を出力する昇圧回路が用いられる。この負電圧昇
圧回路は、ワード線駆動のみに用いられるため電流容量
の大きなものは必要がなく、小さい面積のキャパシタを
用いて構成される。
御シーケンスでは、過消去ベリファイ時に、選択ワード
線にＯＥＶレベルの電圧を与え、非選択ワード線に沿っ
たメモリセルがオンするのを防止するために、非選択ワ
ード線にはこれにより駆動されるメモリセルがオンする
のを確実に防止するため、ＯＥＶレベルより十分低い負
の電圧を印加することが行われている。そのためには、
負電圧を出力する昇圧回路が用いられる。この負電圧昇
圧回路は、ワード線駆動のみに用いられるため電流容量
の大きなものは必要がなく、小さい面積のキャパシタを
用いて構成される。
【００１０】しかし、フラッシュメモリ内部にワード線
が接地電位ＶSSに短絡している短絡不良があった場合
に、負電圧昇圧回路が機能しなくなるという問題があ
る。通常この種のメモリには冗長回路が設けられ、不良
ワード線があった場合にはこれが予備ワード線により置
き換えられる。置き換えられた不良ワード線は、デコー
ダ回路の都合上、非選択ワード線として扱われることが
多い。ところが、短絡不良のワード線が非選択ワード線
として扱われると、これに過消去ベリファイ時に負電圧
が与えらることになり、昇圧回路出力端から接地端子へ
の貫通電流パスが形成されるため、必要な負電圧が得ら
れなくなる。
が接地電位ＶSSに短絡している短絡不良があった場合
に、負電圧昇圧回路が機能しなくなるという問題があ
る。通常この種のメモリには冗長回路が設けられ、不良
ワード線があった場合にはこれが予備ワード線により置
き換えられる。置き換えられた不良ワード線は、デコー
ダ回路の都合上、非選択ワード線として扱われることが
多い。ところが、短絡不良のワード線が非選択ワード線
として扱われると、これに過消去ベリファイ時に負電圧
が与えらることになり、昇圧回路出力端から接地端子へ
の貫通電流パスが形成されるため、必要な負電圧が得ら
れなくなる。
【００１１】この問題の対策しては、不良ワード線は非
選択ワード線として扱わず、非選択ワード線には負電
圧、不良ワード線には０Ｖを与えるようにすればよい。
しかし、そのためにはロウデコーダの構成が複雑なもの
となってしまう。また、過消去ベリファイ時に非選択ワ
ード線に与える負電圧を、例えば−２Ｖと設定しても、
しきい値がそれ以下の過消去状態のメモリセルがある場
合には、過消去状態の検出はできなくなる。従って、デ
バイスは消去不良となる。
選択ワード線として扱わず、非選択ワード線には負電
圧、不良ワード線には０Ｖを与えるようにすればよい。
しかし、そのためにはロウデコーダの構成が複雑なもの
となってしまう。また、過消去ベリファイ時に非選択ワ
ード線に与える負電圧を、例えば−２Ｖと設定しても、
しきい値がそれ以下の過消去状態のメモリセルがある場
合には、過消去状態の検出はできなくなる。従って、デ
バイスは消去不良となる。
【００１２】一方、フラッシュメモリの過消去対策とし
て、選択ブロックの全ワード線に０Ｖを与えてビット線
のリーク電流の総和を検出し、そのリーク電流量が一定
レベル以上である場合に過消去状態と判定して、再書き
込みを行うことによりしきい値分布をシフトさせる自動
収束（Ｓｅｌｆ Ｃｏｖｅｒｇｅｎｃｅ）システムが既
に提案されている（特開平１０−２４１３７６号参
照）。しかしこのシステムでは、消去シーケンスの中で
一時消去動作を停止して、過消去状態のメモリセルに書
き込みを行うという制御は考えられていない。
て、選択ブロックの全ワード線に０Ｖを与えてビット線
のリーク電流の総和を検出し、そのリーク電流量が一定
レベル以上である場合に過消去状態と判定して、再書き
込みを行うことによりしきい値分布をシフトさせる自動
収束（Ｓｅｌｆ Ｃｏｖｅｒｇｅｎｃｅ）システムが既
に提案されている（特開平１０−２４１３７６号参
照）。しかしこのシステムでは、消去シーケンスの中で
一時消去動作を停止して、過消去状態のメモリセルに書
き込みを行うという制御は考えられていない。
【００１３】この発明は、上記事情を考慮してなされた
もので、過消去ベリファイ時に非選択ワード線に対して
負電圧を用いることなく、従って複雑なロウデコーダを
用意することなく、確実なデータ消去動作を可能とした
ＮＯＲ型のＥＥＰＲＯＭフラッシュメモリとそのデータ
消去方法を提供することを目的としている。
もので、過消去ベリファイ時に非選択ワード線に対して
負電圧を用いることなく、従って複雑なロウデコーダを
用意することなく、確実なデータ消去動作を可能とした
ＮＯＲ型のＥＥＰＲＯＭフラッシュメモリとそのデータ
消去方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】この発明に係る不揮発性
半導体メモリは、互いに交差する複数本ずつのワード線
とビット線、及びそれらの各交差部に配置された電気的
書き換え可能な不揮発性メモリセルにより構成されたＮ
ＯＲ型のメモリセルアレイと、このメモリセルアレイの
ワード線及びビット線選択を行うデコード回路と、前記
メモリセルアレイの読み出しデータをセンスし、書き込
みデータをラッチするセンスアンプ／データラッチと、
前記メモリセルアレイの選択ブロックのデータを一括消
去する制御を行う制御回路とを備え、前記制御回路は、
消去動作の後、選択されたビット線に接続された全メモ
リセルのリーク電流の総和が所定レベル以下であること
を検出するリークチェックを行い、そのリークチェック
の判定がＯＫでない場合に、一時消去動作を停止して過
消去状態にあるメモリセルに対する弱書き込みを行い、
再度消去動作に戻る制御シーケンスを有することを特徴
とする。
半導体メモリは、互いに交差する複数本ずつのワード線
とビット線、及びそれらの各交差部に配置された電気的
書き換え可能な不揮発性メモリセルにより構成されたＮ
ＯＲ型のメモリセルアレイと、このメモリセルアレイの
ワード線及びビット線選択を行うデコード回路と、前記
メモリセルアレイの読み出しデータをセンスし、書き込
みデータをラッチするセンスアンプ／データラッチと、
前記メモリセルアレイの選択ブロックのデータを一括消
去する制御を行う制御回路とを備え、前記制御回路は、
消去動作の後、選択されたビット線に接続された全メモ
リセルのリーク電流の総和が所定レベル以下であること
を検出するリークチェックを行い、そのリークチェック
の判定がＯＫでない場合に、一時消去動作を停止して過
消去状態にあるメモリセルに対する弱書き込みを行い、
再度消去動作に戻る制御シーケンスを有することを特徴
とする。
【００１５】この発明において、具体的に制御回路の制
御シーケンスは、例えば、（ａ）前記選択ブロック内の
メモリセルが消去状態にあることを確認する消去ベリフ
ァイと全メモリセルに対する消去動作とを、選択ブロッ
ク内の全アドレスについて消去ベリファイの判定がＯＫ
になるまで繰り返し、（ｂ）前記消去ベリファイの判定
がＯＫでない場合に、各消去動作毎に消去後のメモリセ
ルについて前記選択ブロック内の全ワード線を非選択状
態として選択されたビット線に接続された全メモリセル
のリーク電流の総和が所定レベル以下であることを検出
するリークチェックを行い、（ｃ）前記リークチェック
の判定がＯＫでない場合に一時消去動作を停止して過消
去状態にあるメモリセルに対する弱書き込み動作を行
い、（ｄ）前記弱書き込み動作を行った後、再度消去動
作に戻って、消去ベリファイの判定とリークチェックの
判定が共にＯＫになるまで消去動作を繰り返す。
御シーケンスは、例えば、（ａ）前記選択ブロック内の
メモリセルが消去状態にあることを確認する消去ベリフ
ァイと全メモリセルに対する消去動作とを、選択ブロッ
ク内の全アドレスについて消去ベリファイの判定がＯＫ
になるまで繰り返し、（ｂ）前記消去ベリファイの判定
がＯＫでない場合に、各消去動作毎に消去後のメモリセ
ルについて前記選択ブロック内の全ワード線を非選択状
態として選択されたビット線に接続された全メモリセル
のリーク電流の総和が所定レベル以下であることを検出
するリークチェックを行い、（ｃ）前記リークチェック
の判定がＯＫでない場合に一時消去動作を停止して過消
去状態にあるメモリセルに対する弱書き込み動作を行
い、（ｄ）前記弱書き込み動作を行った後、再度消去動
作に戻って、消去ベリファイの判定とリークチェックの
判定が共にＯＫになるまで消去動作を繰り返す。
【００１６】またこの発明において、弱書き込み動作は
例えば、選択ブロック内のメモリセルが過消去状態にな
いことを確認する過消去ベリファイと共に、選択ブロッ
ク内の全アドレスについて過消去ベリファイの判定がＯ
Ｋになるまで繰り返すものであり、過消去ベリファイ時
選択ブロック内の非選択ワード線に０Ｖを与える。
例えば、選択ブロック内のメモリセルが過消去状態にな
いことを確認する過消去ベリファイと共に、選択ブロッ
ク内の全アドレスについて過消去ベリファイの判定がＯ
Ｋになるまで繰り返すものであり、過消去ベリファイ時
選択ブロック内の非選択ワード線に０Ｖを与える。
【００１７】この発明においては、選択ブロックの一括
消去の制御において、消去動作毎に選択ブロック内の選
択されたビット線に接続された全メモリセルのリークチ
ェックを行う。そしてそのリークチェックの判定がＯＫ
でない場合には、一時消去動作を停止して過消去状態に
あるメモリセルに対する弱書き込みを行い、その後再度
消去動作に戻る制御シーケンスを用いる。このため、全
メモリセルが消去状態になるまで消去ベリファイと消去
を中断せずに繰り返す従来方式におけるように、しきい
値が負の消去状態のメモリセルが生じることがない。従
って、過消去ベリファイ時に非選択ワード線に負電圧を
与える必要はなく、ＯＶを用いることができる。従っ
て、短絡不良のワード線があってこれを非選択ワード線
として扱う場合に、両者を区別することなく０Ｖとする
ことができるから、無用な貫通パスが形成れるといった
事態が防止され、またロウデコーダを複雑にする必要も
ない。またこの発明では、消去ベリファイの判定とリー
クチェックの判定が同時にＯＫとなることにより消去動
作を終えるから、例えばフラッシュメモリの低電圧化に
伴って消去ベリファイの判定レベルが低くなった場合で
も、消去動作に時間がかかるとしても確実なデータ消去
が可能になる。更に、過消去ベリファイの判定レベル以
下のメモリセルに対してリークチェックをしながら弱書
き込みを行うことにより、過消去ベリファイ動作での非
選択ワード線に与える電圧よりしきい値の低いメモリセ
ルがあったとしても、消去動作が可能である。
消去の制御において、消去動作毎に選択ブロック内の選
択されたビット線に接続された全メモリセルのリークチ
ェックを行う。そしてそのリークチェックの判定がＯＫ
でない場合には、一時消去動作を停止して過消去状態に
あるメモリセルに対する弱書き込みを行い、その後再度
消去動作に戻る制御シーケンスを用いる。このため、全
メモリセルが消去状態になるまで消去ベリファイと消去
を中断せずに繰り返す従来方式におけるように、しきい
値が負の消去状態のメモリセルが生じることがない。従
って、過消去ベリファイ時に非選択ワード線に負電圧を
与える必要はなく、ＯＶを用いることができる。従っ
て、短絡不良のワード線があってこれを非選択ワード線
として扱う場合に、両者を区別することなく０Ｖとする
ことができるから、無用な貫通パスが形成れるといった
事態が防止され、またロウデコーダを複雑にする必要も
ない。またこの発明では、消去ベリファイの判定とリー
クチェックの判定が同時にＯＫとなることにより消去動
作を終えるから、例えばフラッシュメモリの低電圧化に
伴って消去ベリファイの判定レベルが低くなった場合で
も、消去動作に時間がかかるとしても確実なデータ消去
が可能になる。更に、過消去ベリファイの判定レベル以
下のメモリセルに対してリークチェックをしながら弱書
き込みを行うことにより、過消去ベリファイ動作での非
選択ワード線に与える電圧よりしきい値の低いメモリセ
ルがあったとしても、消去動作が可能である。
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、実施の形態によるＮ
ＯＲ型ＥＥＰＲＯＭフラッシュメモリの等価回路であ
る。メモリセルアレイ１１は、図２に示したように、互
いに交差する複数本ずつのワード線ＷＬとビット線ＢＬ
が配設され、その各交差部に電気的書き換え可能な不揮
発性メモリセルＭＣが配置されて構成されている。メモ
リセルアレイ１１は複数ブロックにより構成されるが、
図２ではそのデータ消去の単位となる一つのブロックＢ
ｌｏｃｋｉ（１０２４Ｒｏｗ×５１２Ｃｏｌ）のみを示
している。メモリセルＭＣは、フローティングゲートと
制御ゲートが積層されたＭＯＳトランジスタ構造を有す
る周知のものであり、その制御ゲートが行方向に共通接
続されてワード線ＷＬとなっている。
の実施の形態を説明する。図１は、実施の形態によるＮ
ＯＲ型ＥＥＰＲＯＭフラッシュメモリの等価回路であ
る。メモリセルアレイ１１は、図２に示したように、互
いに交差する複数本ずつのワード線ＷＬとビット線ＢＬ
が配設され、その各交差部に電気的書き換え可能な不揮
発性メモリセルＭＣが配置されて構成されている。メモ
リセルアレイ１１は複数ブロックにより構成されるが、
図２ではそのデータ消去の単位となる一つのブロックＢ
ｌｏｃｋｉ（１０２４Ｒｏｗ×５１２Ｃｏｌ）のみを示
している。メモリセルＭＣは、フローティングゲートと
制御ゲートが積層されたＭＯＳトランジスタ構造を有す
る周知のものであり、その制御ゲートが行方向に共通接
続されてワード線ＷＬとなっている。
【００１９】メモリセルアレイ１１のワード線ＷＬはロ
ウデコーダ１４により選択され、ビット線ＢＬはカラム
デコーダ１５とカラム選択回路２０により選択される。
ビット線データは、センスアンプ１０によりセンスさ
れ、入出力バッファ１７を介して外部端子Ｉ／Ｏに取り
出される。書き込みデータは、入出力バッファ１７を介
してデータラッチ（入力レジスタ）１８に取り込まれ
て、選択されたビット線ＢＬに与えられる。外部から与
えられるアドレス及びコマンドはそれぞれ、アドレスレ
ジスタ１２及びコマンドレジスタ２７に取り込まれる。
取り込まれたアドレスは、マルチプレクサ１３を介して
ロウデコーダ１５及びカラムデコーダ１５に送られる。
取り込まれたコマンドは、クロック発生回路２６により
タイミング制御されて制御回路２１に送られる。電圧発
生回路２２は、読み出し／書き込み／消去の各モードに
応じてワード線等に与えられる、電源電圧以外の電圧を
発生する。
ウデコーダ１４により選択され、ビット線ＢＬはカラム
デコーダ１５とカラム選択回路２０により選択される。
ビット線データは、センスアンプ１０によりセンスさ
れ、入出力バッファ１７を介して外部端子Ｉ／Ｏに取り
出される。書き込みデータは、入出力バッファ１７を介
してデータラッチ（入力レジスタ）１８に取り込まれ
て、選択されたビット線ＢＬに与えられる。外部から与
えられるアドレス及びコマンドはそれぞれ、アドレスレ
ジスタ１２及びコマンドレジスタ２７に取り込まれる。
取り込まれたアドレスは、マルチプレクサ１３を介して
ロウデコーダ１５及びカラムデコーダ１５に送られる。
取り込まれたコマンドは、クロック発生回路２６により
タイミング制御されて制御回路２１に送られる。電圧発
生回路２２は、読み出し／書き込み／消去の各モードに
応じてワード線等に与えられる、電源電圧以外の電圧を
発生する。
【００２０】制御回路２１は、外部から与えられるコマ
ンドに基づいて、自動書き込み及び自動消去のシーケン
ス制御を行う。このシーケンス制御を行うために、制御
回路２１の他、アドレスカウンタ１６、タイマ１６、最
終アドレス検知回路２４、ベリファイ回路２３等が設け
られている。
ンドに基づいて、自動書き込み及び自動消去のシーケン
ス制御を行う。このシーケンス制御を行うために、制御
回路２１の他、アドレスカウンタ１６、タイマ１６、最
終アドレス検知回路２４、ベリファイ回路２３等が設け
られている。
【００２１】制御回路２１による自動消去の制御フロー
チャートは、図３のようになる。まず、消去すべきブロ
ックの選択やアドレスカウンタ１６のリセット等の初期
化を行い（Ｓ１）、消去すべきブロックが選択され且
つ、その消去プロテクトが解除されていることを判定す
る（Ｓ２）。この判定がＮＯであれば、最終ブロックか
否かの判定を行い（Ｓ５）、これがＮＯであれば、ブロ
ックアドレスを進めて（Ｓ６）、再度ステップＳ２に戻
る。
チャートは、図３のようになる。まず、消去すべきブロ
ックの選択やアドレスカウンタ１６のリセット等の初期
化を行い（Ｓ１）、消去すべきブロックが選択され且
つ、その消去プロテクトが解除されていることを判定す
る（Ｓ２）。この判定がＮＯであれば、最終ブロックか
否かの判定を行い（Ｓ５）、これがＮＯであれば、ブロ
ックアドレスを進めて（Ｓ６）、再度ステップＳ２に戻
る。
【００２２】ステップＳ２での判定がＹＥＳになると、
次に選択ブロック内の消去状態にあるメモリセル（即
ち、“１”状態のメモリセル）に対して予備書き込みを
行う（Ｓ３）。この予備書き込みにおいて選択ブロック
内の全てのメモリセルを“０”状態にした後、その選択
ブロックについて一括消去を行う（Ｓ４）。以上の動作
を、選択されたブロック全てについて行って、消去動作
が終了する。
次に選択ブロック内の消去状態にあるメモリセル（即
ち、“１”状態のメモリセル）に対して予備書き込みを
行う（Ｓ３）。この予備書き込みにおいて選択ブロック
内の全てのメモリセルを“０”状態にした後、その選択
ブロックについて一括消去を行う（Ｓ４）。以上の動作
を、選択されたブロック全てについて行って、消去動作
が終了する。
【００２３】以下、自動消去シーケンスの具体的な内容
を詳細に説明する。図４は、図３における予備書き込み
ステップＳ３の具体的なフローチャートであり、図５〜
図７は、消去ステップＳ４の具体的なフローチャートで
ある。また、図８は、各シーケンスでの選択ブロック内
のメモリセルのしきい値分布を示している。図９〜図１
４は、各動作モードでのメモリセルアレイのバイアス関
係を示している。
を詳細に説明する。図４は、図３における予備書き込み
ステップＳ３の具体的なフローチャートであり、図５〜
図７は、消去ステップＳ４の具体的なフローチャートで
ある。また、図８は、各シーケンスでの選択ブロック内
のメモリセルのしきい値分布を示している。図９〜図１
４は、各動作モードでのメモリセルアレイのバイアス関
係を示している。
【００２４】予備書き込みステップでは、図４に示すよ
うに、まずアドレスカウンタ１６をリセットし、消去す
べき選択ブロック内の初期アドレスを指定する（Ｓ１
１）。次に、内部電源を書き込みベリファイの状態にセ
ットアップし（Ｓ１２）、書き込みベリファイ読み出し
を行い（Ｓ１３）、読み出し結果を判定する（Ｓ１
４）。図２に示す、１６ビット並列読み出し構成の場
合、１６個のメモリセルのデータが同時に読み出されて
判定される。この書き込みベリファイ動作での電圧関係
は、図１０のようになる。選択ブロック内の選択ワード
線には、ＰＶレベル＝６Ｖが与えられ、残りの非選択ワ
ード線には０Ｖが与えられる。書き込み負荷３１はオフ
とされる。
うに、まずアドレスカウンタ１６をリセットし、消去す
べき選択ブロック内の初期アドレスを指定する（Ｓ１
１）。次に、内部電源を書き込みベリファイの状態にセ
ットアップし（Ｓ１２）、書き込みベリファイ読み出し
を行い（Ｓ１３）、読み出し結果を判定する（Ｓ１
４）。図２に示す、１６ビット並列読み出し構成の場
合、１６個のメモリセルのデータが同時に読み出されて
判定される。この書き込みベリファイ動作での電圧関係
は、図１０のようになる。選択ブロック内の選択ワード
線には、ＰＶレベル＝６Ｖが与えられ、残りの非選択ワ
ード線には０Ｖが与えられる。書き込み負荷３１はオフ
とされる。
【００２５】書き込みベリファイ判定（Ｓ１４）におい
ては、読み出し結果が“１”であるメモリセルが一つで
もあると判定結果はＮＯであり、その様なメモリセルに
ついてのみ書き込みをすべく、書き込み用データを書き
替え（Ｓ１６）、書き込みを行う（Ｓ１７）。書き込み
の時のバイアス関係は、図９に示すように、選択ブロッ
ク内の選択ワード線に昇圧された書き込み電圧１０Ｖを
与え、残りの非選択ワード線に０Ｖを与え、ビット線に
は書き込み負荷３１を介して６Ｖを与える。これによ
り、選択メモリセルのフローティングゲートにホットエ
レクトロン注入がなされる。同様の動作を、１６個のメ
モリセルデータが全て“０”となり、書き込みベリファ
イ判定がＹＥＳとなるまで繰り返す。但しその間、タイ
マ２５の設定制限時間のチェックを行い（Ｓ１５）、制
限時間を超えたら、エラーとする（Ｓ１８）。
ては、読み出し結果が“１”であるメモリセルが一つで
もあると判定結果はＮＯであり、その様なメモリセルに
ついてのみ書き込みをすべく、書き込み用データを書き
替え（Ｓ１６）、書き込みを行う（Ｓ１７）。書き込み
の時のバイアス関係は、図９に示すように、選択ブロッ
ク内の選択ワード線に昇圧された書き込み電圧１０Ｖを
与え、残りの非選択ワード線に０Ｖを与え、ビット線に
は書き込み負荷３１を介して６Ｖを与える。これによ
り、選択メモリセルのフローティングゲートにホットエ
レクトロン注入がなされる。同様の動作を、１６個のメ
モリセルデータが全て“０”となり、書き込みベリファ
イ判定がＹＥＳとなるまで繰り返す。但しその間、タイ
マ２５の設定制限時間のチェックを行い（Ｓ１５）、制
限時間を超えたら、エラーとする（Ｓ１８）。
【００２６】書き込みベリファイ判定がＹＥＳになる
と、最終アドレスチェックを行い（Ｓ１９）、最終アド
レスでなければ、アドレスを進めて（Ｓ２０）、以下同
様の動作を動作を繰り返す。選択ブロック内の全メモリ
セルが“０”になり、最終アドレスの判定がＹＥＳにな
ると、書き込みベリファイＯＫのフラグＰＶＯＫ＝１を
立て（Ｓ２１）、読み出し状態にセットアップして（Ｓ
２２）、予備書き込みの動作を終了する。以上の予備書
き込み動作により、図８（ａ）に示す“０”，“１”デ
ータが混在する初期状態のしきい値分布から、同図
（ｂ）に示すように、選択ブロック内の全メモリセルが
ＰＶレベル以上のしきい値を持つ“０”状態になる。
と、最終アドレスチェックを行い（Ｓ１９）、最終アド
レスでなければ、アドレスを進めて（Ｓ２０）、以下同
様の動作を動作を繰り返す。選択ブロック内の全メモリ
セルが“０”になり、最終アドレスの判定がＹＥＳにな
ると、書き込みベリファイＯＫのフラグＰＶＯＫ＝１を
立て（Ｓ２１）、読み出し状態にセットアップして（Ｓ
２２）、予備書き込みの動作を終了する。以上の予備書
き込み動作により、図８（ａ）に示す“０”，“１”デ
ータが混在する初期状態のしきい値分布から、同図
（ｂ）に示すように、選択ブロック内の全メモリセルが
ＰＶレベル以上のしきい値を持つ“０”状態になる。
【００２７】次に、予備書き込みが終了した選択ブロッ
クについて、消去ステップ（Ｓ４）に入る。消去ステッ
プＳ４の詳細な制御フローは、図５〜図７に示してあ
る。図５に示すように、まずアドレスカウンタ１６をリ
セットし、選択ブロック内の初期アドレスを指定する
（Ｓ３１）。次に、内部電源を消去ベリファイの状態に
設定し（Ｓ３２）、メモリセルデータの消去ベリファイ
読み出しを行って（Ｓ３３）、読み出し結果を判定する
（Ｓ３４）。消去ベリファイ読み出し時のバイアス関係
は、基本的に図１０に示す書き込みベリファイ読み出し
の時と同様であるが、選択ワード線にはＰＶレベルに代
わって、ＥＶレベル＝４Ｖが与えられる。
クについて、消去ステップ（Ｓ４）に入る。消去ステッ
プＳ４の詳細な制御フローは、図５〜図７に示してあ
る。図５に示すように、まずアドレスカウンタ１６をリ
セットし、選択ブロック内の初期アドレスを指定する
（Ｓ３１）。次に、内部電源を消去ベリファイの状態に
設定し（Ｓ３２）、メモリセルデータの消去ベリファイ
読み出しを行って（Ｓ３３）、読み出し結果を判定する
（Ｓ３４）。消去ベリファイ読み出し時のバイアス関係
は、基本的に図１０に示す書き込みベリファイ読み出し
の時と同様であるが、選択ワード線にはＰＶレベルに代
わって、ＥＶレベル＝４Ｖが与えられる。
【００２８】消去ベリファイの判定（Ｓ３４）におい
て、並列読み出しの１６ビットデータが全て“１”であ
れば、判定結果はＯＫである。このとき、最終カラムア
ドレス判定を行って（Ｓ３５）、ＮＯであればカラムア
ドレスを進め（Ｓ３６）、以下同様の動作を繰り返す。
更に全カラムが終了すると、最終ロウアドレス判定を行
い（Ｓ３７）、ＮＯであればロウアドレスを進めて（Ｓ
３８）、以下同様の動作を繰り返す。
て、並列読み出しの１６ビットデータが全て“１”であ
れば、判定結果はＯＫである。このとき、最終カラムア
ドレス判定を行って（Ｓ３５）、ＮＯであればカラムア
ドレスを進め（Ｓ３６）、以下同様の動作を繰り返す。
更に全カラムが終了すると、最終ロウアドレス判定を行
い（Ｓ３７）、ＮＯであればロウアドレスを進めて（Ｓ
３８）、以下同様の動作を繰り返す。
【００２９】消去ベリファイ判定（Ｓ３４）において、
“０”が一つでもあれば、判定結果はＮＧとなる。この
とき、タイマのリミット判定を行い（Ｓ３９）、その判
定がＮＯであれば、選択ブロック内の全メモリセルに対
して消去を行う（Ｓ４１）。このときバイアス関係は、
図１１に示すように、選択ブロックの全ワード線に−
７．５Ｖの消去電圧を与え、ソース線には６．５Ｖを与
える。ビット線はフローティングとする。これにより、
全メモリセルのフローティングゲートの電子がソース側
に放出される。このときの選択ブロック内のメモリセル
のしきい値分布は、消去ベリファイの判定がＯＫになら
なければ、図８（ｃ）に示すように、ＥＶレベル以上の
メモリセルが存在した状態になる。
“０”が一つでもあれば、判定結果はＮＧとなる。この
とき、タイマのリミット判定を行い（Ｓ３９）、その判
定がＮＯであれば、選択ブロック内の全メモリセルに対
して消去を行う（Ｓ４１）。このときバイアス関係は、
図１１に示すように、選択ブロックの全ワード線に−
７．５Ｖの消去電圧を与え、ソース線には６．５Ｖを与
える。ビット線はフローティングとする。これにより、
全メモリセルのフローティングゲートの電子がソース側
に放出される。このときの選択ブロック内のメモリセル
のしきい値分布は、消去ベリファイの判定がＯＫになら
なければ、図８（ｃ）に示すように、ＥＶレベル以上の
メモリセルが存在した状態になる。
【００３０】消去ベリファイ判定ステップ（Ｓ３４）に
おいて、“０”が一つでもあり、消去動作が行われると
（Ｓ４２）、一定の消去動作時間の後、その後の消去動
作を一時停止してカラムアドレスのみをリセットし（Ｓ
４２）、図６に示すリーク電流量チェックの動作に移
る。即ち、内部電源をリークチェックの状態（そのしき
い値判定レベルを以下、ＬＣＫレベルという）に設定す
る（Ｓ５１）。これにより、選択ブロック内の全ワード
線を非選択状態、具体的には図１２に示すように、ＬＣ
Ｋ＝０Ｖに設定して、各ビット線毎に１０２４個のメモ
リセルのリーク電流の総和を検知し（Ｓ５２）、その総
和が一定レベル以下であるか否かの判定を行う（Ｓ５
３）。
おいて、“０”が一つでもあり、消去動作が行われると
（Ｓ４２）、一定の消去動作時間の後、その後の消去動
作を一時停止してカラムアドレスのみをリセットし（Ｓ
４２）、図６に示すリーク電流量チェックの動作に移
る。即ち、内部電源をリークチェックの状態（そのしき
い値判定レベルを以下、ＬＣＫレベルという）に設定す
る（Ｓ５１）。これにより、選択ブロック内の全ワード
線を非選択状態、具体的には図１２に示すように、ＬＣ
Ｋ＝０Ｖに設定して、各ビット線毎に１０２４個のメモ
リセルのリーク電流の総和を検知し（Ｓ５２）、その総
和が一定レベル以下であるか否かの判定を行う（Ｓ５
３）。
【００３１】リークチェックの判定ステップ（Ｓ５３）
では、例えば１本のビット線につながる１０２４個のメ
モリセルのリーク電流量の総和が、１〜２μＡ以下であ
ればＯＫとする。このリーク電流量レベルは、通常の読
み出し、書き込みベリファイ読み出し、消去ベリファイ
読み出し、過消去ベリファイ読み出し動作において、選
択メモリセルの正常読み出しができなくなるような、非
選択メモリセルのリーク電流レベルとして設定される。
具体的には、センスアンプにより“１”が検出された場
合には、対応するカラムのビット線に沿った１０２４個
のメモリセル内に過消去状態のものがあると判定する。
リークチェックの判定ステップ（Ｓ５３）の判定結果が
ＯＫであれば、最終カラム判定を行い（Ｓ５４）、最終
カラムでなければカラムアドレスを進めて（Ｓ５５）、
以下同様のリークチェックを繰り返す。全カラムの判定
が終了したら、カラムアドレスをリセットして（Ｓ５
６）、消去ベリファイ動作のステップＳ３２に戻る。
では、例えば１本のビット線につながる１０２４個のメ
モリセルのリーク電流量の総和が、１〜２μＡ以下であ
ればＯＫとする。このリーク電流量レベルは、通常の読
み出し、書き込みベリファイ読み出し、消去ベリファイ
読み出し、過消去ベリファイ読み出し動作において、選
択メモリセルの正常読み出しができなくなるような、非
選択メモリセルのリーク電流レベルとして設定される。
具体的には、センスアンプにより“１”が検出された場
合には、対応するカラムのビット線に沿った１０２４個
のメモリセル内に過消去状態のものがあると判定する。
リークチェックの判定ステップ（Ｓ５３）の判定結果が
ＯＫであれば、最終カラム判定を行い（Ｓ５４）、最終
カラムでなければカラムアドレスを進めて（Ｓ５５）、
以下同様のリークチェックを繰り返す。全カラムの判定
が終了したら、カラムアドレスをリセットして（Ｓ５
６）、消去ベリファイ動作のステップＳ３２に戻る。
【００３２】リークチェックの判定ステップ（Ｓ５３）
の判定結果がＮＧの場合には、消去ベリファイの判定が
ＯＫでなくても、消去動作を一時停止して、弱書き込み
動作に移る。即ち、タイマのリミット判定を行い（Ｓ５
７）、制限時間内であればカラムアドレス及びロウアド
レスを初期化して（Ｓ５９）、図７に示す弱書き込み動
作に入る。この弱書き込み動作ではまず、内部電源を過
消去ベリファイ状態に設定し（Ｓ６１）、過消去ベリフ
ァイ読み出しを行い（Ｓ６２）、消去状態のメモリセル
のしきい値がＯＥＶレベル以下にないことを確認する判
定を行う（Ｓ６３）。
の判定結果がＮＧの場合には、消去ベリファイの判定が
ＯＫでなくても、消去動作を一時停止して、弱書き込み
動作に移る。即ち、タイマのリミット判定を行い（Ｓ５
７）、制限時間内であればカラムアドレス及びロウアド
レスを初期化して（Ｓ５９）、図７に示す弱書き込み動
作に入る。この弱書き込み動作ではまず、内部電源を過
消去ベリファイ状態に設定し（Ｓ６１）、過消去ベリフ
ァイ読み出しを行い（Ｓ６２）、消去状態のメモリセル
のしきい値がＯＥＶレベル以下にないことを確認する判
定を行う（Ｓ６３）。
【００３３】この過消去ベリファイ動作のバイアス条件
は、図１３に示すように、選択ブロック内の選択ワード
線にＯＥＶ＝２．５Ｖを与え、残りの非選択ワード線に
は０Ｖを与える。従来の方式では、消去ベリファイの判
定がＯＫになるまで消去動作を繰り返すため、前述のよ
うに非選択ワード線につながる過消去状態にあるメモリ
セルを確実にオフに保つために、非選択ワード線に負電
圧を与えることが必要であった。これに対して、この実
施の形態では、消去ベリファイの判定がＯＫでない場合
にも、リークチェックを行ってしきい値が負の過消去状
態にならないうちにビット毎にメモリセルに弱書き込み
を行うことになるため、図１３に示すように、非選択ワ
ード線を０Ｖとして過消去ベリファイ読み出しを行うこ
とができる。
は、図１３に示すように、選択ブロック内の選択ワード
線にＯＥＶ＝２．５Ｖを与え、残りの非選択ワード線に
は０Ｖを与える。従来の方式では、消去ベリファイの判
定がＯＫになるまで消去動作を繰り返すため、前述のよ
うに非選択ワード線につながる過消去状態にあるメモリ
セルを確実にオフに保つために、非選択ワード線に負電
圧を与えることが必要であった。これに対して、この実
施の形態では、消去ベリファイの判定がＯＫでない場合
にも、リークチェックを行ってしきい値が負の過消去状
態にならないうちにビット毎にメモリセルに弱書き込み
を行うことになるため、図１３に示すように、非選択ワ
ード線を０Ｖとして過消去ベリファイ読み出しを行うこ
とができる。
【００３４】過消去ベリファイの判定ステップ（Ｓ６
３）において、判定結果がＯＫであれば、最終カラムア
ドレス判定を行い（Ｓ６８）、最終カラムアドレスでな
ければ、カラムアドレスを進めて（Ｓ６９）、以下同様
の過消去ベリファイ動作を繰り返す。更に、全カラムが
終了したら、最終ロウアドレス判定を行い（Ｓ７０）、
同様に最終ロウアドレスになるまでアドレスを進めて
（Ｓ７１）、同様の過消去ベリファイを繰り返す。選択
ブロックの全メモリセルについて過消去ベリファイがＯ
Ｋになると、アドレスを初期化して（Ｓ７２）、消去ベ
リファイ動作に戻る。
３）において、判定結果がＯＫであれば、最終カラムア
ドレス判定を行い（Ｓ６８）、最終カラムアドレスでな
ければ、カラムアドレスを進めて（Ｓ６９）、以下同様
の過消去ベリファイ動作を繰り返す。更に、全カラムが
終了したら、最終ロウアドレス判定を行い（Ｓ７０）、
同様に最終ロウアドレスになるまでアドレスを進めて
（Ｓ７１）、同様の過消去ベリファイを繰り返す。選択
ブロックの全メモリセルについて過消去ベリファイがＯ
Ｋになると、アドレスを初期化して（Ｓ７２）、消去ベ
リファイ動作に戻る。
【００３５】過消去ベリファイの判定ステップ（Ｓ６
３）において、判定結果がＮＧの場合、言い換えれば、
リーク電流量チェックの判定結果がＮＧであり、且つ過
消去ベリファイの判定結果がＮＧの場合、消去動作を一
時停止して、タイマのリミット判定を行い（Ｓ６４）、
制限時間内であれば、弱書き込みを行う（Ｓ６７）。一
定時間弱書き込みを行った後、過消去ベリファイのセッ
トアップのステップ（Ｓ６１）に戻り、過消去ベリファ
イの判定がＯＫになるまで、過消去ベリファイと弱書き
込みを繰り返す。この弱書き込みのバイアス条件は、図
１４に示すように、選択ブロック内の選択ワード線に対
して、通常の書き込み時に比べて低い電圧５Ｖを与え、
残りの非選択ワード線には０Ｖを与える。従来のように
選択ブロックの全メモリセルが消去状態になるまで消去
動作を続ける場合と異なり、この実施の形態ではリーク
電流チェック毎に弱書き込みを行う。このため、しきい
値が負になるような過消去状態のメモリセルが出る前に
弱書き込みが行われるから、過消去ベリファイ動作の場
合と同様に、非選択ワード線に負電圧を与えることな
く、非選択メモリセルをオフに保つことができる。
３）において、判定結果がＮＧの場合、言い換えれば、
リーク電流量チェックの判定結果がＮＧであり、且つ過
消去ベリファイの判定結果がＮＧの場合、消去動作を一
時停止して、タイマのリミット判定を行い（Ｓ６４）、
制限時間内であれば、弱書き込みを行う（Ｓ６７）。一
定時間弱書き込みを行った後、過消去ベリファイのセッ
トアップのステップ（Ｓ６１）に戻り、過消去ベリファ
イの判定がＯＫになるまで、過消去ベリファイと弱書き
込みを繰り返す。この弱書き込みのバイアス条件は、図
１４に示すように、選択ブロック内の選択ワード線に対
して、通常の書き込み時に比べて低い電圧５Ｖを与え、
残りの非選択ワード線には０Ｖを与える。従来のように
選択ブロックの全メモリセルが消去状態になるまで消去
動作を続ける場合と異なり、この実施の形態ではリーク
電流チェック毎に弱書き込みを行う。このため、しきい
値が負になるような過消去状態のメモリセルが出る前に
弱書き込みが行われるから、過消去ベリファイ動作の場
合と同様に、非選択ワード線に負電圧を与えることな
く、非選択メモリセルをオフに保つことができる。
【００３６】以上のようにして、図８（ｄ）に示すよう
に、過消去ベリファイの判定でＯＫが出るまで、ＯＥＶ
レベル以下のメモリセルに対して弱書き込みが繰り返さ
れることになる。この間、図８（ｄ）に示すように、Ｅ
Ｖレベル以上のメモリセルが存在してもよい。そして、
過消去ベリファイのステップ（Ｓ６３）で判定結果がＯ
Ｋになると、再度消去動作に戻る。最終的に、リークチ
ェックの判定ステップ（Ｓ５３）でＯＫの判定が出ると
共に、消去ベリファイの判定ステップ（Ｓ３４）でＯＫ
の判定が出ることにより、読み出し状態にセットアップ
して（Ｓ６６）、消去動作が終了する。制限時間オーバ
ーでなく消去動作が終了すると、図８（ｅ）に示すよう
に、選択ブロックのメモリセルは、しきい値がＥＶレベ
ルとＯＥＶレベルの間に収まった、所望の消去状態とな
る。
に、過消去ベリファイの判定でＯＫが出るまで、ＯＥＶ
レベル以下のメモリセルに対して弱書き込みが繰り返さ
れることになる。この間、図８（ｄ）に示すように、Ｅ
Ｖレベル以上のメモリセルが存在してもよい。そして、
過消去ベリファイのステップ（Ｓ６３）で判定結果がＯ
Ｋになると、再度消去動作に戻る。最終的に、リークチ
ェックの判定ステップ（Ｓ５３）でＯＫの判定が出ると
共に、消去ベリファイの判定ステップ（Ｓ３４）でＯＫ
の判定が出ることにより、読み出し状態にセットアップ
して（Ｓ６６）、消去動作が終了する。制限時間オーバ
ーでなく消去動作が終了すると、図８（ｅ）に示すよう
に、選択ブロックのメモリセルは、しきい値がＥＶレベ
ルとＯＥＶレベルの間に収まった、所望の消去状態とな
る。
【００３７】この実施の形態のＥＥＰＲＯＭフラッシュ
メモリのデータ書き込みの自動制御シーケンスについて
は詳細な説明を省くが、従来と同様である。即ち選択メ
モリセルについて書き込みを行い、書き込みベリファイ
により書き込み不十分と判定されたメモリセルについて
再書き込みを行う動作を繰り返すことにより、所定のし
きい値範囲の状態に追い込む。データ読み出しについて
も従来と同様である。
メモリのデータ書き込みの自動制御シーケンスについて
は詳細な説明を省くが、従来と同様である。即ち選択メ
モリセルについて書き込みを行い、書き込みベリファイ
により書き込み不十分と判定されたメモリセルについて
再書き込みを行う動作を繰り返すことにより、所定のし
きい値範囲の状態に追い込む。データ読み出しについて
も従来と同様である。
【００３８】
【発明の効果】以上述べたようにこの発明によれば、過
消去ベリファイ時に非選択ワード線に対して負電圧を用
いることなく、従って複雑なロウデコーダを用意するこ
となく、確実なデータ消去動作が可能となる。
消去ベリファイ時に非選択ワード線に対して負電圧を用
いることなく、従って複雑なロウデコーダを用意するこ
となく、確実なデータ消去動作が可能となる。
【図１】この発明の実施の形態によるＥＥＰＲＯＭフラ
ッシュメモリの等価回路を示す図である。
ッシュメモリの等価回路を示す図である。
【図２】同フラッシュメモリのメモリセルアレイの等価
回路を示す図である。
回路を示す図である。
【図３】同フラッシュメモリの自動消去シーケンスのフ
ローチャートを示す図である。
ローチャートを示す図である。
【図４】同自動消去シーケンスの予備書き込みステップ
のフローチャートを示す図である。
のフローチャートを示す図である。
【図５】同自動消去シーケンスの消去ステップのフロー
チャートを示す図である。
チャートを示す図である。
【図６】同自動消去シーケンスの消去ステップのフロー
チャート（続き）を示す図である。
チャート（続き）を示す図である。
【図７】同自動消去シーケンスの消去ステップのフロー
チャート（続き）を示す図である。
チャート（続き）を示す図である。
【図８】同自動消去シーケンスにおけるしきい値分布の
変化を示す図である。
変化を示す図である。
【図９】同自動消去シーケンスの予備書き込み時のバイ
アス関係を示す図である。
アス関係を示す図である。
【図１０】同自動消去シーケンスの書き込みベリファイ
時のバイアス関係を示す図である。
時のバイアス関係を示す図である。
【図１１】同自動消去シーケンスの消去時のバイアス関
係を示す図である。
係を示す図である。
【図１２】同自動消去シーケンスのリークチェック時の
バイアス関係を示す図である。
バイアス関係を示す図である。
【図１３】同自動消去シーケンスの過消去ベリファイ時
のバイアス関係を示す図である。
のバイアス関係を示す図である。
【図１４】同自動消去シーケンスの弱書き込み時のバイ
アス関係を示す図である。
アス関係を示す図である。
１１…メモリセルアレイ、１２…アドレスレジスタ、１
３…マルチプレクサ、１４…ロウデコーダ、１５…カラ
ムデコーダ、１６…アドレスカウンタ、１７…入出力バ
ッファ、１８…データラッチ、１９…センスアンプ、２
０…カラム選択回路、２１…制御回路、２２…電圧発生
回路、２３…ベリファイ回路、２４…最終アドレス検知
回路、２５…タイマ、２６…クロック発生回路、２７…
コマンドレジスタ。
３…マルチプレクサ、１４…ロウデコーダ、１５…カラ
ムデコーダ、１６…アドレスカウンタ、１７…入出力バ
ッファ、１８…データラッチ、１９…センスアンプ、２
０…カラム選択回路、２１…制御回路、２２…電圧発生
回路、２３…ベリファイ回路、２４…最終アドレス検知
回路、２５…タイマ、２６…クロック発生回路、２７…
コマンドレジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD00 AD04 AD08 AE08 5F001 AA01 AB02 AC02 AC06 AD12 AE08 AG40 5F083 EP02 EP22 EP77 ER02 ER09 ER14 ER16 ER22 GA17 LA03 LA10 LA12 LA16
Claims (5)
- 【請求項１】 互いに交差する複数本ずつのワード線と
ビット線、及びそれらの各交差部に配置された電気的書
き換え可能な不揮発性メモリセルにより構成されたＮＯ
Ｒ型のメモリセルアレイと、 このメモリセルアレイのワード線及びビット線選択を行
うデコード回路と、 前記メモリセルアレイの読み出しデータをセンスし、書
き込みデータをラッチするセンスアンプ／データラッチ
と、 前記メモリセルアレイの選択ブロックのデータを一括消
去する制御を行う制御回路とを備え、 前記制御回路は、消去動作の後、選択されたビット線に
接続された全メモリセルのリーク電流の総和が所定レベ
ル以下であることを検出するリークチェックを行い、そ
のリークチェックの判定がＯＫでない場合に、一時消去
動作を停止して過消去状態にあるメモリセルに対する弱
書き込みを行い、再度消去動作に戻る制御シーケンスを
有することを特徴とする不揮発性半導体メモリ。 - 【請求項２】 前記制御回路によるデータ消去の制御シ
ーケンスは、 （ａ）前記選択ブロック内のメモリセルが消去状態にあ
ることを確認する消去ベリファイと全メモリセルに対す
る消去動作とを、選択ブロック内の全アドレスについて
消去ベリファイの判定がＯＫになるまで繰り返し、 （ｂ）前記消去ベリファイの判定がＯＫでない場合に、
各消去動作毎に消去後のメモリセルについて前記選択ブ
ロック内の全ワード線を非選択状態として選択されたビ
ット線に接続された全メモリセルのリーク電流の総和が
所定レベル以下であることを検出するリークチェックを
行い、 （ｃ）前記リークチェックの判定がＯＫでない場合に一
時消去動作を停止して過消去状態にあるメモリセルに対
する弱書き込み動作を行い、 （ｄ）前記弱書き込み動作を行った後、再度消去動作に
戻って、消去ベリファイの判定とリークチェックの判定
が共にＯＫになるまで消去動作を繰り返すことを特徴と
する請求項１記載の不揮発性半導体メモリ。 - 【請求項３】 前記弱書き込み動作は、前記選択ブロッ
ク内のメモリセルが過消去状態にないことを確認する過
消去ベリファイと共に、選択ブロック内の全アドレスに
ついて過消去ベリファイの判定がＯＫになるまで繰り返
すものであり、過消去ベリファイ時前記選択ブロック内
の非選択ワード線に０Ｖを与えることを特徴とする請求
項２記載の不揮発性半導体メモリ。 - 【請求項４】 互いに交差する複数本ずつのワード線と
ビット線、及びそれらの各交差部に配置された電気的書
き換え可能な不揮発性メモリセルにより構成されたＮＯ
Ｒ型のメモリセルアレイを有する不揮発性メモリについ
て、前記メモリセルアレイの選択ブロックのデータを一
括消去するデータ消去方法であって、 前記選択ブロック内の消去状態にあるメモリセルに書き
込みを行う予備書き込みステップと、前記選択ブロック
内の全メモリセルのデータを一括消去する消去ステップ
とを有し、前記消去ステップは、 （ａ）前記選択ブロック内のメモリセルが消去状態にあ
ることを確認する消去ベリファイと全メモリセルに対す
る消去動作とを、選択ブロック内の全アドレスについて
消去ベリファイの判定がＯＫになるまで繰り返し、 （ｂ）前記消去ベリファイの判定がＯＫでない場合に、
各消去動作毎に消去後のメモリセルについて前記選択ブ
ロック内の全ワード線を非選択状態として選択されたビ
ット線に接続された全メモリセルのリーク電流の総和が
所定レベル以下であることを検出するリークチェックを
行い、 （ｃ）前記リークチェックの判定がＯＫでない場合に一
時消去動作を停止して過消去状態にあるメモリセルに対
する弱書き込み動作を行い、 （ｄ）前記弱書き込み動作を行った後、再度消去動作に
戻って、消去ベリファイの判定とリークチェックの判定
が共にＯＫになるまで消去動作を繰り返すことを特徴と
する不揮発性半導体メモリのデータ消去方法。 - 【請求項５】 前記弱書き込み動作は、前記選択ブロッ
ク内のメモリセルが過消去状態にないことを確認する過
消去ベリファイと共に、選択ブロック内の全アドレスに
ついて過消去ベリファイの判定がＯＫになるまで繰り返
すものであり、過消去ベリファイ時前記選択ブロック内
の非選択ワード線に０Ｖを与えることを特徴とする請求
項４記載の不揮発性半導体メモリのデータ消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11062269A JP2000260189A (ja) | 1999-03-09 | 1999-03-09 | 不揮発性半導体メモリ及びそのデータ消去方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11062269A JP2000260189A (ja) | 1999-03-09 | 1999-03-09 | 不揮発性半導体メモリ及びそのデータ消去方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000260189A true JP2000260189A (ja) | 2000-09-22 |
Family
ID=13195277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11062269A Pending JP2000260189A (ja) | 1999-03-09 | 1999-03-09 | 不揮発性半導体メモリ及びそのデータ消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000260189A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030019854A (ko) * | 2001-08-28 | 2003-03-07 | 미쓰비시덴키 가부시키가이샤 | 메모리 셀 트랜지스터의 임계값 편차의 영향을 억제할 수있는 비휘발성 반도체 기억 장치 |
| JP2004253021A (ja) * | 2003-02-18 | 2004-09-09 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US7215576B2 (en) | 2004-09-30 | 2007-05-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device which erases data in units of one block including a number of memory cells, and data erasing method of the nonvolatile semiconductor memory device |
| US7233529B2 (en) | 2003-08-27 | 2007-06-19 | Renesas Technology Corp. | System for erasing nonvolatile memory |
| US7266019B2 (en) | 2004-08-30 | 2007-09-04 | Spansion Llc | Non-volatile memory device and erasing method therefor |
| CN106875973A (zh) * | 2015-12-10 | 2017-06-20 | 旺宏电子股份有限公司 | 存储装置与其操作方法 |
| CN109872759A (zh) * | 2017-12-01 | 2019-06-11 | 北京兆易创新科技股份有限公司 | 一种存储器擦除方法及装置 |
-
1999
- 1999-03-09 JP JP11062269A patent/JP2000260189A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030019854A (ko) * | 2001-08-28 | 2003-03-07 | 미쓰비시덴키 가부시키가이샤 | 메모리 셀 트랜지스터의 임계값 편차의 영향을 억제할 수있는 비휘발성 반도체 기억 장치 |
| JP2004253021A (ja) * | 2003-02-18 | 2004-09-09 | Fujitsu Ltd | 不揮発性半導体記憶装置 |
| US7233529B2 (en) | 2003-08-27 | 2007-06-19 | Renesas Technology Corp. | System for erasing nonvolatile memory |
| US7391655B2 (en) | 2003-08-27 | 2008-06-24 | Renesas Technology Corp. | Data processing system and nonvolatile memory |
| US7773426B2 (en) | 2003-08-27 | 2010-08-10 | Renesas Technology Corporation | Data processing system and nonvolatile memory |
| US7266019B2 (en) | 2004-08-30 | 2007-09-04 | Spansion Llc | Non-volatile memory device and erasing method therefor |
| US7215576B2 (en) | 2004-09-30 | 2007-05-08 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device which erases data in units of one block including a number of memory cells, and data erasing method of the nonvolatile semiconductor memory device |
| CN106875973A (zh) * | 2015-12-10 | 2017-06-20 | 旺宏电子股份有限公司 | 存储装置与其操作方法 |
| CN106875973B (zh) * | 2015-12-10 | 2019-05-03 | 旺宏电子股份有限公司 | 存储装置与其操作方法 |
| CN109872759A (zh) * | 2017-12-01 | 2019-06-11 | 北京兆易创新科技股份有限公司 | 一种存储器擦除方法及装置 |
| CN109872759B (zh) * | 2017-12-01 | 2023-07-25 | 兆易创新科技集团股份有限公司 | 一种存储器擦除方法及装置 |
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