KR100599085B1 - 디램 장치 및 이의 제조 방법. - Google Patents

디램 장치 및 이의 제조 방법. Download PDF

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Abstract

FIN형 셀 트랜지스터를 갖는 DRAM장치 및 이의 제조 방법이 개시되어 있다.핀형 액티브 영역 및 필드 영역을 구비하는 반도체 기판이 구비된다. 상기 기판 상에 구비되는 핀 형상을 갖는 PMOS 셀 트랜지스터가 구비된다. 그리고, 상기 PMOS 셀 트랜지스터의 불순물 영역과 접속하는 커패시터가 구비된다. 상기 셀 트랜지스터를 핀형상의 PMOS로 형성함으로서, 문턱 전압을 상승시킬 수 있다.

Description

디램 장치 및 이의 제조 방법.{DRAM and method of manufacturing for the same}
도 1은 본 발명의 일실시예에 따른 DRAM장치를 나타내는 사시도이다.
도 2는 도 1의 A_A'방향으로 각 영역들을 절단한 단면도들이다.
도 3은 DRAM장치의 셀 및 센스 앰프 동작을 설명하기 위한 회로도이다.
도 4a는 DRAM장치의 셀 커패시터에 -Vcc가 저장되어 있는 경우의 신호별 타이밍 다이어그램이다.
도 4b는 DRAM장치의 셀 커패시터에 0V가 저장되어 있는 경우의 신호별 타이밍 다이어그램이다.
도 5는 본 발명의 일 실시예에 따른 DRAM장치의 레이 아웃도를 나타낸다.
도 6a 내지 도 6i는 본 발명의 일실시예에 따른 DRAM장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 필드 산화막
18 : 핀형 액티브 영역 20 : 페리/코아 액티브 영역
22 : 게이트 절연막 24 : 폴리실리콘막
26 : N-웰 40 : 소오스/드레인
54 : 제1 층간 절연막 56 : 패드 전극
58 : 제2 층간 절연막 60 : 비트 라인
62 : 제2 층간 절연막 64 : 스토로지 노드 콘택
66 : 하부 전극 68 : 유전막
70 : 상부 전극
본 발명은 DRAM장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, FIN형 셀 트랜지스터를 갖는 DRAM장치 및 이의 제조 방법에 관한 것이다.
최근의 반도체 장치는 저전압에서 고속 동작을 할 수 있는 방향으로 발전하고 있다. 또한, 반도체 장치의 제조 공정은 집적도가 향상되는 방향으로 발전되고 있다. 상기 반도체 장치로 사용되는 전계 효과 모오스 트랜지스터(이하, MOSFET)의 경우, 고속 동작을 위해 상기 MOSFET의 채널 길이를 감소시켜야 한다. 그러나, 일반적인 플레너(Planer) 타입의 MOSFET의 경우, 상기 채널 길이가 축소됨에 따라 드레인 전압에 의한 일렉트릭 필드(electric field) 영향성이 증가되고 게이트 전극에 의한 채널 구동 능력이 열화되어 쇼트 채널 효과(short channel effect)가 발생 되는 문제가 있다.
상기 쇼트 채널 효과를 감소시키면서도 고집적도를 유지할 수 있도록 하기 위해, 3차원의 공간 구조로 채널을 형성시키는 FIN형 MOSFET이 개발되고 있다. 구 체적으로, 상기 FIN형 MOSFET은 FIN이라고 불리는 물고기의 지느러미 형상의 돌출된 액티브 영역과 상기 FIN을 스페이서 형태로 둘러싸는 게이트를 포함하는 구조로 되어 있다. 상기 FIN형 MOSFET에 의하면, 채널 FIN의 양측면 및 상부면 상에 게이트 전극이 형성되어 게이트에 의한 채널 제어가 이루어짐으로써 쇼트 채널 효과를 감소시킬 수 있다. 상기 FIN형 MOSFET은 채널 FIN의 양측면에만 채널이 형성되도록 형성할 수도 있다.
상기 FIN형 MOSFET에서 게이트의 제어 능력을 향상시켜 쇼트 채널 효과를 감소시키는 것을 더욱 극대화하기 위해서는, 상기 액티브 채널 FIN부위를 수십 나노 이하로 더욱 얇게 형성하여야 한다. 그러나, 상기 액티브 채널 FIN을 얇게 형성하는 경우, 상기 게이트에 가해지는 바이어스에 의해 상기 채널 FIN영역의 전하들이 완전 공핍된다. 때문에, 액티브 채널 영역의 도핑 농도를 변경하여 문턱 전압을 제어하기가 매우 어려워져서 MOSFET의 문턱 전압이 매우 낮아지는 문제가 발생하게 된다.
상기 FIN형 MOSFET의 문턱 전압을 상승시키기 위한 일 예로 미합중국 특허 제6,475,869호에는 게이트를 형성하기 위한 도전체를 고농도 불순물이 도핑된 폴리실리콘으로 형성하고, 일함수를 조절하기 위한 게르마늄을 포함하는 FIN형 MOSFET 형성 방법이 개시되어 있다.
또한, 미합중국 특허 6,300,182호에는 게이트 전극 양측면에 서로 다른 타입의 불순물을 도핑시켜 FIN형 듀얼 게이트를 형성하는 방법이 개시되어 있다.
그러나, 상기 방법들을 사용하더라도, 반도체 장치 특히 DRAM장치에 채용될 수 있는 적어도 1.0V 이상의 문턱전압을 갖는 MOS트랜지스터를 형성하는 것이 용이하지 않다.
따라서, 본 발명의 제1 목적은 FIN형 셀 트랜지스터를 갖는 DRAM장치를 제공하는데 있다.
본 발명의 제2 목적은 FIN형 셀 트랜지스터를 갖는 DRAM장치의 제조 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위하여 본 발명은,
핀형 액티브 영역 및 필드 영역을 구비하는 반도체 기판을 제공한다. 상기 기판 상에 구비되는 핀 형상을 갖는 PMOS 셀 트랜지스터를 제공한다. 상기 PMOS 셀 트랜지스터의 불순물 영역과 접속하는 커패시터를 구비하는 DRAM장치를 제공한다.
상기한 제2 목적을 달성하기 위하여 본 발명은,
반도체 기판에 액티브 영역 및 필드 영역을 형성한다. 상기 기판 상에 핀형의 PMOS 셀 트랜지스터를 형성한다. 이어서, 상기 셀 트랜지스터의 불순물 영역과 접속하는 커패시터를 형성하는 DRAM 장치의 제조 방법을 제공한다.
또한, 상기한 제2 목적을 달성하기 위하여 본 발명은,
셀 및 페리/코아 영역이 구분되어 있는 반도체 기판에서, 셀 영역에는 핀형의 액티브 영역을 형성하고, 페리/코아 영역에는 플랫한 액티브 영역을 형성한다. 상기 반도체 기판의 셀 영역에 핀형의 PMOS 셀 트랜지스터를 형성하고, 페리/코아 영역에는 플레너형의 트랜지스터를 형성한다. 이어서, 상기 셀 트랜지스터의 불순물 영역과 접속하는 커패시터를 형성하는 단계를 수행하는 DRAM 장치의 제조 방법을 제공한다.
상기 DRAM장치는 셀 트랜지스터를 핀형으로 형성함으로서 쇼트 채널 효과를 최소화시킬 수 있다. 또한, PMOS셀 트랜지스터를 형성함으로서, 종래의 N형 셀트랜지스터에 문턱 전압을 증가시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 1은 본 발명의 일실시예에 따른 DRAM장치를 나타내는 사시도이다. 도 2는 도 1의 A_A'방향으로 각 영역들을 절단한 단면도들이다.
실리콘과 같은 반도체 물질로 이루어지는 반도체 기판(10)을 구비한다. 상기 반도체 기판(10)에는 메모리 셀들이 형성되는 셀 영역과 상기 단위 셀들 내에 데이터를 읽고 쓰기 위한 주변 회로들이 형성되는 페리/코아 영역으로 구분된다.
상기 반도체 기판(10)에는 각 단위 소자들이 동작하는 액티브 영역과, 상기 각 단위 소자들을 서로 분리시키기 위한 필드 영역들이 각각 정의된다. 상기 필드 영역은 기판을 식각하여 형성한 트랜치 내에 필드 산화막(12)이 채워진 형태를 갖는다.
상기 반도체 기판(10)의 셀 영역에는 필드 영역과 상기 필드 영역보다 돌출된 형상을 갖는 핀형 액티브 영역이 구비된다. 상기 핀형 액티브 영역은 상기 기판 상부 표면에 비해 필드 산화막(12)을 낮게 형성시켜 상대적으로 액티브 영역이 돌 출된 형태가 되도록 형성될 수 있다. 구체적으로, 상기 핀형 액티브 영역은 주변의 필드 산화막보다 약 1000Å정도 높게 위치한다.
반면에 상기 반도체 기판(10)의 페리/코아 영역에는 상기 액티브 영역 및 필드 영역의 상부면이 서로 플랫한 형태를 갖는다.
상기 기판의 셀 영역에 형성되어 있는 핀형 액티브 영역에는 셀 트랜지스터가 PMOS로 형성된다. 또한, 상기 기판의 페리/코아 영역의 액티브 영역에는 회로 구성을 위한 위치별로 NMOS 트랜지스터 및 PMOS 트랜지스터가 각각 형성된다.
구체적으로, 핀형 액티브 영역에 형성되는 PMOS 셀 트랜지스터를 설명하면, 상기 기판의 핀형 액티브 영역 내에는 N형 불순물이 저농도로 도핑된 N-웰(26)이 형성되어 있다. 상기 핀형 액티브 영역 상에 게이트 절연막(22)이 구비된다. 그리고, 상기 게이트 절연막(22) 상에는 게이트 전극 패턴(24a)이 구비된다. 상기 게이트 전극 패턴(24a)은 N형 불순물이 도핑된 폴리실리콘으로 이루어진다. 상기 폴리실리콘 상에 금속 실리사이드 물질(34a)이 더 적층된 형태를 가질 수도 있다. 또한, 상기 게이트 전극 패턴 상에 하드 마스크 패턴(36a)이 더 구비될 수 있다.
또한, 상기 게이트 전극 패턴(24a)의 양측의 기판 표면 아래에는 P형 불순물이 도핑된 소오스 및 드레인 영역(40, 도 2)이 구비된다.
상기 N형 불순물로 도핑된 폴리실리콘은 P형 불순물로 도핑된 폴리실리콘에 비해 일함수값이 약 1.1V정도 감소되고, 이로 인해 플랫 밴드 전압도 약 1.1V정도 음의 방향으로 변하게된다. 따라서, 상기 N형 불순물로 도핑된 폴리실리콘을 사용함으로서, 더 낮은 문턱 전압을 갖는 PMOS 트랜지스터가 형성된다. 즉, PMOS 트랜 지스터의 경우 문턱 전압이 음의 전압을 가지므로, 문턱 전압이 더 낮아지는 경우 문턱 전압의 절대값은 더 증가된다. 때문에, 상기 음의 전압의 극성을 바꾸는 경우, 문턱 전압이 증가되는 효과를 얻을 수 있다.
반면에, 상기 페리/코아 영역의 트랜지스터에서, N형 트랜지스터는 채널 영역에는 P-웰(28)이 구비되고 게이트 전극은 N형 불순물이 도핑된 폴리실리콘으로 형성된다. 또한, PMOS 트랜지스터는 채널 영역에는 N-웰(30)이 구비되고 게이트 전극은 P형 불순물이 도핑된 폴리실리콘으로 형성된다.
상기 DRAM장치의 셀 트랜지스터를 N형 불순물로 도핑된 폴리실리콘을 사용한 게이트 전극을 포함하는 PMOS 트랜지스터로 형성함으로서, -1V 이하의 문턱 전압을 구현할 수 있다.
또한, 기존의 플레너 구조의 트랜지스터는 기판의 (110)면이 채널 형성의 주요 부분이 되지만, 상기와 같이 FIN형 MOSFET 구조를 적용하는 경우 기판의 (110)면이 채널 형성의 주요 부분이 된다. 그런데, 전자(electron)의 경우 (100)면에서 보다 (110)면에서 이동도(mobility)가 감소되지만, 홀(hole)의 경우 반대로 (110)면에서 보다 (100)면에서 이동도(mobility)가 감소된다. 상기 전자 및 홀의 이동도에 관련하여, IEMD 2002 페이지 256(Bin Yu et.al)에 개시되어 있다. 이에 따라, 상기 FIN형 MOSFET에서 홀을 케리어로 사용하더라도 전자를 케리어로 사용하는 경우에 대비하여 전류 수송(current drivability)이 거의 동등한 수준으로 유지된다.
그밖에도, 셀 영역에서 PMOS 트랜지스터를 적용함에 따라 저온 공정이 가능해지므로, 각 트랜지스터들의 성능이 향상되는 효과가 있다.
이하에서는, 상기 설명한 DRAM 장치의 동작 방법에 대해 간단히 설명한다. 상기 DRAM장치는 종래의 일반적인 DRAM장치와는 달리 셀 트랜지스터가 PMOS로 형성되기 때문에, 센스 앰프의 동작 원리 및 바이어스 조건이 달라진다.
도 3은 DRAM장치의 셀 및 센스 앰프 동작을 설명하기 위한 회로도이다.
도 4a는 DRAM장치의 셀 커패시터에 -Vcc가 저장되어 있는 경우의 신호별 타이밍 다이어그램이고, 도 4b는 DRAM장치의 셀 커패시터에 0V가 저장되어 있는 경우의 신호별 타이밍 다이어그램이다.
우선, 상기 DRAM 장치에서, 상기 셀 내의 데이터를 읽는 동작을 수행하기 이전 스텐바이 상태는 다음과 같다.
셀 영역의 비트 라인(B/L) 및 비트 라인바(B/L_bar)레벨은 센스 앰프 이퀄라이저에 의해 -Vcc/2로 동일하게 유지되어 있다. 상기 비트 라인 및 비트 라인바는 하나의 센스 앰프에 묶여 있는 셀 트랜지스터의 신호 라인이다. 그리고, 상기 셀 영역의 워드 라인들은 그라운드 레벨로 유지되어 있다.
또한, 상기 비트 라인 및 비트 라인바와 연결되어 있는 센스 앰프에서 LANG 신호가 게이트에 인가되는 NMOS트랜지스터의 소오스는 -Vcc가 가해지고, LAPG 신호가 게이트에 인가되는 NMOS트랜지스터의 소오스는 0V가 가해진다.
상기 셀 커패시터 내에는 0V 또는 -Vcc/2의 전압이 저장되며, 정의하기에 따라 달라지겠으나, 셀 커패시터에 0V가 저장되는 경우를 DATA 0으로 하고, 셀 커패시터에 -Vcc/2가 저장되는 경우를 DATA1 로 할 수 있다.
도 3 및 도 4a를 참조하여 셀 커패시터의 하부 전극에 -Vcc/2의 전압이 저장 되어 있을 경우에 셀 내의 데이터를 읽는 동작을 설명한다.
셀 내의 데이터를 읽기 위해, 우선 해당 어드레스의 워드라인(W/L1)에 -Vpp를 인가한다. 이 때, 워드 라인(W/L1)에 -Vpp가 가해지는 셀 트랜지스터의 신호 라인을 비트 라인(B/L)이라하고, 상기 비트 라인(W/L1)과 동일한 센스 앰프에 묶여 있는 또다른 워드 라인(W/L2)에 0V가 가해지는 셀 트랜지스터의 신호 라인을 비트 라인바(B/L_bar)라 정의한다.
상기와 같이, 해당 셀 트랜지스터의 게이트에 -Vpp가 인가되면, 상기 셀 게이트가 턴온되면서 셀 커패시터에 저장된 -Vcc 에 의해 상기 비트 라인에서 전하 공유(charge sharing)가 발생하여 비트 라인의 전압이 이론적으로는 -Vcc/2-(-Vcc)/(1+CB/L/Ccell)으로 강하된다. 때문에, 스탠바이 상태에서는 비트 라인과 비트라인 바와의 전압이 동일하였으나, 해당 어드레스의 셀을 읽기위해 워드 라인을 ON시킬 경우 비트 라인과 비트 라인바와의 전압이 (-Vcc)/(1+CB/L/Ccell) 만큼의 차이가 발생된다.
상기 비트 라인과 비트 라인바와의 전압차가 발생한 이 후에, 센스 앰프의 LANG의 전압이 원래 -Vcc 이었던 것을 0V 레벨까지 상승시킨다. 상기 LANG의 전압이 0V가 되면, 상기 LANG의 전압이 게이트로 가해지는 NMOS트랜지스터가 턴온된다. 또한, 상기 비트 라인과 비트 라인바와의 전압차에 의해, 상기 비트 라인 전압이 게이트로 가해지는 센스 앰프의 NMOS트랜지스터는 오프되고, 상기 비트 라인 바 전압이 게이트로 가해지는 센스 앰프의 NMOS트랜지스터는 온된다. 따라서, 상기 비트 라인의 전압은 -Vcc까지 더욱 강하된다.
또한, 상기 LANG전압이 0V까지 상승한 이 후에, 상기 LAPG의 전압을 원래 0V이었던 것을 Vcc 레벨까지 상승시킨다. 상기 LAPG의 전압이 Vcc가 되면, 상기 LAPG의 전압이 게이트로 가해지는 NMOS트랜지스터가 턴온된다. 또한, 상기 비트 라인과 비트 라인바와의 전압차에 의해, 상기 비트 라인 전압이 게이트로 가해지는 센스 앰프의 PMOS트랜지스터는 온되고, 상기 비트 라인 바 전압이 게이트로 가해지는 센스 앰프의 PMOS트랜지스터는 오프된다. 따라서, 상기 비트 라인 바의 전압은 0V까지 더욱 상승된다.
상기 단계들에 의해 센스 앰프 동작이 완료되면, CSL을 이용하여 비트 라인과 비트 라인바의 증폭된 신호를 입출력 센스 앰프로 전송한다. 이어서, 이퀄라이저에 Vcc 신호를 가하여 비트 라인과 비트 라인바의 레벨을 1/2Vcc로 동일하게 한다.
도 3 및 도 4b를 참조하여 셀 커패시터의 하부 전극에 0V의 전압이 저장되어 있을 경우에 셀 내의 데이터를 읽는 동작을 설명한다.
상기 셀 내의 데이터를 읽는 동작을 수행하기 이전 스텐바이 상태에서의 비트 라인, 비트 라인 바의 레벨, 센스 앰프에서 LANG 신호가 게이트에 인가되는 NMOS트랜지스터의 소오스 및 LAPG 신호가 게이트에 인가되는 NMOS트랜지스터의 소오스의 전압 레벨은 앞서 설명한 것과 동일하다.
상기 셀 내의 데이터를 읽기 위해, 우선 해당 어드레스의 워드라인에 -Vpp를 인가한다. 상기와 같이, 해당 셀 트랜지스터의 게이트에 -Vpp가 인가되면, 상기 셀 게이트가 턴온되면서 셀 커패시터에 저장된 0V에 의해 상기 비트 라인에서 전하 공유(charge sharing)가 발생하여 비트 라인의 전압이 이론적으로는 -Vcc/2+(-Vcc)/1+CB/L/Ccell으로 상승된다.
상기 비트 라인과 비트 라인바와의 전압차가 발생한 이 후에, 센스 앰프의 LANG의 전압이 원래 -Vcc 이었던 것을 0V 레벨까지 상승시킨다. 상기 LANG의 전압이 0V가 되면, 상기 LANG의 전압이 게이트로 가해지는 트랜지스터가 턴온된다. 또한, 상기 비트 라인과 비트 라인바와의 전압차에 의해, 상기 비트 라인 전압이 게이트로 가해지는 센스 앰프의 NMOS트랜지스터는 온되고, 상기 비트 라인 바 전압이 게이트로 가해지는 센스 앰프의 NMOS트랜지스터는 오프된다. 따라서, 상기 비트 라인바의 전압은 -Vcc까지 더욱 강하된다.
또한, 상기 LANG전압이 0V까지 상승한 이 후에, 상기 LAPG의 전압을 원래 0V이었던 것을 Vcc 레벨까지 상승시킨다. 상기 LAPG의 전압이 Vcc가 되면, 상기 LAPG의 전압이 게이트로 가해지는 트랜지스터가 턴온된다. 또한, 상기 비트 라인과 비트 라인바와의 전압차에 의해, 상기 비트 라인 전압이 게이트로 가해지는 센스 앰프의 PMOS트랜지스터는 오프되고, 상기 비트 라인 바 전압이 게이트로 가해지는 센스 앰프의 PMOS트랜지스터는 온된다. 따라서, 상기 비트 라인의 전압은 0V까지 더욱 상승된다.
상기 단계들에 의해 센스 앰프 동작이 완료되면, CSL을 이용하여 비트 라인과 비트 라인바의 증폭된 신호를 입출력 센스 앰프로 전송한다. 이어서, 이퀄라이 저에 Vcc 신호를 가하여 비트 라인과 비트 라인바의 레벨을 1/2Vcc로 동일하게 한다.
상기에서 설명한 바와 같이, DRAM장치를 P-채널로 이루어지는 FINFET으로 구현하여 DRAM 장치의 동작을 타이밍 다이어그램으로 해석해 볼 때, DC레벨의 정의를 변경하면, 소자의 동작이 동일하게 수행될 수 있음을 알 수 있다.
이하에서는, 상기에서 설명한 DRAM장치의 제조 방법에 대해 상세히 설명하고자 한다.
도 5는 본 발명의 일 실시예에 따른 DRAM장치의 레이 아웃도를 나타낸다.
도 5에서, 도면부호 11은 액티브 영역이고, 도면 부호 24a은 게이트 전극 패턴이다.
도 6a 내지 도 6i는 본 발명의 일실시예에 따른 DRAM장치의 제조 방법을 설명하기 위한 단면도들이다. 도 6a 내지 도 6e는 레이 아웃도에서의 X_X' 방향으로절단한 단면도들이고, 도 6f 내지 도 6i는 레이 아웃도에서의 Y_Y' 방향으로 절단한 단면도들이다.
도 6a를 참조하면, 실리콘과 같은 반도체 물질로 이루어지는 기판(10) 상에 통상의 STI공정을 수행하여 소자의 동작 영역인 액티브 영역과 소자 분리 영역인 필드 영역을 각각 형성한다.
상기 반도체 기판(10)에는 후속 공정에 의해 DRAM칩들이 다수개 형성되며, 상기 각 DRAM칩들에는 기억 소자들이 셀들이 형성되는 셀 영역과 상기 기억 소자들에 데이터를 읽고 쓰기 위한 신호를 전달하는 주변 회로들이 형성되는 페리/코아 영역을 포함한다.
상기 STI 공정에 의한 액티브 및 필드 영역 형성 방법에 의해 설명하면, 기판(10) 상에 100Å정도의 얇은 두께로 버퍼 산화막(미도시)을 형성하고, 실리콘 질화막(미도시)을 형성한다. 이어서, 상기 실리콘 질화막을 패터닝하고, 버퍼 산화막 및 기판 부위를 식각하여 필드 영역에 해당하는 부위에 소자 분리용 트랜치를 형성한다.
다음에, 상기 소자 분리용 트랜치 내벽을 산화시켜 내벽 산화막(14)을 형성한 후, 상기 내벽 산화막(14) 상에 질화막 라이너(16)를 형성한다. 이 후, 상기 트랜치 내부를 완전히 채우도록 필드 산화막(12)을 형성한다.
다음에, 상기 실리콘 질화막이 표면에 노출되도록 상기 필드 산화막(12)을 연마하고, 이 후 실리콘 질화막을 제거한다. 상기 공정에 의하면, 상기 소자 분리용 트랜치 내에만 필드 산화막(12)이 채워져 있는 필드 영역이 형성됨으로서, 상기 기판에서 액티브 및 필드 영역이 구분된다.
도 6b를 참조하면, 상기 액티브 영역(도5, 11) 및 필드 영역이 형성된 기판상에 포토레지스트를 코팅하고, 통상의 사진 공정을 통해 셀 영역만을 노출하는 제1 포토레지스트 패턴(미도시)을 형성한다.
이어서, 상기 셀 영역의 필드 산화막(12)을 선택적으로 일정 두께만큼 제거하여, 상기 셀 내의 액티브 영역이 필드 영역보다 높게 위치하도록 한다. 즉, 상기 식각 공정에 의해 액티브 영역이 필드 영역에 비해 상대적으로 돌출되며, 상기 돌출된 액티브는 그 형상을 따라 FIN형 액티브 영역(18)이라 하여 설명한다. 상기 필 드 산화막(12)을 식각하는 두께가 증가될수록 상기 FIN형 액티브 영역(18)의 높이가 증가된다. 본 실시예에서는, 상기 FIN형 액티브 영역(18)이 상기 필드 영역보다 약 1000Å정도의 높게 형성한다.
이어서, 상기 제1 포토레지스트 패턴을 통상의 에싱 및 스트립 공정에 의해 제거한다.
상기 공정에 의하면, 셀 영역에는 FIN형 액티브 영역(18) 및 필드 영역이 형성되고, 페리/코아 영역에는 플랫한 액티브 영역(20) 및 필드 영역이 형성된다.
도 6c를 참조하면, 상기 셀 영역의 FIN형 액티브 영역(18) 내에는 N-웰(26)을 형성한다. 그리고, 상기 페리/코아 영역의 액티브 영역(20)에서 NMOS 트랜지스터 형성 부위에는 P-웰(28)을 형성하고, 상기 페리/코아 영역의 액티브 영역에서 PMOS 트랜지스터 형성 부위에는 N-웰(30)을 형성한다. 상기 각각의 웰들은 사진 공정에 의한 마스킹, 이온 주입 및 열 공정등에 의해 형성된다. 상기 이온 주입 공정을 수행한이 후에, 상기 기판 상에 남아있는 버퍼 산화막을 완전히 제거한다.
이어서, 상기 기판 상에 열산화 공정으로 게이트 절연막(22)을 형성한다.
상기 게이트 절연막(22)상에 적어도 상기 셀 영역의 필드 영역과 핀형 액티브 영역(18)간의 단차를 매립하면서 상기 핀형 액티브 영역(18) 상부면에 폴리실리콘막을 형성한 이 후에, 상기 폴리실리콘막(24)을 N형 불순물로 도핑한다. 또는, 상기 폴리실리콘막(24)을 형성하면서 인시튜로 N형 불순물을 도핑할 수도 있다.
상기 폴리실리콘막(24)에는 예컨대 인(Phosphorus)을 1e20 내지 5e20㎝-3 정 도의 농도로 도핑한다.
도 6d를 참조하면, 상기 N형 불순물이 도핑된 폴리실리콘막(24) 상에 포토레지스트를 코팅하고, 통상의 사진 공정을 통해 상기 페리/코아 영역의 PMOS 트랜지스터 형성 부위를 선택적으로 노출하는 제2 포토레지스트 패턴(32)을 형성한다.
이어서, 상기 제2 포토레지스트 패턴(32)에 의해 노출된 부위에만 선택적으로 P형 불순물을 도핑한다. 예컨대, 붕소(Boron)를 9e15 내지 2e16㎝-3 정도의 농도로 도핑한다.
이어서, 도시하지는 않았으나, 상기 제2 포토레지스트 패턴(32)을 통상의 에싱 및 스트립 공정에 의해 제거한다.
상기 공정에 의하면, DRAM의 셀 트랜지스터 및 페리/코아 영역의 N형 트랜지스터의 게이트 폴리실리콘막(24)은 N형으로 도핑되고, 페리/코아 영역의 PMOS 트랜지스터의 게이트 폴리실리콘막(24)은 P형 불순물로서 N형 불순물을 보상(compensation)한후 여지의 P형 불순물에 의해 P형으로 도핑된다.
도 6e를 참조하면, 상기 폴리실리콘막(24) 상에, 게이트 전극의 저항을 감소시키기 위한막으로서 상기 폴리실리콘보다 저저항을 갖는 물질로서 도전막(34)을 형성하고, 순차적으로 하드 마스크막(36)을 증착한다.
상기 도전막(34)은 금속 실리사이드 물질로 형성할 수 있으며, 예컨대, 상기 텅스텐 실리사이드 또는 코발트 실리사이드로 형성할 수 있다. 또한, 상기 하드 마스크막은 실리콘 질화물로 형성할 수 있다.
이 후 공정에서는, 셀 및 페리/코아 영역에 형성되는 트랜지스터의 게이트와 수직한 방향으로 절단된 단면도를 이용하여 설명한다. 즉, 셀 영역, 페리/코아 NMOS 트랜지스터 영역 및 페리/코아 PMOS 트랜지스터 영역을 각각 절단한 단면도들을 참조로 설명한다.
도 6f를 참조하면, 상기 하드 마스크막(36)을 패터닝하여 하드 마스크 패턴(36a)을 형성하고, 이를 이용하여 도전막(34) 및 폴리실리콘막(24)을 차례로 식각하여, 게이트 절연막(22) 상에 폴리실리콘막 패턴(24a), 도전막 패턴(34a) 및 하드 마스트 패턴(36a)이 구비된 게이트 구조물을 형성한다.
이어서, 페리/코아 영역의 N형 트랜지스터 영역에 비소(As) 및 인(P)을 저농도로 이온 주입시켜 N형 저농도 소오스/드레인 영역(42)을 형성한다. 또한, 상기 페리/코아 영역의 PMOS 트랜지스터 영역에 BF2 및 붕소(B)를 저농도로 이온 주입시켜 P형 저농도 소오스/드레인 영역(44)을 형성한다. 또한, 상기 셀 영역에는 BF2 및 붕소(B)를 저농도로 이온 주입시켜 P형 저농도 소오스/드레인 영역(40)을 형성한다.
형성하고자하는 셀 트랜지스터와 페리/코아 영역의 트랜지스터 특성에 따라서는, 상기 페리/코아 영역의 PMOS 트랜지스터 영역 및 셀 영역의 이온 주입 공정은 1회의 공정으로 수행할 수도 있다.
상기 붕소는 원자량이 11로서, 인(원자량 31) 또는 비소(원자량 75)에 비하여 원자량이 작다. 만일, 상기 셀 트랜지스터의 소오스/드레인(40) 형성을 위해 붕 소를 주입하는 경우 상기 붕소의 원자량이 상대적으로 작으므로, 종래와 같이 셀 트랜지스터의 소오스/드레인(40) 형성을 위해 인 또는 비소를 주입하는 경우에 비해 이온에 의한 데미지가 매우 감소된다. 때문에, 이온 데미지를 큐어링하기 위한 추가적인 열처리를 생략할 수 있어, 저온 공정을 수행할 수 있는 장점이 있다.
이 후에, 도시하지는 않았으나, 상기 페리/코아 영역에 형성되는 트랜지스터에 할로 이온 주입 공정을 더 수행할 수 있다. 상기 할로 이온 주입을 수행하는 경우에는 상기 페리/코아 영역의 NMOS 트랜지스터에는 붕소 또는 BF2를 주입하고, 상기 페리/코아 영역의 PMOS 트랜지스터에는 인 또는 비소를 주입한다.
도 6g를 참조하면, 상기 게이트 구조물 및 기판(10) 전면에 실리콘 질화막을 형성하고, 상기 실리콘 질화막을 이방성 식각하여 상기 게이트 구조물의 측면에 게이트 스페이서(46)를 형성한다.
이어서, 상기 페리/코아 영역의 NMOS 트랜지스터에 인 또는 비소와 같은 N형 불순물을 고농도로 주입하여 N형 고농도 소오스/드레인(50)을 형성한다. 또한, 상기 페리/코아 영역의 PMOS트랜지스터에 BF2 또는 붕소와 같은 P형 불순물을 고농도로 주입하여 P형 고농도 소오스/드레인(52)을 형성한다.
상기 공정들을 수행하여, DRAM장치의 PMOS셀 트랜지스터 및 페리/코아 영역의 트랜지스터들을 완성한다.
도 6h를 참조하면, 상기 트랜지스터들이 구비되는 기판(10)상에 상기 트랜지스터들을 완전히 매립하도록 제1 층간 절연막(54)을 증착하고 표면을 평탄화한다, 상기 제1 층간 절연막(54)을 통상의 사진 및 식각 공정에 의해 소정 부위를 제거하여 소오스/드레인 영역을 각각 노출하는 셀프 얼라인 콘택홀을 형성시킨다.
상기 콘택홀 내를 완전히 매립하도록 도전 물질을 증착한다. 상기 도전 물질은 금속 또는 붕소와 같은 P형 불순물이 도핑된 폴리실리콘을 포함한다. 이어서, 상기 콘택홀 내부에만 도전 물질이 남아있도록 에치백 또는 화학 기계적 연마 공정을 통해 상기 소오스/드레인 영역에 각각 접촉하는 패드 전극(56)을 형성한다.
도 6i를 참조하면, 상기 패드 전극(56) 및 제1 층간 절연막(54)상에 제2 층간 절연막(58)을 형성한다. 이어서, 상기 제2 층간 절연막(58)의 소정 부위를 식각하여 비트라인 콘택 영역, 즉 드레인 영역과 접촉하고 있는 패드 전극(56)을 노출시키는 비트라인 콘택홀을 형성한다. 또한, 상기 페리 코아 영역의 N 및 PMOS트랜지스터의 소오스/드레인 및 게이트를 노출시키는 콘택홀을 형성한다.
이어서, 상기 비트라인 콘택홀을 채우도록 도전 물질(60a)을 증착시키고, 상기 도전 물질 상에 하드 마스크막(60b)을 증착시킨 후 이를 패터닝하여 DRAM의 각 셀들에 전기적 신호를 전달하는 비트 라인(60)을 형성한다. 동시에, 상기 페리/코아 영역의 N 및 PMOS트랜지스터의 소오스/드레인 및 게이트를 연결하는 신호 라인을 형성한다. 상기 비트 라인 콘택홀 내부를 채우는 도전 물질(60a)은 금속 물질 또는 P형 불순물이 도핑된 폴리실리콘으로 이루어진다.
이어서, 완성된 DRAM장치를 도시한 도 2를 참조하여 설명하면, 상기 비트 라인을 매립하는 제3 층간 절연막(62)을 형성하고 이를 평탄화한다.
상기 제3 층간 절연막(62) 및 제2 층간 절연막(58)의 소정 부위를 식각하여, 상기 커패시터 콘택 영역, 즉 소오스 영역과 접촉하고 있는 패드 전극(56)을 노출시키는 스토로지 노드 콘택홀을 형성한다. 이어서, 상기 스토로지 노드 콘택홀을 채우도록 도전 물질을 증착시키고, 이를 연마하여 스토로지 노드 콘택(64)을 형성한다. 상기 도전 물질은 폴리실리콘 물질 또는 금속 물질을 포함한다.
상기 스토로지 노드 콘택(64)상에 실린더형 하부 전극(66)을 형성한다. 상기 실린더형 하부 전극(66)은 P형 불순물이 도핑된 폴리실리콘 또는 금속 물질로 형성할 수 있다.
상기 실린더형 하부 전극(66)의 내부면 및 외부면에 유전막(68)을 증착한다. 이어서, 상기 유전막(68) 상에 상부 전극(70)을 증착한다.
상술한 바와 같이 본 발명에 의하면, 상기 DRAM장치는 셀 트랜지스터를 핀형으로 형성함으로서 쇼트 채널 효과가 감소된다. 즉, 게이트에 의한 채널 구동 능력이 향상되어 고성능을 갖는 셀 트랜지스터를 구현할 수 있다. 또한, 채널이 입체적으로 형성됨에 따라 작은 수평 면적으로 셀 트랜지스터를 형성할 수 있어 반도체 소자를 더욱 집적시킬 수 있다. 그리고, 상기 DRAM장치의 셀 트랜지스터를 종래와는 달리 PMOS로 형성함으로서 문턱 전압을 증가시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 핀형 액티브 영역 및 필드 영역을 구비하는 반도체 기판;
    상기 핀형 액티브 영역에, 채널용 N-웰, 게이트 절연막, N형 불순물로 도핑된 폴리실리콘으로 이루어지는 게이트 전극 패턴 및 P형 불순물이 도핑된 불순물 영역을 포함하는 핀형 PMOS 셀 트랜지스터; 및
    상기 핀형 PMOS 셀 트랜지스터의 불순물 영역과 접속하는 커패시터를 구비하는 것을 특징으로 하는 DRAM장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 반도체 기판의 페리/코아 영역에는 플레너형의 트랜지스터를 구비하는 것을 특징으로 하는 DRAM 장치.
  5. 제1항에 있어서, 상기 커패시터의 스토로지 노드에는 그라운드 레벨 또는 - Vcc 레벨의 전압이 저장되는 것을 특징으로 하는 DRAM 장치.
  6. 제1항에 있어서, 상기 셀 트랜지스터와 연결되는 비트 라인 및 워드 라인에는 음(-)전압을 가하는 것을 특징으로 하는 DRAM 장치.
  7. 반도체 기판에 핀형 액티브를 포함하는 액티브 영역 및 필드 영역을 형성하는 단계;
    상기 핀형 액티브에, 채널용 N-웰, 게이트 절연막, N형 불순물로 도핑된 폴리실리콘으로 이루어지는 게이트 전극 패턴 및 P형 불순물이 도핑된 불순물 영역을 포함하는 핀형 PMOS 셀 트랜지스터를 형성하는 단계; 및
    상기 핀형 PMOS 셀 트랜지스터의 불순물 영역과 접속하는 커패시터를 형성하는 단계를 수행하는 것을 특징으로 하는 DRAM 장치의 제조 방법.
  8. 제7항에 있어서, 상기 반도체 기판은 셀 영역 및 페리/코아 영역으로 구분되고, 상기 셀 영역의 액티브 영역은 주변 필드 영역에 비해 돌출된 핀형 액티브로 형성하는 것을 특징으로 하는 DRAM 장치의 제조 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 셀 및 페리/코아 영역이 구분되어 있는 반도체 기판에서, 셀 영역에는 핀형의 액티브 영역을 형성하고, 페리/코아 영역에는 플랫한 액티브 영역을 형성하는 단계;
    상기 반도체 기판의 셀 영역에 핀형의 PMOS 셀 트랜지스터를 형성하고, 페리/코아 영역에는 플레너형의 트랜지스터를 형성하는 단계; 및
    상기 셀 트랜지스터의 불순물 영역과 접속하는 커패시터를 형성하는 단계를 수행하는 것을 특징으로 하는 DRAM 장치의 제조 방법.
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