JP4066231B2

JP4066231B2 - Switching regulator

Info

Publication number: JP4066231B2
Application number: JP2002032479A
Authority: JP
Inventors: 清貴梅本
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2002-02-08
Filing date: 2002-02-08
Publication date: 2008-03-26
Anticipated expiration: 2022-02-08
Also published as: JP2003235251A

Description

【０００１】
【発明の属する技術分野】
本発明は、高い入力電源電圧と低い制御用の電源電圧を有しレギュレーションを行うため、出力トランジスタのスイッチングを入力電源電圧よりも高い駆動電圧で行うブーストストラップ方式のＤＣ／ＤＣスイッチングコンバータにおいて、スイッチングを安定させ動作速度を向上させる改良を行なったスイッチングレギュレータに関する。
【０００２】
【従来の技術】
携帯型パソコンなどの直流電源を必要とする機器の多様化により、効率よく電圧変換して所定の電圧を得るためにスイッチングレギュレータを用いたＤＣ／ＤＣコンバータが利用されている。
【０００３】
特に、携帯型の機器では、スイッチングトランジスタのドライバでの電力損失を低減し、スイッチング速度および応答速度の向上を図るため、スイッチングトランジスタにはＭＯＳＦＥＴトランジスタを使用し、ブーストストラップ方式で入力電源電圧よりも高いゲート電圧で駆動する。この場合、例えば、制御回路の電源電圧は５Ｖで、出力回路では１０Ｖ〜３０Ｖなどの高い入力電源電圧をスイッチングして高い出力電圧を得ている。
【０００４】
図３に従来のレベルシフト回路を採用したスイッチングレギュレータの概略回路例を示す。このスイッチングレギュレータは、制御回路１、レベルシフト回路２、ブーストストラップスイッチング回路３、そして平滑回路４とからなる。ＶＤＤには制御用電源、ＶＩＮには入力電源がそれぞれ入力され、所定の出力電圧がＶＯから出力される。
【０００５】
制御回路１は、出力電圧ＶＯが帰還され、所定の基準電圧Ｖｒｅｆ１と比較されて、その差分を増幅して出力する誤差増幅器１ａと、その差分に応じたデューティをもつ制御パルスＰＬを発生するＰＷＭ信号生成回路１ｂとから構成されている。尚、制御回路は制御用電源ＶＤＤにより電源が供給されている。
【０００６】
レベルシフト回路２は、前記制御パルスＰＬを受けて、これを定電流源２ａ、ＮＰＮバイポーラトランジスタＱ３１およびＱ３２、抵抗Ｒから構成される回路により、高い電圧の制御パルスＰＨに変換して次段に出力する。
【０００７】
ブーストストラップスイッチング回路３は、高い電圧の制御パルスＰＨを受けてスイッチング信号を供給するＨｉ側のドライバ回路Ｄｒ１と、そのスイッチング信号により入力電源ＶＩＮをＯＮ／ＯＦＦするＮＭＯＳのトランジスタＴｒ１と、インバータ３ａで反転された低い電圧の制御パルスＰＬを受けてスイッチング信号を供給するＬｏ側のドライバ回路Ｄｒ２と、そのスイッチング信号によりトランジスタＴｒ１と相補的にＯＮ／ＯＦＦするＮＭＯＳのトランジスタＴｒ２と、ショットキーダイオードＳＤ１とコンデンサＣを利用して接続点ｎ１に入力電源の電圧ＶＩＮかそれ以上の電圧を発生するブーストストラップ回路により構成されている。
【０００８】
平滑回路４はショットキーダイオードＳＤ２と、インダクタＬとコンデンサＣＯとで構成されるＬ型の平滑フィルタからなり、出力電圧のリップルを改善している。
【０００９】
次に、レベルシフト回路２とブーストストラップスイッチング回路３を中心にして、その動作を具体的に説明する。Ｈｉ側のトランジスタＴｒ１がＯＦＦされてＬｏ側のトランジスタＴｒ２が相補的にＯＮされると、コンデンサＣにはショットキーダイオードＳＤ１を介して、例えば＋５ＶのＶＤＤから充電電流が流れ込み、５Ｖが充電される。次にトランジスタＴｒ１がＯＮされてトランジスタＴｒ２が相補的にＯＦＦされると、コンデンサＣの他端の接続点ｎ２の電圧が、例えば＋２５Ｖの入力電源の電圧ＶＩＮと同じになり、接続点ｎ１の電圧はコンデンサＣに充電されている５Ｖが接続点ｎ２の電圧分、すなわち＋２５Ｖ持ち上がり、＋３０Ｖとなる。そして、この接続点ｎ１に発生する電圧＋３０Ｖが、ブーストストラップスイッチング回路３のＨｉ側のドライバ回路Ｄｒ１と、レベルシフト回路２のトランジスタＱ３２のコレクタに抵抗Ｒを介して供給されることになる。
【００１０】
レベルシフト回路２のトランジスタＱ３１のコレクタは定電流源２ａを介して制御用電源ＶＤＤに接続されており、そのエミッタは接地されている。トランジスタＱ３２のコレクタは前記のように抵抗Ｒを介してブーストされた接続点ｎ１に接続され、そのコレクタからの出力はＨｉ側のドライバ回路Ｄｒ１に入力されるようになっており、同時にそのエミッタは接地されている。このため、トランジスタＱ３１のベースに入力される＋５Ｖの制御パルスＰＬを、＋３０Ｖの制御パルスＰＨに変換してトランジスタＱ３２からＨｉ側のドライバ回路Ｄｒ１に出力する。
【００１１】
その結果、Ｈｉ側のドライバ回路Ｄｒ１から＋２５ＶのＬｏレベルと＋３０ＶのＨｉレベルをもつ高い電圧の制御パルスがトランジスタＴｒ１のゲート電圧として与えられる。このゲート電圧は入力電源の電圧よりも高いため、トランジスタＴｒ１を高速に駆動し、そのＯＮ抵抗を小さくすることが可能になる。また、トランジスタＴｒ２は低電位側で駆動するため低電圧でよく、制御回路１と同様にＬｏ側のドライバ回路Ｄｒ２も＋５Ｖの制御用電源ＶＤＤにより動作し、＋５Ｖのスイッチング信号を次段のトランジスタＴｒ２のゲートに供給する。
【００１２】
【発明が解決しようとする課題】
しかし、前記のようなトランジスタＱ３１とＱ３２で構成されたレベルシフト回路２では、トランジスタＱ３１がＯＦＦしたときに、トランジスタＱ３２が少数キャリアの蓄積効果により飽和するため、その後、制御パルスＰＨ（トランジスタＱ２のコレクタと抵抗Ｒの接続点の電圧）がＬＯＷレベルからＨＩＧＨレベルへ遷移するときに顕著な遅れが発生する。このため、Ｈｉ側のドライバ回路Ｄｒ１の動作が遅れて電圧安定化動作が遅くなる欠点がある。
【００１３】
また、レベルシフト回路による貫通電流が大きく、消費電流が大きいという問題もあった。
【００１４】
本発明は、上記のような課題を解決するためになされたものであって、従来のような制御パルスＰＨの立ち上がりと立ち下がり時の遅れを大幅に減少させることにより、電圧安定化動作速度が速く、消費電力の少ないスイッチングレギュレータを提供するものである。
【００１５】
【問題を解決するための手段】
上記の目的を達成するため、本発明では、入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、前記第１の制御パルスを第１のＭＯＳトランジスタがゲートで受けることによって前記第１の制御パルスのＨＩＧＨレベルとＬＯＷレベルとの中間のレベルを基準としてこれと前記第１の制御パルスの電圧とを比較して比較した結果に応じて相補的に定電流源の電流が流れる第１と第２のＭＯＳトランジスタと、前記第２のＭＯＳトランジスタのドレインにそのゲートが接続され前記第１のＭＯＳトランジスタのドレインにそのドレインが接続され前記ブースト電圧にそのソースが接続された第３のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインにそのゲートが接続され前記第２のＭＯＳトランジスタのドレインにそのドレインが接続され前記ブースト電圧にそのソースが接続された第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第３のＭＯＳトランジスタのドレインに接続され前記ブースト電圧にそのソースが接続された第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第４のＭＯＳトランジスタのドレインに接続され前記ブースト電圧にそのソースが接続された第６のＭＯＳトランジスタとからなるとともに正帰還接続されて前記第２のＭＯＳトランジスタのドレインの出力電圧のＨＩＧＨレベルの電圧を前記第１の制御パルスのＨＩＧＨレベルより高い電圧に急速に引き上げて前記第２の制御パルスとするスイッチ回路と、からなることを特徴とする。
【００１６】
更に、本発明では、入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、第１と第２のインバータを介して相補的に入力される第１の制御パルスのレベルに応じて、前記第１と第２のインバータからそれぞれ第１と第２のＭＯＳトランジスタに定電流を供給することにより、入力される前記第１の制御パルスの立ち上がりと立ち下がりの遅延をそれぞれ抑制する第１と第２のカレントミラー回路をそれぞれ前記第１と第２のＭＯＳトランジスタとともに構成する第３と第４のＭＯＳトランジスタと、前記第３と第４のＭＯＳトランジスタのそれぞれの上流又は下流にあってそのゲートに制御電圧を常に印加することにより前記第３と第４のＭＯＳトランジスタの電圧変動を抑制する第５と第６のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタのドレインにそのゲートが接続され前記第５のＭＯＳトランジスタのドレインにそのドレインが接続された第７のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタのドレインにそのゲートが接続され前記第６のＭＯＳトランジスタのドレインにそのドレインが接続された第８のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第７のＭＯＳトランジスタのドレインに接続された第９のＭＯＳトランジスタと、前記第８のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第８のＭＯＳトランジスタのドレインに接続された第１０のＭＯＳトランジスタとからなるとともに正帰還接続され前記第６のＭＯＳトランジスタのドレインの出力電圧のＨＩＧＨレベルの電圧を前記第１の制御パルスのＨＩＧＨレベルより高い電圧に引き上げるスイッチ回路と、前記ブースト電圧にそのソースが接続され、前記第７乃至第１０のＭＯＳトランジスタの各ソースにそのドレインが接続され、流れる電流により前記ブースト電圧からその閾値分降下した電圧をそのドレインより前記スイッチ回路に供給し、前記スイッチ回路でのＨＩＧＨレベルへの遷移を行う第１１のＭＯＳトランジスタと、前記第５と第６のＭＯＳトランジスタのドレインからの出力電圧を受け、その出力電圧のタイミングが重なることによる貫通電流が回路に流れることを抑制する複数のＭＯＳトランジスタで構成した貫通電流抑制回路と、前記貫通電流抑制回路からの出力電圧を受けて前記第２の制御パルスとして出力するインバータ回路と、からなることを特徴とする。
【００１７】
また、本発明では、入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、前記入力電源より高い電圧に接続される高電位側の端子が共通接続されると同時に低電位側の端子が共通接続され、該低電位側の端子に接続された回路に入力される前記第１の制御パルスのレベルに応じてＯＮ／ＯＦＦする第１のトランジスタと、第１のトランジスタと相補的にＯＮ／ＯＦＦする第２のトランジスタとにより構成される第１のスイッチ回路と、前記入力電源より高い電圧に接続される高電位側の端子が共通接続されると同時に低電位側の端子が共通接続され、該低電位側の端子に接続された回路に入力される前記第１の制御パルスのレベルに応じて前記第１のトランジスタと相補的にＯＮ／ＯＦＦする第３のトランジスタと、第３のトランジスタと相補的にＯＮ／ＯＦＦする第４のトランジスタとにより構成される第２のスイッチ回路とを有し、前記第１のトランジスタの入力端子は前記第３のトランジスタの低電位側の端子に、前記第３のトランジスタの入力端子は前記第１のトランジスタの低電位側の端子にそれぞれ接続され、前記第２と第４のトランジスタの入力端子はそれぞれのトランジスタの低電位側の端子と共通接続されることにより、前記第２のトランジスタは前記第１と第３のトランジスタがそれぞれ相補的にＯＮからＯＦＦまたはＯＦＦからＯＮするときの遷移速度を前記第２と第４のトランジスタが無い場合よりも速め、前記第２のスイッチ回路の前記低電位側の端子から前記第２のスイッチ回路を介して前記第１の制御パルスに応じてその電圧よりも高く且つ入力電源より高い電圧の第２の制御パルスを出力することを特徴とする。
【００１８】
上記の構成によれば、低い電圧の制御パルスをレベルシフト回路で高い電圧の立ち上がり、立ち下がりの速い制御パルスに変換して、Ｈｉ側のドライバ回路を介して出力段のＭＯＳトランジスタをスイッチングするため、高い入力電圧のレギュレーションに対してスイッチング動作が速くなって、レギュレーション動作が安定するとともに、ＯＮ抵抗が小さく電力消費の少ないスイッチングレギュレータを提供することができる。
【００１９】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。なお、図３と同一部分は同じ符号を付与し、その詳細な説明は割愛する。図１は本発明の一実施形態であるレベルシフト回路を簡略回路で表したスイッチングレギュレータの概略回路図である。
【００２０】
図１のスイッチングレギュレータは、制御回路１、レベルシフト回路２、ブーストストラップスイッチング回路３、そして平滑回路４とからなる。ＶＤＤには制御用電源、ＶＩＮには入力電源がそれぞれ入力され、所定の出力電圧がＶＯから出力される。レベルシフト回路２を除く他の回路は従来技術として説明した図３の回路の構成と同様であり、その構成と動作の説明は省略し、ここでは本発明の一実施形態であるレベルシフト回路２を中心に説明する。
【００２１】
図１に示す本発明に係るレベルシフト回路２はＮＭＯＳトランジスタＱ１０’とＱ１２’を差動トランジスタとして動作させてコンパレータ２ｅとして構成し、そのソースは電流値Ｉが流れる共通の定電流源２ａを介して接地されている。そのため、トランジスタＱ１２’のゲートは基準電圧Ｖｒｅｆを発生する基準電圧発生回路２ｄを介して接地され、トランジスタＱ１０’のゲートは端子Ｐｕｌｓｅを介して制御パルスであるＰＷＭ信号を受ける。ＰＭＯＳトランジスタＱ１５からＱ１８が正帰還接続されたスイッチ回路２ｆを構成しており、それぞれトランジスタのソースは端子ＢＳＴを介して接続点ｎ１に接続されており、端子ＢＳＴを介してブーストされた電圧、例えば＋３０Ｖが供給されている。トランジスタＱ１６とＱ１８のゲートはそれぞれトランジスタＱ１２’のドレインに接続されてインバータ２ｂ、２ｃを介してＨｉ側のドライバ回路Ｄｒ１に入力される。また、トランジスタＱ１７とＱ１５のゲートはそれぞれトランジスタＱ１０’のドレインに接続されている。インバータ２ｂ、２ｃの電源として端子ＢＳＴを介して例えば＋３０Ｖが、また、端子ＳＷを介して例えば＋２５Ｖが供給される。
【００２２】
ここで、基準電圧発生回路２ｄとトランジスタＱ１０’とＱ１２’は、トランジスタＱ１０’のゲートに入力されるＰＷＭ信号を比較してＯＮ／ＯＦＦするコンパレータとして動作し、基準電圧発生回路２ｄの基準電圧Ｖｒｅｆは、制御用の電源電圧ＶＤＤ、例えば＋５ＶにおけるＨＩＧＨレベル（以下“Ｈ”）、ＬＯＷレベル（以下“Ｌ”）の中間レベル、例えば＋２．５Ｖに設定されている。
【００２３】
ＰＷＭ信号が“Ｌ”から“Ｈ”に遷移すると、遷移時の中間レベルでトランジスタＱ１０’がＯＮになり、トランジスタＱ１２’がＯＦＦになる。反対に、ＰＷＭ信号が“Ｈ”から“Ｌ”に遷移すると、遷移時の中間レベルでトランジスタＱ１０’がＯＦＦになり、トランジスタＱ１２’がＯＮになる。この方法により、ＰＷＭ信号が基準電圧を超えたか、それ以下に下がったかで、トランジスタＱ１２’のドレインから、例えば端子ＢＳＴの電圧＋３０ＶにおけるＨＩＧＨレベル（以下“Ｈｂｓｔ”）とＬＯＷレベル（以下“Ｌｂｓｔ”）の出力を得ることができ、従来の回路に比して、出力の立ち上がりと立ち下がりを速くすることができる。
【００２４】
さらに、例えばＰＷＭ信号が“Ｌ”から“Ｈ”に遷移すると、トランジスタＱ１０’がＯＮになると略同時にトランジスタＱ１５もＯＮすることにより、定電流源２ａに流れる電流ＩがＱ１５に流れて電圧降下を発生する。この電圧降下分がトランジスタＱ１７のゲートの閾値より大きくなるようになっているので、トランジスタＱ１７がトランジスタＱ１５がない場合よりも素早くＯＮになる。同時に、それまでトランジスタＱ１８に流れていた電流ＩによるＱ１８の電圧降下がなくなりトランジスタＱ１６が即座にＯＦＦされる。このため、トランジスタＱ１７のドレインから、高い電圧にレベル変換された“Ｈｂｓｔ”が出力される。反対に、ＰＷＭ信号が“Ｈ”から“Ｌ”に遷移すると、トランジスタＱ１２’がＯＮになると略同時にトランジスタＱ１８もＯＮすることにより、定電流源２ａに流れる電流ＩがＱ１８に流れて電圧降下を発生する。この電圧降下分がトランジスタＱ１６のゲートの閾値より大きくなるようになっているので、トランジスタＱ１６が即座にＯＮになる。同時に、Ｑ１５に流れていた電流ＩがなくなりＱ１５による電圧降下が消滅すると、トランジスタＱ１７が即座にＯＦＦになり、Ｑ１７のドレインより “Ｌｂｓｔ”が出力される。すなわち、このような構成により、Ｑ１０’又はＱ１２’のドレイン電圧が上昇するのをＱ１５又はＱ１８が加速するように動作するため、Ｑ１６とＱ１７のみの構成でそれぞれがＯＮになるときよりも遅延が減少している。また、前記トランジスタＱ１５とＱ１８を抵抗にすることも可能であるが、その場合、高抵抗が必要となり寄生容量の影響が出やすくなる。このように、ＭＯＳトランジスタをＱ１５とＱ１８に使用することにより、“Ｈｂｓｔ”と“Ｌｂｓｔ”の遷移時の波形のスピードアップを図ることができ、更に、トランジスタＱ１６とＱ１７のそれぞれのゲートに過電圧が印加されるのを防止することもできる。
【００２５】
このようにして高い電圧に変換されてトランジスタＱ１２’のドレインから出力される電圧はインバータ２ｂと２ａを介してＨｉ側のドライバ回路Ｄｒ１に供給され、最終段のトランジスタＴｒ１を入力電源の電圧よりも高い電圧でＴｒ２と相補的にＯＮ／ＯＦＦする。
【００２６】
図２は、図１で説明したスイッチングレギュレータのレベルシフト回路２のＣＭＯＳによる他の具体的な回路である。回路の基本的な動作は図１を参照して説明した動作と同じであるが、以下はその補足説明である。
【００２７】
図２に示される端子、ＶＤＤ、Ｐｕｌｓｅ、ＢＳＴ、ＯＵＴ、ＳＷはそれぞれ図１に示される同符号の端子に対応する。また、端子ＧＮＤは接地端子を意味する。ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２でインバータを構成しており、同様にトランジスタＱ３とＱ４、Ｑ５とＱ６、Ｑ７とＱ８もそれぞれインバータを構成している。従って、端子Ｐｕｌｓｅから入力されるＰＷＭ信号でトランジスタＱ９とＱ１１は相補的にＯＮ／ＯＦＦされる。すなわち、ＰＷＭ信号が“Ｈ”のときトランジスタＱ９がＯＮになり、ＰＷＭ信号が“Ｌ”のときトランジスタＱ１１がＯＮになる。ここで、トランジスタＱ５とＱ６，Ｑ７とＱ８との間にそれぞれ設けられた抵抗Ｒ１とＲ２は、トランジスタＱ９とＱ１１に流れる電流を設定するために用いられる。トランジスタＱ９はＱ１０と、トランジスタＱ１１はＱ１２とそれぞれカレントミラー回路を構成している。そのため、Ｐｕｌｓｅ端子が“Ｈ”のＰＷＭ信号を受けたときにはトランジスタＱ１０にはトランジスタＱ９に流れる電流に比例した電流が流れ、“Ｌ”のＰＷＭ信号を受けたときにはトランジスタＱ１２にはトランジスタＱ１１に流れる電流に比例した電流が流れるようになっている。
【００２８】
トランジスタＱ１３とＱ１４のゲートにはそれぞれ＋ＶＤＤが与えられ、常にチャネルが形成されており、Ｑ１０とＱ１２のＯＮ／ＯＦＦ時の電圧の変動を抑えるようになっている。すなわち、前記のようにトランジスタＱ５とＱ６、Ｑ７とＱ８で構成されるそれぞれのインバータに流れる電流に応じた電流を流して駆動することと、トランジスタＱ１３、Ｑ１４により電流を制限していることにより、トランジスタＱ１０とＱ１２をＯＮ／ＯＦＦした際のレベルシフトされた信号の立ち上がりと立ち下がり時の遅れを低減し、図１を参照し説明した本実施形態の簡易回路のトランジスタＱ１０’とＱ１２’で構成されるコンパレータと同様の役割を果たしているとともに、レベルシフト回路の耐圧を向上させ、消費電力を低減するようになっている。
【００２９】
トランジスタＱ１５からＱ１８の動作は、図１を参照して説明した同符号を付したトランジスタから構成されるスイッチ回路２ｆと同じである。トランジスタＱ１９には、Ｑ１０またはＱ１２を介して流れる電流が常時流れ、そのドレイン／ソース間に閾値に相当する電圧降下が生じるようになっている。すなわち、Ｑ１６とＱ１７のＯＮ／ＯＦＦの切り替えはＢＳＴを介し供給されるブーストされた電圧、例えば＋３０ＶよりＱ１９の電圧降下分だけ低い電圧で行われることになり、Ｑ１３とＱ１４のドレイン側に発生する“Ｈｂｓｔ”時の電圧が、端子ＢＳＴの電圧Ｖｂｓｔより電圧降下分だけ低い電圧になり、信号の立ち上がり、立ち下がり時間の短縮に貢献する。言いかえれば、トランジスタＱ１９は下流の回路に過電流が流れないように制限し、トランジスタＱ１６とＱ１７のゲートに過電圧がかからないようにする効果も持っている。
【００３０】
また、Ｑ１３とＱ１４のそれぞれのドレイン側から出力されるレベルは相補的になるが、レベルが重なり合う瞬間にはインバータに貫通電流が流れるため、トランジスタＱ２０からＱ２５で構成される貫通電流抑制回路で大きな貫通電流が流れないようにして出力している。トランジスタＱ２６とＱ２７，Ｑ２８とＱ２９でそれぞれインバータが構成されており、最終段のインバータより端子ＯＵＴを介して高い電圧の制御パルスＰＨをＨｉ側のドライバ回路に出力する。
【００３１】
本実施形態ではレベルシフト回路２の具体的な構成例をＣＭＯＳ回路で説明したが、これに限定されるものではなく、図１で示した概略回路に基づいて、その他の回路により構成してもよい。また、レベルシフト回路２以外の回路の構成例は本発明の解説のためのものであって、本発明の範囲を限定するものではない。
【００３２】
【発明の効果】
以上説明したように、本発明のレベルシフト回路を用いたスイッチングレギュレータによれば、低い電圧のＰＷＭ信号をレベルシフト回路で高い電圧の立ち上がり、立ち下がりの速い制御パルスに変換して、Ｈｉ側のドライバ回路を介して出力段のＭＯＳトランジスタをスイッチングするため、高い入力電圧のレギュレーションに対してスイッチング動作が速くなって、レギュレーション動作が安定するとともに、ＯＮ抵抗が小さく電力消費の少ないスイッチングレギュレータを提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるレベルシフト回路を簡略回路で表したスイッチングレギュレータの概略回路図
【図２】レベルシフト回路のＣＭＯＳによる他の具体的な回路図。
【図３】従来のレベルシフト回路を採用したスイッチングレギュレータの概略回路例。
【符号の説明】
１制御回路
１ａ誤差増幅器
２レベルシフト回路
２ａ定電流源
２ｂ、２ｃインバータ
２ｄ基準電圧発生回路
２ｅコンパレータ
２ｆスイッチ回路
３ブーストストラップスイッチング回路
３ａインバータ
４平滑回路
ＢＳＴ端子
Ｃ、ＣＯコンデンサ
Ｄｒ１、Ｄｒ２ドライバ回路
ＧＮＤ端子
Ｉ電流
Ｌインダクタ
ｎ１、ｎ２接続点
ＯＵＴ端子
ＰＨ高い電圧の制御パルス
ＰＬ低い電圧の制御パルス
Ｐｕｌｓｅ端子
Ｑ１０’、Ｑ１２’、Ｑ１〜Ｑ２９、Ｑ３１、Ｑ３２トランジスタ
Ｒ、Ｒ１、Ｒ２抵抗
ＳＷ端子
Ｔｒ１、Ｔｒ２トランジスタ
ＶＤＤ制御用電源電圧
ＶＩＮ入力電源電圧
ＶＯ出力電圧
Ｖｒｅｆ、Ｖｒｅｆ１基準電圧
ＳＤ１、ＳＤ２ショットキーダイオード[0001]
BACKGROUND OF THE INVENTION
In the boost strap type DC / DC switching converter in which switching of the output transistor is performed at a drive voltage higher than the input power supply voltage in order to perform regulation with a high input power supply voltage and a low control power supply voltage, switching The present invention relates to a switching regulator that has been improved to improve the operation speed.
[0002]
[Prior art]
Due to diversification of devices that require a DC power source such as a portable personal computer, a DC / DC converter using a switching regulator is used to efficiently convert a voltage to obtain a predetermined voltage.
[0003]
In particular, in portable devices, MOSFET transistors are used as switching transistors in order to reduce power loss in switching transistor drivers and improve switching speed and response speed. Drive with high gate voltage. In this case, for example, the power supply voltage of the control circuit is 5V, and the output circuit obtains a high output voltage by switching a high input power supply voltage such as 10V to 30V.
[0004]
FIG. 3 shows a schematic circuit example of a switching regulator employing a conventional level shift circuit. This switching regulator includes a control circuit 1, a level shift circuit 2, a boost strap switching circuit 3, and a smoothing circuit 4. A control power supply is input to VDD, and an input power supply is input to VIN, and a predetermined output voltage is output from VO.
[0005]
The control circuit 1 feeds back the output voltage VO, compares it with a predetermined reference voltage Vref1, amplifies the difference and outputs the error amplifier 1a, and generates a control pulse PL having a duty according to the difference. And a signal generation circuit 1b. The control circuit is supplied with power by a control power supply VDD.
[0006]
The level shift circuit 2 receives the control pulse PL and converts it into a high voltage control pulse PH by a circuit composed of a constant current source 2a, NPN bipolar transistors Q31 and Q32, and a resistor R, and outputs it to the next stage. Output.
[0007]
The boost strap switching circuit 3 includes a driver circuit Dr1 on the Hi side that receives a high voltage control pulse PH and supplies a switching signal, an NMOS transistor Tr1 that turns on / off the input power source VIN by the switching signal, and an inverter 3a. A Lo-side driver circuit Dr2 that receives the inverted low voltage control pulse PL and supplies a switching signal, an NMOS transistor Tr2 that is complementarily turned on / off by the switching signal by the switching signal, and a Schottky diode SD1 It is constituted by a boost strap circuit that generates the voltage VIN of the input power supply or higher at the connection point n1 using the capacitor C.
[0008]
The smoothing circuit 4 includes an L-type smoothing filter including a Schottky diode SD2, an inductor L, and a capacitor CO, and improves output voltage ripple.
[0009]
Next, the operation of the level shift circuit 2 and the boost strap switching circuit 3 will be specifically described. When the Hi-side transistor Tr1 is turned off and the Lo-side transistor Tr2 is complementarily turned on, a charging current flows into the capacitor C from, for example, + 5V VDD via the Schottky diode SD1, and 5V is charged. . Next, when the transistor Tr1 is turned on and the transistor Tr2 is complementarily turned off, the voltage at the connection point n2 at the other end of the capacitor C becomes the same as the voltage VIN of the input power source, for example, + 25V, and the voltage at the connection point n1. In this case, 5V charged in the capacitor C rises by the voltage of the connection point n2, that is, + 25V and becomes + 30V. The voltage +30 V generated at the connection point n1 is supplied to the Hi-side driver circuit Dr1 of the boost strap switching circuit 3 and the collector of the transistor Q32 of the level shift circuit 2 via the resistor R.
[0010]
The collector of the transistor Q31 of the level shift circuit 2 is connected to the control power supply VDD via the constant current source 2a, and its emitter is grounded. The collector of the transistor Q32 is connected to the node n1 boosted through the resistor R as described above, and the output from the collector is input to the driver circuit Dr1 on the Hi side. Grounded. For this reason, the + 5V control pulse PL input to the base of the transistor Q31 is converted into a + 30V control pulse PH and output from the transistor Q32 to the driver circuit Dr1 on the Hi side.
[0011]
As a result, a high voltage control pulse having a Lo level of +25 V and a Hi level of +30 V is supplied as the gate voltage of the transistor Tr1 from the driver circuit Dr1 on the Hi side. Since this gate voltage is higher than the voltage of the input power supply, the transistor Tr1 can be driven at a high speed and its ON resistance can be reduced. Further, since the transistor Tr2 is driven on the low potential side, the voltage may be low. Similarly to the control circuit 1, the Lo side driver circuit Dr2 is also operated by the control power supply VDD of + 5V, and the + 5V switching signal is sent to the transistor Tr2 in the next stage. Supply to the gate.
[0012]
[Problems to be solved by the invention]
However, in the level shift circuit 2 composed of the transistors Q31 and Q32 as described above, when the transistor Q31 is turned off, the transistor Q32 is saturated due to the minority carrier accumulation effect. A significant delay occurs when the voltage at the connection point of the collector and the resistor R changes from the LOW level to the HIGH level. For this reason, the operation of the Hi side driver circuit Dr1 is delayed and the voltage stabilization operation is delayed.
[0013]
There is also a problem that the through current due to the level shift circuit is large and the current consumption is large.
[0014]
The present invention has been made to solve the above-described problems, and the voltage stabilization operation speed can be increased by greatly reducing the delay at the rise and fall of the control pulse PH as in the prior art. A switching regulator that is fast and consumes less power is provided.
[0015]
[Means for solving problems]
  In order to achieve the above object, in the present invention,In a switching regulator that controls the voltage of the input power supply so that the output voltage becomes the target voltage,
SaidA control circuit that operates at a control power supply voltage lower than the voltage of the input power supply and generates a first control pulse having a predetermined pulse width having a voltage whose HIGH level is lower than that of the input power supply; and boosting up the input power supplySaidGenerate boost voltage higher than input power supplybootStrap circuit,SaidA level shift circuit that uses a boost voltage as a power source and generates a second control pulse having a HIGH level higher than that of the first control pulse in response to the first control pulse;,Input power sourceofVoltageIs input at one endMOSFET transistorWhen,Said second control pulseIs enteredMOSFET transistorA drive circuit that directly drives the gate of
  The level shift circuit includes the first control pulse.At the gate of the first MOS transistor, the first control pulseThe first and second currents of the constant current source flow complementarily according to the result of comparing and comparing the voltage of the first control pulse with the intermediate level between the HIGH level and the LOW level as a reference. And the drain of the second MOS transistor is connected to the drain, and the drain is connected to the drain of the first MOS transistor.The source is connected to the boost voltageA third MOS transistor, a gate connected to the drain of the first MOS transistor, and a drain connected to the drain of the second MOS transistor;The source is connected to the boost voltageThe fourth MOS transistor and the third MOS transistor are connected in parallel, and the gate and drain thereof are connected to the drain of the third MOS transistor.The source is connected to the boost voltageThe fifth MOS transistor is connected in parallel to the fourth MOS transistor, and its gate and drain are connected to the drain of the fourth MOS transistor.The source is connected to the boost voltageWith the sixth MOS transistorAndA positive feedback connection is made to rapidly raise the HIGH level voltage of the output voltage of the drain of the second MOS transistor to a voltage higher than the HIGH level of the first control pulse.The second control pulseA switch circuit;Consist ofIt is characterized by that.
[0016]
  Furthermore, in the present invention,In a switching regulator that controls the voltage of the input power supply so that the output voltage becomes the target voltage,
SaidA control circuit that operates at a control power supply voltage lower than the voltage of the input power supply and generates a first control pulse having a predetermined pulse width having a voltage whose HIGH level is lower than that of the input power supply; and boosting up the input power supplySaidGenerate boost voltage higher than input power supplybootStrap circuit,SaidA level shift circuit that uses a boost voltage as a power source and generates a second control pulse having a HIGH level higher than that of the first control pulse in response to the first control pulse;,Of the input power sourceVoltage is input at one endMOSFET transistorWhen,Said second control pulseIs enteredMOSFET transistorA drive circuit that directly drives the gate of
  The level shift circuit includes first and second inverters.ThroughIn response to the level of the first control pulse input in a complementary manner, the first and second inverters supply the constant current to the first and second MOS transistors, respectively. The first and second current mirror circuits for suppressing the rise and fall delays of the control pulse respectively.With the first and second MOS transistors respectivelyMake up3And second4MOS transistor and the first3And second4The control voltage is always applied to the gate of each MOS transistor upstream or downstream of each of the MOS transistors.3And second4Suppresses voltage fluctuations in MOS transistors5And second6MOS transistor and the first6The gate of the MOS transistor is connected to the drain of the MOS transistor5The drain is connected to the drain of the MOS transistor7MOS transistor and the first5The gate of the MOS transistor is connected to the drain of the MOS transistor6The drain is connected to the drain of the MOS transistor8MOS transistor and the first7Connected in parallel to the MOS transistor of FIG.7Connected to the drain of the MOS transistor9MOS transistor and the first8Connected in parallel to the MOS transistor of FIG.8Connected to the drain of the MOS transistor10With MOS transistorsAndPositive feedback connected6A switch circuit that raises the HIGH level voltage of the output voltage of the drain of the MOS transistor to a voltage higher than the HIGH level of the first control pulse, and a source connected to the boost voltage;The drains are connected to the sources of the seventh to tenth MOS transistors,Depending on the current that flowsSaidSupply the voltage dropped from the boost voltage by the threshold to the switch circuit from the drain,SaidThe transition to HIGH level in the switch circuit11MOS transistor and the first5And second6A through-current suppressing circuit configured by a plurality of MOS transistors that receives an output voltage from the drain of the MOS transistor and suppresses a through-current caused by overlapping timings of the output voltages from flowing into the circuit;And an inverter circuit that receives the output voltage from the through current suppression circuit and outputs the output voltage as the second control pulse.It is characterized by that.
[0017]
  In the present invention,In a switching regulator that controls the voltage of the input power supply so that the output voltage becomes the target voltage,
Operating at a control power supply voltage lower than the voltage of the input power supply,A control circuit for generating a first control pulse having a predetermined pulse width having a voltage whose HIGH level is lower than that of the input power supply;A bootstrap circuit that boosts up the input power source to generate a boost voltage higher than the input power source, and uses the boost voltage as a power source in response to the first control pulse.A level shift circuit for generating a second control pulse whose HIGH level is higher than the first control pulse;A MOSFET transistor to which the voltage of the input power supply is input at one end, and a drive circuit for directly driving the gate of the MOSFET transistor by receiving the second control pulse,
  The level shift circuit includes:Connected to a voltage higher than the input power supplyThe high-potential side terminals are commonly connected and the low-potential side terminals are commonly connected,Input to the circuit connected to the terminal on the low potential sideA first switch circuit including a first transistor that is turned on / off in accordance with a level of the first control pulse, and a second transistor that is turned on / off in a complementary manner with the first transistor;Connected to a voltage higher than the input power supplyThe high-potential side terminals are commonly connected and the low-potential side terminals are commonly connected,According to the level of the first control pulse input to the circuit connected to the low potential side terminalA second switch circuit configured by a third transistor that is turned ON / OFF in a complementary manner with the first transistor and a fourth transistor that is turned ON / OFF in a complementary manner with the third transistor; The input terminal of the first transistor is connected to the low potential side terminal of the third transistor, the input terminal of the third transistor is connected to the low potential side terminal of the first transistor, and the second transistor And the input terminal of the fourth transistor are commonly connected to the low potential side terminals of the respective transistors, so that the second transistor is connected to the first and third transistors.RespectivelyComplementarilyTransition speed when turning from ON to OFF or from OFF to ONTheThan when there is no second and fourth transistor.Expedite the secondswitchcircuitTerminal on the low potential side ofFromVia the second switch circuitHigher than its voltage in response to the first control pulse.And higher voltage than the input powerA second control pulse is output.
[0018]
According to the above configuration, a low voltage control pulse is converted into a high voltage rising and falling control pulse with a level shift circuit, and the MOS transistor in the output stage is switched via the Hi side driver circuit. The switching operation becomes faster with respect to the regulation of the high input voltage, the regulation operation is stabilized, and a switching regulator with a small ON resistance and low power consumption can be provided.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the accompanying drawings. The same parts as those in FIG. 3 are denoted by the same reference numerals, and detailed description thereof is omitted. FIG. 1 is a schematic circuit diagram of a switching regulator in which a level shift circuit according to an embodiment of the present invention is represented by a simplified circuit.
[0020]
The switching regulator of FIG. 1 includes a control circuit 1, a level shift circuit 2, a boost strap switching circuit 3, and a smoothing circuit 4. A control power supply is input to VDD, and an input power supply is input to VIN, and a predetermined output voltage is output from VO. Circuits other than the level shift circuit 2 are the same as the configuration of the circuit of FIG. 3 described as the prior art, and the description of the configuration and operation is omitted. Here, the level shift circuit 2 according to the embodiment of the present invention is omitted. The explanation will be focused on.
[0021]
The level shift circuit 2 according to the present invention shown in FIG. 1 is configured as a comparator 2e by operating NMOS transistors Q10 ′ and Q12 ′ as differential transistors, and the source thereof is connected through a common constant current source 2a through which a current value I flows. Is grounded. Therefore, the gate of the transistor Q12 'is grounded via the reference voltage generation circuit 2d that generates the reference voltage Vref, and the gate of the transistor Q10' receives a PWM signal that is a control pulse via the terminal Pulse. The PMOS transistors Q15 to Q18 constitute a switch circuit 2f with positive feedback connection, and the source of each transistor is connected to the connection point n1 via the terminal BST, and the boosted voltage via the terminal BST, for example, + 30V is supplied. The gates of the transistors Q16 and Q18 are respectively connected to the drain of the transistor Q12 'and input to the Hi side driver circuit Dr1 via the inverters 2b and 2c. The gates of the transistors Q17 and Q15 are connected to the drain of the transistor Q10 ', respectively. As a power source for the inverters 2b and 2c, for example, + 30V is supplied via the terminal BST, and for example + 25V is supplied via the terminal SW.
[0022]
Here, the reference voltage generation circuit 2d and the transistors Q10 ′ and Q12 ′ operate as a comparator that compares the PWM signal input to the gate of the transistor Q10 ′ to turn on / off, and the reference voltage Vref of the reference voltage generation circuit 2d. Is set to an intermediate level between the HIGH level (hereinafter “H”) and the LOW level (hereinafter “L”) at the control power supply voltage VDD, for example, + 5V, for example, + 2.5V.
[0023]
When the PWM signal transitions from “L” to “H”, the transistor Q10 ′ is turned on and the transistor Q12 ′ is turned off at the intermediate level at the time of transition. Conversely, when the PWM signal transitions from “H” to “L”, the transistor Q10 ′ is turned off and the transistor Q12 ′ is turned on at the intermediate level at the time of transition. By this method, whether the PWM signal exceeds or falls below the reference voltage, the HIGH level (hereinafter “Hbst”) and the LOW level (hereinafter “Lbst”) at the voltage +30 V of the terminal BST, for example, from the drain of the transistor Q12 ′. ) And the rise and fall of the output can be made faster than in the conventional circuit.
[0024]
Further, for example, when the PWM signal transitions from “L” to “H”, the transistor Q15 is also turned on almost simultaneously with the turning on of the transistor Q10 ′, so that the current I flowing through the constant current source 2a flows to Q15 and voltage drop occurs. appear. Since this voltage drop is larger than the threshold value of the gate of the transistor Q17, the transistor Q17 is turned on more quickly than when the transistor Q15 is not provided. At the same time, the voltage drop of Q18 due to the current I that has been flowing through the transistor Q18 disappears, and the transistor Q16 is immediately turned off. Therefore, “Hbst” that has been level-converted to a high voltage is output from the drain of the transistor Q17. On the other hand, when the PWM signal transitions from “H” to “L”, the transistor Q18 is turned on almost simultaneously with the turning on of the transistor Q12 ′, so that the current I flowing through the constant current source 2a flows to Q18, causing a voltage drop. appear. Since this voltage drop is larger than the threshold value of the gate of the transistor Q16, the transistor Q16 is immediately turned on. At the same time, when the current I flowing in Q15 disappears and the voltage drop due to Q15 disappears, the transistor Q17 is immediately turned OFF, and “Lbst” is output from the drain of Q17. That is, with this configuration, Q15 'or Q18's drain voltage rises, so that Q15 or Q18 operates so as to accelerate. Therefore, the configuration with only Q16 and Q17 is more delayed than when each is turned on. is decreasing. The transistors Q15 and Q18 can be resistors, but in this case, a high resistance is required and the influence of parasitic capacitance is likely to occur. In this way, by using MOS transistors for Q15 and Q18, the waveform at the time of transition between “Hbst” and “Lbst” can be speeded up, and furthermore, overvoltage is applied to the gates of the transistors Q16 and Q17. It can also be prevented from being applied.
[0025]
The voltage thus converted to a high voltage and outputted from the drain of the transistor Q12 ′ is supplied to the driver circuit Dr1 on the Hi side via the inverters 2b and 2a, and the transistor Tr1 in the final stage is made higher than the voltage of the input power supply. It turns ON / OFF complementarily with Tr2 at a high voltage.
[0026]
FIG. 2 is another specific circuit using CMOS of the level shift circuit 2 of the switching regulator described in FIG. The basic operation of the circuit is the same as that described with reference to FIG. 1, but the following is a supplementary explanation thereof.
[0027]
The terminals VDD, Pulse, BST, OUT, and SW shown in FIG. 2 correspond to the terminals having the same symbols shown in FIG. The terminal GND means a ground terminal. The PMOS transistor Q1 and the NMOS transistor Q2 constitute an inverter. Similarly, the transistors Q3 and Q4, Q5 and Q6, and Q7 and Q8 also constitute an inverter. Therefore, the transistors Q9 and Q11 are complementarily turned ON / OFF by the PWM signal input from the terminal Pulse. That is, the transistor Q9 is turned on when the PWM signal is “H”, and the transistor Q11 is turned on when the PWM signal is “L”. Here, resistors R1 and R2 provided between transistors Q5 and Q6, Q7 and Q8, respectively, are used to set a current flowing through transistors Q9 and Q11. Transistor Q9 forms a current mirror circuit with Q10, and transistor Q11 forms a current mirror circuit with Q12. Therefore, when the pulse signal at the Pulse terminal receives an “H” PWM signal, a current proportional to the current flowing through the transistor Q9 flows through the transistor Q10, and when an “L” PWM signal is received, the current through the transistor Q11 flows through the transistor Q12. A current proportional to the current flows.
[0028]
Each of the gates of the transistors Q13 and Q14 is supplied with + VDD, and a channel is always formed, so that voltage fluctuations at the time of ON / OFF of Q10 and Q12 are suppressed. That is, as described above, by driving the current corresponding to the current flowing through each inverter composed of the transistors Q5 and Q6, Q7 and Q8, and by limiting the current by the transistors Q13 and Q14, The delay of the rise and fall of the level-shifted signal when the transistors Q10 and Q12 are turned ON / OFF is reduced, and the transistors Q10 ′ and Q12 ′ of the simple circuit of this embodiment described with reference to FIG. In addition to playing the same role as the comparator, the withstand voltage of the level shift circuit is improved and the power consumption is reduced.
[0029]
The operations of the transistors Q15 to Q18 are the same as those of the switch circuit 2f including the transistors denoted by the same reference numerals described with reference to FIG. A current flowing through Q10 or Q12 always flows through the transistor Q19, and a voltage drop corresponding to a threshold value is generated between the drain / source. In other words, ON / OFF switching of Q16 and Q17 is performed at a boosted voltage supplied via BST, for example, a voltage lower than + 30V by a voltage drop of Q19, and is generated on the drain side of Q13 and Q14. The voltage at “Hbst” is lower than the voltage Vbst of the terminal BST by a voltage drop, which contributes to shortening of the signal rise and fall times. In other words, the transistor Q19 has an effect of restricting an overcurrent from flowing to a downstream circuit and preventing an overvoltage from being applied to the gates of the transistors Q16 and Q17.
[0030]
The levels output from the drain sides of Q13 and Q14 are complementary, but since the through current flows through the inverter at the moment when the levels overlap, the through current suppression circuit composed of transistors Q20 to Q25 is large. The output is made so that no through current flows. Transistors Q26 and Q27, Q28 and Q29 each constitute an inverter, and outputs a control pulse PH having a higher voltage to the driver circuit on the Hi side via the terminal OUT than the inverter at the final stage.
[0031]
In the present embodiment, a specific configuration example of the level shift circuit 2 has been described using a CMOS circuit. However, the present invention is not limited to this, and the level shift circuit 2 may be configured using other circuits based on the schematic circuit shown in FIG. Good. Further, the configuration examples of the circuits other than the level shift circuit 2 are for explanation of the present invention, and do not limit the scope of the present invention.
[0032]
【The invention's effect】
As described above, according to the switching regulator using the level shift circuit of the present invention, a low voltage PWM signal is converted into a control pulse with a high voltage rising and falling fast by the level shift circuit, and the Hi side Since the MOS transistor in the output stage is switched through the driver circuit, the switching operation becomes faster with respect to the regulation of the high input voltage, the regulation operation is stabilized, and a switching regulator with low ON resistance and low power consumption is provided. be able to.
[Brief description of the drawings]
FIG. 1 is a schematic circuit diagram of a switching regulator in which a level shift circuit according to an embodiment of the present invention is represented by a simplified circuit.
FIG. 2 is another specific circuit diagram of the level shift circuit using CMOS.
FIG. 3 is a schematic circuit example of a switching regulator employing a conventional level shift circuit.
[Explanation of symbols]
1 Control circuit
1a Error amplifier
2 Level shift circuit
2a Constant current source
2b, 2c inverter
2d reference voltage generation circuit
2e Comparator
2f switch circuit
3 Boost strap switching circuit
3a inverter
4 Smoothing circuit
BST terminal
C, CO capacitor
Dr1, Dr2 driver circuit
GND terminal
I current
L inductor
n1, n2 connection point
OUT terminal
PH High voltage control pulse
PL Low voltage control pulse
Pulse terminal
Q10 ', Q12', Q1-Q29, Q31, Q32 transistors
R, R1, R2 resistance
SW terminal
Tr1, Tr2 transistors
VDD Power supply voltage for control
VIN Input power supply voltage
VO output voltage
Vref, Vref1 reference voltage
SD1, SD2 Schottky diode

Claims

入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、
前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、
前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、
前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、
前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、
前記第１の制御パルスを第１のＭＯＳトランジスタがゲートで受けることによって前記第１の制御パルスのＨＩＧＨレベルとＬＯＷレベルとの中間のレベルを基準としてこれと前記第１の制御パルスの電圧とを比較して比較した結果に応じて相補的に定電流源の電流が流れる第１と第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタのドレインにそのゲートが接続され前記第１のＭＯＳトランジスタのドレインにそのドレインが接続され前記ブースト電圧にそのソースが接続された第３のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインにそのゲートが接続され前記第２のＭＯＳトランジスタのドレインにそのドレインが接続され前記ブースト電圧にそのソースが接続された第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第３のＭＯＳトランジスタのドレインに接続され前記ブースト電圧にそのソースが接続された第５のＭＯＳトランジスタと、前記第４のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第４のＭＯＳトランジスタのドレインに接続され前記ブースト電圧にそのソースが接続された第６のＭＯＳトランジスタとからなるとともに正帰還接続されて前記第２のＭＯＳトランジスタのドレインの出力電圧のＨＩＧＨレベルの電圧を前記第１の制御パルスのＨＩＧＨレベルより高い電圧に急速に引き上げて前記第２の制御パルスとするスイッチ回路と、からなることを特徴とするスイッチングレギュレータ。 In a switching regulator that controls the voltage of the input power supply so that the output voltage becomes the target voltage,
A control circuit which operates at a control power supply voltage lower than the voltage of the input power supply and generates a first control pulse having a predetermined pulse width having a voltage whose HIGH level is lower than that of the input power supply;
A bootstrap circuit which generates a higher boost voltage than the input power to boost up the input power,
A level shift circuit for generating said second control pulse is higher than the HIGH level is said first control pulse in response to the boost voltage as a power supply of the first control pulse,
A MOSFET transistor in which the voltage of the input power supply is input to one end ;
A drive circuit for directly driving the gate of the MOSFET transistor by receiving the second control pulse ;
The level shift circuit includes:
By receiving the first control pulse at the gate of the first MOS transistor , the intermediate level between the HIGH level and the LOW level of the first control pulse is used as a reference and the voltage of the first control pulse. First and second MOS transistors through which the current of the constant current source flows complementarily according to the comparison result,
A third MOS transistor having a gate connected to the drain of the second MOS transistor, a drain connected to the drain of the first MOS transistor, and a source connected to the boost voltage; and the first MOS transistor A fourth MOS transistor having its gate connected to the drain of the transistor, its drain connected to the drain of the second MOS transistor, and its source connected to the boost voltage, and connected in parallel to the third MOS transistor A fifth MOS transistor whose gate and drain are connected to the drain of the third MOS transistor and whose source is connected to the boost voltage; and a gate connected to the fourth MOS transistor in parallel; The drain of the fourth MOS transistor Connected said sixth MOS transistor from a Rutotomoni positive feedback connected first the HIGH level voltage of the drain of the output voltage of said second MOS transistor of the control pulse the source connected to the boosted voltage switching regulator and switching circuit for rapidly pulling up the hIGH higher level voltage and said second control pulse, in that it consists characterized.

入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、
前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、
前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、
前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、
前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、
第１と第２のインバータを介して相補的に入力される第１の制御パルスのレベルに応じて、前記第１と第２のインバータからそれぞれ第１と第２のＭＯＳトランジスタに定電流を供給することにより、入力される前記第１の制御パルスの立ち上がりと立ち下がりの遅延をそれぞれ抑制する第１と第２のカレントミラー回路をそれぞれ前記第１と第２のＭＯＳトランジスタとともに構成する第３と第４のＭＯＳトランジスタと、
前記第３と第４のＭＯＳトランジスタのそれぞれの上流又は下流にあってそのゲートに制御電圧を常に印加することにより前記第３と第４のＭＯＳトランジスタの電圧変動を抑制する第５と第６のＭＯＳトランジスタと、
前記第６のＭＯＳトランジスタのドレインにそのゲートが接続され前記第５のＭＯＳトランジスタのドレインにそのドレインが接続された第７のＭＯＳトランジスタと、前記第５のＭＯＳトランジスタのドレインにそのゲートが接続され前記第６のＭＯＳトランジスタのドレインにそのドレインが接続された第８のＭＯＳトランジスタと、前記第７のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第７のＭＯＳトランジスタのドレインに接続された第９のＭＯＳトランジスタと、前記第８のＭＯＳトランジスタに並列に接続されそのゲートとドレインが前記第８のＭＯＳトランジスタのドレインに接続された第１０のＭＯＳトランジスタとからなるとともに正帰還接続され前記第６のＭＯＳトランジスタのドレインの出力電圧のＨＩＧＨレベルの電圧を前記第１の制御パルスのＨＩＧＨレベルより高い電圧に引き上げるスイッチ回路と、
前記ブースト電圧にそのソースが接続され、前記第７乃至第１０のＭＯＳトランジスタの各ソースにそのドレインが接続され、流れる電流により前記ブースト電圧からその閾値分降下した電圧をそのドレインより前記スイッチ回路に供給し、前記スイッチ回路でのＨＩＧＨレベルへの遷移を行う第１１のＭＯＳトランジスタと、
前記第５と第６のＭＯＳトランジスタのドレインからの出力電圧を受け、その出力電圧のタイミングが重なることによる貫通電流が回路に流れることを抑制する複数のＭＯＳトランジスタで構成した貫通電流抑制回路と、
前記貫通電流抑制回路からの出力電圧を受けて前記第２の制御パルスとして出力するインバータ回路と、からなることを特徴とするスイッチングレギュレータ。 In a switching regulator that controls the voltage of the input power supply so that the output voltage becomes the target voltage,
A control circuit which operates at a control power supply voltage lower than the voltage of the input power supply and generates a first control pulse having a predetermined pulse width having a voltage whose HIGH level is lower than that of the input power supply;
A bootstrap circuit which generates a higher boost voltage than the input power to boost up the input power,
A level shift circuit for generating said second control pulse is higher than the HIGH level is said first control pulse in response to the boost voltage as a power supply of the first control pulse,
A MOSFET transistor in which the voltage of the input power supply is input to one end ;
A drive circuit for directly driving the gate of the MOSFET transistor by receiving the second control pulse ;
The level shift circuit includes:
A constant current is supplied from the first and second inverters to the first and second MOS transistors, respectively, according to the level of the first control pulse that is complementarily input via the first and second inverters. by a third constituting together with the first control pulse rise and fall delay of the first suppressing respectively the second current mirror circuit and each of the first second MOS transistor input A fourth MOS transistor;
The fifth and sixth MOS transistors suppress the voltage fluctuations of the third and fourth MOS transistors by always applying a control voltage to the gates of the third and fourth MOS transistors, respectively, upstream or downstream. A MOS transistor;
A seventh MOS transistor whose drain to the drain of the sixth MOS gate thereof to the drain of the transistor is connected said fifth MOS transistor is connected, a gate connected to the drain of the fifth MOS transistor an eighth MOS transistor having its drain connected to the drain of the sixth MOS transistor, the seventh connected the gate and drain in parallel with the MOS transistor is connected to the drain of said seventh MOS transistor ninth and MOS transistor, said eighth MOS transistor is connected in parallel its gate and drain is 10 Rutotomoni positive feedback connection such from the MOS transistor connected to the drain of the MOS transistor of the eighth of the the drain of the output of the sixth MOS transistor A switching circuit to raise the HIGH level voltage of voltage to a higher voltage than the HIGH level of the first control pulse,
Said boost voltage source connected to the drain thereof to the sources of the seventh to tenth MOS transistor is connected, the voltage dropped the threshold amount from the boosted voltage by a current flowing through the switching circuit from the drain supplied, the eleventh MOS transistor for transition to HIGH level at the switching circuit,
A through current suppression circuit configured by a plurality of MOS transistors that receive output voltages from the drains of the fifth and sixth MOS transistors and suppress a through current due to overlapping timings of the output voltages from flowing into the circuit ;
An inverter circuit that receives an output voltage from the through current suppression circuit and outputs the output voltage as the second control pulse .

入力電源の電圧をスイッチングして出力電圧が目標電圧になるように制御するスイッチングレギュレータにおいて、
前記入力電源の電圧より低い制御電源電圧で動作して、ＨＩＧＨレベルが前記入力電源より低い電圧をもつ所定のパルス幅の第１の制御パルスを発生する制御回路と、
前記入力電源をブーストアップして前記入力電源より高いブースト電圧を発生するブートストラップ回路と、
前記ブースト電圧を電源とし前記第１の制御パルスに応じてそのＨＩＧＨレベルが前記第１の制御パルスよりも高い第２の制御パルスを発生するレベルシフト回路と、
前記入力電源の電圧が一端に入力されるＭＯＳＦＥＴトランジスタと、
前記第２の制御パルスが入力されて前記ＭＯＳＦＥＴトランジスタのゲートを直接駆動する駆動回路と、を備え、
前記レベルシフト回路は、
前記入力電源より高い電圧に接続される高電位側の端子が共通接続されると同時に低電位側の端子が共通接続され、該低電位側の端子に接続された回路に入力される前記第１の制御パルスのレベルに応じてＯＮ／ＯＦＦする第１のトランジスタと、第１のトランジスタと相補的にＯＮ／ＯＦＦする第２のトランジスタとにより構成される第１のスイッチ回路と、
前記入力電源より高い電圧に接続される高電位側の端子が共通接続されると同時に低電位側の端子が共通接続され、該低電位側の端子に接続された回路に入力される前記第１の制御パルスのレベルに応じて前記第１のトランジスタと相補的にＯＮ／ＯＦＦする第３のトランジスタと、第３のトランジスタと相補的にＯＮ／ＯＦＦする第４のトランジスタとにより構成される第２のスイッチ回路とを有し、
前記第１のトランジスタの入力端子は前記第３のトランジスタの低電位側の端子に、前記第３のトランジスタの入力端子は前記第１のトランジスタの低電位側の端子にそれぞれ接続され、前記第２と第４のトランジスタの入力端子はそれぞれのトランジスタの低電位側の端子と共通接続されることにより、前記第２のトランジスタは前記第１と第３のトランジスタがそれぞれ相補的にＯＮからＯＦＦまたはＯＦＦからＯＮするときの遷移速度を前記第２と第４のトランジスタが無い場合よりも速め、前記第２のスイッチ回路の前記低電位側の端子から前記第２のスイッチ回路を介して前記第１の制御パルスに応じてその電圧よりも高く且つ入力電源より高い電圧の第２の制御パルスを出力することを特徴とするスイッチングレギュレータ。 In a switching regulator that controls the voltage of the input power supply so that the output voltage becomes the target voltage,
A control circuit which operates at a control power supply voltage lower than the voltage of the input power supply and generates a first control pulse having a predetermined pulse width having a voltage whose HIGH level is lower than that of the input power supply;
A bootstrap circuit that boosts up the input power to generate a boost voltage higher than the input power;
A level shift circuit that uses the boost voltage as a power source and generates a second control pulse having a HIGH level higher than the first control pulse in response to the first control pulse ;
A MOSFET transistor in which the voltage of the input power supply is input to one end;
A drive circuit for directly driving the gate of the MOSFET transistor by receiving the second control pulse;
The level shift circuit includes:
The high potential side terminals connected to a voltage higher than that of the input power source are commonly connected, and at the same time, the low potential side terminals are commonly connected, and are input to the circuit connected to the low potential side terminals. A first switch circuit including a first transistor that is turned on / off according to the level of the control pulse, and a second transistor that is turned on / off in a complementary manner to the first transistor;
The high potential side terminals connected to a voltage higher than that of the input power source are commonly connected, and at the same time, the low potential side terminals are commonly connected, and are input to the circuit connected to the low potential side terminals . The second transistor is configured by a third transistor that is complementarily turned on / off with the first transistor in accordance with the level of the control pulse, and a fourth transistor that is complementarily turned on / off with the third transistor. And a switch circuit of
The input terminal of the first transistor is connected to the low potential side terminal of the third transistor, the input terminal of the third transistor is connected to the low potential side terminal of the first transistor, and the second transistor When the fourth input terminal of the transistor by being commonly connected to the low potential side terminal of the respective transistors, the second transistor is the first and the third transistor is OFF or OFF from complementarily ON respectively from faster than when there is no second and fourth transistors the transition speed at which turns ON, the said second switching circuit and the low potential side terminal from said first through said second switching circuit switching regulator and outputs a second control pulse of high rather and higher than the input supply voltage than that voltage in response to a control pulse.