以下、本発明の複数の実施形態について図面を参照して説明する。なお、各実施形態において実質的に同一の構成には同一の符号を付して説明を省略する。
(第1の実施形態)
以下、本発明の第1の実施形態について図1〜図7を参照しながら説明する。
図1に示す電源回路1は、例えば自動車などの車両に搭載される電子制御装置(車載ECU)において用いられる。電源回路1は、トランジスタT1(主スイッチング素子に相当)、インダクタL1、ダイオードD1、コンデンサC1、ゲート駆動回路2および電圧制御回路3を備えている。
トランジスタT1は、Nチャネル型のMOSトランジスタであり、電源入力端子4および電源出力端子5の間の電源供給経路に介在する。電源回路1は、トランジスタT1の駆動をPWM(Pulse Width Modulation)制御することにより、例えば車載バッテリ(図示略)から電源入力端子4を通じて与えられる入力電圧VIN1を降圧して電源出力端子5から出力電圧VOUTとして出力する降圧型のスイッチング電源回路である。また、電源回路1は、電圧モード制御となっている。電源回路1の出力電圧VOUTは、例えば、その後段に設けられるシリーズレギュレータ形式の電源回路(図示略)に与えられる。
トランジスタT1のドレインは、電源入力端子4に接続されている。トランジスタT1のソースは、平滑用のインダクタL1を介して電源出力端子5に接続されている。トランジスタT1のゲートには、ゲート駆動回路2から駆動信号が与えられる。還流用のダイオードD1は、トランジスタT1のソースおよびグランド(基準電位の供給端子に相当)の間に、グランド側をアノードとして接続されている。平滑用のコンデンサC1は、電源出力端子5およびグランドの間に接続されている。電源出力端子5の電圧(出力電圧Vout)は、電圧制御回路3に与えられる(フィードバックされる)。
ゲート駆動回路2は、昇圧ドライバ6、昇圧制御回路7および駆動回路8を備えている。昇圧ドライバ6は、電源入力端子9(入力電圧の供給端子に相当)を通じて与えられる入力電圧VIN2をおよそ2倍に昇圧した昇圧電圧を駆動回路8に対して出力する。詳細は後述するが、本実施形態の場合、入力電圧VIN2は、上記昇圧電圧が前述した入力電圧VIN1を上回る電圧値となる値、つまり入力電圧VIN1の1/2の電圧値よりもある程度高い電圧値であればよい。昇圧ドライバ6は、チャージポンプ主回路10、第1開閉回路11(第1開閉手段に相当)および第2開閉回路12(第2開閉手段に相当)を備えている。
チャージポンプ主回路10は、逆流阻止用のスイッチング素子であるダイオードD2およびコンデンサC2により構成される。ダイオードD2のアノードは、電源入力端子9に接続されている。コンデンサC2の一方の端子は、第1開閉回路11を通じて電源入力端子9に接続されるとともに、第2開閉回路12を通じてグランドに接続される。ダイオードD2のカソードは、コンデンサC2の他方の端子に接続されている。ダイオードD2およびコンデンサC2の相互接続点であるノードN1は、昇圧電圧の出力端子となり、その昇圧電圧は駆動回路8に与えられる。
第1開閉回路11は、昇圧制御回路7から与えられる第1昇圧制御信号Saに基づいて、コンデンサC2の一方の端子および電源入力端子9の間を開閉する。第1開閉回路11は、トランジスタT2〜T5および抵抗R1を備えている。トランジスタT2は、Pチャネル型のMOSトランジスタである。トランジスタT3、T4は、Nチャネル型のMOSトランジスタである。トランジスタT5は、NPN形のバイポーラトランジスタである。
トランジスタT2、T3は、電源電圧VDDの供給端子である電源端子13およびグランドの間に、CMOSインバータ回路を構成するように直列接続されている。トランジスタT2、T3の共通のゲートには、第1昇圧制御信号Saが与えられる。トランジスタT2、T3の共通のドレインは、トランジスタT4のゲートに接続されている。トランジスタT4のソースは、グランドに接続されている。トランジスタT4のドレインは、抵抗R1を介してチャージポンプ主回路10のノードN1に接続されているとともに、トランジスタT5のベースに接続されている。トランジスタT5のエミッタは、チャージポンプ主回路10のコンデンサC2の一方の端子に接続されている。トランジスタT5のコレクタは、電源入力端子9に接続されている。
上記構成によれば、第1昇圧制御信号SaがLレベル(例えばグランドと同じレベル)であるとき、トランジスタT2がオンするとともにトランジスタT3がオフする。そうすると、トランジスタT4がオンし、これによりトランジスタT5がオフする。従って、第1開閉回路11は、第1昇圧制御信号SaがLレベルのとき、コンデンサC2の一方の端子および電源入力端子9の間の通電経路を開く。また、第1昇圧制御信号SaがHレベル(例えば電源電圧VDDと同じレベル)であるとき、トランジスタT2がオフするとともにトランジスタT3がオンする。そうすると、トランジスタT4がオフし、これによりトランジスタT5がオンする。従って、第1開閉回路11は、第1昇圧制御信号SaがHレベルのとき、コンデンサC2の一方の端子および電源入力端子9の間の通電経路を閉じる。
トランジスタT5をオン駆動するためには、そのベースに、そのエミッタ電圧よりも高い電圧を与え続ける必要がある。本実施形態では、トランジスタT5のベースが、抵抗R1を介して昇圧電圧の出力端子であるノードN1に接続されている。これにより、トランジスタT4がオフすると、トランジスタT5のベースにエミッタ電圧より高い電圧が与えられ、オン駆動することができるようになっている。
本実施形態では、トランジスタT5は、第1開閉回路11の開閉経路に介在する第1開閉用スイッチング素子に相当する。また、トランジスタT2〜T4および抵抗R1により、第1開閉用スイッチング素子を駆動する第1開閉駆動回路25が構成されている。なお、第1開閉駆動回路25は、トランジスタ2段の駆動回路となっている。
第2開閉回路12は、昇圧制御回路7から与えられる第2昇圧制御信号Sbに基づいて、コンデンサC2の一方の端子およびグランドの間を開閉する。第2開閉回路12は、トランジスタT6〜T8を備えている。トランジスタT6は、Pチャネル型のMOSトランジスタである。トランジスタT7、T8は、Nチャネル型のMOSトランジスタである。
トランジスタT6、T7は、電源端子13およびグランドの間に、CMOSインバータ回路を構成するように直列接続されている。トランジスタT6、T7の共通のゲートには、第2昇圧制御信号Sbが与えられる。トランジスタT6、T7の共通のドレインは、トランジスタT8のゲートに接続されている。トランジスタT8のソースは、グランドに接続されている。トランジスタT8のドレインは、チャージポンプ主回路10のコンデンサC2の一方の端子に接続されている。
上記構成によれば、第2昇圧制御信号SbがLレベルであるとき、トランジスタT6がオンするとともにトランジスタT7がオフする。これにより、トランジスタT8がオンする。従って、第2開閉回路12は、第2昇圧制御信号SbがLレベルのとき、コンデンサC2の一方の端子およびグランドの間の通電経路を閉じる。また、第2昇圧制御信号SbがHレベルであるとき、トランジスタT6がオフするとともにトランジスタT7がオンする。これにより、トランジスタT8がオフする。従って、第2開閉回路12は、第2昇圧制御信号SbがHレベルのとき、コンデンサC2の一方の端子およびグランドの間の通電経路を開く。
本実施形態では、トランジスタT8は、第2開閉回路12の開閉経路に介在する第2開閉用スイッチング素子に相当する。また、トランジスタT6およびT7により、第2開閉用スイッチング素子を駆動する第2開閉駆動回路26が構成されている。なお、第2開閉駆動回路26は、トランジスタ1段の駆動回路となっている。
上記した構成の昇圧ドライバ6では、第1開閉回路11が開いた状態、且つ、第2開閉回路12が閉じた状態になると、電源入力端子9からダイオードD2を介してコンデンサC2に対する充電が行われる。つまり、第1昇圧制御信号Saおよび第2昇圧制御信号Sbの双方がLレベルになると、入力電圧VIN2によりコンデンサC2の充電を行う充電動作が実行される。これにより、コンデンサC2は、ほぼ入力電圧VIN2に充電された状態となる。
その後、第1開閉回路11が閉じた状態、且つ、第2開閉回路12が開いた状態になると、コンデンサC2の一方の端子がトランジスタT5を介して電源入力端子9に接続され、その端子電圧が入力電圧VIN2まで上昇する。つまり、第1昇圧制御信号Saおよび第2昇圧制御信号Sbの双方がHレベルになると、コンデンサC2の一方の端子電圧を上昇させる昇圧動作が実行される。これにより、コンデンサC2の他方の端子の電圧は、一方の端子の電圧(=VIN2)にコンデンサC2の充電電圧(=VIN2)が加算された値(=2×VIN2)になる。昇圧されたコンデンサC2の他方の端子電圧(ノードN1の電圧であり、昇圧電圧)は、駆動回路8に出力される。
昇圧制御回路7は、電圧制御回路3から与えられる電圧制御信号Sc(PWM信号に相当)および基準波信号Sdに基づいて、昇圧ドライバ6の動作を制御する。昇圧制御回路7は、クロック生成回路14および昇圧ロジック15を備えている。クロック生成回路14は、基準波信号Sdを入力し、その信号を元にクロック信号Seを生成して昇圧ロジック15に出力する。クロック信号Seは、基準波信号Sdと同一周期且つ同期した信号である。本実施形態では、クロック信号Seは、基準波信号Sdが最大値となる時点において立ち上がる(Hレベルに反転する)とともに、最小値となる時点において立ち下がる(Lレベルに反転する)信号となっている(図3および図4参照)。
昇圧ロジック15は、電圧制御信号Scおよびクロック信号Seを入力し、それらの信号を元に第1昇圧制御信号Saおよび第2昇圧制御信号Sbを生成して昇圧ドライバ6に出力する。第1昇圧制御信号Saは、電圧制御信号Scおよびクロック信号Seの論理和(AND)に相当する信号である(図3および図4参照)。第2昇圧制御信号Sbは、クロック信号Seと同一の論理を表す信号である。ただし、第2昇圧制御信号Sbは、クロック信号Seに対し、HレベルからLレベルに転じる際に所定の遅延時間(ディレイ)が設けられた信号となっている(図3および図4参照)。
昇圧ロジック15の具体的な構成としては、例えば図2に示す構成例を採用することができる。図2に示す昇圧ロジック15は、AND回路16、Delay回路17およびOR回路18を備えている。AND回路16の一方の入力端子には、電圧制御信号Scが与えられる。AND回路16の他方の入力端子には、クロック信号Seが与えられる。AND回路16の出力端子は、第1昇圧制御信号Saの出力端子となる。Delay回路17は、クロック信号Seを入力し、その信号を所定時間だけ遅延した信号を出力する。OR回路18の一方の入力端子には、クロック信号Seが与えられる。OR回路18の他方の入力端子には、Delay回路17の出力信号が与えられる。OR回路18の出力端子は、第2昇圧制御信号Sbの出力端子となる。
駆動回路8は、電圧制御回路3から与えられる電圧制御信号Scに基づいて、トランジスタT1をオン駆動またはオフ駆動するための駆動電圧をトランジスタT1のゲートに出力する。駆動回路8は、トランジスタT9〜T13、ダイオードD3および抵抗R2、R3を備えている。トランジスタT9は、Pチャネル型のMOSトランジスタである。トランジスタT10、T11は、Nチャネル型のMOSトランジスタである。トランジスタT12は、NPN形のバイポーラトランジスタである。トランジスタT13は、PNP形のバイポーラトランジスタである。
トランジスタT9、T10は、電源端子13およびグランドの間に、CMOSインバータ回路を構成するように直列接続されている。トランジスタT9、T10の共通のゲートには、電圧制御信号Scが与えられる。トランジスタT9、T10の共通のドレインは、トランジスタT11のゲートに接続されている。トランジスタT11のソースは、グランドに接続されている。トランジスタT11のドレインは、トランジスタT12およびT13の各ベースに接続されている。
ダイオードD3のアノードは、チャージポンプ主回路10のノードN1に接続されている。ダイオードD3のカソードは、トランジスタT12のコレクタに接続されている。トランジスタT12、T13のエミッタは、共通接続されている。それら共通のエミッタは、ゲート抵抗である抵抗R2を介してトランジスタT1のゲートに接続されている。トランジスタT13のコレクタは、トランジスタT1のソースに接続されている。トランジスタT12、T13のベースは、共通接続されている。それら共通のベースは、抵抗R3を介してダイオードD3のカソードに接続されている。
上記構成によれば、電圧制御信号ScがLレベルであるとき、トランジスタT9がオンするとともにトランジスタT10がオフする。そうすると、トランジスタT11がオンし、これによりトランジスタT12がオフするとともにトランジスタT13がオンする。そのため、トランジスタT1のゲートおよびソースの間は、抵抗R2およびオン状態のトランジスタT13を通じて短絡される。つまり、駆動回路8は、電圧制御信号ScがLレベルであるとき、トランジスタT1のゲートに対しソースと同電位の電圧(オフ駆動電圧)を与え、トランジスタT1をオフ駆動する。
また、電圧制御信号ScがHレベルであるとき、トランジスタT9がオフするとともにトランジスタT10がオンする。そうすると、トランジスタT11がオフし、これによりトランジスタT12がオンするとともにトランジスタT13がオフする。そのため、昇圧ドライバ6から出力される昇圧電圧(ノードN1の電圧)が、ダイオードD3、オン状態のトランジスタT12および抵抗R2を通じて、トランジスタT1のゲートに印加される。つまり、駆動回路8は、電圧制御信号ScがHレベルであるとき、トランジスタT1のゲートに対し入力電圧VIN1より高い昇圧電圧(オン駆動電圧)を与え、トランジスタT1をオン駆動する。
電圧制御回路3は、出力電圧VOUTの目標値およびフィードバックされた出力電圧VOUTの差に基づいてゲート駆動回路2に出力する電圧制御信号Scのデューティ比を変化させる。つまり、電圧制御回路3は、出力電圧VOUTが目標値となるようにフィードバック制御を行う。電圧制御回路3は、電圧検出回路19、基準電圧生成回路20、誤差アンプOP1、基準波生成回路21、コンパレータCP1などを備えている。
電圧検出回路19の抵抗R4およびR5は、電源出力端子5およびグランドの間に直列接続されている。抵抗R4およびR5の相互接続点であるノードN2の電圧、つまり出力電圧VOUTを抵抗R4およびR5により分圧して得られる検出電圧Vdは、誤差アンプOP1の反転入力端子に与えられる。
基準電圧生成回路20は、例えばバンドギャップリファレンス回路であり、出力電圧VOUTの目標値を指令するための基準電圧Vrを生成する。基準電圧生成回路20により生成される基準電圧Vrは、誤差アンプOP1の非反転入力端子に与えられる。誤差アンプOP1の出力端子および反転入力端子の間には、帰還用の抵抗Rfが接続されている。誤差アンプOP1は、基準電圧Vrに対する検出電圧Vdの誤差を増幅した誤差信号Sfを出力する。基準波生成回路21は、PWMの基準波(キャリア波)となる三角波を生成する。基準波生成回路21が生成する三角波は、基準波信号SdとしてコンパレータCP1および昇圧制御回路7に与えられる。
コンパレータCP1の非反転入力端子には、誤差アンプOP1から出力される誤差信号Sfが与えられる。コンパレータCP1の反転入力端子には、基準波生成回路21から出力される基準波信号Sdが与えられる。このような構成により、コンパレータCP1の出力信号は、誤差信号Sfが基準波信号Sdより小さい期間にLレベルとなり、誤差信号Sfが基準波信号Sdより大きい期間にHレベルとなる(図3および図4参照)。すなわち、コンパレータCP1は、誤差信号Sfおよび基準波信号Sdを比較し、その比較結果に応じたデューティを持つデューティ信号(PWM信号)を出力する。コンパレータCP1の出力信号は、電圧制御信号Scとして、昇圧制御回路7および駆動回路8に与えられる。なお、電圧制御信号Scの1周期のうち、Lレベルの期間はトランジスタT1がオフ駆動されるオフ期間(オフデューティ)に相当し、Hレベルの期間はトランジスタT1がオン駆動されるオン期間(オンデューティ)に相当する。
次に、上記構成の作用について説明する。
まず、電源回路1全体としての概略的な動作について説明する。電圧制御信号ScがHレベルになると、駆動回路8によりトランジスタT1がオン駆動される。その結果、電源入力端子4からトランジスタT1、インダクタL1、コンデンサC1およびグランドへと至る電流経路が形成される。これにより、インダクタL1の電流が次第に増加し、これに伴い出力電圧VOUTが上昇する。
電圧制御信号ScがLレベルになると、駆動回路8によりトランジスタT1がオフ駆動される。その結果、インダクタL1、コンデンサC1およびダイオードD1という電流還流経路が形成される。これにより、インダクタL1の電流が次第に減少し、そのエネルギーはコンデンサC1に移される。そして、電圧制御回路3が、電圧制御信号Scのデューティ比制御を行うことにより、出力電圧VOUTが目標値になるように制御される。
続いて、昇圧ドライバ6による昇圧動作および充電動作の実行タイミングについて、図3および図4に基づいて説明する。図3は、オンデューティが100%ではない場合(例えばオンデューティが80%程度の場合)における各部の信号波形を示すタイミングチャートである。また、図4は、オンデューティが100%である場合の図3相当図である。なお、本実施形態では、基準波信号Sdが最大値となる時点(図3および図4の時刻ta)が、PWMの1周期Tの開始時点および終了時点に相当する。従って、基準波信号Sdが最大値となる時点から、次に基準波信号Sdが最大値となる時点までの間が、PWMの1周期Tとなる。また、図3および図4において、誤差信号Sf、電圧制御信号Sc、第1昇圧制御信号Saおよび第2昇圧制御信号Sbのそれぞれに交差する各矢印は、出力電圧VOUTの変動に伴う各信号の変化の態様を理解し易くするために表示したものである。
図3に示すように、誤差信号Sfが基準波信号Sdを上回る期間(時刻tb〜te)、電圧制御信号ScはHレベルとなる。この期間は、トランジスタT1がオン駆動されるオン期間である。トランジスタT1を迅速にターンオンするため、昇圧ドライバ6は、オン期間の開始時点またはそれより前の時点から昇圧動作を開始する必要がある。ただし、昇圧ドライバ6による昇圧動作は、オン期間の全てにおいて実行される必要はない。つまり、昇圧ドライバ6による昇圧動作は、オン期間の途中で終了してもよい。なぜなら、トランジスタT1は、ゲートに昇圧電圧が供給されてゲート・ソース間容量が充電されれば、その後に昇圧電圧(電荷)の供給が停止されたとしても、上記容量の電荷が放電されない限りは、オン状態を維持することができるからである。このような点を踏まえ、本実施形態では、昇圧ドライバ6の各動作が次のように制御されるようになっている。
すなわち、PWMの1周期の開始時点(時刻ta)では、第2昇圧制御信号SbがHレベルに転じるものの、第1昇圧制御信号SaがLレベルのままである。そのため、この際、昇圧ドライバ6による昇圧動作は未だ実行されない。その後、オン期間の開始時点(時刻tb)において、第1昇圧制御信号Saおよび第2昇圧制御信号Sbの双方がHレベルとなる。そのため、オン期間の開始時点において昇圧ドライバ6による昇圧動作が開始される。その後、基準波信号Sdが最小値となる時点、つまりクロック信号SeがHレベルからLレベルに転じる時点(時刻tc)において、第1昇圧制御信号SaがLレベルに転じる。そのため、オン期間の途中において、昇圧ドライバ6による昇圧動作が終了される。このように、時刻tb〜tcの期間は、昇圧ドライバ6による昇圧動作が実行される昇圧期間に相当する。
第1昇圧制御信号SaがLレベルに転じた時点(時刻tc)から所定の遅延時間が経過した時点(時刻td)において、第2昇圧制御信号SbがLレベルに転じる。これにより、第1昇圧制御信号Saおよび第2昇圧制御信号Sbの双方がLレベルとなる。そのため、昇圧動作の終了後であり且つオン期間の途中の時点において、昇圧ドライバ6による充電動作が開始される。その後、次に基準波信号Sdが最大値となる時点、つまりクロック信号SeがLレベルからHレベルに転じる時点(時刻ta)において、第2昇圧制御信号SbがHレベルに転じる。そのため、PWMの1周期の終了時点(時刻ta)において、昇圧ドライバ6による充電動作が終了される。このように、時刻td〜taの期間は、昇圧ドライバ6による充電動作が実行される充電期間に相当する。
上述した昇圧期間の開始時点は、電圧制御信号Scのデューティ比に応じて変化する。すなわち、昇圧期間の開始時点は、電圧制御信号Scのオンデューティが小さくなるにつれて基準波信号Sdが最小値となる時点(時刻tc)に向けてシフトする。そして、オンデューティが0%になると、昇圧期間の開始時点および終了時点が一致する。つまり、昇圧期間が無くなる。オンデューティが0%ということは、トランジスタT1をオン駆動する必要がないため、昇圧期間を設ける必要がない。そのため、当該制御で問題は生じない。
また、昇圧期間の開始時点は、電圧制御信号Scのオンデューティが大きくなるにつれてPWMの1周期の開始時点(時刻ta)に向けてシフトする。そして、オンデューティが100%になると、図4に示すように、昇圧期間の開始時点がPWMの1周期の開始時点(時刻ta)と一致する。一方、昇圧期間の終了時点と、充電期間の開始および終了時点とは、電圧制御信号Scのデューティ比に依存せず、一定のタイミングとなる。
以上説明したように、本実施形態では、電源回路1のPWM周期を定める基準波信号Sdに同期した上記タイミングでもって昇圧ドライバ6の動作が制御される。このような制御によれば、電圧制御信号Scのデューティ比に関係なく、常に一定の充電期間が得られる。また、オンデューティが0%でない限り、所定の昇圧期間が得られる。従って、例えば、入力電圧VIN1が低下してオンデューティが長くなったとしても、昇圧ドライバ6は、トランジスタT1をオン駆動するのに十分な昇圧電圧を出力することができる。従って、本実施形態の構成によれば、従来のブートストラップ回路を用いた構成とは異なり、オンデューティが100%となっても正常にスイッチング動作を行うことが可能となる。
また、昇圧期間は、トランジスタT1をオン駆動するオン期間の開始時点からオン期間の途中の時点までとなっている。つまり、昇圧ドライバ6による昇圧動作は、オン期間のうち前半の一部の期間において実行されるだけであり、常時実行されることはない。従って、本実施形態の構成によれば、従来のチャージポンプ回路を用いた構成に比べ、常時昇圧動作を行うことがないため、その分だけ昇圧ドライバ6における電力消費量(損失)が低減されて効率が改善される。
このように、本実施形態によれば、従来のブートストラップ回路を用いた構成において入力電圧が低いときに生じる問題(駆動不能)と、従来のチャージポンプ回路を用いた構成において入力電圧が高いときに生じる問題(効率低下)と、のいずれについても解消することができる。つまり、本実施形態によれば、広い入力電圧範囲に対して安定且つ高効率なスイッチング駆動が可能になるという効果が得られる。特に、本実施形態の電源回路1のように車載用途に用いられる場合、車載バッテリから与えられる電圧変動幅の大きい入力電圧(バッテリ電圧)から所望の降圧電圧を出力する必要があるため、本実施形態のゲート駆動回路2により得られる上記した効果は非常に有益なものとなる。
本実施形態では、オン期間からオフ期間に遷移する期間に昇圧動作が実行されないため、ターンオフ開始直後における駆動回路8での損失が低減される効果が得られる。以下、このような効果が得られる理由について図5および図6を用いて説明する。図5は、本実施形態の構成において、ターンオフ開始直後に駆動回路において流れる電流の経路を示している。また、図6は、従来のブートストラップ回路を用いたゲート駆動回路における図5相当図である。なお、図5および図6では、トランジスタT1のゲート・ソース間の寄生容量Cgsを破線にて示している。また、図5では、電圧制御回路3および昇圧制御回路7の図示を省略しており、図6では、電圧制御回路3の図示を省略している。
図6に示す従来のゲート駆動回路31は、本実施形態のゲート駆動回路2に対し、昇圧ドライバ6に代えてコンデンサC3を備えている点が異なる。コンデンサC3は、トランジスタT1のソースと、トランジスタT12のコレクタ(ダイオードD3のカソード)との間に接続されている。ダイオードD3のアノードは、電源入力端子9に接続されている。このような構成により、ダイオードD3およびコンデンサC3からブートストラップ回路32が構成される。この場合、ダイオードD3およびコンデンサC3の相互接続点であるノードN31が昇圧電圧の出力端子となる。
上記構成において、トランジスタT1がオフ駆動される際、トランジスタT1のゲートから抵抗R2、トランジスタT13のエミッタ・ベース間およびトランジスタT11を通じてグランドへと至る経路(図6に破線の矢印で示す)と、トランジスタT1のゲートから抵抗R2およびトランジスタT13のエミッタ・コレクタ間を通じてトランジスタT1のソースに至る経路(図6に実線の矢印で示す)とにおいて電流が流れる。これらの経路に流れる電流は、寄生容量Cgsの電荷を放電する動作、つまりトランジスタT1をオフ駆動する動作に寄与する電流である。なお、これらの電流については、図5に同様の矢印で示すように、本実施形態のゲート駆動回路2においても同様に流れる。
ブートストラップ回路32を用いた構成の場合、オン期間の終了時点まで、駆動回路8に対して昇圧電圧が供給される。そのため、オフ期間の開始時点において、昇圧電圧の出力端子であるノードN31の電圧VN31(抵抗R3の一方の端子電圧)は、下記(1)式に示すとおりとなる。ただし、ダイオードD3の順方向電圧をVF(D3)で示している。
VN31=VIN2−VF(D3)+VIN1 …(1)
また、このとき、トランジスタT1のゲート電圧Vgは、上記(1)式に示した電圧VN31とほぼ同等となっている。そのため、トランジスタT13のベース電圧(抵抗R3の他方の端子電圧)は、電圧VN31よりもトランジスタT13の順方向電圧だけ低い電圧となる。従って、ターンオフの開始直後、コンデンサC3から抵抗R3およびトランジスタT11を通じてグランドへと至る経路(図6に一点鎖線の矢印で示す)において電流が流れる。この経路に流れる電流は、トランジスタT1をオフ駆動する動作に寄与しない電流であるため、単なる損失(ドライブ損失)となる。
一方、本実施形態の構成の場合、オン期間の終了時点において駆動回路8に対して昇圧電圧が供給されていない。そのため、オフ期間の開始時点において、昇圧電圧の出力端子であるノードN1の電圧VN1は、下記(2)式に示すとおりとなる。ただし、ダイオードD2の順方向電圧をVF(D2)で示している。
VN1=VIN2−VF(D2) …(2)
また、このとき、トランジスタT1のゲート電圧Vgは、下記(3)式に示すとおりとなる。
Vg=VIN2−VF(D2)+VIN2−VF(D3) …(3)
そのため、トランジスタT13のベース電圧(抵抗R3の他方の端子電圧)は、ノードN1の電圧VN1よりも高い電圧となる。従って、本実施形態の構成の場合、ターンオフの開始直後、抵抗R3およびトランジスタT11を通じてグランドへと至る経路において電流が流れることはない。このようなことから、本実施形態の構成によれば、従来のブートストラップ回路32を用いた構成に比べ、ターンオフ開始直後における駆動回路8での損失が低減されるという効果が得られる。
第1昇圧制御信号SaがLレベルに転じるタイミング(図3および図4の時刻tc)から、所定の遅延時間だけ後に、第2昇圧制御信号SbがLレベルに転じるようにした。つまり、昇圧動作の終了時点から充電動作の開始時点までの間に、第1開閉回路11および第2開閉回路12の双方を開く期間(以下、デッドタイムと称する)を積極的に設けた。このようにすれば、昇圧期間から充電期間へ遷移する際、第1開閉回路11のトランジスタT5および第2開閉回路12のトランジスタT8の双方がオンし、電源入力端子9からそれらトランジスタを経由してグランドへと至る経路で短絡電流(貫通電流)が流れてしまうことを確実に防止することができる。なお、上記デッドタイムは、電圧制御信号Scのデューティ比に関係なく一定の時間となる。
また、第2昇圧制御信号SbがHレベルに転じるタイミング(図3および図4の時刻ta)から、電圧制御信号Scのオンデューティに応じて変化する遅延時間だけ後に、第1昇圧制御信号SaがHレベルに転じるようになっている。つまり、充電動作の終了時点から昇圧動作の開始時点までの間にも、オンデューティに応じたデッドタイムが設けられている。そのため、充電期間から昇圧期間へ遷移する際、上記短絡電流が流れてしまうことを防止することができる。ただし、上記デッドタイムは、電圧制御信号Scのオンデューティが大きくなるほど短くなり、オンデューティが100%のときにはゼロになる。
しかし、本実施形態では、第1開閉駆動回路25の段数に比べ、第2開閉駆動回路26の段数が少なくなっているため、充電期間から昇圧期間へ遷移する際にデッドタイムが全く存在しない場合でも、上記短絡電流が流れることが防止されるようになっている。以下、その理由について、図7を用いて説明する。図7は、充電期間から昇圧期間へ遷移する際にデッドタイムを設けない場合の各部の動作波形を示している。この場合、時刻t11の時点において、第1昇圧制御信号Saおよび第2昇圧制御信号Sbの双方が同時に立ち上がる(Hレベルに転じる)。そのため、時刻t12の時点において、トランジスタT3およびT7がほぼ同時にターンオンを開始するため、トランジスタT4およびT8のゲート電圧が、ほぼ同時に低下し始める。
そうすると、時刻t13の時点において、トランジスタT4およびT8がほぼ同時にターンオフを開始する。トランジスタT4がターンオフすることにより、時刻t13の時点から、トランジスタT5のベース電圧は次第に上昇する。一方、トランジスタT8がターンオフすることにより、時刻t13の時点から、トランジスタT8のドレイン電流が次第に減少する。そして、時刻t14の時点において、トランジスタT5がターンオンを開始する。これにより、時刻t14の時点からトランジスタT5に流れるコレクタ電流は次第に増加する。ただし、このとき、トランジスタT8のドレイン電流は既にゼロになっている。
このように、本実施形態の構成によれば、充電期間から昇圧期間に遷移する際、第1昇圧制御信号Saおよび第2昇圧制御信号Sbの双方を同時にHレベルに変化させるようにしたとしても、トランジスタT5およびトランジスタT8を通じて流れる短絡電流(貫通電流)が発生することはない。
これに対し、昇圧期間から充電期間へ遷移する際には、デッドタイムを設ける必要がある。以下、その理由について、図8を用いて説明する。図8は、昇圧期間から充電期間へ遷移する際にデッドタイムを設けない場合の各部の動作波形を示している。この場合、時刻t21の時点において、第1昇圧制御信号Saおよび第2昇圧制御信号Sbの双方が同時に立ち下がる(Lレベルに転じる)。そのため、時刻t22の時点において、トランジスタT2およびT6がほぼ同時にターンオンを開始するため、トランジスタT4およびT8のゲート電圧が、ほぼ同時に上昇し始める。
そうすると、時刻t23の時点において、トランジスタT4およびT8がほぼ同時にターンオンを開始する。トランジスタT4がターンオンすることにより、時刻t23の時点から、トランジスタT5のベース電圧は次第に低下する。一方、トランジスタT8がターンオンすることにより、時刻t23の時点から、トランジスタT8のドレイン電流が次第に増加する。このとき、トランジスタT5は未だターンオフされていないため、そのドレイン電流が流れた状態である。つまり、この段階から貫通状態が発生して短絡電流が流れる。
そして、時刻t24の時点において、トランジスタT5がターンオフを開始する。これにより、時刻t24の時点からトランジスタT5に流れるコレクタ電流は次第に減少し、時刻t25の時点においてゼロとなる。この段階において、短絡電流の発生が収まることになる。つまり、昇圧期間から充電期間へ遷移する際にデッドタイムを設けないと、時刻t23〜t25の間、トランジスタT5およびT8を通じて短絡電流が流れてしまう。従って、前述した遅延時間(Delay回路17によりクロック信号Seを遅延する時間)は、このような短絡電流の発生を十分に防止できるだけのデッドタイムが設けられるような値に設定すればよい。
なお、上記構成において、昇圧期間の開始時点は、基準波信号Sdの1周期の開始時点からオン期間の開始時点までの間の時点であれば適宜変更することができる。また、昇圧期間の終了時点は、オン期間の終了時点より前の時点であれば適宜変更することができる。また、充電期間の開始時点は、昇圧期間の終了時点またはそれ以降の時点であれば適宜変更することができる。また、充電期間の終了時点は、基準波信号Sdの1周期の終了時点またはそれ以前の時点であれば適宜変更することができる。このような点を踏まえ、昇圧ドライバ6の動作タイミングを変更した各変形例について図9〜図13を参照して説明する。なお、図9〜図13の各変形例を実現するためには、その変更内容に応じて昇圧ロジック15の具体構成を変更すればよい。
図9に示す動作タイミングは、図3に示したものに対し、昇圧期間の開始時点が異なる。この場合、電圧制御信号Scのデューティ比に関係なく、時刻taにおいて、第1昇圧制御信号Saおよび第2昇圧制御信号SbがHレベルに転じる。従って、昇圧期間の開始時点は、時刻ta、つまりPWM周期の開始時点となる。このような動作タイミングであっても、図3に示した動作タイミングで動作した場合と同様の作用および効果が得られる。なお、この場合、充電期間から昇圧期間に遷移する際におけるデッドタイムは設けられないが、前述した理由から、短絡電流の問題が生じることはない。
図10に示す動作タイミングは、図3に示したものに対し、昇圧期間の終了時点が異なる。この場合、昇圧期間の開始時点である時刻tbから所定の遅延時間が経過した時点であり且つ時刻tcより前の時点である時刻tfにおいて、第1昇圧制御信号SaがLレベルに転じる。従って、昇圧期間の終了時点は、オン期間の終了時点より前の時点である時刻tfとなる。このような動作タイミングであっても、図3に示した動作タイミングと同様の作用および効果が得られる。
図11に示す動作タイミングは、図3に示したものに対し、昇圧期間の終了時点および充電期間の開始時点が異なる。この場合、昇圧期間の終了時点は、図10に示したものと同じ時刻tfとなっている。そして、その時刻tfから所定の遅延時間が経過した時点であり且つ時刻tcより前の時点である時刻tgにおいて、第2昇圧制御信号SbがLレベルに転じる。従って、充電期間の開始時点は、昇圧期間の終了時点以降の時点である時刻tgとなる。このような動作タイミングであっても、図3に示した動作タイミングと同様の作用および効果が得られる。
図12に示す動作タイミングは、図3に示したものに対し、昇圧期間の終了時点および充電期間の開始時点が異なる。なお、図12では、電圧制御信号Scのオンデューティが40%程度となっている。この場合、昇圧期間の開始時点である時刻tbから所定の遅延時間が経過した時点であり且つオン期間の終了時点である時刻teより前の時点である時刻thにおいて、第1昇圧制御信号SaがLレベルに転じる。従って、昇圧期間の終了時点は、オン期間の終了時点より前の時点である時刻thとなる。そして、その時刻thから所定の遅延時間が経過した時点である時刻ti(時刻te)において、第2昇圧制御信号SbがLレベルに転じる。従って、充電期間の開始時点は、昇圧期間の終了時点以降の時点である時刻tiとなる。このような動作タイミングであっても、図3に示した動作タイミングと同様の作用および効果が得られる。
図13に示す動作タイミングは、図3に示したものに対し、充電期間の終了時点が異なる。この場合、充電期間の開始時点である時刻tdから所定の遅延時間が経過した時点でありオン期間の終了時点である時刻teより前の時点である時刻tjにおいて、第2昇圧制御信号SbがHレベルに転じる。従って、充電期間の終了時点は、基準波信号Sdの1周期の終了時点である時刻ta以前の時点である時刻tjとなる。このような動作タイミングであっても、図3に示した動作タイミングと同様の作用および効果が得られる。
(第2の実施形態)
以下、本発明の第2の実施形態について図14〜図16を参照しながら説明する。
図14に示す本実施形態の電源回路41(スイッチング電源回路に相当)は、図1に示した第1の実施形態の電源回路1に対し、ゲート駆動回路2に代えてゲート駆動回路42を備えている点と、電圧制御回路3に代えて電圧制御回路43を備えている点とが異なる。
電圧制御回路43は、電圧制御回路3に対し、基準波生成回路21に代えて基準波生成回路44を備えている点が異なる。基準波生成回路44は、PWMの基準波(キャリア波)となる鋸波を生成する。基準波生成回路44が生成する鋸波は、基準波信号SgとしてコンパレータCP1およびゲート駆動回路42の昇圧制御回路45に与えられる。
昇圧制御回路45は、昇圧制御回路7に対し、クロック生成回路14および昇圧ロジック15に代えて、クロック生成回路46および昇圧ロジック47を備えている点が異なる。クロック生成回路46は、基準波信号Sgを入力し、その信号を元にクロック信号Seを生成して昇圧ロジック47に出力する。本実施形態では、クロック信号Seは、基準波信号Sgが反転する時点において立ち上がる(Hレベルに反転する)とともに、基準波信号Sgが最大値と最小値との中間の値となる時点において立ち下がる(Lレベルに反転する)信号となっている(図16参照)。
昇圧ロジック47は、クロック信号Seを入力し、その信号を元に第1昇圧制御信号Sa’および第2昇圧制御信号Sbを生成して昇圧ドライバ6に出力する。第1昇圧制御信号Saは、クロック信号Seと同一の論理を表す信号である(図16参照)。昇圧ロジック47の具体的な構成としては、例えば図15に示す構成例を採用することができる。図15に示す昇圧ロジック47は、昇圧ロジック15に対し、AND回路16に代えてバッファ回路48を備えている点が異なる。バッファ回路48の入力端子には、クロック信号Seが与えられる。バッファ回路48の出力端子は、第1昇圧制御信号Sa’の出力端子となる。
上記構成における昇圧ドライバ6の動作タイミングは、図16に示すとおりとなる。本実施形態では、基準波信号Sgが反転する時点(図16の時刻ta)が、PWMの1周期Tの開始時点および終了時点に相当する。従って、基準波信号Sgが反転する時点から、次に基準波信号Sgが反転する時点までの間が、PWMの1周期Tとなる。
この場合、PWMの1周期の開始時点(時刻ta)において、第1昇圧制御信号Sa’および第2昇圧制御信号SbがHレベルに転じる。従って、昇圧期間の開始時点は、基準波信号Sgの1周期の開始時点である時刻taとなる。その後、クロック信号SeがLレベルに転じる時点(時刻tc)において、第1昇圧制御信号Sa’がLレベルに転じる。従って、昇圧期間の終了時点は、オン期間の終了時点である時刻teより前の時点である時刻tcとなる。
第1昇圧制御信号Sa’がLレベルに転じた時点(時刻tc)から所定の遅延時間が経過した時点(時刻td)において、第2昇圧制御信号SbがLレベルに転じる。従って、充電期間の開始時点は、昇圧期間の終了時点である時刻tc以降の時点である時刻tdとなる。その後、次に基準波信号Sgが反転する時点、つまり、クロック信号SeがHレベルに転じる時点(時刻ta)において、第2昇圧制御信号SbがHレベルに転じる。従って、充電期間の終了時点は、基準波信号Sgの1周期の終了時点である時刻taとなる。
基準波信号として鋸波信号を用いた本実施形態の構成によっても、基準波信号として三角波信号を用いた第1の実施形態と同様の作用および効果が得られる。なお、本実施形態では、充電期間から昇圧期間に遷移する際におけるデッドタイムは設けられないが、第1の実施形態にて前述した理由から、短絡電流の問題が生じることはない。また、本実施形態の構成においても、第1の実施形態と同様に、昇圧ドライバ6の動作タイミングを変更してもよい。
(第3の実施形態)
以下、本発明の第3の実施形態について図17および図18を参照しながら説明する。
図17に示すスイッチング電源システム51は、共通の基準波信号SdによりPWM駆動される2つの電源回路52a、52b(スイッチング電源回路に相当)により構成されている。電源回路52a、52bは、それぞれが第1の実施形態の電源回路1と同じ基本構成を有している。ただし、昇圧ドライバ6、昇圧制御回路7、基準波生成回路21については、2つの電源回路52a、52bにおいて共有する形となっている。
なお、本実施形態では、電源回路52aの誤差アンプOP1が出力する誤差信号SfをSfaとして表し、電源回路52bの誤差アンプOP1が出力する誤差信号SfをSfbとして表す。また、電源回路52aのコンパレータCP1が出力する電圧制御信号ScをScaとして表し、電源回路52bのコンパレータCP1が出力する電圧制御信号ScをScbとして表す。電源回路52aの出力電圧をVOUT1として表し、電源回路52bの出力電圧をVOUT2として表す。
出力電圧VOUT1の目標値は、出力電圧VOUT2の目標値に比べて高い値に設定されている。そのため、定常動作時、電源回路52aのほうが、電源回路52bよりも、入出力電圧の差が小さくなる(VIN1−VOUT1<VIN1−VOUT2)。そして、本実施形態の昇圧ロジック15は、電源回路52aから出力される電圧制御信号Scaおよびクロック信号Seを入力し、それらの信号を元に第1昇圧制御信号Saおよび第2昇圧制御信号Sbを生成して昇圧ドライバ6に出力する。
上記構成における昇圧ドライバ6の動作タイミングは、図17に示すとおりとなる。この場合、誤差信号Sfaが基準波信号Sdを上回る期間(時刻tb〜te)、電圧制御信号ScaがHレベルとなる。この期間は、電源回路52aのトランジスタT1がオン駆動されるオン期間である。また、誤差信号Sfbが基準波信号を上回る期間(時刻tb’〜te’)、電圧制御信号ScbがHレベルとなる。この期間は、電源回路52bのトランジスタがオン駆動されるオン期間である。
本実施形態では、昇圧ドライバ6は、電源回路52a、52bの双方のオン期間を含む期間に昇圧動作を実行する必要がある。また、昇圧ドライバ6は、電源回路52a、52bのオン期間の開始時点のうち早い時点(この場合、時刻tb)またはそれより前の時点から昇圧動作を開始する必要がある。このような点を踏まえ、本実施形態では、昇圧ドライバ6の各動作が図17に示すように制御される。
すなわち、PWMの1周期の開始時点(時刻ta)では、第2昇圧制御信号SbがHレベルに転じるものの、第1昇圧制御信号SaがLレベルのままである。そのため、この際、昇圧ドライバ6による昇圧動作は未だ実行されない。その後、電源回路52aのオン期間の開始時点(時刻tb)において、第1昇圧制御信号SaがHレベルに転じる。そのため、電源回路52aのオン期間の開始時点において昇圧ドライバ6による昇圧動作が開始される。その後、クロック信号SeがLレベルに転じる時点(時刻tc)において、第1昇圧制御信号SaがLレベルに転じる。そのため、電源回路52a、52bの双方のオン期間の途中において、昇圧ドライバ6による昇圧動作が終了される。
第1昇圧制御信号SaがLレベルに転じた時点(時刻tc)から所定の遅延時間が経過した時点(時刻td)において、第2昇圧制御信号SbがLレベルに転じる。そのため、昇圧動作の終了後であり且つ電源回路52a、52bの双方のオン期間の途中の時点において、昇圧ドライバ6による充電動作が開始される。上述した昇圧期間の開始時点は、電圧制御信号Scaのデューティ比に応じて変化する。一方、昇圧期間の終了時点と、充電期間の開始および終了時点とは、電圧制御信号Scaのデューティ比に依存せず、一定のタイミングとなる。
以上説明したように、本実施形態のスイッチング電源システム51では、定常動作時におけるオンデューティが大きい電源回路52aの電圧制御信号Scaおよび共通の基準波信号Sdに同期したクロック信号Seに基づいて定まる上記タイミングでもって昇圧ドライバ6の動作が制御される。電圧制御信号Sca、Scbのオンデューティ(オン期間)は、三角波である基準波信号Sdが最小値となる時点(時刻tc)を中心として左右対称に伸び縮みする態様で変化する。従って、オンデューティの大きいほうの電圧制御信号Scaに基づいて昇圧期間を設定すれば、電源回路52aのオン期間だけでなく、定常動作時におけるオンデューティが小さい電源回路52bのオン期間を必ず含む期間において昇圧ドライバ6による昇圧動作が行われる。
従って、本実施形態によれば、第1の実施形態と同様の作用および効果が得られる。さらに、本実施形態によれば、共通の基準波信号SdによりPWM駆動される2つの電源回路52a、52bについて、昇圧ドライバ6および昇圧制御回路7を共有化することにより、スイッチング電源システム51全体の構成が簡単化されて小型化およびコスト低減に寄与することができるという効果も得られる。なお、本実施形態の構成においても、第1の実施形態と同様に、昇圧ドライバ6の動作タイミングを変更してもよい。
(第4の実施形態)
以下、本発明の第2の実施形態について図19および図20を参照しながら説明する。
図19に示す本実施形態の電源回路61(スイッチング電源回路に相当)は、図1に示した第1の実施形態の電源回路1に対し、ゲート駆動回路2に代えて図14に示した第2の実施形態のゲート駆動回路42を備えている点と、電圧制御回路3に代えて電圧制御回路62を備えている点が異なる。電圧制御回路62は、電圧制御回路3に対し、コンパレータCP1に代えてコンパレータCP61およびフリップフロップ63を備えている点と、基準波生成回路21に代えて図14に示した第2の実施形態の基準波生成回路44を備えている点とが異なる。
コンパレータCP61の非反転入力端子には、誤差アンプOP1の出力が与えられる。コンパレータCP61の一方の反転入力端子には、ダイオードD1のカソードからインダクタL1へと至る経路に流れる電流の検出信号が与えられる。コンパレータCP1の他方の反転入力端子には、基準波生成回路44から出力される基準波信号Sgが与えられる。フリップフロップ63は、RSフリップフロップであり、そのリセット端子Rには、コンパレータCP61の出力信号Shが与えられる。
また、フリップフロップ63のセット端子Sには、クロック生成回路46により生成されるクロック信号Seが与えられる。フリップフロップ63の出力端子Qから出力される信号は、電圧制御信号Scとして、駆動回路8に与えられる。上記構成によれば、クロック信号SeによりトランジスタT1のオンタイミングが制御されるとともに、コンパレータCP61の出力信号Shによりオフタイミングが制御される(電流モード制御)。
上記構成における昇圧ドライバ6の動作タイミングは、図20に示すとおりとなる。この場合、PWMの1周期の開始時点(時刻ta)において、第1昇圧制御信号Sa’および第2昇圧制御信号SbがHレベルに転じる。従って、昇圧期間の開始時点は、基準波信号Sgの1周期の開始時点である時刻taとなる。その後、クロック信号SeがLレベルに転じる時点(時刻tc)において、第1昇圧制御信号Sa’がLレベルに転じる。従って、昇圧期間の終了時点は、オン期間の終了時点である時刻teより前の時点である時刻tcとなる。
第1昇圧制御信号Sa’がLレベルに転じた時点(時刻tc)から所定の遅延時間が経過した時点(時刻td)において、第2昇圧制御信号SbがLレベルに転じる。従って、充電期間の開始時点は、昇圧期間の終了時点である時刻tc以降の時点である時刻tdとなる。その後、次に基準波信号Sgが反転する時点、つまり、クロック信号SeがHレベルに転じる時点(時刻ta)において、第2昇圧制御信号SbがHレベルに転じる。従って、充電期間の終了時点は、基準波信号Sgの1周期の終了時点である時刻taとなる。
電流モード制御の電源回路61を対象とした本実施形態の構成によっても、電圧モード制御の電源回路1を対象とした第1の実施形態と同様の作用および効果が得られる。なお、本実施形態では、充電期間から昇圧期間に遷移する際におけるデッドタイムは設けられないが、第1の実施形態にて前述した理由から、短絡電流の問題が生じることはない。また、本実施形態の構成においても、第1の実施形態と同様に、昇圧ドライバ6の動作タイミングを変更してもよい。
(その他の実施形態)
なお、本発明は上記し且つ図面に記載した各実施形態に限定されるものではなく、次のような変形または拡張が可能である。
トランジスタT1は、Nチャネル型の半導体スイッチング素子であればよく、例えばIGBTであってもよい。昇圧ドライバ6および駆動回路8を構成する各トランジスタは、MOSトランジスタおよびバイポーラトランジスタのいずれでも構わない。また、トランジスタT3は、PNP形バイポーラトランジスタまたはPチャネル型のMOSトランジスタでもよい。ただし、その場合、第1昇圧制御信号Saの論理を反転させる必要がある。また、その場合、ベース(ゲート)をノードN1に接続する必要はない。
チャージポンプ主回路10は、2段以上の段数の構成であってもよい。第1開閉回路11は、図1などに示した構成に限らずともよく、コンデンサC2の一方の端子と電源入力端子9との間を開閉する機能を有する回路であればよい。第2開閉回路12は、図1などに示した構成に限らずともよく、コンデンサC2の一方の端子とグランドとの間を開閉する機能を有する回路であればよい。
第1開閉駆動回路25および第2開閉駆動回路26を同じ段数の駆動回路としてもよい。その場合、昇圧動作から充電動作への遷移期間および充電動作から昇圧動作への遷移期間において短絡電流の問題が生じる可能性があるため、上記遷移期間にデッドタイムを積極的に設けるように昇圧ドライバ6の動作タイミングを変更するとよい。第1開閉駆動回路25の段数に比べ、第2開閉駆動回路26の段数を多くしてもよい。その場合、昇圧期間から充電期間への遷移期間において短絡電流の発生が抑制されるものの、充電期間から昇圧期間への遷移期間において短絡電流の問題が生じる可能性があるため、上記遷移期間にデッドタイムを積極的に設けるように昇圧ドライバ6の動作タイミングを変更すればよい。なお、上記各実施形態および上記変形例のいずれにおいても、ゲート駆動回路(の昇圧ドライバ)が上記短絡電流を許容できるような仕様であるならば、上記各遷移期間におけるデッドタイムは、必ずしも設ける必要はない。
スイッチング電源システム51は、共通の基準波信号によりPWM駆動される複数のスイッチング電源回路を含む構成であればよい。従って、3つ以上のスイッチング電源回路を含む構成であってもよい。その場合、共通の基準波信号と、3つ以上のスイッチング電源回路のうち入出力電圧の差が最も小さいスイッチング電源回路の電圧制御回路から出力される電圧制御信号(PWM信号)とに基づいて昇圧ドライバ6の動作を制御すればよい。また、上記複数のスイッチング電源回路としては、基準波信号として三角波信号を用いる電圧モード制御の構成(第1の実施形態の構成)に限らず、基準波信号として鋸波信号を用いる電圧モード制御の構成(第2の実施形態の構成)、電流モード制御の構成(第4の実施形態の構成)であってもよい。
上記各実施形態では、基準波生成回路21、44から出力される基準波信号Sd、Sgを元に、基準波信号Sd、Sgに同期したクロック信号Seを生成するクロック生成回路14、46を備えた構成であった。しかし、基準波生成回路21、44が、クロック信号を元に基準波信号Sd、Sgを生成する構成である場合、クロック生成回路14、46を省くとともに、基準波生成回路21、44において用いられるクロック信号を、昇圧ロジック15、47などに供給する構成としてよい。
上記各実施形態では、スイッチング電源回路の入力電圧(VIN1)と、昇圧ドライバの入力電圧(VIN2)とを別々にした構成を例に説明したが、これに限らずともよく、上記各入力電圧を共通にした構成であってもよい。
上記各実施形態では、本発明のゲート駆動回路を車載用途のスイッチング電源回路に適用した構成を例に説明したが、これに限らずともよく、本発明のゲート駆動回路は、民生用途など種々の用途のスイッチング電源回路に適用することができる。また、本発明のゲート駆動回路は、同期整流方式の昇圧型のスイッチング電源回路にも適用することができる。