JP2004088818A - Ｄｃ／ｄｃコンバータの制御回路及びｄｃ／ｄｃコンバータ - Google Patents
Ｄｃ／ｄｃコンバータの制御回路及びｄｃ／ｄｃコンバータ Download PDFInfo
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Abstract
【課題】メイン側スイッチング素子のオン・デューティ特性を向上させることができるＤＣ／ＤＣコンバータの制御回路を提供すること。
【解決手段】誤差増幅回路１１は出力電圧Ｖｏと基準電圧Ｖｒとを比較した誤差信号Ｓ１を出力し、ＰＷＭ比較回路１２は誤差信号Ｓ１と三角波信号Ｓ２とに基づいてパルス幅変調して生成したパルス信号Ｓ３を出力する。休止期間設定回路３４は、パルス信号Ｓ３を遅延させて該パルス信号Ｓ３のパルス幅と同一のパルス幅を有する第１制御信号Ｓ１４を生成し、該第１制御信号Ｓ１４に基づいてメイン側スイッチング素子３に供給する第１駆動信号ＳＧ１１が生成される。
【選択図】 図１
【解決手段】誤差増幅回路１１は出力電圧Ｖｏと基準電圧Ｖｒとを比較した誤差信号Ｓ１を出力し、ＰＷＭ比較回路１２は誤差信号Ｓ１と三角波信号Ｓ２とに基づいてパルス幅変調して生成したパルス信号Ｓ３を出力する。休止期間設定回路３４は、パルス信号Ｓ３を遅延させて該パルス信号Ｓ３のパルス幅と同一のパルス幅を有する第１制御信号Ｓ１４を生成し、該第１制御信号Ｓ１４に基づいてメイン側スイッチング素子３に供給する第１駆動信号ＳＧ１１が生成される。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、各種電子機器等の電源として用いられる同期整流型のＤＣ／ＤＣコンバータに関するものである。
【０００２】
近年、各種電子機器に用いられるＣＰＵ等はその動作周波数の高速化が進められ、それに伴い電源電流が多くなっている。そのため、ＣＰＵ等の電源として用いられる同期整流型ＤＣ／ＤＣコンバータも大電力化が進められている。ＤＣ／ＤＣコンバータは、直列に接続されたメイン側スイッチング素子と同期側スイッチング素子を交互にオン／オフ駆動することで、一定電圧を負荷に供給する。両スイッチング素子が同時にオンすると貫通電流が流れ消費電流を増大させることから、その貫通電流を防止するために両スイッチング素子を同時にオフする同期整流休止期間を設定する必要がある。
【０００３】
【従来の技術】
従来のＤＣ／ＤＣコンバータの一例を図９に示す。このＤＣ／ＤＣコンバータ１は、１チップの半導体集積回路装置上に形成された制御回路２と、複数個の外付け素子とから構成されている。
【０００４】
制御回路２の第１駆動信号ＳＧ１は、メイン側スイッチング素子３に供給される。このスイッチング素子３はエンハンスメント形ＮチャネルＭＯＳトランジスタで構成され、負荷を駆動するためのメインスイッチとして動作する。第１駆動信号ＳＧ１は、スイッチング素子３のゲートに印加される。スイッチング素子３のドレインにはバッテリから電源電圧Ｖｅが供給され、スイッチング素子３のソースは同期側スイッチング素子４に接続されている。
【０００５】
同期側スイッチング素子４はエンハンスメント形ＮチャネルＭＯＳトランジスタで構成され、そのドレインがメイン側スイッチング素子３のソースに接続されている。同期側スイッチング素子４のゲートには制御回路２の第２駆動信号ＳＧ２が入力され、ソースはグランドＧＮＤに接続されている。
【０００６】
メイン側スイッチング素子３のソースは平滑回路を構成するチョークコイル５を介して出力端子Ｔｏに接続されている。また、メイン側スイッチング素子３のソースはフライバックダイオード６のカソードに接続され、そのダイオード６のアノードはグランドＧＮＤに接続されている。
【０００７】
同期側スイッチング素子４は、ＤＣ／ＤＣコンバータ１のフライバック動作時に動作し、フライバックダイオード６での損失を改善する。
出力端子Ｔｏは、平滑回路を構成する平滑用コンデンサ７を介してグランドＧＮＤに接続されている。出力端子Ｔｏは、図示しないＣＰＵ等の負荷に接続されている。そして、この出力端子Ｔｏからは出力電圧Ｖｏが出力される。この出力電圧Ｖｏを抵抗８，９により分圧した分圧電圧Ｖ２が、制御回路２に帰還される。
【０００８】
制御回路２は、誤差増幅回路１１、ＰＷＭ比較回路１２、三角波発振回路１３、休止期間設定回路１４、第１，第２出力回路１５，１６を含む。
誤差増幅回路１１は、反転入力端子に分圧電圧Ｖ２が入力され、非反転入力端子に基準電源Ｅ１から基準電圧Ｖｒが入力される。
【０００９】
誤差増幅回路１１は、分圧電圧Ｖ２と設定電圧としての基準電圧Ｖｒとを比較し、両電圧の差電圧を増幅した誤差信号Ｓ１を次段のＰＷＭ比較回路１２に出力する。
【００１０】
ＰＷＭ比較回路１２は、非反転入力端子に誤差信号Ｓ１が入力され、反転入力端子に三角波発振回路１３からの三角波信号Ｓ２が入力される。
ＰＷＭ比較回路１２は、誤差信号Ｓ１と三角波信号Ｓ２のレベルを比較する。そして、ＰＷＭ比較回路１２は、その比較において、三角波信号Ｓ２のレベルの方が大きくなる期間ではＬレベル、三角波信号Ｓ２のレベルの方が小さくなる期間ではＨレベルとなるパルス信号Ｓ３を休止期間設定回路１４に出力する。
【００１１】
休止期間設定回路１４は、パルス信号Ｓ３に基づいて、メイン側スイッチング素子３と同期側スイッチング素子４とがほぼ相補的にオンオフするとともに、両スイッチング素子３，４が同時にオンしない（この期間が同期整流休止期間（以下、単に休止期間））ように生成した第１及び第２制御信号Ｓ４，Ｓ５を生成する。休止期間は、システムの破壊を防ぐために設定される。同期整流方式のＤＣ／ＤＣコンバータ１では、メイン側スイッチング素子３と同期側スイッチング素子４が同時にオンすると過大な貫通電流が流れてシステムを破壊する恐れがあるからである。
【００１２】
第１出力回路１５は、休止期間設定回路１４から出力された第１制御信号Ｓ４を増幅した第１駆動信号ＳＧ１をメイン側スイッチング素子３に供給する。第２出力回路１６は、休止期間設定回路１４から出力された第２制御信号Ｓ５を増幅した第２駆動信号ＳＧ２を同期側スイッチング素子４に供給する。
【００１３】
図１０は、従来の休止期間設定回路１４の回路図である。
休止期間設定回路１４は、インバータ回路２１〜２５、トランジスタＴ１，Ｔ２、電流源２６，２７、コンデンサＣ１，Ｃ２を含む。
【００１４】
パルス信号Ｓ３は、インバータ回路２１に供給される。インバータ回路２１、パルス信号Ｓ３を反転した信号をトランジスタＴ１のゲートに供給する。トランジスタＴ１はＮチャネルＭＯＳトランジスタであり、ソースはグランドＧＮＤに接続され、ドレインは電流源２６に接続されている。
【００１５】
トランジスタＴ１と電流源２６との間のノードはコンデンサＣ１の第１端子に接続され、コンデンサＣ１の第２端子はグランドＧＮＤに接続されている。また、コンデンサＣ１の第１端子はインバータ回路２２の入力端子に接続されている。インバータ回路２２の出力端子はインバータ回路２３の入力端子に接続され、そのインバータ回路２３から第１制御信号Ｓ４が出力される。
【００１６】
従って、インバータ回路２２の入力信号Ｓ６は、図１１に示すように、パルス信号Ｓ３の立ち上がりを電流源２６の電流量Ｉ１とコンデンサＣ１の容量に応じて立ち上がり、トランジスタＴ１がオンすることにより急峻に立ち下がる波形を持つ。そして、インバータ回路２２は、それを構成するＭＯＳトランジスタのしきい値電圧（スレッショルド電圧）Ｖｔｈを入力信号Ｓ６が超えると出力信号のレベルを反転させる。従って、第１制御信号Ｓ４は、その立ち上がりがパルス信号Ｓ３の立ち上がりをコンデンサＣ１の充電時間に応じた時間ｔｄ１だけ遅延させ、立ち下がりがパルス信号Ｓ３のそれとほぼ一致した波形を持つ。この遅延時間ｔｄ１は、
ｔｄ１＝Ｖｔｈ＊Ｃ１／Ｉ１
により求められる。
【００１７】
パルス信号Ｓ３は、トランジスタＴ２のゲートに供給される。トランジスタＴ１はＮチャネルＭＯＳトランジスタであり、ソースはグランドＧＮＤに接続され、ドレインは電流源２７に接続されている。
【００１８】
トランジスタＴ２と電流源２７との間のノードはコンデンサＣ２の第１端子に接続され、コンデンサＣ２の第２端子はグランドＧＮＤに接続されている。また、コンデンサＣ２の第１端子はインバータ回路２４の入力端子に接続されている。インバータ回路２４の出力端子はインバータ回路２５の入力端子に接続され、そのインバータ回路２５から第２制御信号Ｓ５が出力される。
【００１９】
従って、インバータ回路２４の入力信号Ｓ７は、図１１に示すように、パルス信号Ｓ３に応答してトランジスタＴ２がオンすることにより急峻に立ち下がり、パルス信号Ｓ３の立ち上がりを電流源２７の電流量Ｉ２とコンデンサＣ２の容量に応じて立ち上がる波形を持つ。そして、インバータ回路２４は、それを構成するＭＯＳトランジスタのしきい値電圧（スレッショルド電圧）Ｖｔｈを入力信号Ｓ７が超えると出力信号のレベルを反転させる。従って、第２制御信号Ｓ５は、その立ち下がりがパルス信号Ｓ３のそれとほぼ一致し、立ち上がりがパルス信号Ｓ３の立ち上がりをコンデンサＣ２の充電時間に応じた遅延時間ｔｄ２だけ遅延させた波形を持つ。この遅延時間ｔｄ２は、
ｔｄ２＝Ｖｔｈ＊Ｃ２／Ｉ２
により求められる。
【００２０】
【発明が解決しようとする課題】
ところで、消費電力の低減等の目的のために低い電源電圧にてＤＣ／ＤＣコンバータ１を使用する要求がある。しかしながら、従来の休止期間設定回路１４では、入力するパルス信号Ｓ３のパルス幅に対して遅延時間ｔｄ１の分だけ短いパルス幅を持つ第１制御信号Ｓ４を生成している。このため、図１２に示すように、誤差信号Ｓ１の電圧に対する第１制御信号Ｓ４のオン・デューティー比の設定が、理想特性よりも低くなる。従って、第１制御信号Ｓ４、ひいては第１駆動信号ＳＧ１のデューティを高く、例えばほぼ１００パーセントにまで設定することができない。このため、電源電圧を下げることができないという問題が生じていた。
【００２１】
本発明は上記問題点を解決するためになされたものであって、その目的はメイン側スイッチング素子のオン・デューティ特性を向上させることができるＤＣ／ＤＣコンバータの制御回路及びＤＣ／ＤＣコンバータを提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、メイン側スイッチング素子と同期側スイッチング素子が直列に接続され、前記両スイッチング素子の中点に平滑回路とフライバックダイオードが接続されてなる外付け素子が接続されてＤＣ／ＤＣコンバータを構成し、前記メイン側スイッチング素子と同期側スイッチング素子に第１駆動信号と第２駆動信号を出力して両素子を交互にオン／オフ駆動するＤＣ／ＤＣコンバータの制御回路において、前記メイン側スイッチング素子及び同期側スイッチング素子が同時にオンしないように該両素子にそれぞれ供給する駆動信号に同期整流休止期間を設定する休止期間設定回路を備え、該休止期間設定回路は、前記メイン側スイッチング素子に供給する駆動信号のパルス幅と、ＤＣ／ＤＣコンバータの出力電圧を設定電圧と等しくするように設定したパルス幅とを略同一とする。従って、メイン側スイッチング素子は、出力電圧に応じてデューティが設定されたパルス幅の駆動信号にてオン／オフ駆動される。
【００２３】
請求項２に記載の発明は、出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する増幅回路と、前記誤差信号と三角波信号とを比較して前記誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、前記パルス信号に基づいて前記第１及び第２駆動信号を生成する第１及び第２出力回路と、を備え、前記休止期間設定回路は、前記メイン側スイッチング素子及び同期側スイッチング素子が同時にオンしないように該両素子にそれぞれ供給する第１及び第２駆動信号に同期整流休止期間を設定するべく第１及び第２制御信号を生成するとともに、前記第１制御信号のパルス幅を前記パルス信号のパルス幅と略同一とし、前記第１出力回路は前記第１制御信号に基づいて前記メイン側スイッチング素子に供給する第１駆動信号を生成し、前記第２出力回路は前記第２制御信号に基づいて前記同期側スイッチング素子に供給する第２駆動信号を生成する。従って、メイン側スイッチング素子は、出力電圧に応じデューティが設定されたパルス幅の駆動信号にてオン／オフ駆動され、メイン側スイッチング素子と同期側スイッチング素子の同期整流休止期間が確実に設定される。
【００２４】
請求項３に記載の発明のように、前記休止期間設定回路は、前記パルス信号の立ち上がり及び立ち下がりを遅延させて前記第１制御信号を生成する。従って、メイン側スイッチング素子は、出力電圧に応じデューティが設定されたパルス幅の駆動信号が生成される。
【００２５】
請求項４に記載の発明のように、前記休止期間設定回路は、前記第１制御信号の立ち上がり及び立ち下がりを遅延させた遅延信号と前記パルス信号とを論理合成して前記第２制御信号を生成する。従って、メイン側スイッチング素子と同期側スイッチング素子の同期整流休止期間が確実に設定される。
【００２６】
請求項５に記載の発明のように、前記休止期間設定回路は、前記パルス信号の立ち上がり及び立ち下がりを遅延させて前記第１制御信号を生成する第１遅延回路と、前記パルス信号又は前記第１制御信号が入力され、該入力信号の立ち上がり及び立ち下がりを遅延させて遅延信号を生成する第２遅延回路と、前記パルス信号と前記遅延信号とを論理合成して前記第２制御信号を生成する合成回路と、を備えた。
【００２７】
請求項６に記載の発明のように、前記第１及び第２遅延回路は、直列接続した複数のインバータ回路にて入力信号を遅延する。入力信号に対する遅延時間は同期整流休止期間に相当する。従って、同期整流休止期間を容易に設定できる。
【００２８】
請求項７に記載の発明のように、前記第１及び第２遅延回路は、抵抗と容量の時定数にて入力信号を遅延する。入力信号に対する遅延時間は同期整流休止期間に相当する。従って、同期整流休止期間を容易に設定できる。
【００２９】
請求項８に記載の発明は、メイン側スイッチング素子と同期側スイッチング素子が直列に接続され、前記両スイッチング素子の中点に平滑回路とフライバックダイオードが接続されてなる外付け素子が接続されてＤＣ／ＤＣコンバータを構成し、前記メイン側スイッチング素子と同期側スイッチング素子に第１駆動信号と第２駆動信号を出力して両素子を交互にオン／オフ駆動する制御回路を備えたＤＣ／ＤＣコンバータにおいて、前記制御回路は、前記メイン側スイッチング素子及び同期側スイッチング素子が同時にオンしないように該両素子にそれぞれ供給する駆動信号に同期整流休止期間を設定する休止期間設定回路を備え、該休止期間設定回路は、前記メイン側スイッチング素子に供給する駆動信号のパルス幅と、ＤＣ／ＤＣコンバータの出力電圧を設定電圧と等しくするように設定したパルス幅とを略同一とする。従って、メイン側スイッチング素子は、出力電圧に応じてデューティが設定されたパルス幅の駆動信号にてオン／オフ駆動される。
【００３０】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図５に従って説明する。
尚、説明の便宜上、従来技術と同様の構成については同一の符号を付してその説明を一部省略する。
【００３１】
図１は、ＤＣ／ＤＣコンバータのブロック回路図である。
ＤＣ／ＤＣコンバータ３１は、１チップの半導体集積回路装置上に形成された制御回路３２と、複数個の外付け素子とから構成されている。外付け素子は、メイン側スイッチング素子３、同期側スイッチング素子４、チョークコイル５、フライバックダイオード６、平滑用コンデンサ７、抵抗８，９を含み、チョークコイル５と平滑用コンデンサ７は平滑回路を構成する。
【００３２】
制御回路３２は、出力端子Ｔｏにおける出力電圧Ｖｏを抵抗８，９により分圧した分圧電圧Ｖ２が帰還され、該分圧電圧Ｖ２に基づいて、メイン側スイッチング素子３に供給する第１駆動信号ＳＧ１１と、同期側スイッチング素子４に供給する第２駆動信号ＳＧ１２を生成する。
【００３３】
制御回路３２は、誤差増幅回路１１、ＰＷＭ比較回路１２、三角波発振回路１３、休止期間設定回路３４、第１，第２出力回路１５，１６を含む。
誤差増幅回路１１は、反転入力端子に分圧電圧Ｖ２が入力され、非反転入力端子に基準電源Ｅ１から基準電圧Ｖｒが入力される。
【００３４】
誤差増幅回路１１は、分圧電圧Ｖ２と基準電圧Ｖｒとを比較し、両電圧の差電圧を増幅した誤差信号Ｓ１を次段のＰＷＭ比較回路１２に出力する。
ＰＷＭ比較回路１２は、非反転入力端子に誤差信号Ｓ１が入力され、反転入力端子に三角波発振回路１３からの三角波信号Ｓ２が入力される。
【００３５】
ＰＷＭ比較回路１２は、誤差信号Ｓ１と三角波信号Ｓ２のレベルを比較する。そして、ＰＷＭ比較回路１２は、その比較において、三角波信号Ｓ２のレベルの方が大きくなる期間ではＬレベル、三角波信号Ｓ２のレベルの方が小さくなる期間ではＨレベルとなるパルス信号Ｓ３を休止期間設定回路３４に出力する。
【００３６】
休止期間設定回路３４は、パルス信号Ｓ３に基づいて、該パルス信号Ｓ３と実質的に同じパルス幅を持つ第１制御信号Ｓ１４を生成する。また、休止期間設定回路３４は、パルス信号Ｓ３と第１制御信号Ｓ１４とに基づいて、メイン側スイッチング素子３と同期側スイッチング素子４とがほぼ相補的にオンオフするとともに、両スイッチング素子３，４が同時にオンしない（この期間が休止期間）ように第２制御信号Ｓ１５を生成する。休止期間は、システムの破壊を防ぐために設定される。同期整流方式のＤＣ／ＤＣコンバータ１では、メイン側スイッチング素子３と同期側スイッチング素子４が同時にオンすると過大な貫通電流が流れてシステムを破壊する恐れがあるからである。
【００３７】
第１出力回路１５は、休止期間設定回路３４から出力された第１制御信号Ｓ１４を増幅した第１駆動信号ＳＧ１１をメイン側スイッチング素子３に供給する。第２出力回路１６は、休止期間設定回路３４から出力された第２制御信号Ｓ１５を増幅した第２駆動信号ＳＧ１２を同期側スイッチング素子４に供給する。
【００３８】
図２は、休止期間設定回路３４の原理を説明するためのブロック回路図である。
休止期間設定回路３４は、第１及び第２遅延回路３５，３６と合成回路３７とを含む。
【００３９】
第１遅延回路３５は、入力されるパルス信号Ｓ３を予め設定された遅延時間ｔｄ１だけ遅延させて第１制御信号Ｓ１４を生成する。この第１制御信号Ｓ１４は、図３に示すように、パルス信号Ｓ３と実質的に同じパルス幅を有している。第１制御信号Ｓ１４は第２遅延回路３６に出力される。
【００４０】
第２遅延回路３６は、入力される第１制御信号Ｓ１４を予め設定された遅延時間ｔｄ２だけ遅延させた遅延信号Ｓ１６を生成する。この遅延信号Ｓ１６は、図３に示すように、第１制御信号Ｓ１４（パルス信号Ｓ３）と実質的に同じパルス幅を有している。この遅延信号Ｓ１６は合成回路３７に出力される。
【００４１】
合成回路３７には、パルス信号Ｓ３と遅延信号Ｓ１６とが入力される。合成回路３７は、図３に示すように、パルス信号Ｓ３と遅延信号Ｓ１６とを論理合成してメイン側スイッチング素子３と同期側スイッチング素子４とがほぼ相補的にオンオフするとともに、両スイッチング素子３，４が同時にオンしない（この期間が休止期間）ように第２制御信号Ｓ１５を生成する。
【００４２】
このように、休止期間設定回路３４は、入力されるパルス信号Ｓ３と実質的に同じパルス幅を有する第１制御信号Ｓ１４を生成する。従って、誤差信号Ｓ１の電圧に対する第１制御信号Ｓ１４のオン・デューティー比の設定を、ほぼ理想特性と一致させることができる。従って、第１制御信号Ｓ１４、ひいては第１駆動信号ＳＧ１１のデューティを高く、例えばほぼ１００パーセントにまで設定することができる。
【００４３】
図４は、休止期間設定回路３４の一例を示す回路図である。
休止期間設定回路３４は、第１及び第２遅延回路３５，３６、合成回路３７を含む。第１遅延回路３５は本実施形態では複数（ｍ個）の直列接続されたインバータ回路からなり、入力信号を段数（インバータ回路の数：ｍ）により決定される遅延時間ｔｄ１だけ遅延させた信号を出力する。第２遅延回路３６は本実施形態では複数（ｎ個）の直列接続されたインバータ回路からなり、入力信号を段数（インバータ回路の数：ｎ）により決定される遅延時間ｔｄ２だけ遅延させた信号を出力する。合成回路３７は本実施形態ではノア回路からなり、入力されるパルス信号Ｓ３と遅延信号Ｓ１６とを論理和演算して第２制御信号Ｓ１５を生成する。尚、合成回路３７は、入力するパルス信号Ｓ３と遅延信号Ｓ１６の論理に応じて、オア回路，入力側にインバータ回路を設けた構成としても良い。
【００４４】
また、休止期間設定回路３４は、インバータ回路４１〜４４を含む。これらのインバータ回路４１〜４４は、第１及び第２遅延回路３５，３６と合成回路３７の回路構成に応じて、パルス信号Ｓ３の論理レベルに対する第１及び第２制御信号Ｓ１４，Ｓ１５の論理レベルの整合をとるために設けられている。
【００４５】
例えば、第１遅延回路３５の段数が偶数の場合、パルス信号Ｓ３から第１制御信号Ｓ１４を出力する経路において偶数個のインバータ回路を設ける。そして、第１及び第２遅延回路３５，３６の接続に応じてインバータ回路を挿入する。
【００４６】
上記のように、休止期間設定回路３４は、図１のＰＷＭ比較回路１２から入力されるパルス信号Ｓ３と実質的に同じパルス幅を持つ第１制御信号Ｓ１４を生成する。従って、図５に示すように、ＰＷＭ比較回路１２（図１参照）に入力される誤差信号Ｓ１の電圧に対する第１制御信号Ｓ１４のオン・デューティー比の設定を、ほぼ理想特性と等しくすることができる。そして、第１制御信号Ｓ１４、ひいては第１駆動信号ＳＧ１１のデューティを高く、例えばほぼ１００パーセントにまで設定することができ、電源電圧を下げて使用することができる。
【００４７】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）誤差増幅回路１１は出力電圧Ｖｏと基準電圧Ｖｒとを比較した誤差信号Ｓ１を出力し、ＰＷＭ比較回路１２は誤差信号Ｓ１と三角波信号Ｓ２とに基づいてパルス幅変調して生成したパルス信号Ｓ３を出力する。休止期間設定回路３４は、パルス信号Ｓ３を遅延させて該パルス信号Ｓ３のパルス幅と同一のパルス幅を有する第１制御信号Ｓ１４を生成し、該第１制御信号Ｓ１４に基づいてメイン側スイッチング素子３に供給する第１駆動信号ＳＧ１１が生成される。従って、メイン側スイッチング素子３は、出力電圧Ｖｏに応じてデューティが設定されたパルス幅の第１駆動信号ＳＧ１１にてオン／オフ駆動される。その結果、第１駆動信号ＳＧ１１のデューティを１００パーセントに設定することができる。
【００４８】
（２）休止期間設定回路３４は、生成した第１制御信号Ｓ１４を遅延させた遅延信号Ｓ１６とパルス信号Ｓ３とを論理合成して第２制御信号Ｓ１５を生成し、該第２制御信号Ｓ１５に基づいて同期側スイッチング素子４に供給する第２駆動信号ＳＧ１２が生成される。従って、同期側スイッチング素子４はメイン側スイッチング素子３をオンしている間、確実にオフされる、即ち休止期間を容易に設定することができる。
【００４９】
尚、前記実施形態は、以下の態様に変更してもよい。
・休止期間設定回路の構成を適宜変更すること。例えば、図６に示すように構成した休止期間設定回路５０を用いる。図７は、休止期間設定回路５０の動作波形図である。
【００５０】
この休止期間設定回路５０は、第１及び第２遅延回路５１，５２、合成回路５３、インバータ回路５４〜５８を含む。第１遅延回路５１は、抵抗６１とコンデンサ６２とからなる積分回路であり、入力信号の立ち上がり及び立ち下がり波形を時定数分スルーレートを遅らせることで、次段のインバータ回路５６の出力信号を立ち上がり及び立ち下がりに遅延させる。これにより、休止期間設定回路５０は、パルス信号Ｓ３と実質的に同じパルス幅を持つ第１制御信号Ｓ２３を生成する。このパルス信号Ｓ３に対する第１制御信号Ｓ２３の遅延時間ｔｄ１は、抵抗６１の抵抗値Ｒ２と、コンデンサ６２の容量値Ｃ２と、次段のインバータ回路５６のしきい値電圧Ｖｔｈ１ とから、
ｔｄ１＝Ｃ２×Ｒ２×ｌｎ（Ｖｔｈ１ ）
で求められる。
【００５１】
同様に、第２遅延回路５２は、抵抗６３とコンデンサ６４とからなる積分回路であり、入力信号の立ち上がり及び立ち下がり波形を時定数分スルーレートを遅らせることで、次段のインバータ回路５８の出力信号を立ち上がり及び立ち下がりに遅延させる。これにより、休止期間設定回路５０は、パルス信号Ｓ３と実質的に同じパルス幅を持つ遅延信号Ｓ２５を生成する。このパルス信号Ｓ３に対する遅延信号Ｓ２５の遅延時間ｔｄ２は、抵抗６３の抵抗値Ｒ３と、コンデンサ６４の容量値Ｃ３と、次段のインバータ回路５６のしきい値電圧Ｖｔｈ２ とから、
ｔｄ２＝Ｃ３×Ｒ３×ｌｎ（Ｖｔｈ２ ）
で求められる。
【００５２】
合成回路５３はノア回路であり、パルス信号Ｓ３とインバータ回路５８から出力される遅延信号Ｓ２５とを論理和演算して第２制御信号Ｓ２６を生成する。
このように生成された第１及び第２制御信号Ｓ２３，Ｓ２６は、図１の第１及び第２出力回路１５，１６にそれぞれ供給され、第１及び第２出力回路１５，１６は第１及び第２制御信号Ｓ２３，Ｓ２６に基づいて第１及び第２駆動信号ＳＧ１１，ＳＧ１２をそれぞれ生成する。
【００５３】
・上記各実施形態のインバータ回路を、図８（ａ）〜（ｃ）に示すように構成すること。
図８（ａ）のインバータ回路７１は、抵抗７２とＮＰＮトランジスタ７３とからなる。図８（ｂ）のインバータ回路７４は、電流源７５とＮＰＮトランジスタ７６とからなる。これらインバータ回路７１，７４の構成を、図６の休止期間設定回路５０のインバータ回路５４〜５８及び合成回路５３に適用することで、第１及び第２遅延回路５１，５２と同じプロセスにて形成することができる。
【００５４】
図８（ｃ）のインバータ回路７７は、ＰチャネルＭＯＳトランジスタ７８とＮチャネルＭＯＳトランジスタ７９とからなるＣＭＯＳインバータ回路であり、このインバータ回路７７の構成を上記休止期間設定回路３４，５０に適用することで、低消費電力化を図ることができる。
【００５５】
・上記実施形態において、制御回路３２の構成を適宜変更すること。
・上記実施形態において、両スイッチング素子３，４や分圧抵抗８，９を含めて１チップ化すること。
【００５６】
【発明の効果】
以上詳述したように、本発明によれば、メイン側スイッチング素子のオン・デューティ特性を向上させることが可能なＤＣ／ＤＣコンバータの制御回路及びＤＣ／ＤＣコンバータを提供することができる。
【図面の簡単な説明】
【図１】ＤＣ／ＤＣコンバータのブロック回路図である。
【図２】休止期間設定回路のブロック回路図である。
【図３】休止期間設定回路の動作波形図である。
【図４】休止期間設定回路の回路図である。
【図５】オン・デューティ特性の説明図である。
【図６】別の休止期間設定回路の回路図である。
【図７】別の休止期間設定回路の動作波形図である。
【図８】（ａ）〜（ｃ）はインバータ回路の回路例を示す説明図である。
【図９】従来のＤＣ／ＤＣコンバータのブロック回路図である。
【図１０】従来の休止期間設定回路の回路図である。
【図１１】従来の休止期間設定回路の動作波形図である。
【図１２】従来例のオン・デューティ特性の説明図である。
【符号の説明】
３ メイン側スイッチング素子
４ 同期側スイッチング素子
６ フライバックダイオード
１１ 誤差増幅回路
１２ ＰＷＭ比較回路
１５ 第１出力回路
１６ 第２出力回路
３２ 制御回路
３４，５０ 休止期間設定回路
３５，５１ 第１遅延回路
３６，５２ 第２遅延回路
３７，５３ 合成回路
ＳＧ１１，ＳＧ１２ 第１，第２駆動信号
Ｓ１ 誤差信号
Ｓ２ 三角波信号
Ｓ３ パルス信号
Ｓ１４，Ｓ２３ 第１制御信号
Ｓ１５，Ｓ２６ 第２制御信号
Ｓ１６，Ｓ２５ 遅延信号
Ｖｏ 出力電圧
Ｖｒ 設定電圧
Ｖ２ 分圧電圧
【発明の属する技術分野】
本発明は、各種電子機器等の電源として用いられる同期整流型のＤＣ／ＤＣコンバータに関するものである。
【０００２】
近年、各種電子機器に用いられるＣＰＵ等はその動作周波数の高速化が進められ、それに伴い電源電流が多くなっている。そのため、ＣＰＵ等の電源として用いられる同期整流型ＤＣ／ＤＣコンバータも大電力化が進められている。ＤＣ／ＤＣコンバータは、直列に接続されたメイン側スイッチング素子と同期側スイッチング素子を交互にオン／オフ駆動することで、一定電圧を負荷に供給する。両スイッチング素子が同時にオンすると貫通電流が流れ消費電流を増大させることから、その貫通電流を防止するために両スイッチング素子を同時にオフする同期整流休止期間を設定する必要がある。
【０００３】
【従来の技術】
従来のＤＣ／ＤＣコンバータの一例を図９に示す。このＤＣ／ＤＣコンバータ１は、１チップの半導体集積回路装置上に形成された制御回路２と、複数個の外付け素子とから構成されている。
【０００４】
制御回路２の第１駆動信号ＳＧ１は、メイン側スイッチング素子３に供給される。このスイッチング素子３はエンハンスメント形ＮチャネルＭＯＳトランジスタで構成され、負荷を駆動するためのメインスイッチとして動作する。第１駆動信号ＳＧ１は、スイッチング素子３のゲートに印加される。スイッチング素子３のドレインにはバッテリから電源電圧Ｖｅが供給され、スイッチング素子３のソースは同期側スイッチング素子４に接続されている。
【０００５】
同期側スイッチング素子４はエンハンスメント形ＮチャネルＭＯＳトランジスタで構成され、そのドレインがメイン側スイッチング素子３のソースに接続されている。同期側スイッチング素子４のゲートには制御回路２の第２駆動信号ＳＧ２が入力され、ソースはグランドＧＮＤに接続されている。
【０００６】
メイン側スイッチング素子３のソースは平滑回路を構成するチョークコイル５を介して出力端子Ｔｏに接続されている。また、メイン側スイッチング素子３のソースはフライバックダイオード６のカソードに接続され、そのダイオード６のアノードはグランドＧＮＤに接続されている。
【０００７】
同期側スイッチング素子４は、ＤＣ／ＤＣコンバータ１のフライバック動作時に動作し、フライバックダイオード６での損失を改善する。
出力端子Ｔｏは、平滑回路を構成する平滑用コンデンサ７を介してグランドＧＮＤに接続されている。出力端子Ｔｏは、図示しないＣＰＵ等の負荷に接続されている。そして、この出力端子Ｔｏからは出力電圧Ｖｏが出力される。この出力電圧Ｖｏを抵抗８，９により分圧した分圧電圧Ｖ２が、制御回路２に帰還される。
【０００８】
制御回路２は、誤差増幅回路１１、ＰＷＭ比較回路１２、三角波発振回路１３、休止期間設定回路１４、第１，第２出力回路１５，１６を含む。
誤差増幅回路１１は、反転入力端子に分圧電圧Ｖ２が入力され、非反転入力端子に基準電源Ｅ１から基準電圧Ｖｒが入力される。
【０００９】
誤差増幅回路１１は、分圧電圧Ｖ２と設定電圧としての基準電圧Ｖｒとを比較し、両電圧の差電圧を増幅した誤差信号Ｓ１を次段のＰＷＭ比較回路１２に出力する。
【００１０】
ＰＷＭ比較回路１２は、非反転入力端子に誤差信号Ｓ１が入力され、反転入力端子に三角波発振回路１３からの三角波信号Ｓ２が入力される。
ＰＷＭ比較回路１２は、誤差信号Ｓ１と三角波信号Ｓ２のレベルを比較する。そして、ＰＷＭ比較回路１２は、その比較において、三角波信号Ｓ２のレベルの方が大きくなる期間ではＬレベル、三角波信号Ｓ２のレベルの方が小さくなる期間ではＨレベルとなるパルス信号Ｓ３を休止期間設定回路１４に出力する。
【００１１】
休止期間設定回路１４は、パルス信号Ｓ３に基づいて、メイン側スイッチング素子３と同期側スイッチング素子４とがほぼ相補的にオンオフするとともに、両スイッチング素子３，４が同時にオンしない（この期間が同期整流休止期間（以下、単に休止期間））ように生成した第１及び第２制御信号Ｓ４，Ｓ５を生成する。休止期間は、システムの破壊を防ぐために設定される。同期整流方式のＤＣ／ＤＣコンバータ１では、メイン側スイッチング素子３と同期側スイッチング素子４が同時にオンすると過大な貫通電流が流れてシステムを破壊する恐れがあるからである。
【００１２】
第１出力回路１５は、休止期間設定回路１４から出力された第１制御信号Ｓ４を増幅した第１駆動信号ＳＧ１をメイン側スイッチング素子３に供給する。第２出力回路１６は、休止期間設定回路１４から出力された第２制御信号Ｓ５を増幅した第２駆動信号ＳＧ２を同期側スイッチング素子４に供給する。
【００１３】
図１０は、従来の休止期間設定回路１４の回路図である。
休止期間設定回路１４は、インバータ回路２１〜２５、トランジスタＴ１，Ｔ２、電流源２６，２７、コンデンサＣ１，Ｃ２を含む。
【００１４】
パルス信号Ｓ３は、インバータ回路２１に供給される。インバータ回路２１、パルス信号Ｓ３を反転した信号をトランジスタＴ１のゲートに供給する。トランジスタＴ１はＮチャネルＭＯＳトランジスタであり、ソースはグランドＧＮＤに接続され、ドレインは電流源２６に接続されている。
【００１５】
トランジスタＴ１と電流源２６との間のノードはコンデンサＣ１の第１端子に接続され、コンデンサＣ１の第２端子はグランドＧＮＤに接続されている。また、コンデンサＣ１の第１端子はインバータ回路２２の入力端子に接続されている。インバータ回路２２の出力端子はインバータ回路２３の入力端子に接続され、そのインバータ回路２３から第１制御信号Ｓ４が出力される。
【００１６】
従って、インバータ回路２２の入力信号Ｓ６は、図１１に示すように、パルス信号Ｓ３の立ち上がりを電流源２６の電流量Ｉ１とコンデンサＣ１の容量に応じて立ち上がり、トランジスタＴ１がオンすることにより急峻に立ち下がる波形を持つ。そして、インバータ回路２２は、それを構成するＭＯＳトランジスタのしきい値電圧（スレッショルド電圧）Ｖｔｈを入力信号Ｓ６が超えると出力信号のレベルを反転させる。従って、第１制御信号Ｓ４は、その立ち上がりがパルス信号Ｓ３の立ち上がりをコンデンサＣ１の充電時間に応じた時間ｔｄ１だけ遅延させ、立ち下がりがパルス信号Ｓ３のそれとほぼ一致した波形を持つ。この遅延時間ｔｄ１は、
ｔｄ１＝Ｖｔｈ＊Ｃ１／Ｉ１
により求められる。
【００１７】
パルス信号Ｓ３は、トランジスタＴ２のゲートに供給される。トランジスタＴ１はＮチャネルＭＯＳトランジスタであり、ソースはグランドＧＮＤに接続され、ドレインは電流源２７に接続されている。
【００１８】
トランジスタＴ２と電流源２７との間のノードはコンデンサＣ２の第１端子に接続され、コンデンサＣ２の第２端子はグランドＧＮＤに接続されている。また、コンデンサＣ２の第１端子はインバータ回路２４の入力端子に接続されている。インバータ回路２４の出力端子はインバータ回路２５の入力端子に接続され、そのインバータ回路２５から第２制御信号Ｓ５が出力される。
【００１９】
従って、インバータ回路２４の入力信号Ｓ７は、図１１に示すように、パルス信号Ｓ３に応答してトランジスタＴ２がオンすることにより急峻に立ち下がり、パルス信号Ｓ３の立ち上がりを電流源２７の電流量Ｉ２とコンデンサＣ２の容量に応じて立ち上がる波形を持つ。そして、インバータ回路２４は、それを構成するＭＯＳトランジスタのしきい値電圧（スレッショルド電圧）Ｖｔｈを入力信号Ｓ７が超えると出力信号のレベルを反転させる。従って、第２制御信号Ｓ５は、その立ち下がりがパルス信号Ｓ３のそれとほぼ一致し、立ち上がりがパルス信号Ｓ３の立ち上がりをコンデンサＣ２の充電時間に応じた遅延時間ｔｄ２だけ遅延させた波形を持つ。この遅延時間ｔｄ２は、
ｔｄ２＝Ｖｔｈ＊Ｃ２／Ｉ２
により求められる。
【００２０】
【発明が解決しようとする課題】
ところで、消費電力の低減等の目的のために低い電源電圧にてＤＣ／ＤＣコンバータ１を使用する要求がある。しかしながら、従来の休止期間設定回路１４では、入力するパルス信号Ｓ３のパルス幅に対して遅延時間ｔｄ１の分だけ短いパルス幅を持つ第１制御信号Ｓ４を生成している。このため、図１２に示すように、誤差信号Ｓ１の電圧に対する第１制御信号Ｓ４のオン・デューティー比の設定が、理想特性よりも低くなる。従って、第１制御信号Ｓ４、ひいては第１駆動信号ＳＧ１のデューティを高く、例えばほぼ１００パーセントにまで設定することができない。このため、電源電圧を下げることができないという問題が生じていた。
【００２１】
本発明は上記問題点を解決するためになされたものであって、その目的はメイン側スイッチング素子のオン・デューティ特性を向上させることができるＤＣ／ＤＣコンバータの制御回路及びＤＣ／ＤＣコンバータを提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、メイン側スイッチング素子と同期側スイッチング素子が直列に接続され、前記両スイッチング素子の中点に平滑回路とフライバックダイオードが接続されてなる外付け素子が接続されてＤＣ／ＤＣコンバータを構成し、前記メイン側スイッチング素子と同期側スイッチング素子に第１駆動信号と第２駆動信号を出力して両素子を交互にオン／オフ駆動するＤＣ／ＤＣコンバータの制御回路において、前記メイン側スイッチング素子及び同期側スイッチング素子が同時にオンしないように該両素子にそれぞれ供給する駆動信号に同期整流休止期間を設定する休止期間設定回路を備え、該休止期間設定回路は、前記メイン側スイッチング素子に供給する駆動信号のパルス幅と、ＤＣ／ＤＣコンバータの出力電圧を設定電圧と等しくするように設定したパルス幅とを略同一とする。従って、メイン側スイッチング素子は、出力電圧に応じてデューティが設定されたパルス幅の駆動信号にてオン／オフ駆動される。
【００２３】
請求項２に記載の発明は、出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する増幅回路と、前記誤差信号と三角波信号とを比較して前記誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、前記パルス信号に基づいて前記第１及び第２駆動信号を生成する第１及び第２出力回路と、を備え、前記休止期間設定回路は、前記メイン側スイッチング素子及び同期側スイッチング素子が同時にオンしないように該両素子にそれぞれ供給する第１及び第２駆動信号に同期整流休止期間を設定するべく第１及び第２制御信号を生成するとともに、前記第１制御信号のパルス幅を前記パルス信号のパルス幅と略同一とし、前記第１出力回路は前記第１制御信号に基づいて前記メイン側スイッチング素子に供給する第１駆動信号を生成し、前記第２出力回路は前記第２制御信号に基づいて前記同期側スイッチング素子に供給する第２駆動信号を生成する。従って、メイン側スイッチング素子は、出力電圧に応じデューティが設定されたパルス幅の駆動信号にてオン／オフ駆動され、メイン側スイッチング素子と同期側スイッチング素子の同期整流休止期間が確実に設定される。
【００２４】
請求項３に記載の発明のように、前記休止期間設定回路は、前記パルス信号の立ち上がり及び立ち下がりを遅延させて前記第１制御信号を生成する。従って、メイン側スイッチング素子は、出力電圧に応じデューティが設定されたパルス幅の駆動信号が生成される。
【００２５】
請求項４に記載の発明のように、前記休止期間設定回路は、前記第１制御信号の立ち上がり及び立ち下がりを遅延させた遅延信号と前記パルス信号とを論理合成して前記第２制御信号を生成する。従って、メイン側スイッチング素子と同期側スイッチング素子の同期整流休止期間が確実に設定される。
【００２６】
請求項５に記載の発明のように、前記休止期間設定回路は、前記パルス信号の立ち上がり及び立ち下がりを遅延させて前記第１制御信号を生成する第１遅延回路と、前記パルス信号又は前記第１制御信号が入力され、該入力信号の立ち上がり及び立ち下がりを遅延させて遅延信号を生成する第２遅延回路と、前記パルス信号と前記遅延信号とを論理合成して前記第２制御信号を生成する合成回路と、を備えた。
【００２７】
請求項６に記載の発明のように、前記第１及び第２遅延回路は、直列接続した複数のインバータ回路にて入力信号を遅延する。入力信号に対する遅延時間は同期整流休止期間に相当する。従って、同期整流休止期間を容易に設定できる。
【００２８】
請求項７に記載の発明のように、前記第１及び第２遅延回路は、抵抗と容量の時定数にて入力信号を遅延する。入力信号に対する遅延時間は同期整流休止期間に相当する。従って、同期整流休止期間を容易に設定できる。
【００２９】
請求項８に記載の発明は、メイン側スイッチング素子と同期側スイッチング素子が直列に接続され、前記両スイッチング素子の中点に平滑回路とフライバックダイオードが接続されてなる外付け素子が接続されてＤＣ／ＤＣコンバータを構成し、前記メイン側スイッチング素子と同期側スイッチング素子に第１駆動信号と第２駆動信号を出力して両素子を交互にオン／オフ駆動する制御回路を備えたＤＣ／ＤＣコンバータにおいて、前記制御回路は、前記メイン側スイッチング素子及び同期側スイッチング素子が同時にオンしないように該両素子にそれぞれ供給する駆動信号に同期整流休止期間を設定する休止期間設定回路を備え、該休止期間設定回路は、前記メイン側スイッチング素子に供給する駆動信号のパルス幅と、ＤＣ／ＤＣコンバータの出力電圧を設定電圧と等しくするように設定したパルス幅とを略同一とする。従って、メイン側スイッチング素子は、出力電圧に応じてデューティが設定されたパルス幅の駆動信号にてオン／オフ駆動される。
【００３０】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図１〜図５に従って説明する。
尚、説明の便宜上、従来技術と同様の構成については同一の符号を付してその説明を一部省略する。
【００３１】
図１は、ＤＣ／ＤＣコンバータのブロック回路図である。
ＤＣ／ＤＣコンバータ３１は、１チップの半導体集積回路装置上に形成された制御回路３２と、複数個の外付け素子とから構成されている。外付け素子は、メイン側スイッチング素子３、同期側スイッチング素子４、チョークコイル５、フライバックダイオード６、平滑用コンデンサ７、抵抗８，９を含み、チョークコイル５と平滑用コンデンサ７は平滑回路を構成する。
【００３２】
制御回路３２は、出力端子Ｔｏにおける出力電圧Ｖｏを抵抗８，９により分圧した分圧電圧Ｖ２が帰還され、該分圧電圧Ｖ２に基づいて、メイン側スイッチング素子３に供給する第１駆動信号ＳＧ１１と、同期側スイッチング素子４に供給する第２駆動信号ＳＧ１２を生成する。
【００３３】
制御回路３２は、誤差増幅回路１１、ＰＷＭ比較回路１２、三角波発振回路１３、休止期間設定回路３４、第１，第２出力回路１５，１６を含む。
誤差増幅回路１１は、反転入力端子に分圧電圧Ｖ２が入力され、非反転入力端子に基準電源Ｅ１から基準電圧Ｖｒが入力される。
【００３４】
誤差増幅回路１１は、分圧電圧Ｖ２と基準電圧Ｖｒとを比較し、両電圧の差電圧を増幅した誤差信号Ｓ１を次段のＰＷＭ比較回路１２に出力する。
ＰＷＭ比較回路１２は、非反転入力端子に誤差信号Ｓ１が入力され、反転入力端子に三角波発振回路１３からの三角波信号Ｓ２が入力される。
【００３５】
ＰＷＭ比較回路１２は、誤差信号Ｓ１と三角波信号Ｓ２のレベルを比較する。そして、ＰＷＭ比較回路１２は、その比較において、三角波信号Ｓ２のレベルの方が大きくなる期間ではＬレベル、三角波信号Ｓ２のレベルの方が小さくなる期間ではＨレベルとなるパルス信号Ｓ３を休止期間設定回路３４に出力する。
【００３６】
休止期間設定回路３４は、パルス信号Ｓ３に基づいて、該パルス信号Ｓ３と実質的に同じパルス幅を持つ第１制御信号Ｓ１４を生成する。また、休止期間設定回路３４は、パルス信号Ｓ３と第１制御信号Ｓ１４とに基づいて、メイン側スイッチング素子３と同期側スイッチング素子４とがほぼ相補的にオンオフするとともに、両スイッチング素子３，４が同時にオンしない（この期間が休止期間）ように第２制御信号Ｓ１５を生成する。休止期間は、システムの破壊を防ぐために設定される。同期整流方式のＤＣ／ＤＣコンバータ１では、メイン側スイッチング素子３と同期側スイッチング素子４が同時にオンすると過大な貫通電流が流れてシステムを破壊する恐れがあるからである。
【００３７】
第１出力回路１５は、休止期間設定回路３４から出力された第１制御信号Ｓ１４を増幅した第１駆動信号ＳＧ１１をメイン側スイッチング素子３に供給する。第２出力回路１６は、休止期間設定回路３４から出力された第２制御信号Ｓ１５を増幅した第２駆動信号ＳＧ１２を同期側スイッチング素子４に供給する。
【００３８】
図２は、休止期間設定回路３４の原理を説明するためのブロック回路図である。
休止期間設定回路３４は、第１及び第２遅延回路３５，３６と合成回路３７とを含む。
【００３９】
第１遅延回路３５は、入力されるパルス信号Ｓ３を予め設定された遅延時間ｔｄ１だけ遅延させて第１制御信号Ｓ１４を生成する。この第１制御信号Ｓ１４は、図３に示すように、パルス信号Ｓ３と実質的に同じパルス幅を有している。第１制御信号Ｓ１４は第２遅延回路３６に出力される。
【００４０】
第２遅延回路３６は、入力される第１制御信号Ｓ１４を予め設定された遅延時間ｔｄ２だけ遅延させた遅延信号Ｓ１６を生成する。この遅延信号Ｓ１６は、図３に示すように、第１制御信号Ｓ１４（パルス信号Ｓ３）と実質的に同じパルス幅を有している。この遅延信号Ｓ１６は合成回路３７に出力される。
【００４１】
合成回路３７には、パルス信号Ｓ３と遅延信号Ｓ１６とが入力される。合成回路３７は、図３に示すように、パルス信号Ｓ３と遅延信号Ｓ１６とを論理合成してメイン側スイッチング素子３と同期側スイッチング素子４とがほぼ相補的にオンオフするとともに、両スイッチング素子３，４が同時にオンしない（この期間が休止期間）ように第２制御信号Ｓ１５を生成する。
【００４２】
このように、休止期間設定回路３４は、入力されるパルス信号Ｓ３と実質的に同じパルス幅を有する第１制御信号Ｓ１４を生成する。従って、誤差信号Ｓ１の電圧に対する第１制御信号Ｓ１４のオン・デューティー比の設定を、ほぼ理想特性と一致させることができる。従って、第１制御信号Ｓ１４、ひいては第１駆動信号ＳＧ１１のデューティを高く、例えばほぼ１００パーセントにまで設定することができる。
【００４３】
図４は、休止期間設定回路３４の一例を示す回路図である。
休止期間設定回路３４は、第１及び第２遅延回路３５，３６、合成回路３７を含む。第１遅延回路３５は本実施形態では複数（ｍ個）の直列接続されたインバータ回路からなり、入力信号を段数（インバータ回路の数：ｍ）により決定される遅延時間ｔｄ１だけ遅延させた信号を出力する。第２遅延回路３６は本実施形態では複数（ｎ個）の直列接続されたインバータ回路からなり、入力信号を段数（インバータ回路の数：ｎ）により決定される遅延時間ｔｄ２だけ遅延させた信号を出力する。合成回路３７は本実施形態ではノア回路からなり、入力されるパルス信号Ｓ３と遅延信号Ｓ１６とを論理和演算して第２制御信号Ｓ１５を生成する。尚、合成回路３７は、入力するパルス信号Ｓ３と遅延信号Ｓ１６の論理に応じて、オア回路，入力側にインバータ回路を設けた構成としても良い。
【００４４】
また、休止期間設定回路３４は、インバータ回路４１〜４４を含む。これらのインバータ回路４１〜４４は、第１及び第２遅延回路３５，３６と合成回路３７の回路構成に応じて、パルス信号Ｓ３の論理レベルに対する第１及び第２制御信号Ｓ１４，Ｓ１５の論理レベルの整合をとるために設けられている。
【００４５】
例えば、第１遅延回路３５の段数が偶数の場合、パルス信号Ｓ３から第１制御信号Ｓ１４を出力する経路において偶数個のインバータ回路を設ける。そして、第１及び第２遅延回路３５，３６の接続に応じてインバータ回路を挿入する。
【００４６】
上記のように、休止期間設定回路３４は、図１のＰＷＭ比較回路１２から入力されるパルス信号Ｓ３と実質的に同じパルス幅を持つ第１制御信号Ｓ１４を生成する。従って、図５に示すように、ＰＷＭ比較回路１２（図１参照）に入力される誤差信号Ｓ１の電圧に対する第１制御信号Ｓ１４のオン・デューティー比の設定を、ほぼ理想特性と等しくすることができる。そして、第１制御信号Ｓ１４、ひいては第１駆動信号ＳＧ１１のデューティを高く、例えばほぼ１００パーセントにまで設定することができ、電源電圧を下げて使用することができる。
【００４７】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
（１）誤差増幅回路１１は出力電圧Ｖｏと基準電圧Ｖｒとを比較した誤差信号Ｓ１を出力し、ＰＷＭ比較回路１２は誤差信号Ｓ１と三角波信号Ｓ２とに基づいてパルス幅変調して生成したパルス信号Ｓ３を出力する。休止期間設定回路３４は、パルス信号Ｓ３を遅延させて該パルス信号Ｓ３のパルス幅と同一のパルス幅を有する第１制御信号Ｓ１４を生成し、該第１制御信号Ｓ１４に基づいてメイン側スイッチング素子３に供給する第１駆動信号ＳＧ１１が生成される。従って、メイン側スイッチング素子３は、出力電圧Ｖｏに応じてデューティが設定されたパルス幅の第１駆動信号ＳＧ１１にてオン／オフ駆動される。その結果、第１駆動信号ＳＧ１１のデューティを１００パーセントに設定することができる。
【００４８】
（２）休止期間設定回路３４は、生成した第１制御信号Ｓ１４を遅延させた遅延信号Ｓ１６とパルス信号Ｓ３とを論理合成して第２制御信号Ｓ１５を生成し、該第２制御信号Ｓ１５に基づいて同期側スイッチング素子４に供給する第２駆動信号ＳＧ１２が生成される。従って、同期側スイッチング素子４はメイン側スイッチング素子３をオンしている間、確実にオフされる、即ち休止期間を容易に設定することができる。
【００４９】
尚、前記実施形態は、以下の態様に変更してもよい。
・休止期間設定回路の構成を適宜変更すること。例えば、図６に示すように構成した休止期間設定回路５０を用いる。図７は、休止期間設定回路５０の動作波形図である。
【００５０】
この休止期間設定回路５０は、第１及び第２遅延回路５１，５２、合成回路５３、インバータ回路５４〜５８を含む。第１遅延回路５１は、抵抗６１とコンデンサ６２とからなる積分回路であり、入力信号の立ち上がり及び立ち下がり波形を時定数分スルーレートを遅らせることで、次段のインバータ回路５６の出力信号を立ち上がり及び立ち下がりに遅延させる。これにより、休止期間設定回路５０は、パルス信号Ｓ３と実質的に同じパルス幅を持つ第１制御信号Ｓ２３を生成する。このパルス信号Ｓ３に対する第１制御信号Ｓ２３の遅延時間ｔｄ１は、抵抗６１の抵抗値Ｒ２と、コンデンサ６２の容量値Ｃ２と、次段のインバータ回路５６のしきい値電圧Ｖｔｈ１ とから、
ｔｄ１＝Ｃ２×Ｒ２×ｌｎ（Ｖｔｈ１ ）
で求められる。
【００５１】
同様に、第２遅延回路５２は、抵抗６３とコンデンサ６４とからなる積分回路であり、入力信号の立ち上がり及び立ち下がり波形を時定数分スルーレートを遅らせることで、次段のインバータ回路５８の出力信号を立ち上がり及び立ち下がりに遅延させる。これにより、休止期間設定回路５０は、パルス信号Ｓ３と実質的に同じパルス幅を持つ遅延信号Ｓ２５を生成する。このパルス信号Ｓ３に対する遅延信号Ｓ２５の遅延時間ｔｄ２は、抵抗６３の抵抗値Ｒ３と、コンデンサ６４の容量値Ｃ３と、次段のインバータ回路５６のしきい値電圧Ｖｔｈ２ とから、
ｔｄ２＝Ｃ３×Ｒ３×ｌｎ（Ｖｔｈ２ ）
で求められる。
【００５２】
合成回路５３はノア回路であり、パルス信号Ｓ３とインバータ回路５８から出力される遅延信号Ｓ２５とを論理和演算して第２制御信号Ｓ２６を生成する。
このように生成された第１及び第２制御信号Ｓ２３，Ｓ２６は、図１の第１及び第２出力回路１５，１６にそれぞれ供給され、第１及び第２出力回路１５，１６は第１及び第２制御信号Ｓ２３，Ｓ２６に基づいて第１及び第２駆動信号ＳＧ１１，ＳＧ１２をそれぞれ生成する。
【００５３】
・上記各実施形態のインバータ回路を、図８（ａ）〜（ｃ）に示すように構成すること。
図８（ａ）のインバータ回路７１は、抵抗７２とＮＰＮトランジスタ７３とからなる。図８（ｂ）のインバータ回路７４は、電流源７５とＮＰＮトランジスタ７６とからなる。これらインバータ回路７１，７４の構成を、図６の休止期間設定回路５０のインバータ回路５４〜５８及び合成回路５３に適用することで、第１及び第２遅延回路５１，５２と同じプロセスにて形成することができる。
【００５４】
図８（ｃ）のインバータ回路７７は、ＰチャネルＭＯＳトランジスタ７８とＮチャネルＭＯＳトランジスタ７９とからなるＣＭＯＳインバータ回路であり、このインバータ回路７７の構成を上記休止期間設定回路３４，５０に適用することで、低消費電力化を図ることができる。
【００５５】
・上記実施形態において、制御回路３２の構成を適宜変更すること。
・上記実施形態において、両スイッチング素子３，４や分圧抵抗８，９を含めて１チップ化すること。
【００５６】
【発明の効果】
以上詳述したように、本発明によれば、メイン側スイッチング素子のオン・デューティ特性を向上させることが可能なＤＣ／ＤＣコンバータの制御回路及びＤＣ／ＤＣコンバータを提供することができる。
【図面の簡単な説明】
【図１】ＤＣ／ＤＣコンバータのブロック回路図である。
【図２】休止期間設定回路のブロック回路図である。
【図３】休止期間設定回路の動作波形図である。
【図４】休止期間設定回路の回路図である。
【図５】オン・デューティ特性の説明図である。
【図６】別の休止期間設定回路の回路図である。
【図７】別の休止期間設定回路の動作波形図である。
【図８】（ａ）〜（ｃ）はインバータ回路の回路例を示す説明図である。
【図９】従来のＤＣ／ＤＣコンバータのブロック回路図である。
【図１０】従来の休止期間設定回路の回路図である。
【図１１】従来の休止期間設定回路の動作波形図である。
【図１２】従来例のオン・デューティ特性の説明図である。
【符号の説明】
３ メイン側スイッチング素子
４ 同期側スイッチング素子
６ フライバックダイオード
１１ 誤差増幅回路
１２ ＰＷＭ比較回路
１５ 第１出力回路
１６ 第２出力回路
３２ 制御回路
３４，５０ 休止期間設定回路
３５，５１ 第１遅延回路
３６，５２ 第２遅延回路
３７，５３ 合成回路
ＳＧ１１，ＳＧ１２ 第１，第２駆動信号
Ｓ１ 誤差信号
Ｓ２ 三角波信号
Ｓ３ パルス信号
Ｓ１４，Ｓ２３ 第１制御信号
Ｓ１５，Ｓ２６ 第２制御信号
Ｓ１６，Ｓ２５ 遅延信号
Ｖｏ 出力電圧
Ｖｒ 設定電圧
Ｖ２ 分圧電圧
Claims (8)
- メイン側スイッチング素子と同期側スイッチング素子が直列に接続され、前記両スイッチング素子の中点に平滑回路とフライバックダイオードが接続されてなる外付け素子が接続されてＤＣ／ＤＣコンバータを構成し、前記メイン側スイッチング素子と同期側スイッチング素子に第１駆動信号と第２駆動信号を出力して両素子を交互にオン／オフ駆動するＤＣ／ＤＣコンバータの制御回路において、
前記メイン側スイッチング素子及び同期側スイッチング素子が同時にオンしないように該両素子にそれぞれ供給する駆動信号に同期整流休止期間を設定する休止期間設定回路を備え、
該休止期間設定回路は、前記メイン側スイッチング素子に供給する駆動信号のパルス幅と、ＤＣ／ＤＣコンバータの出力電圧を設定電圧と等しくするように設定したパルス幅とを略同一とすること、
を特徴とするＤＣ／ＤＣコンバータの制御回路。 - 出力電圧の分圧電圧と基準電圧とを比較して誤差信号を生成する誤差増幅回路と、
前記誤差信号と三角波信号とを比較して前記誤差信号の電圧に比例したパルス幅を持つパルス信号を生成する比較回路と、
前記パルス信号に基づいて前記第１及び第２駆動信号を生成する第１及び第２出力回路と、
を備え、
前記休止期間設定回路は、前記メイン側スイッチング素子及び同期側スイッチング素子が同時にオンしないように該両素子にそれぞれ供給する第１及び第２駆動信号に同期整流休止期間を設定するべく第１及び第２制御信号を生成するとともに、前記第１制御信号のパルス幅を前記パルス信号のパルス幅と略同一とし、
前記第１出力回路は前記第１制御信号に基づいて前記メイン側スイッチング素子に供給する第１駆動信号を生成し、
前記第２出力回路は前記第２制御信号に基づいて前記同期側スイッチング素子に供給する第２駆動信号を生成する、
ことを特徴とする請求項１記載のＤＣ／ＤＣコンバータの制御回路。 - 前記休止期間設定回路は、前記パルス信号の立ち上がり及び立ち下がりを遅延させて前記第１制御信号を生成することを特徴とする請求項２記載のＤＣ／ＤＣコンバータの制御回路。
- 前記休止期間設定回路は、前記第１制御信号の立ち上がり及び立ち下がりを遅延させた遅延信号と前記パルス信号とを論理合成して前記第２制御信号を生成することを特徴とする請求項２又は３記載のＤＣ／ＤＣコンバータの制御回路。
- 前記休止期間設定回路は、
前記パルス信号の立ち上がり及び立ち下がりを遅延させて前記第１制御信号を生成する第１遅延回路と、
前記パルス信号又は前記第１制御信号が入力され、該入力信号の立ち上がり及び立ち下がりを遅延させて遅延信号を生成する第２遅延回路と、
前記パルス信号と前記遅延信号とを論理合成して前記第２制御信号を生成する合成回路と、
を備えたことを特徴とする請求項２記載のＤＣ／ＤＣコンバータの制御回路。 - 前記第１及び第２遅延回路は、直列接続した複数のインバータ回路にて入力信号を遅延することを特徴とする請求項５記載のＤＣ／ＤＣコンバータの制御回路。
- 前記第１及び第２遅延回路は、抵抗と容量の時定数にて入力信号を遅延することを特徴とする請求項５記載のＤＣ／ＤＣコンバータの制御回路。
- メイン側スイッチング素子と同期側スイッチング素子が直列に接続され、前記両スイッチング素子の中点に平滑回路とフライバックダイオードが接続されてなる外付け素子が接続されてＤＣ／ＤＣコンバータを構成し、前記メイン側スイッチング素子と同期側スイッチング素子に第１駆動信号と第２駆動信号を出力して両素子を交互にオン／オフ駆動する制御回路を備えたＤＣ／ＤＣコンバータにおいて、
前記制御回路は、前記メイン側スイッチング素子及び同期側スイッチング素子が同時にオンしないように該両素子にそれぞれ供給する駆動信号に同期整流休止期間を設定する休止期間設定回路を備え、
該休止期間設定回路は、前記メイン側スイッチング素子に供給する駆動信号のパルス幅と、ＤＣ／ＤＣコンバータの出力電圧を設定電圧と等しくするように設定したパルス幅とを略同一とすること、
を特徴とするＤＣ／ＤＣコンバータ。
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