JP3979690B2 - 半導体記憶装置システム及び半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、外部から入力される信号に同期して動作する同期型半導体記憶装置（シンクロナスメモリ）に関し、特に高速の半導体記憶装置システムを構成するのに有利なように、データストローブ信号を出力してこのデータストローブ信号に同期してデータを出力するシンクロナスメモリに関する。
【０００２】
【従来の技術】
通常、半導体集積回路（ＬＳＩ）では、外部から信号が入力され、入力信号に応じた処理動作が行われて出力信号が出力される。従って、外部入力信号に対して、どのようなタイミングで出力信号が得られるかが重要であり、汎用のＬＳＩでは仕様でこのタイミングが定められているのが一般的である。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）では、アドレス信号の最大周波数等と共に、アドレス信号の変化エッジからデータが出力されるタイミングや、データを書き込むためのデータセットアップ時間が規定されている。
【０００３】
近年、コンピュータ・システムにおけるＣＰＵのクロックの高速化、或いは、他の様々な電子回路の処理速度の高速化に伴って、インターフェース部分も高速化する必要に迫られている。例えば、クロックが１００ＭＨｚ以上のＣＰＵも出現しているが、主記憶として広く使用されるＤＲＡＭのアクセス速度やデータ転送速度は１桁小さい動作速度である。そこで、１００ＭＨｚ以上でのデータ転送速度を可能にするシンクロナスＤＲＡＭ（ＳＤＲＡＭ）等の新しいＤＲＡＭの方式が各種提案されている。
【０００４】
ＳＤＲＡＭは、外部から入力される高速のクロックに同期してデータの入出力を行うもので、内部には複数ビットのデータを並行して入出力できる複数のユニットを有し、外部とのインターフェースはこの複数ビットのデータをシリアルデータに変換して行うことにより外部とのインターフェースを高速化する方式と、内部での動作をパイプライン化し、各パイプの動作を並行して行うことにより高速化する方式、それらを組み合わせた方式がある。
【０００５】
図１はＳＤＲＡＭを複数個使用したメモリシステムの構成例を示す図である。図１に示すように、複数のＳＤＲＡＭ１０２−１、１０２−２、１０２−３、…は、クロック（ＣＬＫ）信号線、コマンドバス、アドレスバス、データ（ＤＱ）バス、及びデータストローブ（ＤＳ）信号線でＳＤＲＡＭコントローラ１０１に接続されている。ＳＤＲＡＭコントローラ１０１は、例えば、ＣＰＵやＳＤＲＡＭ制御チップセットである。また、ＳＤＲＡＭは、内部に複数のＳＤＲＡＭチップを搭載したモジュールであってもよい。通常ＳＤＲＡＭのデータビット幅は８ビット程度であるので、データ（ＤＱ）バスが６４ビットであれば１６ビットのデータ幅のＳＤＲＡＭを４個搭載したモジュールを使用する。
【０００６】
従来のＳＤＲＡＭは、コントローラから送られるクロックＣＬＫに同期して動作し、ＳＤＲＡＭにデータを書き込む場合には、コントローラから送られる書込データやアドレスを取り込むラッチ回路を受信したＣＬＫで動作させることによりＳＤＲＡＭ内部に取り込んでいた。また、ＳＤＲＡＭからデータを読み出す場合にも、内部の記憶セルから読み出したデータを出力するデータ出力回路を受信したＣＬＫで動作させることにより出力していた。コントローラからＳＤＲＡＭに送信される信号は、ＣＬＫとほぼ同一の信号経路とすることによりＣＬＫと位相ずれ（スキュー）を小さくできるために問題ないが、ＳＤＲＡＭからコントローラに送信する読出データは、ＣＬＫと逆方向に送信されるため、たとえＳＤＲＡＭが受信したＣＬＫに同期してデータを出力してもコントローラで受信される時にはＣＬＫと読出データの間にスキューが生じることになる。従来の比較的動作速度の遅いＳＤＲＡＭでは、このようなスキューはあまり問題にはならなかったが、１００ＭＨｚを越えるような動作速度のＳＤＲＡＭでメモリシステムを構築する場合には、このようなスキューが無視できなくなってきた。そこで、ＳＤＲＡＭからデータストローブ信号ＤＳを出力し、このＤＳに同期して読出データを出力することが提案されている。コントローラは、読出データを取り込むラッチ回路を受信したＤＳで動作させることによりコントローラ内部に取り込むことで上記のスキューの問題を低減できる。
【０００７】
図２は、図１に示したデータストローブ信号ＤＳを出力するＳＤＲＡＭを使用するメモリシステムにおける、ＳＤＲＡＭからのデータ読出動作を示す図である。図２に示すように、ＳＤＲＡＭ側では、読出（リード）コマンドが入力された後、所定のクロックサイクル数後にＤＳがハイインピーダンス状態から「低（Ｌ）」状態に変化する。ここでは、１．５クロック後に「Ｌ」になる。そして、その後のＤＳの「Ｌ」から「高（Ｈ）」への変化エッジと「Ｈ」から「Ｌ」への変化エッジの両方に合わせてデータＤＱが出力される。コントローラ側では、リードコマンドを出力した一定時間後ＤＳの取込みを開始し（ここでは１．５クロックと２．０クロックの間）、ＤＳの立ち上がりと立ち上がりに同期させてデータＤＱを取り込む。ＤＳとＤＱの配線長、レイアウト等を完全に同じにしておけば、ＤＳとＤＱ間のスキューをほぼゼロにすることが可能である。これにより、図１のようなメモリシステムで、どのＳＤＲＡＭからデータを読み出す場合でもコントローラ側ではＤＳを基準としてデータＤＱを取り込めば、読出データに対して常に最適なストローブ・ポイントに設定することができる。
【０００８】
図３は、データストローブ信号ＤＳを出力する従来のＳＤＲＡＭのデータ出力部の構成例を示す図である。図３に示すように、外部から入力されるクロックＣＬＫを取り込み内部クロックを生成するクロックバッファ１１と、メモリセルから読み出したデータのビット幅を変換する出力データマルチプレクサ２４と、出力データマルチプレクサ２４からの信号を外部に出力する出力データバッファ２６と、内部クロックからデータストローブ信号ＤＳを発生するためのもとになる原ＤＳ信号を生成する原ＤＳ発生回路２７と、原ＤＳ信号に従って外部にデータストローブ信号ＤＳを出力するＤＳ出力バッファ２９とを有する。出力バッファ２６は、原ＤＳ信号に従ってデータを出力する。
【０００９】
図４は、図１に示したコントローラ１０１の読出データを取り込む回路の従来の構成例を示す図である。図４に示すように、データＤＱとデータストローブ信号ＤＳ、及びクロックＣＬＫは入力バッファ６１、６２、及び６３に入力される。なお、ここでのクロックＣＬＫはコントローラ１０１の上位の要素から入力されるクロックであり、図１に示したＣＬＫとは異なる。図４に示したクロックから内部クロックが発生され、それから図１に示したクロックが出力される。図４に示した例では、ＳＤＲＡＭから続けて２回読み出される２つのデータの組みで１つのデータを形成しており、２つのデータを組みにして出力するようになっており、データラッチ回路６４と６５、データシフト回路６６、及びデータ転送回路６７と６８はそのための回路である。入力バッファ６２に取り込まれたＤＳは、遅延回路６９で遅延されてＤＤＳ信号とされた後、「Ｈ」エッジトリガ回路７０と「Ｌ」エッジトリガ回路７１に入力され、ＤＳの「Ｈ」エッジと「Ｌ」エッジに対応してラッチパルスＤＳＰＺとＤＳＰＸが発生される。「Ｈ」エッジトリガ回路７０のラッチパルスＤＳＰＺはデータラッチ回路６４に入力され、データラッチ回路６４はＤＳの「Ｈ」エッジから所定時間遅れてデータＤＱをラッチする。同様に、「Ｌ」エッジトリガ回路７１のラッチパルスＤＳＰＸはデータラッチ回路６５に入力され、データラッチ回路６５はＤＳの「Ｌ」エッジから所定時間遅れてデータＤＱをラッチする。また、「Ｌ」エッジトリガ回路７１のラッチパルスＤＳＰＸはデータシフト回路６６に入力され、データシフト回路６６はＤＳの「Ｌ」エッジから所定時間遅れてデータラッチ回路６４の出力をラッチする。これにより、２つのデータが揃うことになる。データ転送回路６７と６８は、転送クロックＤＱＴＺに同期してこれら２つのデータを転送する。
【００１０】
図２に示すように、ＤＱはＤＳの変化エッジで変化しており、取り込んだＤＳを直接「Ｈ」エッジトリガ回路７０と「Ｌ」エッジトリガ回路７１に入力してラッチパルスを発生したのでは、まだＤＱが安定した状態になっておらず、正確な取込みが行えない。そこで、遅延回路６９を使用して、データラッチ回路６４と６５でデータを取り込むタイミングが最適になるようにＤＳを遅らせている。
【００１１】
【発明が解決しようとする課題】
図５は、図４に示した読出データを取り込む回路の従来例における取込み動作のマージンを説明する図である。前述のように、ＤＳとＤＱ間のスキューをほぼゼロにするように配置するが、実際にはわずかな配線の違いや複数ビットのデータＤＱの配線パターンの違い等からこれを完全にゼロにすることはできず、例えば±０．５ｎｓ、トータルで１．０ｎｓのスキューがあるとする。また、データラッチ回路６４と６５でデータを取り込むためのパルス幅として、最低限必要な幅があり、これが１．５ｎｓであるとする。更に、複数の複数ビットのデータＤＱのコントローラ内でのレイアウトの差、配線長の差、更にはリードフレーム長の差等により０．５ｎｓの差が生じるとする。更に、図４の回路では遅延回路６９を使用しているが、チップ間で製造ばらつきがある上、温度や電源電圧の違いに応じてばらつきが生じる。これが１．０ｎｓ程度ある。そのため、全体としては４．０ｎｓ程度のマージンを見込む必要があり、これがＳＤＲＡＭの動作速度の限界を決定することになり、４．０ｎｓのマージンであれば、動作速度は２５０ＭＨｚになる。従って、これ以上の高速なＳＤＲＡＭを実現するには、この動作マージンを低減する必要がある。
【００１２】
本発明は、このようなＳＤＲＡＭからデータを読み出す場合のマージンを低減して、同期型メモリを使用したより高速で動作する半導体記憶装置システム及びそのための半導体記憶装置の実現を目的とする。
【００１３】
【課題を解決するための手段】
図６は本発明を適用した半導体記憶装置の基本構成を示す図であり、図７は本発明を適用した時のコントローラ側のデータ取込み回路の基本構成を示す図であり、図８は本発明の原理を説明する図であり、図９は本発明によるデータ取込みのマージンを説明する図である。
【００１４】
図６から図８に示すように、上記目的を実現するため、本発明の半導体記憶装置システム及び半導体記憶装置では、半導体記憶装置側で出力データとデータストローブ信号が正確に所定の位相になるように管理し、コントローラ側では受信したデータストローブ信号でただちにラッチパルスを発生できるようにすることで、従来必要であった遅延回路をなくし、この製造ばらつきや温度や電源電圧の違いよるばらつきのために必要であったマージンを低減する。
【００１５】
すなわち、本発明の半導体記憶装置システムは、少なくとも１個の半導体記憶装置と、半導体記憶装置との間でデータの入出力を行う制御装置とを備え、制御装置は、この制御装置が出力する第１の同期信号に同期して半導体記憶装置に記憶するデータ（ＤＱ）の出力を行い、半導体記憶装置は、この半導体記憶装置が出力する第２の同期信号（データストローブ信号ＤＳ）に同期して出力データの出力を行う半導体記憶装置システムにおいて、半導体記憶装置は、出力データと第２の同期信号が所定の位相になるようにする出力位相シフト回路２８を備えることを特徴とする。
【００１６】
また、本発明の半導体記憶装置は、出力用同期信号（データストローブ信号ＤＳ）を出力する出力用同期信号出力回路２９と、出力用同期信号に同期して出力データ（ＤＱ）を出力するデータ出力回路２６とを備える半導体記憶装置において、出力データと出力用同期信号が所定の位相になるようにする出力位相シフト回路２８を備えることを特徴とする。
【００１７】
図６に示すように、本発明の半導体記憶装置システム及び半導体記憶装置では、出力位相シフト回路２８により、出力データＤＱとデータストローブ信号ＤＳが所定の位相にされる。この位相は常時一定になるように管理され、具体的には、図８に示すように、出力データＤＱの変化エッジから位相角度α遅れてデータストローブ信号ＤＳが変化する位相関係になるようにされる。このαは、コントローラがＤＳを受信して直接「Ｈ」エッジトリガ回路７０と「Ｌ」エッジトリガ回路７１に入力してラッチパルスを発生すると、最適なラッチタイミングになるように決定される。従って、本発明を適用した場合には、図７に示すように、コントローラ側のデータ取込み回路に従来例で使用していた遅延回路を使用する必要がない。
【００１８】
図９に示すように、ＤＳを取り込んで発生された内部ＤＳは、遅延されることなくただちにラッチパルスＤＳＰＺを発生する。従って、従来例において使用されていた遅延回路のチップ間で製造ばらつきや、温度や電源電圧の違いによって生じていた１．０ｎｓ程度のマージンが低減できることになる。他のマージンは同じであるから、本発明を適用することにより、従来例に比べて動作マージンを４．０ｎｓから３．０ｎｓに低減でき、動作速度を３３０ＭＨｚに向上させることができる。
【００１９】
すでに説明したように、データストローブ信号ＤＳは、デューティが５０％の信号であることが望ましく、出力データの出力は、データストローブ信号ＤＳの１周期に２回行う。この場合、データストローブ信号ＤＳの出力データに対する位相は９０度と２７０度であることが望ましい。
また、各種のコントローラに対応できるように、出力位相シフト回路は、出力データとデータストローブ信号の位相差を複数の設定値に調整可能であることが望ましく、それは制御装置から設定可能であることが望ましい。その場合、出力データとデータストローブ信号の複数の位相差値に対応する複数の制御値を記憶し、制御装置からのコマンド信号に応じていずれかの制御値を選択して出力するモードレジスタを備える必要があり、出力位相シフト回路はモードレジスタの出力する制御値に基づいて位相を調整する。
【００２０】
【発明の実施の形態】
以下の説明では、本発明をシンクロナスＤＲＡＭに適用した実施例について述べるが、前述のように本発明はシンクロナスＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路であればどのようなものにも適用可能である。
【００２１】
図１０は、本発明の第１実施例のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の全体構成を示す図である。図１０に示すように、ＳＤＲＡＭは、外部から入力されるクロックＣＬＫを受けるクロックバッファ１１と、クロックバッファ１１の出力から内部クロックを発生するクロック発生回路１２と、内部クロックからＣＬＫに同期した同期内部クロックＣＬＫＯＺを生成する位相調整回路１３と、ＣＬＫＯＺとＣＬＫの位相を比較して位相調整回路１３の制御信号を生成する位相比較回路１４と、コマンド信号を受けるコマンドレジスタ１５と、アドレス信号を受けるアドレスバファ１６と、アドレス信号のうちの行アドレスをラッチする行アドレスラッチ１７と、アドレス信号のうちの列アドレスをラッチする列アドレスラッチ１８と、行アドレスラッチ１７の出力する行アドレスをデコードする行デコーダ１９と、セルアレイ２０と、セルアレイ２０の入出力信号を増幅するセンスアンプ２１と、列アドレスラッチ１８の出力する列アドレスをデコードする列デコーダ２２と、ライトアンプ２３と、出力データマルチプレクサ２４と、データ入力バッファ２５と、データ出力バッファ２６と、データストローブ信号ＤＳの出力バッファ２９と、データストローブ信号ＤＳを発生させるための原ＤＳ信号を発生する位相シフト原ＤＳ発生回路３０とを有する。ここで、従来例と異なるのは、位相シフト原ＤＳ発生回路３０と、位相調整回路１３と、位相比較回路１４の部分のみであり、他の部分は従来通りであるので、ここでは説明を省略し、異なる部分についてのみ説明する。なお、センスアンプ２１とライトアンプ２３及び出力データマルチプレクサ２４を接続する内部データバスと、外部のデータバスのデータ幅は同一の場合も、内部データバスの方が２倍又は４倍等の場合もある。
【００２２】
図１１は、位相シフト原ＤＳ発生回路３０の構成を示す図である。図１１に示すように、位相シフト原ＤＳ発生回路３０は、直列に接続された４組のディレイ回路とバッファ回路の組み３１と３２、３３と３４、３５と３６、３７と３８を有している。各ディレイ回路と各バッファ回路は等価な構成を有しており、各ディレイ回路３１、３３、３５、３７の遅延量はディレイ制御回路４０により共通制御される。従って、各ディレイ回路の遅延量は同一である。最初のディレイ回路３１には同期内部クロックＣＬＫＯＺが入力される。位相比較回路３９はＣＬＫＯＺと最終のバッファ回路３８の出力の位相を比較し、その比較結果をディレイ制御回路４０に出力する。ディレイ制御回路４０は、その比較結果に基づいて、各ディレイ回路３１、３３、３５、３７の遅延量を共通に制御して、ＣＬＫＯＺと最終のバッファ回路３８の出力の位相が一致するように制御する。従って、ＣＬＫＯＺと最終のバッファ回路３８の出力の位相が一致した時には、各ディレイ回路３１、３３、３５、３７に入力する信号は、ちょうど１／４サイクル、すなわち９０°づつずれていることになる。直列に接続された３個のインバータとＡＮＤゲートの組みは、各ディレイ回路３１、３３、３５、３７に入力する信号の立ち上がりエッジ（Ｈエッジ）でクロックに比べて細いパルスを発生する回路である。ディレイ回路３１と３５の入力信号から生成された細いパルスをＯＲゲートで合成することにより生成された信号がφ０原ＤＳとなり、ディレイ回路３３と３７の入力信号から生成された細いパルスをＯＲゲートで合成することにより生成された信号がφ１／４原ＤＳとなる。上記の説明から明らかなように、φ１／４原ＤＳは、φ０原ＤＳに対して位相が９０°遅れた信号になっている。φ１／４原ＤＳはＤＳ出力バッファ２９のラッチパルスとして出力され、φ０原ＤＳはデータ出力バッファ２６のラッチパルスとして出力される。
【００２３】
図１２は、ディレイ回路３１とディレイ制御回路４０の構成を示す図であり、ディレイ回路３３、３５、３７もディレイ回路３１と同様の構成を有し、ディレイ制御回路４０からの信号で共通に制御されるが、ここでは省略してある。また、図１３は位相比較回路３９の構成を示す図であり、図１４は位相比較回路３９の動作を説明する図である。
【００２４】
図１２に示すように、ディレイ回路３１は、複数のインバータを直列に接続したインバータ列５２１と、入力の一方がインバータ列５２１の２段毎の出力を受けるように設けられた複数のＡＮＤゲート５２２−１、５２２−２、…、５２２−ｎで構成されるＡＮＤゲート列と、各ＡＮＤゲートの出力がゲートに印加され、ソースは接地され、ドレインが共通に接続されているＮ−チャンネルトランジスタ５２３−１、５２３−２、…、５２３−ｎで構成されるトランジスタ列と、各Ｎ−チャンネルトランジスタのドレインが共通に接続される信号線と電源の高電位側の間に接続された抵抗５２４と、入力がこの信号線に接続され内部クロックＣＬＫ２を出力するバッファ５２５とを備える。ディレイ制御回路４０は、アップ／ダウンカウンタ５２６とデコーダ５２７で構成され、アップ／ダウンカウンタ５２６は、ホールド信号ＨＯＬＤが“Ｌ”の時にはカウント動作を行わず、ホールド信号ＨＯＬＤが“Ｈ”の時に、遅延回路４１の出力するＣＬＫＯＺを遅延させた信号の立ち上がりに同期してカウント動作を行い、アップ／ダウン信号が“Ｈ”の時にはカウントアップし、“Ｌ”の時にはカウントダウンする。デコーダ５２７は、アップ・ダウンカウンタ５２６の出力をデコードし、いずれか１つの出力を「Ｈ」にし、他の出力を「Ｌ」にする。アップ・ダウンカウンタ５２６がカウントアップした場合には「Ｈ」にする出力位置を右にシフトし、カウントダウンする場合には「Ｈ」にする出力位置を左にシフトする。デコーダ５２７の出力は、順に各ＡＮＤゲート５２２−１、５２２−２、…、５２２−ｎのもう一方の入力に接続されており、デコーダ５２７から「Ｈ」が入力されるＡＮＤゲートだけが活性化される。そして、インバータ列の出力のうち、活性化されたＡＮＤゲートに入力される信号が内部クロックＣＬＫ２として出力されることになり、どのＡＮＤゲートを活性化するかにより、インバータ列を通過する段数が変化するので、内部クロックの遅延量を選択することができる。従って、遅延量制御の調整単位はインバータ２個分の遅延量である。
【００２５】
図１３に示すように、位相比較回路３９は、同期内部クロックＣＬＫＯＺをバッファ３８の出力するＣＬＫＯＺ−４’に同期してラッチするラッチ回路５３１と、同期内部クロックＣＬＫＯＺをＣＬＫＯＺ−４’を遅延回路５３３でディレイ回路３１の１段分の遅延量程度遅延させた信号に同期してラッチするラッチ回路５３２と、その出力ＰとＱを演算するＡＮＤゲートとＮＡＮＤゲートとインバータとで構成されている。図１４の（１）に示すように、ＣＬＫＯＺの変化に対して、ラッチ回路５３１と５３２がラッチするタイミングは図示のようにずれており、ＣＬＫＯＺ−４’の方が進んでいる状態ａの時には、ラッチ回路５３１と５３２の出力ＰとＱは共に「Ｌ」になり、ＣＬＫＯＺ−４’の方が遅れている状態ｃの時にはＰとＱは共に「Ｈ」になり、両方がほぼ一致している時にはＰが「Ｌ」で、Ｑが「Ｈ」になる。この場合の真理値表を（２）に示す。図１３の回路において、ＰとＱが共に「Ｌ」の時には、ＨＯＬＤが「Ｈ」になり、アップ／ダウン信号が「Ｈ」になり、ディレイ回路３１、３３、３５、３７の遅延量を増加させ、ＰとＱが共に「Ｈ」の時には、ＨＯＬＤが「Ｈ」になり、アップ／ダウン信号が「Ｌ」になり、ディレイ回路３１、３３、３５、３７の遅延量を減少させ、Ｐが「Ｌ」でＱが「Ｈ」の時には、ＨＯＬＤが「Ｌ」になりディレイ回路３１、３３、３５、３７の遅延量は変化しない。
【００２６】
図１５は、第１実施例のＳＤＲＡＭの出力動作を示す図である。図１１から図１３に示した回路により、図１５に示すようなφ０原ＤＳとφ１／４原ＤＳが発生される。なお、位相シフト原ＤＳ発生回路は、ＤＳの出力期間にかかわらず常時φ０原ＤＳとφ１／４原ＤＳを発生し、読出動作等に応じて出力を行うかどうかの制御は、図示していない制御回路により、データ出力バッファ２６とＤＳ出力バッファ２９で行われるものとする。図１５に示すように、データ出力バッファ２６は、図示の内部ＤＱをφ０原ＤＳに応じてラッチして出力し、図示のようなＤＱが出力される。また、ＤＳ出力バッファ２９は、図示のＣＬＫＯＺをφ１／４原ＤＳに応じてラッチして出力し、図示のようなＤＳが出力される。
【００２７】
以上のように、第１実施例のＳＤＲＡＭからは、クロックＣＬＫの１周期に２回データが出力され、データの出力から正確にクロックサイクルの９０°分遅れたタイミングで変化するデータストローブ信号ＤＳが出力される。従って、コントローラでは受信したＤＳから直接入力データのラッチ信号を生成することができる。
【００２８】
第１実施例では、位相シフト原ＤＳ発生回路で、図１５に示すようなクロックＣＬＫの２倍の周波数のφ０原ＤＳとφ１／４原ＤＳを発生させているが、クロックＣＬＫと同じ周波数の方がマージンが取りやすく、扱いやすい。そこで、第１実施例の変形例として、図１６に示すように、位相シフト原ＤＳ発生回路からは、３個のインバータとＡＮＤゲートを組み合わせたから発生される４個のパルスが、φ０原ＤＳ’、φ１／４原ＤＳ’、φ１／２原ＤＳ’、φ３／４原ＤＳ’として出力されるようにする。そして、データ出力バッファ２６には、φ０原ＤＳ’とφ１／２原ＤＳ’を、ＤＳ出力バッファ２９には、φ１／４原ＤＳ’とφ３／４原ＤＳ’を供給する。図１７は、この変形例における出力動作を示す図である。
【００２９】
図１８は、本発明の第２実施例の半導体装置の位相シフト原ＤＳ発生回路の構成を示す図である。図示のように、ディレイ回路とバッファ回路の組みが２ｎ組み設けられており、最終段の出力と同期内部クロックＣＬＫＯＺの位相が一致した時には、各段の信号は３６０°／２ｎだけずれていることになる。第１実施例と同様に、ＣＬＫＯＺとｎ段目の入力信号からパルス信号を生成してそれらを合成してφ０原ＤＳとする。１８０°ずれている各段の出力を組み合わせて同様にパルス信号を生成してそれらを合成すると、１８０°／ｎだけ位相がずれたラッチ信号が生成される。選択回路４８−１から４８−ｎ−１は、３個のインバータとＡＮＤゲートとＯＲゲートの組みを２つ含むと共に、選択回路４５からの選択信号に応じてＯＲゲートからの信号を出力するか出力しないかが選択可能になっている。
【００３０】
ＳＤＲＡＭは、コントローラからのコマンドに応じて動作モードが設定できるようになっており、コマンドデコーダ１５の出力からモードを判別するモードレジスタ４３が設けられている。第２実施例では、モードレジスタ４３に記憶するモードに、データストローブ信号ＤＳの出力データＤＱに対する位相を設定するモードを設けている。位相を設定するモードの入力に応じて、モードレジスタ４３は、上記の１８０°／ｎずつずれた位相のうちどれを選択するかを指示するデータを位相レジスタ４４に出力し、位相レジスタ４４はこの値を記憶して選択回路４５に出力する。選択回路４５は、この値に応じて選択回路４８−１から４８−ｎ−１のいずれかを選択して、シフトＤＳとして出力する。このシフトＤＳがＤＳ出力バッファに印加される。このような構成により、データストローブ信号ＤＳの出力データ信号ＤＱに対する位相が、コントローラ側から任意に設定できるようになる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、半導体記憶回路からのデータストローブ信号の出力を出力データに対して所定の位相にできるため、コントローラ側で遅延回路を設ける必要がなく、それにより生じるマージンを低減でき、高速化が可能になる。
【図面の簡単な説明】
【図１】シンクロナス・ＤＲＡＭ（ＳＤＲＡＭ）を使用するシステムの構成例を示す図である。
【図２】データストローブ信号を出力するＳＤＲＡＭからのデータの読出動作を示す図である。
【図３】従来のＳＤＲＡＭのデータ出力部の構成を示す図である。
【図４】コントローラのデータ取込み回路の従来例を示す図である。
【図５】従来例におけるコントローラでのデータ取込み動作を示す図である。
【図６】本発明のＳＤＲＡＭの基本構成を示す図である。
【図７】本発明を適用した時のコントローラ側のデータ取込み回路の構成を示す図である。
【図８】本発明の原理を説明する図である。
【図９】本発明によるデータの取込み時のマージンを示す図である。
【図１０】本発明の第１実施例のＳＤＲＡＭの全体構成を示す図である。
【図１１】第１実施例の位相シフト原ＤＳ発生回路の構成を示す図である。
【図１２】ディレイ回路とディレイ制御回路の構成を示す図である。
【図１３】位相比較回路の構成を示す図である。
【図１４】第１実施例の位相比較回路の動作を説明する図である。
【図１５】第１実施例でのＳＤＲＡＭの出力動作を示す図である。
【図１６】第１実施例の位相シフト原ＤＳ発生回路の変形例の構成を示す図である。
【図１７】第１実施例の変形例でのＳＤＲＡＭの出力動作を示す図である。
【図１８】第２実施例の位相シフト原ＤＳ発生回路の構成を示す図である。
【符号の説明】
１１…クロックバッファ
２４…出力データマルチプレクサ
２６…出力データバッファ
２７…原ＤＳ発生回路
２８…位相シフト回路
２９…ＤＳバッファ
【発明の属する技術分野】
本発明は、外部から入力される信号に同期して動作する同期型半導体記憶装置（シンクロナスメモリ）に関し、特に高速の半導体記憶装置システムを構成するのに有利なように、データストローブ信号を出力してこのデータストローブ信号に同期してデータを出力するシンクロナスメモリに関する。
【０００２】
【従来の技術】
通常、半導体集積回路（ＬＳＩ）では、外部から信号が入力され、入力信号に応じた処理動作が行われて出力信号が出力される。従って、外部入力信号に対して、どのようなタイミングで出力信号が得られるかが重要であり、汎用のＬＳＩでは仕様でこのタイミングが定められているのが一般的である。例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）では、アドレス信号の最大周波数等と共に、アドレス信号の変化エッジからデータが出力されるタイミングや、データを書き込むためのデータセットアップ時間が規定されている。
【０００３】
近年、コンピュータ・システムにおけるＣＰＵのクロックの高速化、或いは、他の様々な電子回路の処理速度の高速化に伴って、インターフェース部分も高速化する必要に迫られている。例えば、クロックが１００ＭＨｚ以上のＣＰＵも出現しているが、主記憶として広く使用されるＤＲＡＭのアクセス速度やデータ転送速度は１桁小さい動作速度である。そこで、１００ＭＨｚ以上でのデータ転送速度を可能にするシンクロナスＤＲＡＭ（ＳＤＲＡＭ）等の新しいＤＲＡＭの方式が各種提案されている。
【０００４】
ＳＤＲＡＭは、外部から入力される高速のクロックに同期してデータの入出力を行うもので、内部には複数ビットのデータを並行して入出力できる複数のユニットを有し、外部とのインターフェースはこの複数ビットのデータをシリアルデータに変換して行うことにより外部とのインターフェースを高速化する方式と、内部での動作をパイプライン化し、各パイプの動作を並行して行うことにより高速化する方式、それらを組み合わせた方式がある。
【０００５】
図１はＳＤＲＡＭを複数個使用したメモリシステムの構成例を示す図である。図１に示すように、複数のＳＤＲＡＭ１０２−１、１０２−２、１０２−３、…は、クロック（ＣＬＫ）信号線、コマンドバス、アドレスバス、データ（ＤＱ）バス、及びデータストローブ（ＤＳ）信号線でＳＤＲＡＭコントローラ１０１に接続されている。ＳＤＲＡＭコントローラ１０１は、例えば、ＣＰＵやＳＤＲＡＭ制御チップセットである。また、ＳＤＲＡＭは、内部に複数のＳＤＲＡＭチップを搭載したモジュールであってもよい。通常ＳＤＲＡＭのデータビット幅は８ビット程度であるので、データ（ＤＱ）バスが６４ビットであれば１６ビットのデータ幅のＳＤＲＡＭを４個搭載したモジュールを使用する。
【０００６】
従来のＳＤＲＡＭは、コントローラから送られるクロックＣＬＫに同期して動作し、ＳＤＲＡＭにデータを書き込む場合には、コントローラから送られる書込データやアドレスを取り込むラッチ回路を受信したＣＬＫで動作させることによりＳＤＲＡＭ内部に取り込んでいた。また、ＳＤＲＡＭからデータを読み出す場合にも、内部の記憶セルから読み出したデータを出力するデータ出力回路を受信したＣＬＫで動作させることにより出力していた。コントローラからＳＤＲＡＭに送信される信号は、ＣＬＫとほぼ同一の信号経路とすることによりＣＬＫと位相ずれ（スキュー）を小さくできるために問題ないが、ＳＤＲＡＭからコントローラに送信する読出データは、ＣＬＫと逆方向に送信されるため、たとえＳＤＲＡＭが受信したＣＬＫに同期してデータを出力してもコントローラで受信される時にはＣＬＫと読出データの間にスキューが生じることになる。従来の比較的動作速度の遅いＳＤＲＡＭでは、このようなスキューはあまり問題にはならなかったが、１００ＭＨｚを越えるような動作速度のＳＤＲＡＭでメモリシステムを構築する場合には、このようなスキューが無視できなくなってきた。そこで、ＳＤＲＡＭからデータストローブ信号ＤＳを出力し、このＤＳに同期して読出データを出力することが提案されている。コントローラは、読出データを取り込むラッチ回路を受信したＤＳで動作させることによりコントローラ内部に取り込むことで上記のスキューの問題を低減できる。
【０００７】
図２は、図１に示したデータストローブ信号ＤＳを出力するＳＤＲＡＭを使用するメモリシステムにおける、ＳＤＲＡＭからのデータ読出動作を示す図である。図２に示すように、ＳＤＲＡＭ側では、読出（リード）コマンドが入力された後、所定のクロックサイクル数後にＤＳがハイインピーダンス状態から「低（Ｌ）」状態に変化する。ここでは、１．５クロック後に「Ｌ」になる。そして、その後のＤＳの「Ｌ」から「高（Ｈ）」への変化エッジと「Ｈ」から「Ｌ」への変化エッジの両方に合わせてデータＤＱが出力される。コントローラ側では、リードコマンドを出力した一定時間後ＤＳの取込みを開始し（ここでは１．５クロックと２．０クロックの間）、ＤＳの立ち上がりと立ち上がりに同期させてデータＤＱを取り込む。ＤＳとＤＱの配線長、レイアウト等を完全に同じにしておけば、ＤＳとＤＱ間のスキューをほぼゼロにすることが可能である。これにより、図１のようなメモリシステムで、どのＳＤＲＡＭからデータを読み出す場合でもコントローラ側ではＤＳを基準としてデータＤＱを取り込めば、読出データに対して常に最適なストローブ・ポイントに設定することができる。
【０００８】
図３は、データストローブ信号ＤＳを出力する従来のＳＤＲＡＭのデータ出力部の構成例を示す図である。図３に示すように、外部から入力されるクロックＣＬＫを取り込み内部クロックを生成するクロックバッファ１１と、メモリセルから読み出したデータのビット幅を変換する出力データマルチプレクサ２４と、出力データマルチプレクサ２４からの信号を外部に出力する出力データバッファ２６と、内部クロックからデータストローブ信号ＤＳを発生するためのもとになる原ＤＳ信号を生成する原ＤＳ発生回路２７と、原ＤＳ信号に従って外部にデータストローブ信号ＤＳを出力するＤＳ出力バッファ２９とを有する。出力バッファ２６は、原ＤＳ信号に従ってデータを出力する。
【０００９】
図４は、図１に示したコントローラ１０１の読出データを取り込む回路の従来の構成例を示す図である。図４に示すように、データＤＱとデータストローブ信号ＤＳ、及びクロックＣＬＫは入力バッファ６１、６２、及び６３に入力される。なお、ここでのクロックＣＬＫはコントローラ１０１の上位の要素から入力されるクロックであり、図１に示したＣＬＫとは異なる。図４に示したクロックから内部クロックが発生され、それから図１に示したクロックが出力される。図４に示した例では、ＳＤＲＡＭから続けて２回読み出される２つのデータの組みで１つのデータを形成しており、２つのデータを組みにして出力するようになっており、データラッチ回路６４と６５、データシフト回路６６、及びデータ転送回路６７と６８はそのための回路である。入力バッファ６２に取り込まれたＤＳは、遅延回路６９で遅延されてＤＤＳ信号とされた後、「Ｈ」エッジトリガ回路７０と「Ｌ」エッジトリガ回路７１に入力され、ＤＳの「Ｈ」エッジと「Ｌ」エッジに対応してラッチパルスＤＳＰＺとＤＳＰＸが発生される。「Ｈ」エッジトリガ回路７０のラッチパルスＤＳＰＺはデータラッチ回路６４に入力され、データラッチ回路６４はＤＳの「Ｈ」エッジから所定時間遅れてデータＤＱをラッチする。同様に、「Ｌ」エッジトリガ回路７１のラッチパルスＤＳＰＸはデータラッチ回路６５に入力され、データラッチ回路６５はＤＳの「Ｌ」エッジから所定時間遅れてデータＤＱをラッチする。また、「Ｌ」エッジトリガ回路７１のラッチパルスＤＳＰＸはデータシフト回路６６に入力され、データシフト回路６６はＤＳの「Ｌ」エッジから所定時間遅れてデータラッチ回路６４の出力をラッチする。これにより、２つのデータが揃うことになる。データ転送回路６７と６８は、転送クロックＤＱＴＺに同期してこれら２つのデータを転送する。
【００１０】
図２に示すように、ＤＱはＤＳの変化エッジで変化しており、取り込んだＤＳを直接「Ｈ」エッジトリガ回路７０と「Ｌ」エッジトリガ回路７１に入力してラッチパルスを発生したのでは、まだＤＱが安定した状態になっておらず、正確な取込みが行えない。そこで、遅延回路６９を使用して、データラッチ回路６４と６５でデータを取り込むタイミングが最適になるようにＤＳを遅らせている。
【００１１】
【発明が解決しようとする課題】
図５は、図４に示した読出データを取り込む回路の従来例における取込み動作のマージンを説明する図である。前述のように、ＤＳとＤＱ間のスキューをほぼゼロにするように配置するが、実際にはわずかな配線の違いや複数ビットのデータＤＱの配線パターンの違い等からこれを完全にゼロにすることはできず、例えば±０．５ｎｓ、トータルで１．０ｎｓのスキューがあるとする。また、データラッチ回路６４と６５でデータを取り込むためのパルス幅として、最低限必要な幅があり、これが１．５ｎｓであるとする。更に、複数の複数ビットのデータＤＱのコントローラ内でのレイアウトの差、配線長の差、更にはリードフレーム長の差等により０．５ｎｓの差が生じるとする。更に、図４の回路では遅延回路６９を使用しているが、チップ間で製造ばらつきがある上、温度や電源電圧の違いに応じてばらつきが生じる。これが１．０ｎｓ程度ある。そのため、全体としては４．０ｎｓ程度のマージンを見込む必要があり、これがＳＤＲＡＭの動作速度の限界を決定することになり、４．０ｎｓのマージンであれば、動作速度は２５０ＭＨｚになる。従って、これ以上の高速なＳＤＲＡＭを実現するには、この動作マージンを低減する必要がある。
【００１２】
本発明は、このようなＳＤＲＡＭからデータを読み出す場合のマージンを低減して、同期型メモリを使用したより高速で動作する半導体記憶装置システム及びそのための半導体記憶装置の実現を目的とする。
【００１３】
【課題を解決するための手段】
図６は本発明を適用した半導体記憶装置の基本構成を示す図であり、図７は本発明を適用した時のコントローラ側のデータ取込み回路の基本構成を示す図であり、図８は本発明の原理を説明する図であり、図９は本発明によるデータ取込みのマージンを説明する図である。
【００１４】
図６から図８に示すように、上記目的を実現するため、本発明の半導体記憶装置システム及び半導体記憶装置では、半導体記憶装置側で出力データとデータストローブ信号が正確に所定の位相になるように管理し、コントローラ側では受信したデータストローブ信号でただちにラッチパルスを発生できるようにすることで、従来必要であった遅延回路をなくし、この製造ばらつきや温度や電源電圧の違いよるばらつきのために必要であったマージンを低減する。
【００１５】
すなわち、本発明の半導体記憶装置システムは、少なくとも１個の半導体記憶装置と、半導体記憶装置との間でデータの入出力を行う制御装置とを備え、制御装置は、この制御装置が出力する第１の同期信号に同期して半導体記憶装置に記憶するデータ（ＤＱ）の出力を行い、半導体記憶装置は、この半導体記憶装置が出力する第２の同期信号（データストローブ信号ＤＳ）に同期して出力データの出力を行う半導体記憶装置システムにおいて、半導体記憶装置は、出力データと第２の同期信号が所定の位相になるようにする出力位相シフト回路２８を備えることを特徴とする。
【００１６】
また、本発明の半導体記憶装置は、出力用同期信号（データストローブ信号ＤＳ）を出力する出力用同期信号出力回路２９と、出力用同期信号に同期して出力データ（ＤＱ）を出力するデータ出力回路２６とを備える半導体記憶装置において、出力データと出力用同期信号が所定の位相になるようにする出力位相シフト回路２８を備えることを特徴とする。
【００１７】
図６に示すように、本発明の半導体記憶装置システム及び半導体記憶装置では、出力位相シフト回路２８により、出力データＤＱとデータストローブ信号ＤＳが所定の位相にされる。この位相は常時一定になるように管理され、具体的には、図８に示すように、出力データＤＱの変化エッジから位相角度α遅れてデータストローブ信号ＤＳが変化する位相関係になるようにされる。このαは、コントローラがＤＳを受信して直接「Ｈ」エッジトリガ回路７０と「Ｌ」エッジトリガ回路７１に入力してラッチパルスを発生すると、最適なラッチタイミングになるように決定される。従って、本発明を適用した場合には、図７に示すように、コントローラ側のデータ取込み回路に従来例で使用していた遅延回路を使用する必要がない。
【００１８】
図９に示すように、ＤＳを取り込んで発生された内部ＤＳは、遅延されることなくただちにラッチパルスＤＳＰＺを発生する。従って、従来例において使用されていた遅延回路のチップ間で製造ばらつきや、温度や電源電圧の違いによって生じていた１．０ｎｓ程度のマージンが低減できることになる。他のマージンは同じであるから、本発明を適用することにより、従来例に比べて動作マージンを４．０ｎｓから３．０ｎｓに低減でき、動作速度を３３０ＭＨｚに向上させることができる。
【００１９】
すでに説明したように、データストローブ信号ＤＳは、デューティが５０％の信号であることが望ましく、出力データの出力は、データストローブ信号ＤＳの１周期に２回行う。この場合、データストローブ信号ＤＳの出力データに対する位相は９０度と２７０度であることが望ましい。
また、各種のコントローラに対応できるように、出力位相シフト回路は、出力データとデータストローブ信号の位相差を複数の設定値に調整可能であることが望ましく、それは制御装置から設定可能であることが望ましい。その場合、出力データとデータストローブ信号の複数の位相差値に対応する複数の制御値を記憶し、制御装置からのコマンド信号に応じていずれかの制御値を選択して出力するモードレジスタを備える必要があり、出力位相シフト回路はモードレジスタの出力する制御値に基づいて位相を調整する。
【００２０】
【発明の実施の形態】
以下の説明では、本発明をシンクロナスＤＲＡＭに適用した実施例について述べるが、前述のように本発明はシンクロナスＤＲＡＭに限らず、外部から入力される信号に同期して出力信号が出力される半導体集積回路であればどのようなものにも適用可能である。
【００２１】
図１０は、本発明の第１実施例のシンクロナスＤＲＡＭ（ＳＤＲＡＭ）の全体構成を示す図である。図１０に示すように、ＳＤＲＡＭは、外部から入力されるクロックＣＬＫを受けるクロックバッファ１１と、クロックバッファ１１の出力から内部クロックを発生するクロック発生回路１２と、内部クロックからＣＬＫに同期した同期内部クロックＣＬＫＯＺを生成する位相調整回路１３と、ＣＬＫＯＺとＣＬＫの位相を比較して位相調整回路１３の制御信号を生成する位相比較回路１４と、コマンド信号を受けるコマンドレジスタ１５と、アドレス信号を受けるアドレスバファ１６と、アドレス信号のうちの行アドレスをラッチする行アドレスラッチ１７と、アドレス信号のうちの列アドレスをラッチする列アドレスラッチ１８と、行アドレスラッチ１７の出力する行アドレスをデコードする行デコーダ１９と、セルアレイ２０と、セルアレイ２０の入出力信号を増幅するセンスアンプ２１と、列アドレスラッチ１８の出力する列アドレスをデコードする列デコーダ２２と、ライトアンプ２３と、出力データマルチプレクサ２４と、データ入力バッファ２５と、データ出力バッファ２６と、データストローブ信号ＤＳの出力バッファ２９と、データストローブ信号ＤＳを発生させるための原ＤＳ信号を発生する位相シフト原ＤＳ発生回路３０とを有する。ここで、従来例と異なるのは、位相シフト原ＤＳ発生回路３０と、位相調整回路１３と、位相比較回路１４の部分のみであり、他の部分は従来通りであるので、ここでは説明を省略し、異なる部分についてのみ説明する。なお、センスアンプ２１とライトアンプ２３及び出力データマルチプレクサ２４を接続する内部データバスと、外部のデータバスのデータ幅は同一の場合も、内部データバスの方が２倍又は４倍等の場合もある。
【００２２】
図１１は、位相シフト原ＤＳ発生回路３０の構成を示す図である。図１１に示すように、位相シフト原ＤＳ発生回路３０は、直列に接続された４組のディレイ回路とバッファ回路の組み３１と３２、３３と３４、３５と３６、３７と３８を有している。各ディレイ回路と各バッファ回路は等価な構成を有しており、各ディレイ回路３１、３３、３５、３７の遅延量はディレイ制御回路４０により共通制御される。従って、各ディレイ回路の遅延量は同一である。最初のディレイ回路３１には同期内部クロックＣＬＫＯＺが入力される。位相比較回路３９はＣＬＫＯＺと最終のバッファ回路３８の出力の位相を比較し、その比較結果をディレイ制御回路４０に出力する。ディレイ制御回路４０は、その比較結果に基づいて、各ディレイ回路３１、３３、３５、３７の遅延量を共通に制御して、ＣＬＫＯＺと最終のバッファ回路３８の出力の位相が一致するように制御する。従って、ＣＬＫＯＺと最終のバッファ回路３８の出力の位相が一致した時には、各ディレイ回路３１、３３、３５、３７に入力する信号は、ちょうど１／４サイクル、すなわち９０°づつずれていることになる。直列に接続された３個のインバータとＡＮＤゲートの組みは、各ディレイ回路３１、３３、３５、３７に入力する信号の立ち上がりエッジ（Ｈエッジ）でクロックに比べて細いパルスを発生する回路である。ディレイ回路３１と３５の入力信号から生成された細いパルスをＯＲゲートで合成することにより生成された信号がφ０原ＤＳとなり、ディレイ回路３３と３７の入力信号から生成された細いパルスをＯＲゲートで合成することにより生成された信号がφ１／４原ＤＳとなる。上記の説明から明らかなように、φ１／４原ＤＳは、φ０原ＤＳに対して位相が９０°遅れた信号になっている。φ１／４原ＤＳはＤＳ出力バッファ２９のラッチパルスとして出力され、φ０原ＤＳはデータ出力バッファ２６のラッチパルスとして出力される。
【００２３】
図１２は、ディレイ回路３１とディレイ制御回路４０の構成を示す図であり、ディレイ回路３３、３５、３７もディレイ回路３１と同様の構成を有し、ディレイ制御回路４０からの信号で共通に制御されるが、ここでは省略してある。また、図１３は位相比較回路３９の構成を示す図であり、図１４は位相比較回路３９の動作を説明する図である。
【００２４】
図１２に示すように、ディレイ回路３１は、複数のインバータを直列に接続したインバータ列５２１と、入力の一方がインバータ列５２１の２段毎の出力を受けるように設けられた複数のＡＮＤゲート５２２−１、５２２−２、…、５２２−ｎで構成されるＡＮＤゲート列と、各ＡＮＤゲートの出力がゲートに印加され、ソースは接地され、ドレインが共通に接続されているＮ−チャンネルトランジスタ５２３−１、５２３−２、…、５２３−ｎで構成されるトランジスタ列と、各Ｎ−チャンネルトランジスタのドレインが共通に接続される信号線と電源の高電位側の間に接続された抵抗５２４と、入力がこの信号線に接続され内部クロックＣＬＫ２を出力するバッファ５２５とを備える。ディレイ制御回路４０は、アップ／ダウンカウンタ５２６とデコーダ５２７で構成され、アップ／ダウンカウンタ５２６は、ホールド信号ＨＯＬＤが“Ｌ”の時にはカウント動作を行わず、ホールド信号ＨＯＬＤが“Ｈ”の時に、遅延回路４１の出力するＣＬＫＯＺを遅延させた信号の立ち上がりに同期してカウント動作を行い、アップ／ダウン信号が“Ｈ”の時にはカウントアップし、“Ｌ”の時にはカウントダウンする。デコーダ５２７は、アップ・ダウンカウンタ５２６の出力をデコードし、いずれか１つの出力を「Ｈ」にし、他の出力を「Ｌ」にする。アップ・ダウンカウンタ５２６がカウントアップした場合には「Ｈ」にする出力位置を右にシフトし、カウントダウンする場合には「Ｈ」にする出力位置を左にシフトする。デコーダ５２７の出力は、順に各ＡＮＤゲート５２２−１、５２２−２、…、５２２−ｎのもう一方の入力に接続されており、デコーダ５２７から「Ｈ」が入力されるＡＮＤゲートだけが活性化される。そして、インバータ列の出力のうち、活性化されたＡＮＤゲートに入力される信号が内部クロックＣＬＫ２として出力されることになり、どのＡＮＤゲートを活性化するかにより、インバータ列を通過する段数が変化するので、内部クロックの遅延量を選択することができる。従って、遅延量制御の調整単位はインバータ２個分の遅延量である。
【００２５】
図１３に示すように、位相比較回路３９は、同期内部クロックＣＬＫＯＺをバッファ３８の出力するＣＬＫＯＺ−４’に同期してラッチするラッチ回路５３１と、同期内部クロックＣＬＫＯＺをＣＬＫＯＺ−４’を遅延回路５３３でディレイ回路３１の１段分の遅延量程度遅延させた信号に同期してラッチするラッチ回路５３２と、その出力ＰとＱを演算するＡＮＤゲートとＮＡＮＤゲートとインバータとで構成されている。図１４の（１）に示すように、ＣＬＫＯＺの変化に対して、ラッチ回路５３１と５３２がラッチするタイミングは図示のようにずれており、ＣＬＫＯＺ−４’の方が進んでいる状態ａの時には、ラッチ回路５３１と５３２の出力ＰとＱは共に「Ｌ」になり、ＣＬＫＯＺ−４’の方が遅れている状態ｃの時にはＰとＱは共に「Ｈ」になり、両方がほぼ一致している時にはＰが「Ｌ」で、Ｑが「Ｈ」になる。この場合の真理値表を（２）に示す。図１３の回路において、ＰとＱが共に「Ｌ」の時には、ＨＯＬＤが「Ｈ」になり、アップ／ダウン信号が「Ｈ」になり、ディレイ回路３１、３３、３５、３７の遅延量を増加させ、ＰとＱが共に「Ｈ」の時には、ＨＯＬＤが「Ｈ」になり、アップ／ダウン信号が「Ｌ」になり、ディレイ回路３１、３３、３５、３７の遅延量を減少させ、Ｐが「Ｌ」でＱが「Ｈ」の時には、ＨＯＬＤが「Ｌ」になりディレイ回路３１、３３、３５、３７の遅延量は変化しない。
【００２６】
図１５は、第１実施例のＳＤＲＡＭの出力動作を示す図である。図１１から図１３に示した回路により、図１５に示すようなφ０原ＤＳとφ１／４原ＤＳが発生される。なお、位相シフト原ＤＳ発生回路は、ＤＳの出力期間にかかわらず常時φ０原ＤＳとφ１／４原ＤＳを発生し、読出動作等に応じて出力を行うかどうかの制御は、図示していない制御回路により、データ出力バッファ２６とＤＳ出力バッファ２９で行われるものとする。図１５に示すように、データ出力バッファ２６は、図示の内部ＤＱをφ０原ＤＳに応じてラッチして出力し、図示のようなＤＱが出力される。また、ＤＳ出力バッファ２９は、図示のＣＬＫＯＺをφ１／４原ＤＳに応じてラッチして出力し、図示のようなＤＳが出力される。
【００２７】
以上のように、第１実施例のＳＤＲＡＭからは、クロックＣＬＫの１周期に２回データが出力され、データの出力から正確にクロックサイクルの９０°分遅れたタイミングで変化するデータストローブ信号ＤＳが出力される。従って、コントローラでは受信したＤＳから直接入力データのラッチ信号を生成することができる。
【００２８】
第１実施例では、位相シフト原ＤＳ発生回路で、図１５に示すようなクロックＣＬＫの２倍の周波数のφ０原ＤＳとφ１／４原ＤＳを発生させているが、クロックＣＬＫと同じ周波数の方がマージンが取りやすく、扱いやすい。そこで、第１実施例の変形例として、図１６に示すように、位相シフト原ＤＳ発生回路からは、３個のインバータとＡＮＤゲートを組み合わせたから発生される４個のパルスが、φ０原ＤＳ’、φ１／４原ＤＳ’、φ１／２原ＤＳ’、φ３／４原ＤＳ’として出力されるようにする。そして、データ出力バッファ２６には、φ０原ＤＳ’とφ１／２原ＤＳ’を、ＤＳ出力バッファ２９には、φ１／４原ＤＳ’とφ３／４原ＤＳ’を供給する。図１７は、この変形例における出力動作を示す図である。
【００２９】
図１８は、本発明の第２実施例の半導体装置の位相シフト原ＤＳ発生回路の構成を示す図である。図示のように、ディレイ回路とバッファ回路の組みが２ｎ組み設けられており、最終段の出力と同期内部クロックＣＬＫＯＺの位相が一致した時には、各段の信号は３６０°／２ｎだけずれていることになる。第１実施例と同様に、ＣＬＫＯＺとｎ段目の入力信号からパルス信号を生成してそれらを合成してφ０原ＤＳとする。１８０°ずれている各段の出力を組み合わせて同様にパルス信号を生成してそれらを合成すると、１８０°／ｎだけ位相がずれたラッチ信号が生成される。選択回路４８−１から４８−ｎ−１は、３個のインバータとＡＮＤゲートとＯＲゲートの組みを２つ含むと共に、選択回路４５からの選択信号に応じてＯＲゲートからの信号を出力するか出力しないかが選択可能になっている。
【００３０】
ＳＤＲＡＭは、コントローラからのコマンドに応じて動作モードが設定できるようになっており、コマンドデコーダ１５の出力からモードを判別するモードレジスタ４３が設けられている。第２実施例では、モードレジスタ４３に記憶するモードに、データストローブ信号ＤＳの出力データＤＱに対する位相を設定するモードを設けている。位相を設定するモードの入力に応じて、モードレジスタ４３は、上記の１８０°／ｎずつずれた位相のうちどれを選択するかを指示するデータを位相レジスタ４４に出力し、位相レジスタ４４はこの値を記憶して選択回路４５に出力する。選択回路４５は、この値に応じて選択回路４８−１から４８−ｎ−１のいずれかを選択して、シフトＤＳとして出力する。このシフトＤＳがＤＳ出力バッファに印加される。このような構成により、データストローブ信号ＤＳの出力データ信号ＤＱに対する位相が、コントローラ側から任意に設定できるようになる。
【００３１】
【発明の効果】
以上説明したように、本発明によれば、半導体記憶回路からのデータストローブ信号の出力を出力データに対して所定の位相にできるため、コントローラ側で遅延回路を設ける必要がなく、それにより生じるマージンを低減でき、高速化が可能になる。
【図面の簡単な説明】
【図１】シンクロナス・ＤＲＡＭ（ＳＤＲＡＭ）を使用するシステムの構成例を示す図である。
【図２】データストローブ信号を出力するＳＤＲＡＭからのデータの読出動作を示す図である。
【図３】従来のＳＤＲＡＭのデータ出力部の構成を示す図である。
【図４】コントローラのデータ取込み回路の従来例を示す図である。
【図５】従来例におけるコントローラでのデータ取込み動作を示す図である。
【図６】本発明のＳＤＲＡＭの基本構成を示す図である。
【図７】本発明を適用した時のコントローラ側のデータ取込み回路の構成を示す図である。
【図８】本発明の原理を説明する図である。
【図９】本発明によるデータの取込み時のマージンを示す図である。
【図１０】本発明の第１実施例のＳＤＲＡＭの全体構成を示す図である。
【図１１】第１実施例の位相シフト原ＤＳ発生回路の構成を示す図である。
【図１２】ディレイ回路とディレイ制御回路の構成を示す図である。
【図１３】位相比較回路の構成を示す図である。
【図１４】第１実施例の位相比較回路の動作を説明する図である。
【図１５】第１実施例でのＳＤＲＡＭの出力動作を示す図である。
【図１６】第１実施例の位相シフト原ＤＳ発生回路の変形例の構成を示す図である。
【図１７】第１実施例の変形例でのＳＤＲＡＭの出力動作を示す図である。
【図１８】第２実施例の位相シフト原ＤＳ発生回路の構成を示す図である。
【符号の説明】
１１…クロックバッファ
２４…出力データマルチプレクサ
２６…出力データバッファ
２７…原ＤＳ発生回路
２８…位相シフト回路
２９…ＤＳバッファ
Claims (20)
- 制御装置は、該制御装置が出力する第１の同期信号に同期して半導体記憶装置に記憶するデータの出力を行い、
前記半導体記憶装置は、該半導体記憶装置が出力する第２の同期信号に同期して該半導体記憶装置からの出力データの出力を行うことで前記半導体装置と前記制御装置との間でデータの入出力を行う半導体記憶装置システムにおいて、
前記半導体記憶装置は、
前記第１の同期信号に基づいて第３の同期信号を発生させる原ＤＳ発生回路と、
前記第３の同期信号に基づいて出力データの出力を行う出力データバッファと、
前記第３の同期信号に対して所定の位相を有する前記第２の同期信号を発生させる位相シフト回路と、
を備えることを特徴とする半導体記憶装置システム。 - 請求項１に記載の半導体記憶装置システムであって、
前記第２の同期信号はデータストローブ信号であり、
前記第２の同期信号を出力するＤＳ出力バッファを備える半導体記憶装置システム。 - 請求項１に記載の半導体記憶装置システムであって、
前記第２の同期信号は、デューティが５０％の信号である半導体記憶装置システム。 - 請求項３に記載の半導体記憶装置システムであって、
前記半導体記憶装置は、出力データの出力を、前記第２の同期信号の１周期に２回行う半導体記憶装置システム。 - 請求項４に記載の半導体記憶装置システムであって、
前記第２の同期信号の前記第３の同期信号に対する位相は、前記第２の同期信号の１／４クロックサイクルである半導体記憶装置システム。 - 請求項１から４のいずれか１項に記載の半導体記憶装置システムであって、
前記位相シフト回路は、前記第２の同期信号と前記第３の同期信号の位相差を複数の設定値に調整可能である半導体記憶装置システム。 - 請求項６に記載の半導体記憶装置システムであって、
前記第２の同期信号と前記第３の同期信号の前記位相差は、前記制御装置から設定可能である半導体記憶装置システム。 - 請求項７に記載の半導体記憶装置システムであって、
前記制御装置は、取り込んだ前記第２の同期信号に同期して前記半導体記憶装置からの前記出力データを取り込むのに適するように、前記第２の同期信号と前記第３の同期信号の前記位相差を設定するように、前記半導体記憶装置に要求する半導体記憶装置システム。 - 請求項７又は８に記載の半導体記憶装置システムであって、
前記半導体記憶装置は、前記第２の同期信号と前記第３の同期信号の複数の位相差値に対応する複数の制御値を記憶し、前記制御装置からのコマンド信号に応じていずれかの制御値を選択して出力するモードレジスタを備え、
前記位相シフト回路は、前記モードレジスタの出力する前記制御値に基づいて前記出力データと前記第２の同期信号の位相を調整する半導体記憶装置システム。 - 請求項１に記載の半導体記憶装置システムであって、
前記原ＤＳ発生回路と前記位相シフト回路を一体に形成した位相シフト原ＤＳ発生回路を備え、前記位相シフト原ＤＳ発生回路は前記第２及び第３の同期信号を並行して発生する半導体記憶装置システム。 - 半導体記憶装置であって、
外部から入力される第１の同期信号に同期して記憶するデータの入力を行い、
当該半導体記憶装置が出力する第２の同期信号に同期して当該半導体記憶装置からの出力データの出力を行い、
前記第１の同期信号に基づいて第３の同期信号を発生させる原ＤＳ発生回路と、
前記第３の同期信号に基づいて出力データの出力を行う出力データバッファと、
前記第３の同期信号と所定の位相を有する前記第２の同期信号を発生させる位相シフト回路と、
を備えることを特徴とする半導体記憶装置。 - 請求項１１に記載の半導体記憶装置であって、
前記第２の同期信号はデータストローブ信号であり、
前記第２の同期信号を出力するＤＳ出力バッファを備える半導体記憶装置。 - 請求項１１に記載の半導体記憶装置であって、
前記第２の同期信号は、デューティが５０％の信号である半導体記憶装置。 - 請求項１３に記載の半導体記憶装置であって、
前記半導体記憶装置は、出力データの出力を、前記第２の同期信号の１周期に２回行う半導体記憶装置。 - 請求項１４に記載の半導体記憶装置であって、
前記第２の同期信号の前記第３の同期信号に対する位相は、前記第２の同期信号の１／４クロックサイクルである半導体記憶装置システム。 - 請求項１１から１４のいずれか１項に記載の半導体記憶装置であって、
前記位相シフト回路は、前記第２の同期信号と前記第３の同期信号の位相差を複数の設定値に調整可能である半導体記憶装置。 - 請求項１６に記載の半導体記憶装置であって、
前記第２の同期信号と前記第３の同期信号の位相差は、外部から設定可能である半導体記憶装置。 - 請求項１７に記載の半導体記憶装置であって、
前記第２の同期信号と前記第３の同期信号の複数の位相差値に対応する複数の制御値を記憶し、外部からのコマンド信号に応じていずれかの制御値を選択して出力するモードレジスタを備え、
前記位相シフト回路は、前記モードレジスタの出力する前記制御値に基づいて前記第２の同期信号と前記第３の同期信号の位相を調整する半導体記憶装置。 - 請求項１１に記載の半導体記憶装置であって、
前記原ＤＳ発生回路と前記位相シフト回路を一体に形成した位相シフト原ＤＳ発生回路を備え、前記位相シフト原ＤＳ発生回路は前記第２及び第３の同期信号を並行して発生する半導体記憶装置。 - 制御装置が出力する第１の同期信号に同期して半導体記憶装置に記憶するデータの出力を行う制御装置との間でデータの入出力を行う半導体記憶装置において、
当該半導体記憶装置が出力する第２の同期信号に同期して該半導体記憶装置からの出力データの出力を行い、
前記第１の同期信号に基づいて第３の同期信号を発生させる原ＤＳ発生回路と、
前記第３の同期信号に基づいて出力データの出力を行う出力データバッファと、
前記第３の同期信号と所定の位相を有する前記第２の同期信号を発生させる位相シフト回路と、
を備えることを特徴とする半導体記憶装置。
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