JP4030207B2

JP4030207B2 - Driver circuit, receiver circuit, signal transmission system, and signal transmission method

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Publication number: JP4030207B2
Application number: JP37067098A
Authority: JP
Inventors: 泰孝田村
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-12-25
Filing date: 1998-12-25
Publication date: 2008-01-09
Anticipated expiration: 2018-12-25
Also published as: JP2000196681A

Description

【０００１】
【発明の属する技術分野】
本発明は信号伝送技術に関し、特に、高速の信号伝送を可能とするドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＤＲＡＭ等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、ＤＲＡＭ等の主記憶装置とプロセッサ（論理回路）との間の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード（プリント配線基板）間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化（信号振幅の低レベル化）等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要となって来ている。そこで、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、より一層の高精度で高速の信号伝送が可能な信号伝送技術の提供が要望されている。
【０００２】
【従来の技術】
図１は従来の信号伝送システムの一例を概略的に示す図であり、例えば、ＬＳＩ（半導体集積回路）の間の信号伝送の様子を示している。図１において、参照符号１０１はドライバ回路、１０２は信号伝送路（ケーブル）、１３１〜１３３は寄生インダクタ、１４１〜１４５は寄生容量、１０５は終端抵抗、そして、１０６はレシーバ回路を示している。ここで、例えば、寄生インダクタ１３１は半導体チップ（ドライバ回路）と外部ピンを繋ぐボンディングワイヤによるものを示し、寄生インダクタ１３２はパッケージやリード線によるものを示し、そして、寄生インダクタ１３３はコネクタによるものを示している。また、例えば、寄生容量１４１〜１４５は、それぞれ各部における寄生容量を示している。
【０００３】
【発明が解決しようとする課題】
ところで、例えば、ＬＳＩの間の信号伝送を高速化すると、その伝送される信号波形に含まれる高周波成分が増加する。
この高周波成分は、図１に示されるような信号伝送システムにおいて、ボンディングワイヤ、パッケージやリード線並びにソケット等のもつ寄生インダクタ１３１〜１３３、および、各部における寄生容量１４１〜１４５に振動的な挙動を引き起こすことになる。
【０００４】
その結果、伝送すべき信号の波形が乱れて、正しい信号伝送が困難になる。さらに、高周波成分を含む信号を信号線に流すと、他の信号線にクロストーク等の結合雑音が発生することにもなり、高精度で高速の信号伝送の妨げとなる。なお、このような問題は、ＬＳＩの間の信号伝送だけでなく、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード間の信号伝送や、チップ（ＬＳＩ）内における素子や回路ブロック間での信号伝送においても同様である。
【０００５】
本発明は、上述した従来技術における課題に鑑み、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送を可能とすることを目的としている。
【０００６】
【課題を解決するための手段】
本発明の第１の形態によれば、ドライバ側からレシーバ側へ信号を伝送する信号伝送方法であって、前記ドライバ側では、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該生成された送信信号を前記レシーバ側へ出力するようになっており、前記送信信号に用いる符号において、符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くするようにしたことを特徴とする信号伝送方法が提供される。
【０００７】
本発明の第２の形態によれば、ドライバ側に設けたドライバ回路から信号伝送路を介してレシーバ側のレシーバ回路へ信号を伝送する信号伝送システムであって、前記ドライバ回路は、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とする信号伝送システムが提供される。
【０００８】
本発明の第３の形態によれば、信号を伝送するためのドライバ回路であって、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とするドライバ回路が提供される。
本発明の第４の形態によれば、伝送される信号を遅延したデータ系列を重畳して生成され、符号１個当たりの立ち上がり時間および立ち下がり時間の合計が１ビットタイムの長さと同程度或いはより長い信号を受信するためのレシーバ回路であって、受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とするレシーバ回路が提供される。
【０００９】
図２および図３は本発明の原理を説明するための図である。なお、図２（ａ），図２（ｂ），図３（ａ）および図３（ｂ）において、縦軸は電圧Ｖを示し、また、横軸は時間ｔを示している。
ところで、信号にどれだけ高周波成分が含まれるかは、データ『０』および『１』に対応する符号波形がどれだけ高周波成分を持つかによって決まる。
【００１０】
まず、バイナリ値ｂ＝０または１を、ｃ＝−１または１に対応させて考えると、図２（ａ）に示されるように、ある系列｛ｂｎ｝に対応する信号波形（送り側の信号）は、系列｛ｃｎ｝を用いて
ｓ（ｔ）＝Σｃi ｕ（ｔ−ｉＴ）
と現される。ここで、ｓ（ｔ）は低レベル『Ｌ（０）』と高レベル『Ｈ（１）』の中間の基準電位Ｖref を基準にして測定された値とし、ｕ（ｔ）は仮想的な孤立パルスに対する応答である。
【００１１】
もし、理想的な信号伝送路を立ち上がり時間ゼロで駆動すれば、応答ｕ（ｔ）は、図２（ｂ）に示されるような矩形波となる。矩形波は、高周波成分を多く含むため信号ｓ（ｔ）も多くの高周波成分を含む。
ここで、ｕ（ｔ）の高周波成分を減らす１つの方法は、ｕ（ｔ）のパルス幅をできるだけ広くする（時間ｔの方向に延ばす）ことである。これは、パルス幅が広がれば、高周波成分は減少するからである。
【００１２】
一般に、パルス幅が広いということは、符号間の干渉が増加することを意味するため、信号伝送にとっては不都合であると考えられている。しかしながら、図３（ａ）に示されるように、ｕ（ｔ）のパルス幅を最大２Ｔ（Ｔはビットタイム：１符号の長さ）としても、ｔ＝０およびｔ＝２Ｔでのｕ（ｔ）の値をゼロにすることができれば、ｔ＝ｎＴ（ｎは整数）で信号のデータ０および１の判定をする限りにおいては、隣り合うビットタイム間での干渉はないことになる。すなわち、ｕ（ｔ）として、
ｕ（ｔ）＝０（ｔ＝０，ｔ＝２Ｔ）
ｕ（ｔ）＝Ｕmax （ｔ＝Ｔ，Ｕmax はｕの最大値）
となるような関数で高周波成分の小さなものを選べば良い。上記の関数の一番簡単な例としては、図３（ｂ）に示される三角波がある。
【００１３】
この図３（ｂ）に示されるような三角波は、一定の電流を積分することで得られる。つまり、送信信号が１で直前のビットタイムの値が０の場合は正電流を積分し、また、送信信号が０で前ビットタイムが１なら負電流を積分、そして、それ以外（前ビットタイムと同じ符号）なら電流をゼロとすればよい。
本発明は、このような波形を用いることにより、信号の立ち上がり時間をビットタイムＴと同じ値にまで増大させることができる。従って、ｄｉ／ｄｔ（電流の変化率）に比例するインダクティブな電圧やｄｖ／ｄｔ（電圧の変化率）に比例する容量電流を最小化することができる、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送が可能になる。
【００１４】
すなわち、本発明によれば、符号間干渉を十分小さな値に保ちつつ信号の立ち上がり時間を与えられたビットタイムのもとで最大にすることができ、信号に含まれる高周波成分が最小化されるため、寄生インダクタや容量による波形の乱れや信号線間の結合を防ぎ、高速の信号伝送を可能とすることができる。
【００１５】
【発明の実施の形態】
以下、本発明に係るドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法の実施例を図面を参照して詳述する。
図４は本発明の第１実施例としてのドライバ回路を概略的に示す回路図である。図４において、参照符号１１〜１４は定電流ドライバを示し、２１〜２３は遅延段（Ｄ）を示している。
【００１６】
図４に示されるように、本第１実施例のドライバ回路は、複数の（４つの）定電流ドライバ１１〜１４、および、複数の遅延段２１〜２３を備えて構成されている。定電流ドライバ１１には入力信号ＴＳi が直接供給され、定電流ドライバ１２には１つの遅延段２１を介して入力信号ＴＳi が供給され、定電流ドライバ１３には２つの遅延段２１および２２を介して入力信号ＴＳi が供給され、さらに、定電流ドライバ１４には３つの遅延段２１〜２３を介して入力信号ＴＳi が供給されている。そして、各定電流ドライバ１１〜１４の出力は共通接続され、出力信号ＴＳo が出力されるようになっている。ここで、各遅延段２１〜２３は、例えば、直列接続された偶数個数のインバータにより構成され、また、全ての遅延段２１〜２３による遅延時間（総遅延時間）は、ほぼ１ビットタイム（１符号の長さ）Ｔになるように決められている。
【００１７】
図５は図４に示すドライバ回路の動作を説明するための図であり、参照符号Ｒ１〜Ｒ４は、ドライバ回路の出力信号ＴＳo が低レベルＬ（０）から高レベルＨ（１）へ変化する場合の信号波形の立ち上がり部分を示している。
立ち上がり部分Ｒ１は、入力信号ＴＳi が直接供給される定電流ドライバ１１の出力の立ち上がりに対応し、また、立ち上がり部分Ｒ２は、１つの遅延段２１を介して入力信号ＴＳi が供給される定電流ドライバ１２の出力の立ち上がりに対応している。さらに、立ち上がり部分Ｒ３は、２つの遅延段２１および２２を介して入力信号ＴＳi が供給される定電流ドライバ１３の出力の立ち上がりに対応し、そして、立ち上がり部分Ｒ４は、３つの遅延段２１〜２３を介して入力信号ＴＳi が供給される定電流ドライバ１４の出力の立ち上がりに対応している。なお、出力信号ＴＳo が０から１へ変化する総時間は、ほぼ１ビットタイムＴと同程度になっている。
【００１８】
これにより、信号（ＴＳo)の高周波成分を減少させることができ、寄生要素（図１における寄生インダクタ１３１〜１３３や寄生容量１４１〜１４５）等による波形の乱れや信号線間の干渉を抑えることができる。
図６は本発明の第２実施例としてのドライバ回路を概略的に示すブロック回路図であり、図７は図６に示すドライバ回路で使用する４相クロックの一例を示すタイミング図である。図６において、参照符号３１〜３４は定電流ドライバを示し、４０は４相クロック発生回路を示し、そして、４１〜４４はＤ型フリップフロップ（D-F.F.）を示している。
【００１９】
図７に示されるように、４相クロック発生回路４０は、送信クロックＣＬＫに同期し、それぞれ位相が９０°異なるクロックφ１，φ２，φ３，φ４を出力するようになっており、これら４相のクロックφ１〜φ４はフリップフロップ４１〜４４に供給され、入力信号ＴＳi を各クロックφ１〜φ４のタイミング（例えば、立ち上がりタイミング）で取り込んでそれぞれ対応する定電流ドライバ３１〜３４へ供給するようになっている。
【００２０】
本第２実施例では、図４に示す第１実施例の遅延段２１〜２３の代わりに４相クロック発生回路４０を設け、クロックＣＬＫに同期した４相クロックによりフリップフロップ４１〜４４のデータ（入力信号ＴＳi ）の取り込みタイミングを制御するようになっている。ここで、４相クロック発生回路４０は、例えば、知られているＤＬＬ（Delay Locked Loop)回路等を用いて構成することで、半導体の製造プロセスやチップ温度の変化等に関わらず、第１実施例における遅延段（２１〜２３）の総遅延量に対応する時間を正確にビットタイム（Ｔ）に等しくすることができる。すなわち、本第２実施例では、半導体の製造プロセスやチップの温度変化等に依らず、常に、信号の高周波成分を減少させて寄生要素等による波形の乱れや信号線間の干渉を抑えること可能になる。なお、フリップフロップ４１〜４４の数および該フリップフロップを駆動するクロック（φ１〜φ４）は４つに限定されるものではないのはもちろんである。
【００２１】
図８は本発明の第３実施例としてのドライバ回路を概略的に示す回路図である。図８において、参照符号５１および５３は相補（差動）信号を出力する定電流ドライバ（プリドライバ）、５２は１ビットタイム（Ｔ）の遅延を与える遅延回路、５４，５７は抵抗、５５，５８は容量、そして、５６，５９は増幅器を示している。ここで、抵抗５４，容量５５並びに増幅器５６は積分回路５６０を構成し、また、抵抗５７，容量５８並びに増幅器５９は積分回路５９０を構成している。
【００２２】
図８に示されるように、本第３実施例のドライバ回路は、入力信号ＴＳi が直接供給されたプリドライバ５１の相補出力と、遅延回路５２により入力信号ＴＳi が１ビットタイムＴだけ遅延されて供給されたプリドライバ５３の相補出力とが逆極性となるように加算され、この加算された各出力を積分回路５６０および５９０で積分してユニットパルス応答が三角波となるドライバ回路の相補の出力信号ＴＳo および／ＴＳo を得るようになっている。
【００２３】
定電流出力のプリドライバ５１および５３は、直前のビットタイムと信号の符号（０，１）が異なるときにのみ正味の電流を出力するため、出力極性が逆の２つのプリドライバ５１および５３を組にして使い、それぞれを入力系列および１ビットタイムＴだけ遅延させた入力系列で駆動するようになっている。
そして、積分回路５６０および５９０の出力インピーダンスを信号伝送路（伝送線）の特性インピーダンス（例えば、５０Ω）に合わせることにより、消費電流の小さなドライバ回路を構成することができる。なお、積分回路の出力インピーダンスを信号伝送路の特性インピーダンスに合わせるのは、例えば、積分回路におけるトランジスタのサイズ等を調整して行うことになる。
【００２４】
図９は図８に示すドライバ回路の変形例を概略的に示す回路図であり、図８におけるプリドライバ５３の代わりに、入力信号ＴＳi および遅延回路５２により１ビットタイムＴだけ遅延された入力信号ＴＳi が供給されたエクスクルーシブ・オア（ＥＸＯＲ）ゲート５０を設け、このＥＸＯＲゲート５０の出力によりプリドライバ５１のイネーブル制御を行うようになっている。
【００２５】
すなわち、図９に示す第３実施例の変形例では、ＥＸＯＲゲート５０により、入力系列とこれを１ビットタイムＴだけ遅延させた系列とを比較して、両者が異なる時にのみプリドライバ５１を活性化して電流を流すようになっている。これにより、図８の第３実施例よりもプリドライバの消費電流を低減することができ、より一層少ない消費電流のドライバ回路とすることができる。
【００２６】
図１０は図８および図９に示すドライバ回路における定電流ドライバの一例を示す回路図である。
図１０に示されるように、図８および図９における相補信号を出力する定電流ドライバ（プリドライバ）５１は、それぞれＰＭＯＳトランジスタ５０１〜５０３、ＮＭＯＳトランジスタ５０４〜５０６、インバータ５０７により構成されている。ここで、トランジスタ５０２並びに５０４、および、トランジスタ５０３並びに５０５はそれぞれインバータを構成し、それぞれ入力信号ＴＳi およびその反転信号が入力されている。また、トランジスタ５０１および５０６のゲートには、それぞれバイアス電圧ＶcpおよびＶcnが印加され電流源として機能するようになっている。なお、定電流ドライバ５３の構成も定電流ドライバ５１と同様である。
【００２７】
なお、図９におけるプリドライバ５１として使用する場合、例えば、ＥＸＯＲゲート５０からのイネーブル信号をトランジスタ５０６のゲートに供給し、イネーブル信号が高レベルＨのときに回路を活性化するように構成すればよい。また、この図１０に示すプリドライバの回路は一例であり、他の様々な回路を適用することができる。
【００２８】
図１１は本発明の第４実施例としてのレシーバ回路を概略的に示すブロック回路図であり、図１２は図１１に示すレシーバ回路の動作を説明するための図である。図１１において、参照符号６はレシーバ回路、６０はレシーバアンプ、６１は位相インターポレータ、そして、６２はアップダウンカウンタを示している。レシーバアンプ６０には、ドライバ回路の出力信号（ＴＳo)が信号伝送路を介して入力信号ＲＳi として入力される。この入力信号ＲＳi として、まず、図１２（ａ）に示すようなデータ０，１を交互に並べた系列をドライバ回路からレシーバアンプ６０へ送信する。
【００２９】
レシーバ回路６では、送られてきたデータ０，１が交互に並べた系列（調整用符号系列）を受信し、図１２（ｂ）に示されるように、データが１から０へ変化するタイミング（ＬＰ１）、および、データが０から１へ変化するタイミング（ＬＰ２）をロックする。すなわち、レシーバアンプ６０の出力をアップダウン制御信号ＵＤＣとしてアップダウンカウンタ６２へ供給し、このアップダウンカウンタ６２の出力により位相インターポレータ６１を制御して、データが１から０およびデータ０から１へ変化するタイミングに同期するような受信クロックＣＫ’を求める。ここで、アップダウンカウンタ６２に供給されるアップダウン制御信号ＵＤＣは、例えば、レシーバアンプ６０による受信信号が『０』（データ０）であれば受信タイミングが早すぎたとして、位相インターポレータ６１を介して出力される受信クロック（ＣＫ’）のタイミングを遅らせ、逆に、また、レシーバアンプ６０による受信信号が『１』（データ１）であれば受信タイミングが遅すぎたとして、位受信クロック（ＣＫ’）のタイミングを早める。
【００３０】
上記の処理を繰り返すことにより、図１２（ｂ）に示されるように、受信クロックＣＫ’を供給することでレシーバ回路６（レシーバアンプ６０）の受信タイミング（データ取り込みタイミング）を受信信号がデータ１から０へ立ち上がる部分（ＬＰ１）およびデータ０から１へ立ち下がる部分（ＬＰ２）にロックさせる。さらに、図１２（ｃ）に示されるように、ロックしたタ後でロックしたときの受信クロック（ＣＫ’）の位相を略９０°シフトして（例えば、位相を９０°進めて）実際に使用する受信クロックＣＫを求める。ここで、受信クロックＣＫによるレシーバ回路６の受信タイミングＤＰ１およびＤＰ２では、受信信号が最大および最小になる。
【００３１】
このように、本第４実施例によれば、信号伝送路やドライバ回路の遅延特性によらず最適な受信タイミングを決めることができるため、高速の信号伝送が高いタイミングマージンで実行することが可能となる。
図１３は本発明の第５実施例としてのレシーバ回路を概略的に示すブロック回路図であり、図１４は図１３に示すレシーバ回路の動作を説明するための図である。図１３において、参照符号１０は波形調整ドライバ回路、２０は信号伝送路（ケーブル）、そして、６３はイコライズ回路を示している。
【００３２】
波形調整ドライバ回路１０は、例えば、入力信号ＴＳi における立ち上がりを制御し、例えば、図１４に示されるように、１ビットタイムＴで振幅が最大（Ａmax)となり、２Ｔで最大振幅Ａmax の３０％程度、３Ｔで最大振幅Ａmax の１０％程度、そして、４Ｔで最大振幅Ａmax の３％程度になるように波形を調整し、波形調整された信号ＴＳo を信号伝送路２０を介して受信側へ送る。受信側では、伝送された信号ＲＳi をイコライズ回路６３により、例えば、信号伝送路２０の特性（減衰特性等）を補償してドライバ部６０へ供給する。これにより、本第５実施例によれば、例えば、信号伝送路２０での高周波成分の減衰を補償することができ、より長距離の信号伝送が可能になる。なお、レシーバ回路６としては、後述するようなＰＲＤ回路（Partial Response Detector:部分応答検出回路）を適用することができる。
【００３３】
図１５は図１３に示すレシーバ回路におけるイコライズ回路の一例を示す回路図である。ここで、図１５は、イコライズ回路６３として差動入力ＲＳi,／ＲＳi を受け取るものを一例として示している。
図１５に示されるように、イコライズ回路６３は、フィルタ６３１、ＰＭＯＳトランジスタ６３２，６３３、および、ＮＭＯＳトランジスタ６３４〜６３８を備えて構成され、信号伝送路（２０）を介して伝送された差動信号（相補信号）ＲＳi,／ＲＳi を第１の差動対トランジスタ６３５，６３６のゲートで直接受け取ると共に、フィルタ６３１を介して第１の差動対トランジスタと並列に設けた第２の差動対トランジスタ６３４，６３７のゲートで受け取るようになっている。このフィルタ回路６３１により、入力する差動信号ＲＳi,／ＲＳi の高周波成分を補償（増強）して出力信号ＩＲＳo,／ＩＲＳo を次段のレシーバアンプ６０へ供給するようになっている。
【００３４】
図１６は本発明の第６実施例としての信号伝送システムを概略的に示すブロック回路図であり、また、図１７は図１６に示す信号伝送システムにおけるドライバ回路の動作を説明するための信号波形図である。
図１６に示されるように、ドライバ回路１０は、遅延回路１１１、インバータ１１２およびドライバアンプ１１３，１１４により構成され、また、レシーバ回路６は、遅延回路６４、加算回路６５およびレシーバアンプ６６によりＰＲＤとして構成されている。
【００３５】
送信側のドライバ回路１０において、入力信号ＴＳi は、ドライバアンプ１１４に直接入力されると共に、１ビットタイム（Ｔ）の遅延時間を与える遅延回路１１１およびインバータ１１２を介してドライバアンプ１１３に入力されている。すなわち、ドライバ回路１０は、多相クロックを用いた立ち上がり時間の制御回路を持つ２組のドライバアンプ１１３，１１４を使用し、一方のドライバアンプ１１４に通常の信号系列を入力し、他方のドライバアンプ１１３に１ビットタイム（Ｔ）だけ遅延すると共に反転した信号系列を入力し、両方のドライバアンプ１１３，１１４の出力を加えて信号伝送路（ケーブル）２０へ出力するようになっている。
【００３６】
ここで、ドライバアンプ１１３の出力レベルはＣ１倍（例えば、Ｃ１＝０．３〜０．４）され、また、ドライバアンプ１１４の出力レベルはＣ０倍（Ｃ０＝１）されるようになっている。ここで、図１７（ａ）に示されるように、ドライバ回路１０の出力信号ＴＳo としては、符号系列のデータが０から１へ、或いは、１から０へ変化する個所の振幅が強調（増強）されるような波形となっている。さらに、信号ＴＳo が信号伝送路２０を介してレシーバ回路６へ伝えられると、例えば、信号伝送路２０の伝送特性等により高周波成分が減衰して、図１７（ｂ）に示されるような理想に近い波形となるようにされている。また、受信側では、レシーバ回路６としてＰＲＤを用いることにより、あるビットタイムでの信号電圧のＣ２倍（例えば、Ｃ２＝０．５）を次のビットタイムでの受信電圧から差し引いて受信を行うようになっている。なお、Ｃ１の値は受信端で受信信号にオーバーシュートが生じないように調整を行い、この調整は実際の信号送受信に先立って、例えば、調整用の信号を送ることで行うことができる。また、Ｃ２の値は受信回路の感度が許す限り大きな値を前もって選んでおくのが好ましい。
【００３７】
このように、本第６実施例では、送信側のイコライズと受信側のイコライズを併用することで、ケーブル長をさらに長くすることができる利点がある。
次に、本第６実施例において、レシーバ回路６としてＰＲＤ方式相補型差動アンプを適用した場合を説明する。
図１８は図１６に示す信号伝送システムにおけるレシーバ回路の一構成例を示すブロック回路図であり、レシーバ回路６としてＰＲＤ方式相補型差動アンプを適用したものである。また、図１９は図１８に示すレシーバ回路で使用する制御信号の一例を示すタイミング図である。
【００３８】
図１８に示されるように、レシーバ回路６は、キャパシタ（容量Ｃ１０ａ，Ｃ２０ａ；Ｃ１０ｂ，Ｃ２０ｂ），および、トランスファゲート６１１〜６１４で構成されるＰＲＤ機能部分６０１の後段に、差動アンプ６０３および該差動アンプ６０３の入力ノードに対するアンプ用プリチャージ回路６０２を設けるようになっている。トランスファゲート６１１および６１４は制御信号φ２（／φ２）によりスイッチング制御され、また、トランスファゲート６１２および６１３は制御信号φ１（／φ１）によりスイッチング制御されている。ここで、信号／φ１，／φ２は、それぞれ信号φ１，φ２の反転論理の信号である。なお、クロックＣＫ（ＣＬＫ）に対する制御信号φ１およびφ２のタイミングは、図１９に示す通りである。
【００３９】
ここで、キャパシタＣ１０ａおよびＣ１０ｂの値をＣ１０とし、キャパシタＣ２０ａおよびＣ２０ｂの値をＣ２０とすると、これらのキャパシタの値Ｃ１０，Ｃ２０を、次の式：Ｃ１０／（Ｃ１０＋Ｃ２０）＝（１＋ｅｘｐ（−Ｔo ／τ））／２を満たすように決めれば符号間干渉は理論的には完全に除去することができる。ただし、理想状態ではこの式を満たすようにすればよいが、実際には寄生容量等が入るので、この式を満たすのに近い値の容量比に設定することになる。ここで、τは信号伝送路（２０）等の時定数を示し、Ｔo は１ビット分のデータがバスに現れる時間または１ビット分の周期を示している。
【００４０】
図２０は図１８に示すレシーバ回路の動作を説明するための図である。
図１８に示すレシーバ回路６は、制御信号φ１およびφ２を制御することにより、図２０（ａ）および図２０（ｂ）に示す動作を交互に行う。
すなわち、制御信号φ１が高レベル“Ｈ”（／φ１が低レベル“Ｌ”）で制御信号φ２が低レベル“Ｌ”（／φ２が高レベル“Ｈ”）のとき、図２０（ａ）に示されるように、符号間干渉成分除去（推定）動作が行われ、また、制御信号φ１が低レベル“Ｌ”で制御信号φ２が高レベル“Ｈ”のとき、図２０（ｂ）に示されるように、信号判定動作が行われる。なお、アンプ用プリチャージ回路６０２は、符号間干渉成分除去動作が行われる期間に差動アンプ６０３の入力ノードをプリチャージするようになっている。
【００４１】
このように、本第６実施例では、送信側の波形調整と受信側のＰＲＤを併用することにより、信号伝送路で生ずる符号間干渉を除去（推定）することができ、その結果、細い芯線を用いたケーブルでも高速信号を伝送することが可能になり、或いは、ケーブル長をさらに長くすることが可能になる。
上述したように、本発明の各実施例によれば、信号に含まれる高周波成分を最低限に抑えることができるため、寄生素子による波形の乱れや信号線間の干渉を最小に抑えて高速の信号伝送が可能になる。
【００４２】
以上において、本発明のドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法は、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード間の信号伝送だけでなく、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても適用することができる。
【００４３】
【発明の効果】
以上、詳述したように、本発明によれば、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送が可能になる。
【図面の簡単な説明】
【図１】従来の信号伝送システムの一例を概略的に示す図である。
【図２】本発明の原理を説明するための図（その１）である。
【図３】本発明の原理を説明するための図（その２）である。
【図４】本発明の第１実施例としてのドライバ回路を概略的に示す回路図である。
【図５】図４に示すドライバ回路の動作を説明するための図である。
【図６】本発明の第２実施例としてのドライバ回路を概略的に示すブロック回路図である。
【図７】図６に示すドライバ回路で使用する４相クロックの一例を示すタイミング図である。
【図８】本発明の第３実施例としてのドライバ回路を概略的に示す回路図である。
【図９】図８に示すドライバ回路の変形例を概略的に示す回路図である。
【図１０】図８および図９に示すドライバ回路における定電流ドライバの一例を示す回路図である。
【図１１】本発明の第４実施例としてのレシーバ回路を概略的に示すブロック回路図である。
【図１２】図１１に示すレシーバ回路の動作を説明するための図である。
【図１３】本発明の第５実施例としてのレシーバ回路を概略的に示すブロック回路図である。
【図１４】図１３に示すレシーバ回路の動作を説明するための図である。
【図１５】図１３に示すレシーバ回路におけるイコライズ回路の一例を示す回路図である。
【図１６】本発明の第６実施例としての信号伝送システムを概略的に示すブロック回路図である。
【図１７】図１６に示す信号伝送システムにおけるドライバ回路の動作を説明するための信号波形図である。
【図１８】図１６に示す信号伝送システムにおけるレシーバ回路の一構成例を示すブロック回路図である。
【図１９】図１８に示すレシーバ回路で使用する制御信号の一例を示すタイミング図である。
【図２０】図１８に示すレシーバ回路の動作を説明するための図である。
【符号の説明】
６，１０６…レシーバ回路
１０，１０１…ドライバ回路
１１〜１４，３１〜３４…定電流ドライバ
１０２，２０…信号伝送路（ケーブル）
２１〜２３…遅延段
４０…４相クロック発生回路
４１〜４４…Ｄ型フリップフロップ（D-F.F.)
５０…エクスクルーシブ・オア（ＥＸＯＲ）ゲート
５１，５３…定電流ドライバ（プリドライバ）
５２…遅延回路
６０…レシーバアンプ
６１…位相インターポレータ
６２…アップダウンカウンタ
６３…イコライズ回路
１０５…終端抵抗
１３１〜１３３…寄生インダクタ
１４１〜１４５…寄生容量
ＣＬＫ，ＣＫ…クロック
ＲＳi …レシーバ回路の入力信号
ＲＳo,／ＴＳo …レシーバ回路の出力信号
ＴＳi …ドライバ回路の入力信号
ＴＳo,／ＴＳo …ドライバ回路の出力信号
φ１，φ２，φ３，φ４…４相クロック[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal transmission technique, and more particularly to a driver circuit, a receiver circuit, a signal transmission system, and a signal transmission method that enable high-speed signal transmission.
In recent years, the performance of components constituting computers and other information processing devices has greatly improved. For example, the performance improvement of semiconductor storage devices such as DRAMs and processors is remarkable. As the performance of the semiconductor memory device, processor, etc. is improved, the performance of the system cannot be improved unless the signal transmission speed between components or elements is improved. Specifically, for example, a signal transmission speed between a main storage device such as a DRAM and a processor (logic circuit) is becoming an obstacle to improving the performance of the entire computer. Furthermore, not only signal transmission between the chassis and the board (printed wiring board) such as between the server and the main storage device or the server via the network, but also high integration and enlargement of the semiconductor chip and low power supply voltage. (Signal amplitude reduction) and the like, it is necessary to improve the signal transmission speed in signal transmission between chips and signal transmission between elements and circuit blocks in the chip. Therefore, it is desired to provide a signal transmission technique that can prevent waveform disturbance due to high-frequency components of signals and interference between signal lines, and can perform signal transmission with higher accuracy and higher speed.
[0002]
[Prior art]
FIG. 1 is a diagram schematically showing an example of a conventional signal transmission system, and shows, for example, the state of signal transmission between LSIs (semiconductor integrated circuits). In FIG. 1, reference numeral 101 is a driver circuit, 102 is a signal transmission path (cable), 131 to 133 are parasitic inductors, 141 to 145 are parasitic capacitances, 105 is a terminating resistor, and 106 is a receiver circuit. Here, for example, the parasitic inductor 131 is a bonding wire connecting a semiconductor chip (driver circuit) and an external pin, the parasitic inductor 132 is a package or a lead wire, and the parasitic inductor 133 is a connector. Show. Further, for example, parasitic capacitances 141 to 145 indicate the parasitic capacitances in the respective parts.
[0003]
[Problems to be solved by the invention]
By the way, for example, when signal transmission between LSIs is speeded up, high frequency components included in the transmitted signal waveform increase.
In the signal transmission system as shown in FIG. 1, this high-frequency component causes vibrational behavior in the parasitic inductors 131 to 133 such as bonding wires, packages, lead wires, and sockets, and the parasitic capacitors 141 to 145 in each part. Will cause.
[0004]
As a result, the waveform of the signal to be transmitted is disturbed, and correct signal transmission becomes difficult. Furthermore, if a signal containing a high-frequency component is passed through a signal line, coupling noise such as crosstalk is generated in the other signal lines, which hinders high-accuracy and high-speed signal transmission. Such problems include not only signal transmission between LSIs, but also signal transmission between enclosures and boards such as between a server and a main storage device or a server via a network, elements and circuits in a chip (LSI). The same applies to signal transmission between blocks.
[0005]
The present invention has been made in view of the above-described problems in the prior art, and an object of the present invention is to prevent waveform disturbance due to high-frequency components of signals and interference between signal lines, and to enable high-accuracy and high-speed signal transmission.
[0006]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a signal transmission method for transmitting a signal from a driver side to a receiver side, On the driver side, a transmission signal is generated by superimposing a data series obtained by delaying the transmitted signal, and the generated transmission signal is output to the receiver side, in front Sending In the code used for the transmission signal, there is provided a signal transmission method characterized in that the sum of the rise time and fall time per code is made equal to or longer than the length of one bit time.
[0007]
According to a second aspect of the present invention, there is provided a signal transmission system for transmitting a signal from a driver circuit provided on the driver side to a receiver circuit on the receiver side via a signal transmission path, the driver circuit comprising: A transmission signal is generated by superimposing a data series obtained by delaying the transmitted signal, and the transmission signal In the code used for the above, there is provided a signal transmission system comprising code length control means for making the sum of the rise time and fall time per code equal to or longer than the length of one bit time. The
[0008]
According to a third aspect of the present invention, there is provided a driver circuit for transmitting a signal, A transmission signal is generated by superimposing a data series obtained by delaying the transmitted signal, and the transmission signal There is provided a driver circuit comprising code length control means for making the sum of the rise time and fall time per code equal to or longer than the length of one bit time. .
According to a fourth aspect of the present invention, Generated by superimposing a delayed data sequence of the transmitted signal, A receiver circuit for receiving a signal in which the total rise time and fall time per code is equal to or longer than the length of one bit time, and the received signal in the latter half of the bit time at which the received signal is maximum There is provided a receiver circuit comprising reception signal determination means for determining the value of.
[0009]
2 and 3 are diagrams for explaining the principle of the present invention. 2A, 2B, 3A, and 3B, the vertical axis indicates the voltage V, and the horizontal axis indicates time t.
Incidentally, how much high-frequency components are included in the signal is determined by how much high-frequency components the code waveforms corresponding to the data “0” and “1” have.
[0010]
First, when the binary value b = 0 or 1 is considered to correspond to c = −1 or 1, as shown in FIG. 2A, the signal waveform corresponding to a certain sequence {bn} (the signal on the sending side) ) Using the sequence {cn}
s (t) = Σci u (t−iT)
It is expressed. Here, s (t) is a value measured with reference to a reference potential Vref intermediate between the low level “L (0)” and the high level “H (1)”, and u (t) is a virtual isolation. It is a response to a pulse.
[0011]
If an ideal signal transmission line is driven with a zero rise time, the response u (t) becomes a rectangular wave as shown in FIG. Since the rectangular wave contains many high frequency components, the signal s (t) also contains many high frequency components.
Here, one method for reducing the high-frequency component of u (t) is to make the pulse width of u (t) as wide as possible (extend it in the direction of time t). This is because the high frequency component decreases as the pulse width increases.
[0012]
In general, a wide pulse width means that interference between codes increases, and is considered inconvenient for signal transmission. However, as shown in FIG. 3A, even when the pulse width of u (t) is 2T at the maximum (T is the bit time: 1 code length), u (t at t = 0 and t = 2T If the value of) can be set to zero, there is no interference between adjacent bit times as long as the signal data 0 and 1 are determined at t = nT (n is an integer). That is, as u (t),
u (t) = 0 (t = 0, t = 2T)
u (t) = Umax (t = T, Umax is the maximum value of u)
It is sufficient to select a function with a small high-frequency component. The simplest example of the above function is a triangular wave shown in FIG.
[0013]
The triangular wave as shown in FIG. 3B is obtained by integrating a constant current. That is, if the transmission signal is 1 and the value of the previous bit time is 0, the positive current is integrated. If the transmission signal is 0 and the previous bit time is 1, the negative current is integrated. The current may be zero.
The present invention can increase the signal rise time to the same value as the bit time T by using such a waveform. Therefore, the inductive voltage proportional to di / dt (current change rate) and the capacity current proportional to dv / dt (voltage change rate) can be minimized. Interference between lines is prevented, and high-accuracy and high-speed signal transmission becomes possible.
[0014]
That is, according to the present invention, the signal rise time can be maximized under a given bit time while keeping the intersymbol interference at a sufficiently small value, and the high frequency component contained in the signal is minimized. Therefore, waveform disturbance due to parasitic inductors and capacitance and coupling between signal lines can be prevented, and high-speed signal transmission can be achieved.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a driver circuit, a receiver circuit, a signal transmission system, and a signal transmission method according to the present invention will be described below in detail with reference to the drawings.
FIG. 4 is a circuit diagram schematically showing a driver circuit as a first embodiment of the present invention. In FIG. 4, reference numerals 11 to 14 denote constant current drivers, and 21 to 23 denote delay stages (D).
[0016]
As shown in FIG. 4, the driver circuit according to the first embodiment includes a plurality of (four) constant current drivers 11 to 14 and a plurality of delay stages 21 to 23. The constant current driver 11 is directly supplied with the input signal TSi, the constant current driver 12 is supplied with the input signal TSi via one delay stage 21, and the constant current driver 13 is supplied with two delay stages 21 and 22. The input signal TSi is supplied to the constant current driver 14, and the input signal TSi is supplied to the constant current driver 14 through the three delay stages 21-23. The outputs of the constant current drivers 11 to 14 are connected in common and an output signal TSo is output. Here, each of the delay stages 21 to 23 is configured by, for example, an even number of inverters connected in series, and the delay time (total delay time) of all the delay stages 21 to 23 is approximately 1 bit time (1 The code length is determined to be T.
[0017]
FIG. 5 is a diagram for explaining the operation of the driver circuit shown in FIG. 4. Reference numerals R1 to R4 indicate that the output signal TSo of the driver circuit changes from the low level L (0) to the high level H (1). The rising part of the signal waveform in this case is shown.
The rising portion R1 corresponds to the rising of the output of the constant current driver 11 to which the input signal TSi is directly supplied, and the rising portion R2 is a constant current driver to which the input signal TSi is supplied through one delay stage 21. This corresponds to the rising of 12 outputs. Further, the rising portion R3 corresponds to the rising of the output of the constant current driver 13 to which the input signal TSi is supplied via the two delay stages 21 and 22, and the rising portion R4 is the three delay stages 21 to 23. This corresponds to the rising of the output of the constant current driver 14 to which the input signal TSi is supplied. The total time for the output signal TSo to change from 0 to 1 is approximately the same as the 1-bit time T.
[0018]
As a result, the high-frequency component of the signal (TSo) can be reduced, and waveform disturbances due to parasitic elements (parasitic inductors 131 to 133 and parasitic capacitors 141 to 145 in FIG. 1) and the like can be suppressed. it can.
FIG. 6 is a block circuit diagram schematically showing a driver circuit as a second embodiment of the present invention, and FIG. 7 is a timing chart showing an example of a four-phase clock used in the driver circuit shown in FIG. In FIG. 6, reference numerals 31 to 34 denote constant current drivers, 40 denotes a four-phase clock generation circuit, and 41 to 44 denote D-type flip-flops (DF.F.).
[0019]
As shown in FIG. 7, the four-phase clock generation circuit 40 outputs clocks φ1, φ2, φ3, and φ4 that are 90 ° different from each other in synchronization with the transmission clock CLK. The clocks φ1 to φ4 are supplied to the flip-flops 41 to 44, and the input signal TSi is taken in at the timing (for example, rising timing) of each clock φ1 to φ4 and supplied to the corresponding constant current drivers 31 to 34, respectively. Yes.
[0020]
In the second embodiment, a four-phase clock generation circuit 40 is provided in place of the delay stages 21 to 23 of the first embodiment shown in FIG. 4, and the data of the flip-flops 41 to 44 (by the four-phase clock synchronized with the clock CLK ( The input timing of the input signal TSi) is controlled. Here, the four-phase clock generation circuit 40 is configured using, for example, a known DLL (Delay Locked Loop) circuit, etc., so that the first implementation is possible regardless of the semiconductor manufacturing process, the chip temperature change, and the like. The time corresponding to the total delay amount of the delay stages (21-23) in the example can be exactly equal to the bit time (T). In other words, in the second embodiment, it is possible to always reduce the high-frequency component of the signal and suppress the disturbance of the waveform due to the parasitic element and the interference between the signal lines irrespective of the semiconductor manufacturing process and the temperature change of the chip. become. Of course, the number of flip-flops 41 to 44 and the clocks (φ1 to φ4) for driving the flip-flops are not limited to four.
[0021]
FIG. 8 is a circuit diagram schematically showing a driver circuit as a third embodiment of the present invention. In FIG. 8, reference numerals 51 and 53 are constant current drivers (predrivers) that output complementary (differential) signals, and 52 is 1 A delay circuit providing a bit time (T) delay, 54 and 57 are resistors, 55 and 58 are capacitors, and 56 and 59 are amplifiers. Here, the resistor 54, the capacitor 55, and the amplifier 56 constitute an integrating circuit 560, and the resistor 57, the capacitor 58 and the amplifier 59 constitute an integrating circuit 590.
[0022]
As shown in FIG. 8, in the driver circuit of the third embodiment, the input signal TSi is delayed by one bit time T by the complementary output of the pre-driver 51 to which the input signal TSi is directly supplied and the delay circuit 52. The supplied complementary outputs of the pre-driver 53 are added so as to have opposite polarities, and the added outputs are integrated by the integrating circuits 560 and 590 so that the unit pulse response becomes a triangular wave. TSo and / TSo are obtained.
[0023]
Since the constant current output pre-drivers 51 and 53 output a net current only when the signal bit (0, 1) is different from the immediately preceding bit time, the two pre-drivers 51 and 53 having opposite output polarities are output. They are used as a set, and each is driven by an input sequence and an input sequence delayed by one bit time T.
Then, by matching the output impedances of the integrating circuits 560 and 590 with the characteristic impedance (for example, 50Ω) of the signal transmission line (transmission line), a driver circuit with small current consumption can be configured. Note that the output impedance of the integration circuit is matched with the characteristic impedance of the signal transmission path by adjusting, for example, the transistor size in the integration circuit.
[0024]
FIG. 9 is a circuit diagram schematically showing a modification of the driver circuit shown in FIG. 8. In place of the pre-driver 53 in FIG. 8, an input signal TSi and an input signal delayed by 1 bit time T by a delay circuit 52 are shown. An exclusive OR (EXOR) gate 50 to which TSi is supplied is provided, and enable control of the pre-driver 51 is performed by the output of the EXOR gate 50.
[0025]
That is, in the modification of the third embodiment shown in FIG. 9, the EXOR gate 50 compares the input sequence with a sequence delayed by one bit time T, and activates the pre-driver 51 only when they are different. To flow current. As a result, the current consumption of the pre-driver can be reduced as compared with the third embodiment of FIG. 8, and a driver circuit with a much lower current consumption can be obtained.
[0026]
FIG. 10 is a circuit diagram showing an example of a constant current driver in the driver circuit shown in FIGS.
As shown in FIG. 10, the constant current driver (predriver) 51 that outputs complementary signals in FIGS. 8 and 9 includes PMOS transistors 501 to 503, NMOS transistors 504 to 506, and an inverter 507, respectively. Here, the transistors 502 and 504 and the transistors 503 and 505 constitute an inverter, respectively, and an input signal TSi and an inverted signal thereof are input thereto. Bias voltages Vcp and Vcn are applied to the gates of the transistors 501 and 506, respectively, so that they function as current sources. The configuration of the constant current driver 53 is the same as that of the constant current driver 51.
[0027]
When used as the pre-driver 51 in FIG. 9, for example, an enable signal from the EXOR gate 50 is supplied to the gate of the transistor 506, and the circuit is activated when the enable signal is at a high level H. Good. Further, the pre-driver circuit shown in FIG. 10 is an example, and various other circuits can be applied.
[0028]
FIG. 11 is a block circuit diagram schematically showing a receiver circuit as a fourth embodiment of the present invention, and FIG. 12 is a diagram for explaining the operation of the receiver circuit shown in FIG. In FIG. 11, reference numeral 6 is a receiver circuit, 60 is a receiver amplifier, 61 is a phase interpolator, and 62 is an up / down counter. The output signal (TSo) of the driver circuit is input to the receiver amplifier 60 as the input signal RSi through the signal transmission path. As this input signal RSi, first, a series of data 0 and 1 alternately arranged as shown in FIG. 12A is transmitted from the driver circuit to the receiver amplifier 60.
[0029]
The receiver circuit 6 receives a sequence (adjustment code sequence) in which the transmitted data 0 and 1 are alternately arranged, and as shown in FIG. 12B, the timing at which the data changes from 1 to 0 ( LP1) and the timing when data changes from 0 to 1 (LP2) are locked. That is, the output of the receiver amplifier 60 is supplied to the up / down counter 62 as the up / down control signal UDC, and the phase interpolator 61 is controlled by the output of the up / down counter 62 so that the data is 1 to 0 and the data 0 to 1 The reception clock CK ′ is obtained so as to be synchronized with the timing at which it changes. Here, the up / down control signal UDC supplied to the up / down counter 62 is assumed that the reception timing is too early if the received signal by the receiver amplifier 60 is “0” (data 0), for example, and the phase interpolator 61. The timing of the reception clock (CK ′) output via the receiver is delayed, and conversely, if the reception signal by the receiver amplifier 60 is “1” (data 1), the reception timing is too late. Advance the timing of (CK ').
[0030]
By repeating the above process, as shown in FIG. 12B, the reception clock CK ′ is supplied, so that the reception timing (data fetch timing) of the receiver circuit 6 (receiver amplifier 60) is the data 1 The portion that rises from 0 to 0 (LP1) and the portion that falls from data 0 to 1 (LP2) are locked. Further, as shown in FIG. 12C, the phase of the reception clock (CK ′) when the lock is performed after the lock is shifted by approximately 90 ° (for example, the phase is advanced by 90 °) and actually used. The reception clock CK is obtained. Here, at the reception timings DP1 and DP2 of the receiver circuit 6 by the reception clock CK, the reception signal becomes maximum and minimum.
[0031]
As described above, according to the fourth embodiment, the optimum reception timing can be determined regardless of the delay characteristics of the signal transmission path and the driver circuit, so that high-speed signal transmission can be executed with a high timing margin. It becomes.
FIG. 13 is a block circuit diagram schematically showing a receiver circuit as a fifth embodiment of the present invention, and FIG. 14 is a diagram for explaining the operation of the receiver circuit shown in FIG. In FIG. 13, reference numeral 10 denotes a waveform adjustment driver circuit, 20 denotes a signal transmission path (cable), and 63 denotes an equalizing circuit.
[0032]
For example, as shown in FIG. 14, the waveform adjustment driver circuit 10 controls the rising edge in the input signal TSi, and the amplitude is maximum (Amax) at 1 bit time T, and is about 30% of the maximum amplitude Amax at 2T. The waveform is adjusted so that the maximum amplitude Amax is about 10% at 3T and about 3% of the maximum amplitude Amax at 4T, and the waveform-adjusted signal TSo is sent to the receiving side via the signal transmission path 20. On the reception side, the transmitted signal RSi is supplied to the driver unit 60 by compensating the characteristics (attenuation characteristics, etc.) of the signal transmission path 20 by the equalizer circuit 63, for example. As a result, according to the fifth embodiment, for example, attenuation of high frequency components in the signal transmission path 20 can be compensated, and signal transmission over a longer distance becomes possible. As the receiver circuit 6, a PRD circuit (Partial Response Detector) described later can be applied.
[0033]
FIG. 15 is a circuit diagram showing an example of an equalize circuit in the receiver circuit shown in FIG. Here, FIG. 15 shows an example of the equalizer circuit 63 that receives the differential inputs RSi, / RSi.
As shown in FIG. 15, the equalizing circuit 63 includes a filter 631, PMOS transistors 632 and 633, and NMOS transistors 634 to 638, and is a differential signal transmitted via the signal transmission path (20). (Complementary signal) RSi, / RSi is directly received by the gates of the first differential pair transistors 635 and 636, and is provided in parallel with the first differential pair transistor via the filter 631. It is designed to be received at gates 634 and 637. The filter circuit 631 compensates (intensifies) the high frequency components of the input differential signals RSi and / RSi and supplies the output signals IRSo and / IRSo to the receiver amplifier 60 at the next stage.
[0034]
FIG. 16 is a block circuit diagram schematically showing a signal transmission system as a sixth embodiment of the present invention, and FIG. 17 is a signal waveform for explaining the operation of the driver circuit in the signal transmission system shown in FIG. FIG.
As shown in FIG. 16, the driver circuit 10 includes a delay circuit 111, an inverter 112, and driver amplifiers 113 and 114, and the receiver circuit 6 includes a delay circuit 64, an adder circuit 65, and a receiver amplifier 66 as a PRD. It is configured.
[0035]
In the driver circuit 10 on the transmission side, the input signal TSi is directly input to the driver amplifier 114 and input to the driver amplifier 113 via the delay circuit 111 and the inverter 112 that give a delay time of 1 bit time (T). Yes. That is, the driver circuit 10 uses two sets of driver amplifiers 113 and 114 having a rise time control circuit using a multiphase clock, and inputs a normal signal sequence to one driver amplifier 114, while the other driver amplifier. A signal sequence that is delayed by 1 bit time (T) and inverted is input to 113, and the outputs of both driver amplifiers 113 and 114 are added and output to the signal transmission line (cable) 20.
[0036]
Here, the output level of the driver amplifier 113 is C1 times (for example, C1 = 0.3 to 0.4), and the output level of the driver amplifier 114 is C0 times (C0 = 1). . Here, as shown in FIG. 17 (a), the output signal TSo of the driver circuit 10 emphasizes (intensifies) the amplitude of the portion where the code sequence data changes from 0 to 1 or from 1 to 0. It has a waveform like that. Further, when the signal TSo is transmitted to the receiver circuit 6 via the signal transmission path 20, for example, the high frequency component is attenuated due to the transmission characteristics of the signal transmission path 20, and the ideal as shown in FIG. It is designed to have a close waveform. On the reception side, by using PRD as the receiver circuit 6, reception is performed by subtracting C2 times the signal voltage at a certain bit time (for example, C2 = 0.5) from the reception voltage at the next bit time. It is like that. Note that the value of C1 is adjusted at the receiving end so that no overshoot occurs in the received signal, and this adjustment can be performed, for example, by sending a signal for adjustment prior to actual signal transmission / reception. The value of C2 is preferably selected in advance as large as the sensitivity of the receiving circuit allows.
[0037]
As described above, the sixth embodiment has an advantage that the cable length can be further increased by using the equalization on the transmission side and the equalization on the reception side in combination.
Next, a case where a PRD type complementary differential amplifier is applied as the receiver circuit 6 in the sixth embodiment will be described.
FIG. 18 is a block circuit diagram showing a configuration example of a receiver circuit in the signal transmission system shown in FIG. 16, in which a PRD-type complementary differential amplifier is applied as the receiver circuit 6. FIG. 19 is a timing chart showing an example of a control signal used in the receiver circuit shown in FIG.
[0038]
As shown in FIG. 18, the receiver circuit 6 includes a differential amplifier 603 and the rear stage of the PRD function part 601 including capacitors (capacitances C10a and C20a; C10b and C20b) and transfer gates 611 to 614. An amplifier precharge circuit 602 for the input node of the differential amplifier 603 is provided. Transfer gates 611 and 614 are switching-controlled by control signal φ2 (/ φ2), and transfer gates 612 and 613 are switching-controlled by control signal φ1 (/ φ1). Here, the signals / φ1 and / φ2 are inverted logic signals of the signals φ1 and φ2, respectively. The timings of the control signals φ1 and φ2 with respect to the clock CK (CLK) are as shown in FIG.
[0039]
Here, assuming that the values of the capacitors C10a and C10b are C10 and the values of the capacitors C20a and C20b are C20, the values C10 and C20 of these capacitors are expressed by the following formula: C10 / (C10 + C20) = (1 + exp (−To // If it is determined to satisfy τ)) / 2, the intersymbol interference can theoretically be completely eliminated. However, in the ideal state, it is sufficient to satisfy this equation. However, since a parasitic capacitance or the like actually enters, the capacitance ratio is set to a value close to satisfying this equation. Here, τ represents a time constant of the signal transmission path (20) or the like, and To represents a time when data for 1 bit appears on the bus or a cycle for 1 bit.
[0040]
FIG. 20 is a diagram for explaining the operation of the receiver circuit shown in FIG.
The receiver circuit 6 shown in FIG. 18 performs the operations shown in FIGS. 20A and 20B alternately by controlling the control signals φ1 and φ2.
That is, when the control signal φ1 is a high level “H” (/ φ1 is a low level “L”) and the control signal φ2 is a low level “L” (/ φ2 is a high level “H”), FIG. As shown in FIG. 20B, when the intersymbol interference component removal (estimation) operation is performed and the control signal φ1 is at the low level “L” and the control signal φ2 is at the high level “H”. Thus, the signal determination operation is performed. The amplifier precharge circuit 602 precharges the input node of the differential amplifier 603 during a period in which the intersymbol interference component removal operation is performed.
[0041]
As described above, in the sixth embodiment, by using both the waveform adjustment on the transmission side and the PRD on the reception side, it is possible to remove (estimate) the intersymbol interference that occurs in the signal transmission path. As a result, the thin core wire It is possible to transmit a high-speed signal even with a cable using the cable, or it is possible to further increase the cable length.
As described above, according to each embodiment of the present invention, high-frequency components included in a signal can be minimized, so that waveform disturbance due to parasitic elements and interference between signal lines can be minimized and high speed can be achieved. Signal transmission becomes possible.
[0042]
In the above, the driver circuit, the receiver circuit, the signal transmission system, and the signal transmission method of the present invention are not limited to the signal transmission between the chassis and the board such as the server and the main storage device or the server via the network, but also the signal between the chips. The present invention can also be applied to transmission and signal transmission between elements and circuit blocks in a chip.
[0043]
【The invention's effect】
As described above in detail, according to the present invention, it is possible to prevent waveform disturbance due to high frequency components of signals and interference between signal lines, and to perform high-speed signal transmission with high accuracy.
[Brief description of the drawings]
FIG. 1 is a diagram schematically showing an example of a conventional signal transmission system.
FIG. 2 is a diagram (part 1) for explaining the principle of the present invention;
FIG. 3 is a diagram (part 2) for explaining the principle of the present invention;
FIG. 4 is a circuit diagram schematically showing a driver circuit as a first embodiment of the present invention.
5 is a diagram for explaining the operation of the driver circuit shown in FIG. 4; FIG.
FIG. 6 is a block circuit diagram schematically showing a driver circuit as a second embodiment of the present invention.
7 is a timing chart showing an example of a four-phase clock used in the driver circuit shown in FIG.
FIG. 8 is a circuit diagram schematically showing a driver circuit as a third embodiment of the present invention.
9 is a circuit diagram schematically showing a modification of the driver circuit shown in FIG. 8. FIG.
10 is a circuit diagram showing an example of a constant current driver in the driver circuit shown in FIGS. 8 and 9. FIG.
FIG. 11 is a block circuit diagram schematically showing a receiver circuit as a fourth embodiment of the present invention.
12 is a diagram for explaining the operation of the receiver circuit shown in FIG. 11; FIG.
FIG. 13 is a block circuit diagram schematically showing a receiver circuit as a fifth embodiment of the present invention.
14 is a diagram for explaining the operation of the receiver circuit shown in FIG. 13; FIG.
15 is a circuit diagram showing an example of an equalize circuit in the receiver circuit shown in FIG. 13;
FIG. 16 is a block circuit diagram schematically showing a signal transmission system as a sixth embodiment of the present invention.
17 is a signal waveform diagram for explaining the operation of the driver circuit in the signal transmission system shown in FIG. 16;
18 is a block circuit diagram showing a configuration example of a receiver circuit in the signal transmission system shown in FIG.
FIG. 19 is a timing chart showing an example of a control signal used in the receiver circuit shown in FIG.
20 is a diagram for explaining the operation of the receiver circuit shown in FIG. 18;
[Explanation of symbols]
6,106 ... Receiver circuit
10, 101 ... Driver circuit
11 to 14, 31 to 34, constant current drivers
102, 20 ... Signal transmission path (cable)
21-23 ... Delay stage
40. Four-phase clock generation circuit
41-44 ... D type flip-flop (DF.F.)
50 ... Exclusive OR (EXOR) gate
51, 53 ... Constant current driver (pre-driver)
52. Delay circuit
60 ... Receiver amplifier
61 ... Phase interpolator
62 ... Up / down counter
63 ... Equalize circuit
105 ... Terminal resistance
131-133 ... Parasitic inductor
141-145 ... parasitic capacitance
CLK, CK ... clock
RSi ... Receiver circuit input signal
RSo, / TSo ... Receiver circuit output signal
TSi: Driver circuit input signal
TSo, / TSo ... Driver circuit output signal
φ1, φ2, φ3, φ4 ... 4 phase clock

Claims

ドライバ側からレシーバ側へ信号を伝送する信号伝送方法であって、
前記ドライバ側では、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該生成された送信信号を前記レシーバ側へ出力するようになっており、
前記送信信号に用いる符号において、符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くするようにしたことを特徴とする信号伝送方法。A signal transmission method for transmitting a signal from a driver side to a receiver side,
On the driver side, a transmission signal is generated by superimposing a data series obtained by delaying the transmitted signal, and the generated transmission signal is output to the receiver side,
Before the code used Kioku Shin signal, the signal transmission method being characterized in that so as to be longer than comparable or the length of 1 bit time the sum of rise and fall times per code.

請求項１に記載の信号伝送方法において、前記レシーバ側では、前記送信信号に対応するレシーバ側の受信信号が最大となるビットタイムの後半で該受信信号の値を判定するようにしたことを特徴とする信号伝送方法。2. The signal transmission method according to claim 1 , wherein the value of the received signal is determined on the receiver side in the latter half of the bit time at which the received signal on the receiver side corresponding to the transmission signal is maximized. A signal transmission method.

請求項２に記載の信号伝送方法において、前記レシーバ側では、前記送信信号に対応する伝送されたデータ０および１が交互に続く調整用符号系列に対して、該データ０および１を判定する場合のしきい値となる受信タイミングを与える受信クロックタイミングを検出し、該検出された受信クロックタイミングの位相を所定値シフトして最適受信タイミングを得るようにしたことを特徴とする信号伝送方法。3. The signal transmission method according to claim 2, wherein the receiver side determines the data 0 and 1 for an adjustment code sequence in which transmitted data 0 and 1 corresponding to the transmission signal are alternately continued. A signal transmission method comprising: detecting a reception clock timing that provides a reception timing that is a threshold value of the signal; and shifting the phase of the detected reception clock timing by a predetermined value to obtain an optimal reception timing.

請求項２に記載の信号伝送方法において、前記レシーバ側では、前記受信信号の符号間干渉を除去するためのイコライズ処理を行うようにしたことを特徴とする信号伝送方法。 3. The signal transmission method according to claim 2, wherein an equalization process for removing intersymbol interference of the received signal is performed on the receiver side.

請求項４に記載の信号伝送方法において、前記レシーバ側での符号干渉を除去するために、前記ドライバ側における送信信号の立ち上がり時間の調整と、前記レシーバ側でのイコライズ処理の調整との双方を行うようにしたことを特徴とする信号伝送方法。 5. The signal transmission method according to claim 4, wherein both adjustment of a rising time of a transmission signal on the driver side and adjustment of equalization processing on the receiver side are performed in order to remove code interference on the receiver side. A signal transmission method characterized by being performed.

請求項１〜５のいずれか１項に記載の信号伝送方法において、前記送信信号の生成は、前記伝送される信号を複数の遅延手段で遅延し、該各遅延手段の出力を対応するドライバ手段で駆動し、該各ドライバ手段の出力を重畳して行うことを特徴とする信号伝送方法。 6. The signal transmission method according to claim 1, wherein the transmission signal is generated by delaying the transmitted signal by a plurality of delay means and corresponding output of each delay means. The signal transmission method is characterized in that the output of each of the driver means is superimposed and performed .

請求項１〜５のいずれか１項に記載の信号伝送方法において、前記送信信号の生成は、前記伝送される信号を複数のデータ取り込み手段によりそれぞれ異なるタイミングで取り込んで保持し、該各データ取り込み手段の出力を重畳して行うことを特徴とする信号伝送方法。 6. The signal transmission method according to claim 1, wherein the generation of the transmission signal is performed by capturing and holding the transmitted signal at different timings by a plurality of data capturing units. signal transmission method and performing by superimposing the output means.

請求項１〜５のいずれか１項に記載の信号伝送方法において、前記送信信号の生成は、前記伝送される信号と該伝送される信号の反転論理信号を１ビットタイムだけ遅延した信号とを重畳して行うことを特徴とする信号伝送方法。 The signal transmission method according to claim 1, wherein the generation of the transmission signal includes: the transmitted signal and a signal obtained by delaying an inverted logic signal of the transmitted signal by one bit time. A signal transmission method which is performed by superimposing .

ドライバ側に設けたドライバ回路から信号伝送路を介してレシーバ側のレシーバ回路へ信号を伝送する信号伝送システムであって、
前記ドライバ回路は、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とする信号伝送システム。 A signal transmission system for transmitting a signal from a driver circuit provided on the driver side to a receiver circuit on the receiver side via a signal transmission path,
The driver circuit generates a transmission signal by superimposing a data series obtained by delaying the transmitted signal, and in a code used for the transmission signal, the sum of the rise time and the fall time for each code is 1 bit. A signal transmission system comprising code length control means for making the same or longer time length .

請求項９に記載の信号伝送システムにおいて、前記レシーバ回路は、前記送信信号に対応するレシーバ側での受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とする信号伝送システム。10. The signal transmission system according to claim 9 , wherein the receiver circuit includes a received signal determination unit that determines a value of the received signal in the latter half of the bit time at which the received signal on the receiver side corresponding to the transmitted signal is maximized. A signal transmission system characterized by that.

請求項９に記載の信号伝送システムにおいて、前記符号長制御手段は、送信クロックと同期した多相クロックを発生する多相クロック発生手段と、該多相クロック発生手段により発生された多相クロックにより順次駆動される複数のユニットドライバとを備えたことを特徴とする信号伝送システム。10. The signal transmission system according to claim 9 , wherein the code length control means includes a multiphase clock generation means for generating a multiphase clock synchronized with a transmission clock, and a multiphase clock generated by the multiphase clock generation means. A signal transmission system comprising a plurality of unit drivers that are sequentially driven .

請求項９に記載の信号伝送システムにおいて、前記符号長制御手段は、
送信されるべきバイナリ信号の第１の系列、および、該第１の系列に１ビットタイム或いはその整数倍の遅延を与えた第２の系列により駆動される複数の定電流出力ドライバと、
該複数の定電流出力ドライバの出力を結合することで該各定電流出力ドライバの電流和を形成する電流和生成手段と、
該電流和を積分して電圧を出力する積分手段と、を備えたことを特徴とする信号伝送システム。The signal transmission system according to claim 9 , wherein the code length control means includes:
A plurality of constant current output drivers driven by a first sequence of binary signals to be transmitted, and a second sequence in which the first sequence is delayed by one bit time or an integral multiple thereof ;
Current sum generation means for combining the outputs of the plurality of constant current output drivers to form a current sum of the constant current output drivers;
And a signal transmission system comprising: integrating means for integrating the current sum and outputting a voltage .

請求項１０に記載の信号伝送システムにおいて、前記受信信号判定手段は、
伝送されたデータ０および１が交互に続く調整用符号系列に対して、該データ０および１を判定する場合のしきい値となる受信タイミングを与える受信クロックタイミングを検出する受信クロックタイミング検出手段と、該検出された受信クロックタイミングの位相を所定値シフトして最適受信タイミングを得る最適受信タイミング生成手段と、を備えたことを特徴とする信号伝送システム。 The signal transmission system according to claim 10, wherein the received signal determination unit includes:
Reception clock timing detection means for detecting a reception clock timing that gives a reception timing as a threshold for determining the data 0 and 1 for the adjustment code sequence in which the transmitted data 0 and 1 are alternately continued; And an optimum reception timing generation means for obtaining an optimum reception timing by shifting the phase of the detected reception clock timing by a predetermined value .

請求項９に記載の信号伝送システムにおいて、前記レシーバ回路は、前記受信信号の符号間干渉を除去するためのイコライズ回路を備えたことを特徴とする信号伝送システム。10. The signal transmission system according to claim 9 , wherein the receiver circuit includes an equalizing circuit for removing intersymbol interference of the received signal .

請求項１３に記載の信号伝送システムにおいて、前記ドライバ回路は、
前記レシーバ側での符号干渉を除去するために、前記ドライバ回路における送信信号の立ち上がり時間の調整と、前記レシーバ回路におけるイコライズ処理の調整との双方を行う調整手段を備えたことを特徴とする信号伝送システム。The signal transmission system according to claim 13, wherein the driver circuit includes:
In order to remove code interference on the receiver side, a signal is provided that includes adjustment means for adjusting both the rise time of the transmission signal in the driver circuit and the adjustment of equalization processing in the receiver circuit. Transmission system .

信号を伝送するためのドライバ回路であって、
前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号１個当たりの立ち上がり時間および立ち下がり時間の合計を１ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とするドライバ回路。 A driver circuit for transmitting a signal,
A transmission signal is generated by superimposing a data sequence obtained by delaying the transmitted signal, and in the code used for the transmission signal, the total rise time and fall time for each code is the same as the length of one bit time. A driver circuit comprising code length control means for making the degree or longer .

請求項１６に記載のドライバ回路において、前記符号長制御手段は、送信クロックと同期した多相クロックを発生する多相クロック発生手段と、該多相クロック発生手段により発生された多相クロックにより順次駆動される複数のユニットドライバとを備えたことを特徴とするドライバ回路。17. The driver circuit according to claim 16, wherein the code length control means sequentially uses a multiphase clock generation means for generating a multiphase clock synchronized with a transmission clock, and a multiphase clock generated by the multiphase clock generation means. A driver circuit comprising a plurality of unit drivers to be driven .

請求項１６に記載のドライバ回路において、前記符号長制御手段は、
送信されるべきバイナリ信号の第１の系列、および、該第１の系列に１ビットタイム或いはその整数倍の遅延を与えた第２の系列により駆動される複数の定電流出力ドライバと、
該複数の定電流出力ドライバの出力を結合することで該各定電流出力ドライバの電流和を形成する電流和生成手段と、
該電流和を積分して電圧を出力する積分手段と、を備えたことを特徴とするドライバ回路。The driver circuit according to claim 16, wherein the code length control means includes:
A plurality of constant current output drivers driven by a first series of binary signals to be transmitted, and a second series in which the first series is delayed by one bit time or an integral multiple thereof;
Current sum generation means for combining the outputs of the plurality of constant current output drivers to form a current sum of the constant current output drivers;
And a integrating circuit that integrates the current sum and outputs a voltage .

伝送される信号を遅延したデータ系列を重畳して生成され、符号１個当たりの立ち上がり時間および立ち下がり時間の合計が１ビットタイムの長さと同程度或いはより長い信号を受信するためのレシーバ回路であって、A receiver circuit for receiving a signal generated by superimposing a delayed data sequence of a signal to be transmitted and having a total rise time and fall time per code equal to or longer than the length of one bit time. There,
受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とするレシーバ回路。 A receiver circuit comprising: a received signal determining means for determining a value of the received signal in the latter half of the bit time when the received signal is maximum.

請求項１９に記載のレシーバ回路において、前記受信信号判定手段は、The receiver circuit according to claim 19, wherein the received signal determining means comprises:
伝送されたデータ０および１が交互に続く調整用符号系列に対して、該データ０および１を判定する場合のしきい値となる受信タイミングを与える受信クロックタイミングを検出する受信クロックタイミング検出手段と、該検出された受信クロックタイミングの位相を所定値シフトして最適受信タイミングを得る最適受信タイミング生成手段とを備えたことを特徴とするレシーバ回路。Reception clock timing detection means for detecting a reception clock timing that gives a reception timing as a threshold for determining the data 0 and 1 with respect to the adjustment code sequence in which the transmitted data 0 and 1 continues alternately; A receiver circuit comprising: an optimum reception timing generation means for obtaining an optimum reception timing by shifting the phase of the detected reception clock timing by a predetermined value.

請求項１９に記載のレシーバ回路において、該レシーバ回路は、前記受信信号の符号間干渉を除去するためのイコライズ回路を備えたことを特徴とするレシーバ回路。20. The receiver circuit according to claim 19, further comprising an equalize circuit for removing intersymbol interference of the received signal.