JP4030207B2 - Driver circuit, receiver circuit, signal transmission system, and signal transmission method - Google Patents
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Description
【0001】
【発明の属する技術分野】
本発明は信号伝送技術に関し、特に、高速の信号伝送を可能とするドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法に関する。
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、DRAM等の半導体記憶装置やプロセッサ等の性能向上は目を見張るものがある。そして、この半導体記憶装置やプロセッサ等の性能向上に伴って、各部品或いは要素間の信号伝送速度を向上させなければ、システムの性能を向上させることができないという事態になって来ている。具体的に、例えば、DRAM等の主記憶装置とプロセッサ(論理回路)との間の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。さらに、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード(プリント配線基板)間の信号伝送だけでなく、半導体チップの高集積化並びに大型化、および、電源電圧の低電圧化(信号振幅の低レベル化)等により、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても信号伝送速度の向上が必要となって来ている。そこで、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、より一層の高精度で高速の信号伝送が可能な信号伝送技術の提供が要望されている。
【0002】
【従来の技術】
図1は従来の信号伝送システムの一例を概略的に示す図であり、例えば、LSI(半導体集積回路)の間の信号伝送の様子を示している。図1において、参照符号101はドライバ回路、102は信号伝送路(ケーブル)、131〜133は寄生インダクタ、141〜145は寄生容量、105は終端抵抗、そして、106はレシーバ回路を示している。ここで、例えば、寄生インダクタ131は半導体チップ(ドライバ回路)と外部ピンを繋ぐボンディングワイヤによるものを示し、寄生インダクタ132はパッケージやリード線によるものを示し、そして、寄生インダクタ133はコネクタによるものを示している。また、例えば、寄生容量141〜145は、それぞれ各部における寄生容量を示している。
【0003】
【発明が解決しようとする課題】
ところで、例えば、LSIの間の信号伝送を高速化すると、その伝送される信号波形に含まれる高周波成分が増加する。
この高周波成分は、図1に示されるような信号伝送システムにおいて、ボンディングワイヤ、パッケージやリード線並びにソケット等のもつ寄生インダクタ131〜133、および、各部における寄生容量141〜145に振動的な挙動を引き起こすことになる。
【0004】
その結果、伝送すべき信号の波形が乱れて、正しい信号伝送が困難になる。さらに、高周波成分を含む信号を信号線に流すと、他の信号線にクロストーク等の結合雑音が発生することにもなり、高精度で高速の信号伝送の妨げとなる。なお、このような問題は、LSIの間の信号伝送だけでなく、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード間の信号伝送や、チップ(LSI)内における素子や回路ブロック間での信号伝送においても同様である。
【0005】
本発明は、上述した従来技術における課題に鑑み、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送を可能とすることを目的としている。
【0006】
【課題を解決するための手段】
本発明の第1の形態によれば、ドライバ側からレシーバ側へ信号を伝送する信号伝送方法であって、前記ドライバ側では、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該生成された送信信号を前記レシーバ側へ出力するようになっており、前記送信信号に用いる符号において、符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くするようにしたことを特徴とする信号伝送方法が提供される。
【0007】
本発明の第2の形態によれば、ドライバ側に設けたドライバ回路から信号伝送路を介してレシーバ側のレシーバ回路へ信号を伝送する信号伝送システムであって、前記ドライバ回路は、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とする信号伝送システムが提供される。
【0008】
本発明の第3の形態によれば、信号を伝送するためのドライバ回路であって、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とするドライバ回路が提供される。
本発明の第4の形態によれば、伝送される信号を遅延したデータ系列を重畳して生成され、符号1個当たりの立ち上がり時間および立ち下がり時間の合計が1ビットタイムの長さと同程度或いはより長い信号を受信するためのレシーバ回路であって、受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とするレシーバ回路が提供される。
【0009】
図2および図3は本発明の原理を説明するための図である。なお、図2(a),図2(b),図3(a)および図3(b)において、縦軸は電圧Vを示し、また、横軸は時間tを示している。
ところで、信号にどれだけ高周波成分が含まれるかは、データ『0』および『1』に対応する符号波形がどれだけ高周波成分を持つかによって決まる。
【0010】
まず、バイナリ値b=0または1を、c=−1または1に対応させて考えると、図2(a)に示されるように、ある系列{bn}に対応する信号波形(送り側の信号)は、系列{cn}を用いて
s(t)=Σci u(t−iT)
と現される。ここで、s(t)は低レベル『L(0)』と高レベル『H(1)』の中間の基準電位Vref を基準にして測定された値とし、u(t)は仮想的な孤立パルスに対する応答である。
【0011】
もし、理想的な信号伝送路を立ち上がり時間ゼロで駆動すれば、応答u(t)は、図2(b)に示されるような矩形波となる。矩形波は、高周波成分を多く含むため信号s(t)も多くの高周波成分を含む。
ここで、u(t)の高周波成分を減らす1つの方法は、u(t)のパルス幅をできるだけ広くする(時間tの方向に延ばす)ことである。これは、パルス幅が広がれば、高周波成分は減少するからである。
【0012】
一般に、パルス幅が広いということは、符号間の干渉が増加することを意味するため、信号伝送にとっては不都合であると考えられている。しかしながら、図3(a)に示されるように、u(t)のパルス幅を最大2T(Tはビットタイム:1符号の長さ)としても、t=0およびt=2Tでのu(t)の値をゼロにすることができれば、t=nT(nは整数)で信号のデータ0および1の判定をする限りにおいては、隣り合うビットタイム間での干渉はないことになる。すなわち、u(t)として、
u(t)=0(t=0,t=2T)
u(t)=Umax (t=T,Umax はuの最大値)
となるような関数で高周波成分の小さなものを選べば良い。上記の関数の一番簡単な例としては、図3(b)に示される三角波がある。
【0013】
この図3(b)に示されるような三角波は、一定の電流を積分することで得られる。つまり、送信信号が1で直前のビットタイムの値が0の場合は正電流を積分し、また、送信信号が0で前ビットタイムが1なら負電流を積分、そして、それ以外(前ビットタイムと同じ符号)なら電流をゼロとすればよい。
本発明は、このような波形を用いることにより、信号の立ち上がり時間をビットタイムTと同じ値にまで増大させることができる。従って、di/dt(電流の変化率)に比例するインダクティブな電圧やdv/dt(電圧の変化率)に比例する容量電流を最小化することができる、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送が可能になる。
【0014】
すなわち、本発明によれば、符号間干渉を十分小さな値に保ちつつ信号の立ち上がり時間を与えられたビットタイムのもとで最大にすることができ、信号に含まれる高周波成分が最小化されるため、寄生インダクタや容量による波形の乱れや信号線間の結合を防ぎ、高速の信号伝送を可能とすることができる。
【0015】
【発明の実施の形態】
以下、本発明に係るドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法の実施例を図面を参照して詳述する。
図4は本発明の第1実施例としてのドライバ回路を概略的に示す回路図である。図4において、参照符号11〜14は定電流ドライバを示し、21〜23は遅延段(D)を示している。
【0016】
図4に示されるように、本第1実施例のドライバ回路は、複数の(4つの)定電流ドライバ11〜14、および、複数の遅延段21〜23を備えて構成されている。定電流ドライバ11には入力信号TSi が直接供給され、定電流ドライバ12には1つの遅延段21を介して入力信号TSi が供給され、定電流ドライバ13には2つの遅延段21および22を介して入力信号TSi が供給され、さらに、定電流ドライバ14には3つの遅延段21〜23を介して入力信号TSi が供給されている。そして、各定電流ドライバ11〜14の出力は共通接続され、出力信号TSo が出力されるようになっている。ここで、各遅延段21〜23は、例えば、直列接続された偶数個数のインバータにより構成され、また、全ての遅延段21〜23による遅延時間(総遅延時間)は、ほぼ1ビットタイム(1符号の長さ)Tになるように決められている。
【0017】
図5は図4に示すドライバ回路の動作を説明するための図であり、参照符号R1〜R4は、ドライバ回路の出力信号TSo が低レベルL(0)から高レベルH(1)へ変化する場合の信号波形の立ち上がり部分を示している。
立ち上がり部分R1は、入力信号TSi が直接供給される定電流ドライバ11の出力の立ち上がりに対応し、また、立ち上がり部分R2は、1つの遅延段21を介して入力信号TSi が供給される定電流ドライバ12の出力の立ち上がりに対応している。さらに、立ち上がり部分R3は、2つの遅延段21および22を介して入力信号TSi が供給される定電流ドライバ13の出力の立ち上がりに対応し、そして、立ち上がり部分R4は、3つの遅延段21〜23を介して入力信号TSi が供給される定電流ドライバ14の出力の立ち上がりに対応している。なお、出力信号TSo が0から1へ変化する総時間は、ほぼ1ビットタイムTと同程度になっている。
【0018】
これにより、信号(TSo)の高周波成分を減少させることができ、寄生要素(図1における寄生インダクタ131〜133や寄生容量141〜145)等による波形の乱れや信号線間の干渉を抑えることができる。
図6は本発明の第2実施例としてのドライバ回路を概略的に示すブロック回路図であり、図7は図6に示すドライバ回路で使用する4相クロックの一例を示すタイミング図である。図6において、参照符号31〜34は定電流ドライバを示し、40は4相クロック発生回路を示し、そして、41〜44はD型フリップフロップ(D-F.F.)を示している。
【0019】
図7に示されるように、4相クロック発生回路40は、送信クロックCLKに同期し、それぞれ位相が90°異なるクロックφ1,φ2,φ3,φ4を出力するようになっており、これら4相のクロックφ1〜φ4はフリップフロップ41〜44に供給され、入力信号TSi を各クロックφ1〜φ4のタイミング(例えば、立ち上がりタイミング)で取り込んでそれぞれ対応する定電流ドライバ31〜34へ供給するようになっている。
【0020】
本第2実施例では、図4に示す第1実施例の遅延段21〜23の代わりに4相クロック発生回路40を設け、クロックCLKに同期した4相クロックによりフリップフロップ41〜44のデータ(入力信号TSi )の取り込みタイミングを制御するようになっている。ここで、4相クロック発生回路40は、例えば、知られているDLL(Delay Locked Loop)回路等を用いて構成することで、半導体の製造プロセスやチップ温度の変化等に関わらず、第1実施例における遅延段(21〜23)の総遅延量に対応する時間を正確にビットタイム(T)に等しくすることができる。すなわち、本第2実施例では、半導体の製造プロセスやチップの温度変化等に依らず、常に、信号の高周波成分を減少させて寄生要素等による波形の乱れや信号線間の干渉を抑えること可能になる。なお、フリップフロップ41〜44の数および該フリップフロップを駆動するクロック(φ1〜φ4)は4つに限定されるものではないのはもちろんである。
【0021】
図8は本発明の第3実施例としてのドライバ回路を概略的に示す回路図である。図8において、参照符号51および53は相補(差動)信号を出力する定電流ドライバ(プリドライバ)、52は1ビットタイム(T)の遅延を与える遅延回路、54,57は抵抗、55,58は容量、そして、56,59は増幅器を示している。ここで、抵抗54,容量55並びに増幅器56は積分回路560を構成し、また、抵抗57,容量58並びに増幅器59は積分回路590を構成している。
【0022】
図8に示されるように、本第3実施例のドライバ回路は、入力信号TSi が直接供給されたプリドライバ51の相補出力と、遅延回路52により入力信号TSi が1ビットタイムTだけ遅延されて供給されたプリドライバ53の相補出力とが逆極性となるように加算され、この加算された各出力を積分回路560および590で積分してユニットパルス応答が三角波となるドライバ回路の相補の出力信号TSo および/TSo を得るようになっている。
【0023】
定電流出力のプリドライバ51および53は、直前のビットタイムと信号の符号(0,1)が異なるときにのみ正味の電流を出力するため、出力極性が逆の2つのプリドライバ51および53を組にして使い、それぞれを入力系列および1ビットタイムTだけ遅延させた入力系列で駆動するようになっている。
そして、積分回路560および590の出力インピーダンスを信号伝送路(伝送線)の特性インピーダンス(例えば、50Ω)に合わせることにより、消費電流の小さなドライバ回路を構成することができる。なお、積分回路の出力インピーダンスを信号伝送路の特性インピーダンスに合わせるのは、例えば、積分回路におけるトランジスタのサイズ等を調整して行うことになる。
【0024】
図9は図8に示すドライバ回路の変形例を概略的に示す回路図であり、図8におけるプリドライバ53の代わりに、入力信号TSi および遅延回路52により1ビットタイムTだけ遅延された入力信号TSi が供給されたエクスクルーシブ・オア(EXOR)ゲート50を設け、このEXORゲート50の出力によりプリドライバ51のイネーブル制御を行うようになっている。
【0025】
すなわち、図9に示す第3実施例の変形例では、EXORゲート50により、入力系列とこれを1ビットタイムTだけ遅延させた系列とを比較して、両者が異なる時にのみプリドライバ51を活性化して電流を流すようになっている。これにより、図8の第3実施例よりもプリドライバの消費電流を低減することができ、より一層少ない消費電流のドライバ回路とすることができる。
【0026】
図10は図8および図9に示すドライバ回路における定電流ドライバの一例を示す回路図である。
図10に示されるように、図8および図9における相補信号を出力する定電流ドライバ(プリドライバ)51は、それぞれPMOSトランジスタ501〜503、NMOSトランジスタ504〜506、インバータ507により構成されている。ここで、トランジスタ502並びに504、および、トランジスタ503並びに505はそれぞれインバータを構成し、それぞれ入力信号TSi およびその反転信号が入力されている。また、トランジスタ501および506のゲートには、それぞれバイアス電圧VcpおよびVcnが印加され電流源として機能するようになっている。なお、定電流ドライバ53の構成も定電流ドライバ51と同様である。
【0027】
なお、図9におけるプリドライバ51として使用する場合、例えば、EXORゲート50からのイネーブル信号をトランジスタ506のゲートに供給し、イネーブル信号が高レベルHのときに回路を活性化するように構成すればよい。また、この図10に示すプリドライバの回路は一例であり、他の様々な回路を適用することができる。
【0028】
図11は本発明の第4実施例としてのレシーバ回路を概略的に示すブロック回路図であり、図12は図11に示すレシーバ回路の動作を説明するための図である。図11において、参照符号6はレシーバ回路、60はレシーバアンプ、61は位相インターポレータ、そして、62はアップダウンカウンタを示している。レシーバアンプ60には、ドライバ回路の出力信号(TSo)が信号伝送路を介して入力信号RSi として入力される。この入力信号RSi として、まず、図12(a)に示すようなデータ0,1を交互に並べた系列をドライバ回路からレシーバアンプ60へ送信する。
【0029】
レシーバ回路6では、送られてきたデータ0,1が交互に並べた系列(調整用符号系列)を受信し、図12(b)に示されるように、データが1から0へ変化するタイミング(LP1)、および、データが0から1へ変化するタイミング(LP2)をロックする。すなわち、レシーバアンプ60の出力をアップダウン制御信号UDCとしてアップダウンカウンタ62へ供給し、このアップダウンカウンタ62の出力により位相インターポレータ61を制御して、データが1から0およびデータ0から1へ変化するタイミングに同期するような受信クロックCK’を求める。ここで、アップダウンカウンタ62に供給されるアップダウン制御信号UDCは、例えば、レシーバアンプ60による受信信号が『0』(データ0)であれば受信タイミングが早すぎたとして、位相インターポレータ61を介して出力される受信クロック(CK’)のタイミングを遅らせ、逆に、また、レシーバアンプ60による受信信号が『1』(データ1)であれば受信タイミングが遅すぎたとして、位受信クロック(CK’)のタイミングを早める。
【0030】
上記の処理を繰り返すことにより、図12(b)に示されるように、受信クロックCK’を供給することでレシーバ回路6(レシーバアンプ60)の受信タイミング(データ取り込みタイミング)を受信信号がデータ1から0へ立ち上がる部分(LP1)およびデータ0から1へ立ち下がる部分(LP2)にロックさせる。さらに、図12(c)に示されるように、ロックしたタ後でロックしたときの受信クロック(CK’)の位相を略90°シフトして(例えば、位相を90°進めて)実際に使用する受信クロックCKを求める。ここで、受信クロックCKによるレシーバ回路6の受信タイミングDP1およびDP2では、受信信号が最大および最小になる。
【0031】
このように、本第4実施例によれば、信号伝送路やドライバ回路の遅延特性によらず最適な受信タイミングを決めることができるため、高速の信号伝送が高いタイミングマージンで実行することが可能となる。
図13は本発明の第5実施例としてのレシーバ回路を概略的に示すブロック回路図であり、図14は図13に示すレシーバ回路の動作を説明するための図である。図13において、参照符号10は波形調整ドライバ回路、20は信号伝送路(ケーブル)、そして、63はイコライズ回路を示している。
【0032】
波形調整ドライバ回路10は、例えば、入力信号TSi における立ち上がりを制御し、例えば、図14に示されるように、1ビットタイムTで振幅が最大(Amax)となり、2Tで最大振幅Amax の30%程度、3Tで最大振幅Amax の10%程度、そして、4Tで最大振幅Amax の3%程度になるように波形を調整し、波形調整された信号TSo を信号伝送路20を介して受信側へ送る。受信側では、伝送された信号RSi をイコライズ回路63により、例えば、信号伝送路20の特性(減衰特性等)を補償してドライバ部60へ供給する。これにより、本第5実施例によれば、例えば、信号伝送路20での高周波成分の減衰を補償することができ、より長距離の信号伝送が可能になる。なお、レシーバ回路6としては、後述するようなPRD回路(Partial Response Detector:部分応答検出回路)を適用することができる。
【0033】
図15は図13に示すレシーバ回路におけるイコライズ回路の一例を示す回路図である。ここで、図15は、イコライズ回路63として差動入力RSi,/RSi を受け取るものを一例として示している。
図15に示されるように、イコライズ回路63は、フィルタ631、PMOSトランジスタ632,633、および、NMOSトランジスタ634〜638を備えて構成され、信号伝送路(20)を介して伝送された差動信号(相補信号)RSi,/RSi を第1の差動対トランジスタ635,636のゲートで直接受け取ると共に、フィルタ631を介して第1の差動対トランジスタと並列に設けた第2の差動対トランジスタ634,637のゲートで受け取るようになっている。このフィルタ回路631により、入力する差動信号RSi,/RSi の高周波成分を補償(増強)して出力信号IRSo,/IRSo を次段のレシーバアンプ60へ供給するようになっている。
【0034】
図16は本発明の第6実施例としての信号伝送システムを概略的に示すブロック回路図であり、また、図17は図16に示す信号伝送システムにおけるドライバ回路の動作を説明するための信号波形図である。
図16に示されるように、ドライバ回路10は、遅延回路111、インバータ112およびドライバアンプ113,114により構成され、また、レシーバ回路6は、遅延回路64、加算回路65およびレシーバアンプ66によりPRDとして構成されている。
【0035】
送信側のドライバ回路10において、入力信号TSi は、ドライバアンプ114に直接入力されると共に、1ビットタイム(T)の遅延時間を与える遅延回路111およびインバータ112を介してドライバアンプ113に入力されている。すなわち、ドライバ回路10は、多相クロックを用いた立ち上がり時間の制御回路を持つ2組のドライバアンプ113,114を使用し、一方のドライバアンプ114に通常の信号系列を入力し、他方のドライバアンプ113に1ビットタイム(T)だけ遅延すると共に反転した信号系列を入力し、両方のドライバアンプ113,114の出力を加えて信号伝送路(ケーブル)20へ出力するようになっている。
【0036】
ここで、ドライバアンプ113の出力レベルはC1倍(例えば、C1=0.3〜0.4)され、また、ドライバアンプ114の出力レベルはC0倍(C0=1)されるようになっている。ここで、図17(a)に示されるように、ドライバ回路10の出力信号TSo としては、符号系列のデータが0から1へ、或いは、1から0へ変化する個所の振幅が強調(増強)されるような波形となっている。さらに、信号TSo が信号伝送路20を介してレシーバ回路6へ伝えられると、例えば、信号伝送路20の伝送特性等により高周波成分が減衰して、図17(b)に示されるような理想に近い波形となるようにされている。また、受信側では、レシーバ回路6としてPRDを用いることにより、あるビットタイムでの信号電圧のC2倍(例えば、C2=0.5)を次のビットタイムでの受信電圧から差し引いて受信を行うようになっている。なお、C1の値は受信端で受信信号にオーバーシュートが生じないように調整を行い、この調整は実際の信号送受信に先立って、例えば、調整用の信号を送ることで行うことができる。また、C2の値は受信回路の感度が許す限り大きな値を前もって選んでおくのが好ましい。
【0037】
このように、本第6実施例では、送信側のイコライズと受信側のイコライズを併用することで、ケーブル長をさらに長くすることができる利点がある。
次に、本第6実施例において、レシーバ回路6としてPRD方式相補型差動アンプを適用した場合を説明する。
図18は図16に示す信号伝送システムにおけるレシーバ回路の一構成例を示すブロック回路図であり、レシーバ回路6としてPRD方式相補型差動アンプを適用したものである。また、図19は図18に示すレシーバ回路で使用する制御信号の一例を示すタイミング図である。
【0038】
図18に示されるように、レシーバ回路6は、キャパシタ(容量C10a,C20a;C10b,C20b),および、トランスファゲート611〜614で構成されるPRD機能部分601の後段に、差動アンプ603および該差動アンプ603の入力ノードに対するアンプ用プリチャージ回路602を設けるようになっている。トランスファゲート611および614は制御信号φ2(/φ2)によりスイッチング制御され、また、トランスファゲート612および613は制御信号φ1(/φ1)によりスイッチング制御されている。ここで、信号/φ1,/φ2は、それぞれ信号φ1,φ2の反転論理の信号である。なお、クロックCK(CLK)に対する制御信号φ1およびφ2のタイミングは、図19に示す通りである。
【0039】
ここで、キャパシタC10aおよびC10bの値をC10とし、キャパシタC20aおよびC20bの値をC20とすると、これらのキャパシタの値C10,C20を、次の式:C10/(C10+C20)=(1+exp(−To /τ))/2を満たすように決めれば符号間干渉は理論的には完全に除去することができる。ただし、理想状態ではこの式を満たすようにすればよいが、実際には寄生容量等が入るので、この式を満たすのに近い値の容量比に設定することになる。ここで、τは信号伝送路(20)等の時定数を示し、To は1ビット分のデータがバスに現れる時間または1ビット分の周期を示している。
【0040】
図20は図18に示すレシーバ回路の動作を説明するための図である。
図18に示すレシーバ回路6は、制御信号φ1およびφ2を制御することにより、図20(a)および図20(b)に示す動作を交互に行う。
すなわち、制御信号φ1が高レベル“H”(/φ1が低レベル“L”)で制御信号φ2が低レベル“L”(/φ2が高レベル“H”)のとき、図20(a)に示されるように、符号間干渉成分除去(推定)動作が行われ、また、制御信号φ1が低レベル“L”で制御信号φ2が高レベル“H”のとき、図20(b)に示されるように、信号判定動作が行われる。なお、アンプ用プリチャージ回路602は、符号間干渉成分除去動作が行われる期間に差動アンプ603の入力ノードをプリチャージするようになっている。
【0041】
このように、本第6実施例では、送信側の波形調整と受信側のPRDを併用することにより、信号伝送路で生ずる符号間干渉を除去(推定)することができ、その結果、細い芯線を用いたケーブルでも高速信号を伝送することが可能になり、或いは、ケーブル長をさらに長くすることが可能になる。
上述したように、本発明の各実施例によれば、信号に含まれる高周波成分を最低限に抑えることができるため、寄生素子による波形の乱れや信号線間の干渉を最小に抑えて高速の信号伝送が可能になる。
【0042】
以上において、本発明のドライバ回路、レシーバ回路、信号伝送システムおよび信号伝送方法は、サーバと主記憶装置或いはネットワークを介したサーバ間といった匡体やボード間の信号伝送だけでなく、チップ間の信号伝送やチップ内における素子や回路ブロック間での信号伝送においても適用することができる。
【0043】
【発明の効果】
以上、詳述したように、本発明によれば、信号の高周波成分による波形の乱れや信号線間の干渉を防ぎ、高精度で高速の信号伝送が可能になる。
【図面の簡単な説明】
【図1】従来の信号伝送システムの一例を概略的に示す図である。
【図2】本発明の原理を説明するための図(その1)である。
【図3】本発明の原理を説明するための図(その2)である。
【図4】本発明の第1実施例としてのドライバ回路を概略的に示す回路図である。
【図5】図4に示すドライバ回路の動作を説明するための図である。
【図6】本発明の第2実施例としてのドライバ回路を概略的に示すブロック回路図である。
【図7】図6に示すドライバ回路で使用する4相クロックの一例を示すタイミング図である。
【図8】本発明の第3実施例としてのドライバ回路を概略的に示す回路図である。
【図9】図8に示すドライバ回路の変形例を概略的に示す回路図である。
【図10】図8および図9に示すドライバ回路における定電流ドライバの一例を示す回路図である。
【図11】本発明の第4実施例としてのレシーバ回路を概略的に示すブロック回路図である。
【図12】図11に示すレシーバ回路の動作を説明するための図である。
【図13】本発明の第5実施例としてのレシーバ回路を概略的に示すブロック回路図である。
【図14】図13に示すレシーバ回路の動作を説明するための図である。
【図15】図13に示すレシーバ回路におけるイコライズ回路の一例を示す回路図である。
【図16】本発明の第6実施例としての信号伝送システムを概略的に示すブロック回路図である。
【図17】図16に示す信号伝送システムにおけるドライバ回路の動作を説明するための信号波形図である。
【図18】図16に示す信号伝送システムにおけるレシーバ回路の一構成例を示すブロック回路図である。
【図19】図18に示すレシーバ回路で使用する制御信号の一例を示すタイミング図である。
【図20】図18に示すレシーバ回路の動作を説明するための図である。
【符号の説明】
6,106…レシーバ回路
10,101…ドライバ回路
11〜14,31〜34…定電流ドライバ
102,20…信号伝送路(ケーブル)
21〜23…遅延段
40…4相クロック発生回路
41〜44…D型フリップフロップ(D-F.F.)
50…エクスクルーシブ・オア(EXOR)ゲート
51,53…定電流ドライバ(プリドライバ)
52…遅延回路
60…レシーバアンプ
61…位相インターポレータ
62…アップダウンカウンタ
63…イコライズ回路
105…終端抵抗
131〜133…寄生インダクタ
141〜145…寄生容量
CLK,CK…クロック
RSi …レシーバ回路の入力信号
RSo,/TSo …レシーバ回路の出力信号
TSi …ドライバ回路の入力信号
TSo,/TSo …ドライバ回路の出力信号
φ1,φ2,φ3,φ4…4相クロック[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a signal transmission technique, and more particularly to a driver circuit, a receiver circuit, a signal transmission system, and a signal transmission method that enable high-speed signal transmission.
In recent years, the performance of components constituting computers and other information processing devices has greatly improved. For example, the performance improvement of semiconductor storage devices such as DRAMs and processors is remarkable. As the performance of the semiconductor memory device, processor, etc. is improved, the performance of the system cannot be improved unless the signal transmission speed between components or elements is improved. Specifically, for example, a signal transmission speed between a main storage device such as a DRAM and a processor (logic circuit) is becoming an obstacle to improving the performance of the entire computer. Furthermore, not only signal transmission between the chassis and the board (printed wiring board) such as between the server and the main storage device or the server via the network, but also high integration and enlargement of the semiconductor chip and low power supply voltage. (Signal amplitude reduction) and the like, it is necessary to improve the signal transmission speed in signal transmission between chips and signal transmission between elements and circuit blocks in the chip. Therefore, it is desired to provide a signal transmission technique that can prevent waveform disturbance due to high-frequency components of signals and interference between signal lines, and can perform signal transmission with higher accuracy and higher speed.
[0002]
[Prior art]
FIG. 1 is a diagram schematically showing an example of a conventional signal transmission system, and shows, for example, the state of signal transmission between LSIs (semiconductor integrated circuits). In FIG. 1,
[0003]
[Problems to be solved by the invention]
By the way, for example, when signal transmission between LSIs is speeded up, high frequency components included in the transmitted signal waveform increase.
In the signal transmission system as shown in FIG. 1, this high-frequency component causes vibrational behavior in the
[0004]
As a result, the waveform of the signal to be transmitted is disturbed, and correct signal transmission becomes difficult. Furthermore, if a signal containing a high-frequency component is passed through a signal line, coupling noise such as crosstalk is generated in the other signal lines, which hinders high-accuracy and high-speed signal transmission. Such problems include not only signal transmission between LSIs, but also signal transmission between enclosures and boards such as between a server and a main storage device or a server via a network, elements and circuits in a chip (LSI). The same applies to signal transmission between blocks.
[0005]
The present invention has been made in view of the above-described problems in the prior art, and an object of the present invention is to prevent waveform disturbance due to high-frequency components of signals and interference between signal lines, and to enable high-accuracy and high-speed signal transmission.
[0006]
[Means for Solving the Problems]
According to a first aspect of the present invention, there is provided a signal transmission method for transmitting a signal from a driver side to a receiver side, On the driver side, a transmission signal is generated by superimposing a data series obtained by delaying the transmitted signal, and the generated transmission signal is output to the receiver side, in front Sending In the code used for the transmission signal, there is provided a signal transmission method characterized in that the sum of the rise time and fall time per code is made equal to or longer than the length of one bit time.
[0007]
According to a second aspect of the present invention, there is provided a signal transmission system for transmitting a signal from a driver circuit provided on the driver side to a receiver circuit on the receiver side via a signal transmission path, the driver circuit comprising: A transmission signal is generated by superimposing a data series obtained by delaying the transmitted signal, and the transmission signal In the code used for the above, there is provided a signal transmission system comprising code length control means for making the sum of the rise time and fall time per code equal to or longer than the length of one bit time. The
[0008]
According to a third aspect of the present invention, there is provided a driver circuit for transmitting a signal, A transmission signal is generated by superimposing a data series obtained by delaying the transmitted signal, and the transmission signal There is provided a driver circuit comprising code length control means for making the sum of the rise time and fall time per code equal to or longer than the length of one bit time. .
According to a fourth aspect of the present invention, Generated by superimposing a delayed data sequence of the transmitted signal, A receiver circuit for receiving a signal in which the total rise time and fall time per code is equal to or longer than the length of one bit time, and the received signal in the latter half of the bit time at which the received signal is maximum There is provided a receiver circuit comprising reception signal determination means for determining the value of.
[0009]
2 and 3 are diagrams for explaining the principle of the present invention. 2A, 2B, 3A, and 3B, the vertical axis indicates the voltage V, and the horizontal axis indicates time t.
Incidentally, how much high-frequency components are included in the signal is determined by how much high-frequency components the code waveforms corresponding to the data “0” and “1” have.
[0010]
First, when the binary value b = 0 or 1 is considered to correspond to c = −1 or 1, as shown in FIG. 2A, the signal waveform corresponding to a certain sequence {bn} (the signal on the sending side) ) Using the sequence {cn}
s (t) = Σci u (t−iT)
It is expressed. Here, s (t) is a value measured with reference to a reference potential Vref intermediate between the low level “L (0)” and the high level “H (1)”, and u (t) is a virtual isolation. It is a response to a pulse.
[0011]
If an ideal signal transmission line is driven with a zero rise time, the response u (t) becomes a rectangular wave as shown in FIG. Since the rectangular wave contains many high frequency components, the signal s (t) also contains many high frequency components.
Here, one method for reducing the high-frequency component of u (t) is to make the pulse width of u (t) as wide as possible (extend it in the direction of time t). This is because the high frequency component decreases as the pulse width increases.
[0012]
In general, a wide pulse width means that interference between codes increases, and is considered inconvenient for signal transmission. However, as shown in FIG. 3A, even when the pulse width of u (t) is 2T at the maximum (T is the bit time: 1 code length), u (t at t = 0 and t = 2T If the value of) can be set to zero, there is no interference between adjacent bit times as long as the
u (t) = 0 (t = 0, t = 2T)
u (t) = Umax (t = T, Umax is the maximum value of u)
It is sufficient to select a function with a small high-frequency component. The simplest example of the above function is a triangular wave shown in FIG.
[0013]
The triangular wave as shown in FIG. 3B is obtained by integrating a constant current. That is, if the transmission signal is 1 and the value of the previous bit time is 0, the positive current is integrated. If the transmission signal is 0 and the previous bit time is 1, the negative current is integrated. The current may be zero.
The present invention can increase the signal rise time to the same value as the bit time T by using such a waveform. Therefore, the inductive voltage proportional to di / dt (current change rate) and the capacity current proportional to dv / dt (voltage change rate) can be minimized. Interference between lines is prevented, and high-accuracy and high-speed signal transmission becomes possible.
[0014]
That is, according to the present invention, the signal rise time can be maximized under a given bit time while keeping the intersymbol interference at a sufficiently small value, and the high frequency component contained in the signal is minimized. Therefore, waveform disturbance due to parasitic inductors and capacitance and coupling between signal lines can be prevented, and high-speed signal transmission can be achieved.
[0015]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of a driver circuit, a receiver circuit, a signal transmission system, and a signal transmission method according to the present invention will be described below in detail with reference to the drawings.
FIG. 4 is a circuit diagram schematically showing a driver circuit as a first embodiment of the present invention. In FIG. 4,
[0016]
As shown in FIG. 4, the driver circuit according to the first embodiment includes a plurality of (four) constant
[0017]
FIG. 5 is a diagram for explaining the operation of the driver circuit shown in FIG. 4. Reference numerals R1 to R4 indicate that the output signal TSo of the driver circuit changes from the low level L (0) to the high level H (1). The rising part of the signal waveform in this case is shown.
The rising portion R1 corresponds to the rising of the output of the constant
[0018]
As a result, the high-frequency component of the signal (TSo) can be reduced, and waveform disturbances due to parasitic elements (
FIG. 6 is a block circuit diagram schematically showing a driver circuit as a second embodiment of the present invention, and FIG. 7 is a timing chart showing an example of a four-phase clock used in the driver circuit shown in FIG. In FIG. 6,
[0019]
As shown in FIG. 7, the four-phase
[0020]
In the second embodiment, a four-phase
[0021]
FIG. 8 is a circuit diagram schematically showing a driver circuit as a third embodiment of the present invention. In FIG. 8,
[0022]
As shown in FIG. 8, in the driver circuit of the third embodiment, the input signal TSi is delayed by one bit time T by the complementary output of the pre-driver 51 to which the input signal TSi is directly supplied and the
[0023]
Since the constant
Then, by matching the output impedances of the integrating
[0024]
FIG. 9 is a circuit diagram schematically showing a modification of the driver circuit shown in FIG. 8. In place of the pre-driver 53 in FIG. 8, an input signal TSi and an input signal delayed by 1 bit time T by a
[0025]
That is, in the modification of the third embodiment shown in FIG. 9, the
[0026]
FIG. 10 is a circuit diagram showing an example of a constant current driver in the driver circuit shown in FIGS.
As shown in FIG. 10, the constant current driver (predriver) 51 that outputs complementary signals in FIGS. 8 and 9 includes
[0027]
When used as the pre-driver 51 in FIG. 9, for example, an enable signal from the
[0028]
FIG. 11 is a block circuit diagram schematically showing a receiver circuit as a fourth embodiment of the present invention, and FIG. 12 is a diagram for explaining the operation of the receiver circuit shown in FIG. In FIG. 11,
[0029]
The
[0030]
By repeating the above process, as shown in FIG. 12B, the reception clock CK ′ is supplied, so that the reception timing (data fetch timing) of the receiver circuit 6 (receiver amplifier 60) is the
[0031]
As described above, according to the fourth embodiment, the optimum reception timing can be determined regardless of the delay characteristics of the signal transmission path and the driver circuit, so that high-speed signal transmission can be executed with a high timing margin. It becomes.
FIG. 13 is a block circuit diagram schematically showing a receiver circuit as a fifth embodiment of the present invention, and FIG. 14 is a diagram for explaining the operation of the receiver circuit shown in FIG. In FIG. 13,
[0032]
For example, as shown in FIG. 14, the waveform
[0033]
FIG. 15 is a circuit diagram showing an example of an equalize circuit in the receiver circuit shown in FIG. Here, FIG. 15 shows an example of the
As shown in FIG. 15, the equalizing
[0034]
FIG. 16 is a block circuit diagram schematically showing a signal transmission system as a sixth embodiment of the present invention, and FIG. 17 is a signal waveform for explaining the operation of the driver circuit in the signal transmission system shown in FIG. FIG.
As shown in FIG. 16, the
[0035]
In the
[0036]
Here, the output level of the
[0037]
As described above, the sixth embodiment has an advantage that the cable length can be further increased by using the equalization on the transmission side and the equalization on the reception side in combination.
Next, a case where a PRD type complementary differential amplifier is applied as the
FIG. 18 is a block circuit diagram showing a configuration example of a receiver circuit in the signal transmission system shown in FIG. 16, in which a PRD-type complementary differential amplifier is applied as the
[0038]
As shown in FIG. 18, the
[0039]
Here, assuming that the values of the capacitors C10a and C10b are C10 and the values of the capacitors C20a and C20b are C20, the values C10 and C20 of these capacitors are expressed by the following formula: C10 / (C10 + C20) = (1 + exp (−To // If it is determined to satisfy τ)) / 2, the intersymbol interference can theoretically be completely eliminated. However, in the ideal state, it is sufficient to satisfy this equation. However, since a parasitic capacitance or the like actually enters, the capacitance ratio is set to a value close to satisfying this equation. Here, τ represents a time constant of the signal transmission path (20) or the like, and To represents a time when data for 1 bit appears on the bus or a cycle for 1 bit.
[0040]
FIG. 20 is a diagram for explaining the operation of the receiver circuit shown in FIG.
The
That is, when the control signal φ1 is a high level “H” (/ φ1 is a low level “L”) and the control signal φ2 is a low level “L” (/ φ2 is a high level “H”), FIG. As shown in FIG. 20B, when the intersymbol interference component removal (estimation) operation is performed and the control signal φ1 is at the low level “L” and the control signal φ2 is at the high level “H”. Thus, the signal determination operation is performed. The
[0041]
As described above, in the sixth embodiment, by using both the waveform adjustment on the transmission side and the PRD on the reception side, it is possible to remove (estimate) the intersymbol interference that occurs in the signal transmission path. As a result, the thin core wire It is possible to transmit a high-speed signal even with a cable using the cable, or it is possible to further increase the cable length.
As described above, according to each embodiment of the present invention, high-frequency components included in a signal can be minimized, so that waveform disturbance due to parasitic elements and interference between signal lines can be minimized and high speed can be achieved. Signal transmission becomes possible.
[0042]
In the above, the driver circuit, the receiver circuit, the signal transmission system, and the signal transmission method of the present invention are not limited to the signal transmission between the chassis and the board such as the server and the main storage device or the server via the network, but also the signal between the chips. The present invention can also be applied to transmission and signal transmission between elements and circuit blocks in a chip.
[0043]
【The invention's effect】
As described above in detail, according to the present invention, it is possible to prevent waveform disturbance due to high frequency components of signals and interference between signal lines, and to perform high-speed signal transmission with high accuracy.
[Brief description of the drawings]
FIG. 1 is a diagram schematically showing an example of a conventional signal transmission system.
FIG. 2 is a diagram (part 1) for explaining the principle of the present invention;
FIG. 3 is a diagram (part 2) for explaining the principle of the present invention;
FIG. 4 is a circuit diagram schematically showing a driver circuit as a first embodiment of the present invention.
5 is a diagram for explaining the operation of the driver circuit shown in FIG. 4; FIG.
FIG. 6 is a block circuit diagram schematically showing a driver circuit as a second embodiment of the present invention.
7 is a timing chart showing an example of a four-phase clock used in the driver circuit shown in FIG.
FIG. 8 is a circuit diagram schematically showing a driver circuit as a third embodiment of the present invention.
9 is a circuit diagram schematically showing a modification of the driver circuit shown in FIG. 8. FIG.
10 is a circuit diagram showing an example of a constant current driver in the driver circuit shown in FIGS. 8 and 9. FIG.
FIG. 11 is a block circuit diagram schematically showing a receiver circuit as a fourth embodiment of the present invention.
12 is a diagram for explaining the operation of the receiver circuit shown in FIG. 11; FIG.
FIG. 13 is a block circuit diagram schematically showing a receiver circuit as a fifth embodiment of the present invention.
14 is a diagram for explaining the operation of the receiver circuit shown in FIG. 13; FIG.
15 is a circuit diagram showing an example of an equalize circuit in the receiver circuit shown in FIG. 13;
FIG. 16 is a block circuit diagram schematically showing a signal transmission system as a sixth embodiment of the present invention.
17 is a signal waveform diagram for explaining the operation of the driver circuit in the signal transmission system shown in FIG. 16;
18 is a block circuit diagram showing a configuration example of a receiver circuit in the signal transmission system shown in FIG.
FIG. 19 is a timing chart showing an example of a control signal used in the receiver circuit shown in FIG.
20 is a diagram for explaining the operation of the receiver circuit shown in FIG. 18;
[Explanation of symbols]
6,106 ... Receiver circuit
10, 101 ... Driver circuit
11 to 14, 31 to 34, constant current drivers
102, 20 ... Signal transmission path (cable)
21-23 ... Delay stage
40. Four-phase clock generation circuit
41-44 ... D type flip-flop (DF.F.)
50 ... Exclusive OR (EXOR) gate
51, 53 ... Constant current driver (pre-driver)
52. Delay circuit
60 ... Receiver amplifier
61 ... Phase interpolator
62 ... Up / down counter
63 ... Equalize circuit
105 ... Terminal resistance
131-133 ... Parasitic inductor
141-145 ... parasitic capacitance
CLK, CK ... clock
RSi ... Receiver circuit input signal
RSo, / TSo ... Receiver circuit output signal
TSi: Driver circuit input signal
TSo, / TSo ... Driver circuit output signal
φ1, φ2, φ3, φ4 ... 4 phase clock
Claims (21)
前記ドライバ側では、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該生成された送信信号を前記レシーバ側へ出力するようになっており、
前記送信信号に用いる符号において、符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くするようにしたことを特徴とする信号伝送方法。A signal transmission method for transmitting a signal from a driver side to a receiver side,
On the driver side, a transmission signal is generated by superimposing a data series obtained by delaying the transmitted signal, and the generated transmission signal is output to the receiver side,
Before the code used Kioku Shin signal, the signal transmission method being characterized in that so as to be longer than comparable or the length of 1 bit time the sum of rise and fall times per code.
前記ドライバ回路は、前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とする信号伝送システム。 A signal transmission system for transmitting a signal from a driver circuit provided on the driver side to a receiver circuit on the receiver side via a signal transmission path,
The driver circuit generates a transmission signal by superimposing a data series obtained by delaying the transmitted signal, and in a code used for the transmission signal, the sum of the rise time and the fall time for each code is 1 bit. A signal transmission system comprising code length control means for making the same or longer time length .
送信されるべきバイナリ信号の第1の系列、および、該第1の系列に1ビットタイム或いはその整数倍の遅延を与えた第2の系列により駆動される複数の定電流出力ドライバと 、
該複数の定電流出力ドライバの出力を結合することで該各定電流出力ドライバの電流和を形成する電流和生成手段と、
該電流和を積分して電圧を出力する積分手段と、を備えたことを特徴とする信号伝送システム。The signal transmission system according to claim 9 , wherein the code length control means includes:
A plurality of constant current output drivers driven by a first sequence of binary signals to be transmitted, and a second sequence in which the first sequence is delayed by one bit time or an integral multiple thereof ;
Current sum generation means for combining the outputs of the plurality of constant current output drivers to form a current sum of the constant current output drivers;
And a signal transmission system comprising: integrating means for integrating the current sum and outputting a voltage .
伝送されたデータ0および1が交互に続く調整用符号系列に対して、該データ0および1を判定する場合のしきい値となる受信タイミングを与える受信クロックタイミングを検出する受信クロックタイミング検出手段と、該検出された受信クロックタイミングの位相を所定値シフトして最適受信タイミングを得る最適受信タイミング生成手段と、を備えたことを特徴とする信号伝送システム。 The signal transmission system according to claim 10, wherein the received signal determination unit includes:
Reception clock timing detection means for detecting a reception clock timing that gives a reception timing as a threshold for determining the data 0 and 1 for the adjustment code sequence in which the transmitted data 0 and 1 are alternately continued; And an optimum reception timing generation means for obtaining an optimum reception timing by shifting the phase of the detected reception clock timing by a predetermined value .
前記レシーバ側での符号干渉を除去するために、前記ドライバ回路における送信信号の立ち上がり時間の調整と、前記レシーバ回路におけるイコライズ処理の調整との双方を行う調整手段を備えたことを特徴とする信号伝送システム。The signal transmission system according to claim 13, wherein the driver circuit includes:
In order to remove code interference on the receiver side, a signal is provided that includes adjustment means for adjusting both the rise time of the transmission signal in the driver circuit and the adjustment of equalization processing in the receiver circuit. Transmission system .
前記伝送される信号を遅延したデータ系列を重畳して送信信号を生成し、該送信信号に用いる符号において、該符号1個当たりの立ち上がり時間および立ち下がり時間の合計を1ビットタイムの長さと同程度或いはより長くする符号長制御手段を備えたことを特徴とするドライバ回路。 A driver circuit for transmitting a signal,
A transmission signal is generated by superimposing a data sequence obtained by delaying the transmitted signal, and in the code used for the transmission signal, the total rise time and fall time for each code is the same as the length of one bit time. A driver circuit comprising code length control means for making the degree or longer .
送信されるべきバイナリ信号の第1の系列、および、該第1の系列に1ビットタイム或いはその整数倍の遅延を与えた第2の系列により駆動される複数の定電流出力ドライバと、
該複数の定電流出力ドライバの出力を結合することで該各定電流出力ドライバの電流和を形成する電流和生成手段と、
該電流和を積分して電圧を出力する積分手段と、を備えたことを特徴とするドライバ回路。The driver circuit according to claim 16, wherein the code length control means includes:
A plurality of constant current output drivers driven by a first series of binary signals to be transmitted, and a second series in which the first series is delayed by one bit time or an integral multiple thereof;
Current sum generation means for combining the outputs of the plurality of constant current output drivers to form a current sum of the constant current output drivers;
And a integrating circuit that integrates the current sum and outputs a voltage .
受信信号が最大となるビットタイム後半で該受信信号の値を判定する受信信号判定手段を備えたことを特徴とするレシーバ回路。 A receiver circuit comprising: a received signal determining means for determining a value of the received signal in the latter half of the bit time when the received signal is maximum.
伝送されたデータ0および1が交互に続く調整用符号系列に対して、該データ0および1を判定する場合のしきい値となる受信タイミングを与える受信クロックタイミングを検出する受信クロックタイミング検出手段と、該検出された受信クロックタイミングの位相を所定値シフトして最適受信タイミングを得る最適受信タイミング生成手段とを備えたことを特徴とするレシーバ回路。Reception clock timing detection means for detecting a reception clock timing that gives a reception timing as a threshold for determining the data 0 and 1 with respect to the adjustment code sequence in which the transmitted data 0 and 1 continues alternately; A receiver circuit comprising: an optimum reception timing generation means for obtaining an optimum reception timing by shifting the phase of the detected reception clock timing by a predetermined value.
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