JP2001339044A - 半導体装置の静電保護回路 - Google Patents
半導体装置の静電保護回路Info
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- JP2001339044A JP2001339044A JP2000156467A JP2000156467A JP2001339044A JP 2001339044 A JP2001339044 A JP 2001339044A JP 2000156467 A JP2000156467 A JP 2000156467A JP 2000156467 A JP2000156467 A JP 2000156467A JP 2001339044 A JP2001339044 A JP 2001339044A
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Abstract
(57)【要約】
【課題】 本発明は、耐圧を確保すると共に、回路を構
成する面積の増大を抑えることのできる半導体装置の静
電保護回路を提供することを目的とする。 【解決手段】 外部端子（５２）と電源端子（５６）と
の間に互いのドレインとソースを接続して立て積み接続
された複数のＭＯＳトランジスタ（５４，５５）で構成
したため、外部端子（５２）に印加される静電気の電圧
は複数のＭＯＳトランジスタ（５４，５５）で分圧さ
れ、各ＭＯＳトランジスタのＰＮ接合の逆方向の耐圧を
従来より低くでき、１つ当たりのＭＯＳトランジスタの
構成面積を小さくでき、全体として静電保護回路の面積
を従来より小さくすることができる。
成する面積の増大を抑えることのできる半導体装置の静
電保護回路を提供することを目的とする。 【解決手段】 外部端子（５２）と電源端子（５６）と
の間に互いのドレインとソースを接続して立て積み接続
された複数のＭＯＳトランジスタ（５４，５５）で構成
したため、外部端子（５２）に印加される静電気の電圧
は複数のＭＯＳトランジスタ（５４，５５）で分圧さ
れ、各ＭＯＳトランジスタのＰＮ接合の逆方向の耐圧を
従来より低くでき、１つ当たりのＭＯＳトランジスタの
構成面積を小さくでき、全体として静電保護回路の面積
を従来より小さくすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の静電保
護回路に関し、特に、半導体装置を静電気から保護する
ＭＯＳトランジスタの半導体装置の静電保護回路に関す
る。
護回路に関し、特に、半導体装置を静電気から保護する
ＭＯＳトランジスタの半導体装置の静電保護回路に関す
る。
【０００２】
【従来の技術】半導体装置の用途により、一部の外部端
子には他の外部端子より高い耐圧が要求されることがあ
る。このような場合、従来は高い耐圧が要求される外部
端子に図５に示すような静電保護回路を設けることが行
われている。
子には他の外部端子より高い耐圧が要求されることがあ
る。このような場合、従来は高い耐圧が要求される外部
端子に図５に示すような静電保護回路を設けることが行
われている。
【０００３】図５は、従来の半導体装置の静電保護回路
の一例の等価回路図、図６，図７はその断面構造図，平
面構成図それぞれを示す。図５において、半導体装置１
０の外部端子１２には、静電保護回路として高耐圧Ｎチ
ャネルＭＯＳトランジスタ１４が設けられている。ＭＯ
Ｓトランジスタ１４のドレインは半導体装置１０の外部
端子１２に接続され、ＭＯＳトランジスタ１４のゲート
とソース及びバックゲートは共通に半導体装置１０の接
地レベルの電源端子１６に接続されている。また、外部
端子１２は電流制限用の抵抗Ｒ１を介して内部回路１８
に接続され、半導体装置１０の接地レベルの電源端子１
６及び電圧ＶＤＤの電源端子２０それぞれは内部回路１
８に接続されている。
の一例の等価回路図、図６，図７はその断面構造図，平
面構成図それぞれを示す。図５において、半導体装置１
０の外部端子１２には、静電保護回路として高耐圧Ｎチ
ャネルＭＯＳトランジスタ１４が設けられている。ＭＯ
Ｓトランジスタ１４のドレインは半導体装置１０の外部
端子１２に接続され、ＭＯＳトランジスタ１４のゲート
とソース及びバックゲートは共通に半導体装置１０の接
地レベルの電源端子１６に接続されている。また、外部
端子１２は電流制限用の抵抗Ｒ１を介して内部回路１８
に接続され、半導体装置１０の接地レベルの電源端子１
６及び電圧ＶＤＤの電源端子２０それぞれは内部回路１
８に接続されている。
【０００４】図６，図７において、Ｎ−型半導体基板２
２に形成されたＰ型ウエル２４内に高耐圧を得るため平
面形状が棒状のＮ型領域２５，２６が形成され、Ｎ型領
域２５内にＭＯＳトランジスタ１４のソースとなる平面
形状が棒状のＮ型領域２７（Ｎ型領域２５，２６より不
純物濃度は高い）が形成され、Ｎ型領域２６内にドレイ
ンとなるＮ型領域２８（Ｎ型領域２５，２６より不純物
濃度は高い）が形成され、Ｎ型領域２７に隣接してバッ
クゲートとなるＰ型領域３０とが形成されている。Ｎ型
領域２５，２６間のＰ型ウエル２４の上部にはゲート酸
化膜３２が形成され、このゲート酸化膜３２の上部にゲ
ート電極３４が設けられており、また、Ｎ型領域２７及
びＰ型領域３０の上部にソース及びバックゲート電極３
６が設けられ、Ｎ型領域２８の上部にドレイン電極３８
が設けられている。なお、ゲート電極３４，ソース及び
バックゲート電極３６，ドレイン電極３８それぞれには
図７に正方形または長方形で示す複数のコンタクトが設
けられている。
２に形成されたＰ型ウエル２４内に高耐圧を得るため平
面形状が棒状のＮ型領域２５，２６が形成され、Ｎ型領
域２５内にＭＯＳトランジスタ１４のソースとなる平面
形状が棒状のＮ型領域２７（Ｎ型領域２５，２６より不
純物濃度は高い）が形成され、Ｎ型領域２６内にドレイ
ンとなるＮ型領域２８（Ｎ型領域２５，２６より不純物
濃度は高い）が形成され、Ｎ型領域２７に隣接してバッ
クゲートとなるＰ型領域３０とが形成されている。Ｎ型
領域２５，２６間のＰ型ウエル２４の上部にはゲート酸
化膜３２が形成され、このゲート酸化膜３２の上部にゲ
ート電極３４が設けられており、また、Ｎ型領域２７及
びＰ型領域３０の上部にソース及びバックゲート電極３
６が設けられ、Ｎ型領域２８の上部にドレイン電極３８
が設けられている。なお、ゲート電極３４，ソース及び
バックゲート電極３６，ドレイン電極３８それぞれには
図７に正方形または長方形で示す複数のコンタクトが設
けられている。
【０００５】ここで、Ｐ型ウエル２４内にはＮ型領域２
８をコレクタとし、Ｐ型ウエル２４をベースとしＰ型ウ
エル２４の拡散抵抗をベース抵抗としてバックゲートの
Ｐ型領域３０に接続され、Ｎ型領域２７をエミッタとす
る寄生ｎｐｎトランジスタが形成されることになる。こ
のため、外部端子１２に正極性の静電気が印加される
と、寄生ｎｐｎトランジスタがブレークダウンして外部
端子１２から寄生ｎｐｎトランジスタのコレクタ、エミ
ッタを通して接地レベルの電源端子１６にサージ電流が
流れ、半導体装置に形成されている内部回路１８を静電
気から保護する。ここで、Ｐ型ウエル２４とＮ型領域２
７，２８との間にＮ型領域２５，２６を設けることによ
り、ＰＮ接合の逆方向の耐圧を上げている。
８をコレクタとし、Ｐ型ウエル２４をベースとしＰ型ウ
エル２４の拡散抵抗をベース抵抗としてバックゲートの
Ｐ型領域３０に接続され、Ｎ型領域２７をエミッタとす
る寄生ｎｐｎトランジスタが形成されることになる。こ
のため、外部端子１２に正極性の静電気が印加される
と、寄生ｎｐｎトランジスタがブレークダウンして外部
端子１２から寄生ｎｐｎトランジスタのコレクタ、エミ
ッタを通して接地レベルの電源端子１６にサージ電流が
流れ、半導体装置に形成されている内部回路１８を静電
気から保護する。ここで、Ｐ型ウエル２４とＮ型領域２
７，２８との間にＮ型領域２５，２６を設けることによ
り、ＰＮ接合の逆方向の耐圧を上げている。
【０００６】図８は、従来の半導体装置の静電保護回路
の他の一例の等価回路図、図９，図１０はその断面構造
図，平面構成図それぞれを示す。図８において、半導体
装置１０の外部端子１２には、静電保護回路としてダイ
オード１５が設けられている。ダイオード１５のカソー
ドは半導体装置１０の外部端子１２に接続され、ダイオ
ード１５のアノードは半導体装置１０の接地レベルの電
源端子１６に接続されている。また、外部端子１２は電
流制限用の抵抗Ｒ１を介して内部回路１８に接続され、
半導体装置１０の接地レベルの電源端子１６及び電源端
子２０それぞれは内部回路１８に接続されている。
の他の一例の等価回路図、図９，図１０はその断面構造
図，平面構成図それぞれを示す。図８において、半導体
装置１０の外部端子１２には、静電保護回路としてダイ
オード１５が設けられている。ダイオード１５のカソー
ドは半導体装置１０の外部端子１２に接続され、ダイオ
ード１５のアノードは半導体装置１０の接地レベルの電
源端子１６に接続されている。また、外部端子１２は電
流制限用の抵抗Ｒ１を介して内部回路１８に接続され、
半導体装置１０の接地レベルの電源端子１６及び電源端
子２０それぞれは内部回路１８に接続されている。
【０００７】図９，図１０において、Ｎ−型半導体基板
２２にはダイオード１５のアノードとなるＰ型領域４０
が形成され、また、ダイオード１５のカソードとなるＮ
型領域４２が形成されている。Ｐ型領域４０の上部には
アノード電極４１が形成され、Ｎ型領域４２の上部には
カソード電極４３が形成されている。なお、アノード電
極４１，カソード電極４３それぞれには図７に正方形ま
たは長方形で示す複数のコンタクトが設けられている。
２２にはダイオード１５のアノードとなるＰ型領域４０
が形成され、また、ダイオード１５のカソードとなるＮ
型領域４２が形成されている。Ｐ型領域４０の上部には
アノード電極４１が形成され、Ｎ型領域４２の上部には
カソード電極４３が形成されている。なお、アノード電
極４１，カソード電極４３それぞれには図７に正方形ま
たは長方形で示す複数のコンタクトが設けられている。
【０００８】ここで、外部端子１２に正極性の静電気が
印加されると、Ｐ型領域４０とＮ型領域４２間のＰＮ接
合に逆方向のサージ電流が流れ、半導体装置に形成され
ている内部回路１８を静電気から保護する。ここで、Ｐ
型領域４０とＮ型領域４２間にＮ−型半導体基板２２が
存在するため、ＰＮ接合の逆方向電圧に対する耐圧を上
げている。
印加されると、Ｐ型領域４０とＮ型領域４２間のＰＮ接
合に逆方向のサージ電流が流れ、半導体装置に形成され
ている内部回路１８を静電気から保護する。ここで、Ｐ
型領域４０とＮ型領域４２間にＮ−型半導体基板２２が
存在するため、ＰＮ接合の逆方向電圧に対する耐圧を上
げている。
【０００９】
【発明が解決しようとする課題】従来の図５に示す静電
保護回路では、ＭＯＳトランジスタ１４自体の耐圧が高
いため、Ｐ型ウエル２４とＮ型領域２５，２６との間の
ＰＮ接合部における発熱が大きくなるので、上記耐圧を
上げるためにはＭＯＳトランジスタ１４のサイズを大き
くしなければならず、静電保護回路を構成する面積が大
きくなるという問題があった。
保護回路では、ＭＯＳトランジスタ１４自体の耐圧が高
いため、Ｐ型ウエル２４とＮ型領域２５，２６との間の
ＰＮ接合部における発熱が大きくなるので、上記耐圧を
上げるためにはＭＯＳトランジスタ１４のサイズを大き
くしなければならず、静電保護回路を構成する面積が大
きくなるという問題があった。
【００１０】従来の図８に示す静電保護回路でも、図５
と同様に、ダイオード１５自体の耐圧が高いため、Ｐ型
領域４０とＮ−型半導体基板２２との間のＰＮ接合部に
おける発熱が大きくなるので、上記耐圧を上げるために
はダイオード１５のサイズを大きくしなければならず、
静電保護回路を構成する面積が大きくなるという問題が
あった。
と同様に、ダイオード１５自体の耐圧が高いため、Ｐ型
領域４０とＮ−型半導体基板２２との間のＰＮ接合部に
おける発熱が大きくなるので、上記耐圧を上げるために
はダイオード１５のサイズを大きくしなければならず、
静電保護回路を構成する面積が大きくなるという問題が
あった。
【００１１】本発明は、上記の点に鑑みなされたもの
で、耐圧を確保すると共に、回路を構成する面積の増大
を抑えることのできる半導体装置の静電保護回路を提供
することを目的とする。
で、耐圧を確保すると共に、回路を構成する面積の増大
を抑えることのできる半導体装置の静電保護回路を提供
することを目的とする。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、半導体装置の外部端子と電源端子との間に設けられ
前記外部端子に入来する静電気により前記半導体装置の
内部回路が破壊されないよう保護する半導体装置の静電
保護回路において、前記静電保護回路を、前記外部端子
（５２）と電源端子（５６）との間に互いのドレインと
ソースを接続して立て積み接続された複数のＭＯＳトラ
ンジスタ（５４，５５）で構成する。
は、半導体装置の外部端子と電源端子との間に設けられ
前記外部端子に入来する静電気により前記半導体装置の
内部回路が破壊されないよう保護する半導体装置の静電
保護回路において、前記静電保護回路を、前記外部端子
（５２）と電源端子（５６）との間に互いのドレインと
ソースを接続して立て積み接続された複数のＭＯＳトラ
ンジスタ（５４，５５）で構成する。
【００１３】このように、外部端子（５２）と電源端子
（５６）との間に互いのドレインとソースを接続して立
て積み接続された複数のＭＯＳトランジスタ（５４，５
５）で構成したため、外部端子（５２）に印加される静
電気の電圧は複数のＭＯＳトランジスタ（５４，５５）
で分圧され、各ＭＯＳトランジスタのＰＮ接合の逆方向
の耐圧を従来より低くでき、１つ当たりのＭＯＳトラン
ジスタの構成面積を小さくでき、全体として静電保護回
路の面積を従来より小さくすることができる。請求項２
に記載の発明は、請求項１記載の半導体装置の静電保護
回路において、前記静電保護回路は、ドレインを外部端
子に接続されゲートとソースを共通接続された第１のＮ
チャネルＭＯＳトランジスタと、ドレインを前記第１の
ＮチャネルＭＯＳトランジスタのゲートとソースに共通
接続され、ゲートとソースを前記電源端子に共通接続さ
れた第２のＮチャネルＭＯＳトランジスタとよりなる。
（５６）との間に互いのドレインとソースを接続して立
て積み接続された複数のＭＯＳトランジスタ（５４，５
５）で構成したため、外部端子（５２）に印加される静
電気の電圧は複数のＭＯＳトランジスタ（５４，５５）
で分圧され、各ＭＯＳトランジスタのＰＮ接合の逆方向
の耐圧を従来より低くでき、１つ当たりのＭＯＳトラン
ジスタの構成面積を小さくでき、全体として静電保護回
路の面積を従来より小さくすることができる。請求項２
に記載の発明は、請求項１記載の半導体装置の静電保護
回路において、前記静電保護回路は、ドレインを外部端
子に接続されゲートとソースを共通接続された第１のＮ
チャネルＭＯＳトランジスタと、ドレインを前記第１の
ＮチャネルＭＯＳトランジスタのゲートとソースに共通
接続され、ゲートとソースを前記電源端子に共通接続さ
れた第２のＮチャネルＭＯＳトランジスタとよりなる。
【００１４】このように、静電保護回路は、第１のＮチ
ャネルＭＯＳトランジスタ（５４）と、第２のＮチャネ
ルＭＯＳトランジスタ（５５）とよりなるため、外部端
子（５２）に印加される静電気の電圧は各ＭＯＳトラン
ジスタ（５４，５５）で分圧され、各ＭＯＳトランジス
タ（５４，５５）のＰＮ接合の逆方向の耐圧を従来より
低くでき、１つ当たりのＭＯＳトランジスタの構成面積
を小さくでき、全体として静電保護回路の面積を従来よ
り小さくすることができる。
ャネルＭＯＳトランジスタ（５４）と、第２のＮチャネ
ルＭＯＳトランジスタ（５５）とよりなるため、外部端
子（５２）に印加される静電気の電圧は各ＭＯＳトラン
ジスタ（５４，５５）で分圧され、各ＭＯＳトランジス
タ（５４，５５）のＰＮ接合の逆方向の耐圧を従来より
低くでき、１つ当たりのＭＯＳトランジスタの構成面積
を小さくでき、全体として静電保護回路の面積を従来よ
り小さくすることができる。
【００１５】請求項３に記載の発明は、請求項１記載の
半導体装置の静電保護回路において、前記静電保護回路
は、ドレインを外部端子に接続されゲートとソースを共
通接続された第１のＮチャネルＭＯＳトランジスタ（５
４）と、ドレインを前記第１のＮチャネルＭＯＳトラン
ジスタのゲートとソースに共通接続され、ゲートとソー
スを共通接続された第２のＮチャネルＭＯＳトランジス
タ（５５）と、ドレインを前記第２のＮチャネルＭＯＳ
トランジスタのゲートとソースに共通接続され、ゲート
とソースを前記電源端子に共通接続された第３のＮチャ
ネルＭＯＳトランジスタ（５７）とよりなる。
半導体装置の静電保護回路において、前記静電保護回路
は、ドレインを外部端子に接続されゲートとソースを共
通接続された第１のＮチャネルＭＯＳトランジスタ（５
４）と、ドレインを前記第１のＮチャネルＭＯＳトラン
ジスタのゲートとソースに共通接続され、ゲートとソー
スを共通接続された第２のＮチャネルＭＯＳトランジス
タ（５５）と、ドレインを前記第２のＮチャネルＭＯＳ
トランジスタのゲートとソースに共通接続され、ゲート
とソースを前記電源端子に共通接続された第３のＮチャ
ネルＭＯＳトランジスタ（５７）とよりなる。
【００１６】このように、静電保護回路は、第１のＮチ
ャネルＭＯＳトランジスタ（５４）と、第２のＮチャネ
ルＭＯＳトランジスタ（５５）と、第３のＮチャネルＭ
ＯＳトランジスタ（５７）とよりなるため、静電保護回
路の耐圧を更に高くすることができる。
ャネルＭＯＳトランジスタ（５４）と、第２のＮチャネ
ルＭＯＳトランジスタ（５５）と、第３のＮチャネルＭ
ＯＳトランジスタ（５７）とよりなるため、静電保護回
路の耐圧を更に高くすることができる。
【００１７】なお、上記括弧内の参照符号は、理解を容
易にするために付したものであり、一例にすぎず、図示
の態様に限定されるものではない。
易にするために付したものであり、一例にすぎず、図示
の態様に限定されるものではない。
【００１８】
【発明の実施の形態】図１は、本発明の半導体装置の静
電保護回路の第１実施例の等価回路図、図２，図３はそ
の断面構造図，平面構成図それぞれを示す。図１におい
て、半導体装置５０の外部端子５２には、静電保護回路
としてＮチャネルＭＯＳトランジスタ５４，５５が設け
られている。ＭＯＳトランジスタ５４のドレインは、半
導体装置５０の高耐圧を必要とする外部端子５２に接続
され、ＭＯＳトランジスタ５４のゲートとソース及びバ
ックゲートは共通にＭＯＳトランジスタ５５のドレイン
に接続され、ＭＯＳトランジスタ５５のゲートとソース
及びバックゲートは共通に半導体装置５０の接地レベル
の電源端子５６に接続され、ＭＯＳトランジスタ５４，
５５は互いのドレインとソースを接続して立て積み接続
されている。また、外部端子５２は電流制限用の抵抗Ｒ
５を介して内部回路５８に接続され、半導体装置５０の
接地レベルの電源端子５６及び電圧ＶＤＤの電源端子６
０それぞれは内部回路５８に接続されている。
電保護回路の第１実施例の等価回路図、図２，図３はそ
の断面構造図，平面構成図それぞれを示す。図１におい
て、半導体装置５０の外部端子５２には、静電保護回路
としてＮチャネルＭＯＳトランジスタ５４，５５が設け
られている。ＭＯＳトランジスタ５４のドレインは、半
導体装置５０の高耐圧を必要とする外部端子５２に接続
され、ＭＯＳトランジスタ５４のゲートとソース及びバ
ックゲートは共通にＭＯＳトランジスタ５５のドレイン
に接続され、ＭＯＳトランジスタ５５のゲートとソース
及びバックゲートは共通に半導体装置５０の接地レベル
の電源端子５６に接続され、ＭＯＳトランジスタ５４，
５５は互いのドレインとソースを接続して立て積み接続
されている。また、外部端子５２は電流制限用の抵抗Ｒ
５を介して内部回路５８に接続され、半導体装置５０の
接地レベルの電源端子５６及び電圧ＶＤＤの電源端子６
０それぞれは内部回路５８に接続されている。
【００１９】図２，図３において、Ｎ−型半導体基板６
２にはＰ型ウエル６４，８４が形成され、Ｐ型ウエル６
４内にＭＯＳトランジスタ５４のソースとなる平面形状
が棒状のＮ型領域６６とドレインとなるＮ型領域６８が
形成され、Ｎ型領域６６に隣接してバックゲートとなる
Ｐ型領域７０とが形成されている。Ｎ型領域６６，６８
間のＰ型ウエル６４の上部には平面形状がコ字状のゲー
ト酸化膜７２が形成され、このゲート酸化膜７２の上部
にゲート電極７４が設けられており、また、Ｎ型領域６
６及びＰ型領域７０の上部にソース及びバックゲート電
極７６が設けられ、Ｎ型領域６８の上部にドレイン電極
７８が設けられている。
２にはＰ型ウエル６４，８４が形成され、Ｐ型ウエル６
４内にＭＯＳトランジスタ５４のソースとなる平面形状
が棒状のＮ型領域６６とドレインとなるＮ型領域６８が
形成され、Ｎ型領域６６に隣接してバックゲートとなる
Ｐ型領域７０とが形成されている。Ｎ型領域６６，６８
間のＰ型ウエル６４の上部には平面形状がコ字状のゲー
ト酸化膜７２が形成され、このゲート酸化膜７２の上部
にゲート電極７４が設けられており、また、Ｎ型領域６
６及びＰ型領域７０の上部にソース及びバックゲート電
極７６が設けられ、Ｎ型領域６８の上部にドレイン電極
７８が設けられている。
【００２０】また、Ｎ−型半導体基板６２には形成され
たＰ型ウエル８４内にＭＯＳトランジスタ５５のソース
となる平面形状が棒状のＮ型領域８６とドレインとなる
Ｎ型領域８８が形成され、Ｎ型領域８６に隣接してバッ
クゲートとなるＰ型領域９０とが形成されている。Ｎ型
領域８６，８８間のＰ型ウエル８４の上部には平面形状
がコ字状のゲート酸化膜９２が形成され、このゲート酸
化膜９２の上部にゲート電極９４が設けられており、ま
た、Ｎ型領域８６及びＰ型領域９０の上部にソース及び
バックゲート電極９６が設けられ、Ｎ型領域８８の上部
にドレイン電極９８が設けられている。
たＰ型ウエル８４内にＭＯＳトランジスタ５５のソース
となる平面形状が棒状のＮ型領域８６とドレインとなる
Ｎ型領域８８が形成され、Ｎ型領域８６に隣接してバッ
クゲートとなるＰ型領域９０とが形成されている。Ｎ型
領域８６，８８間のＰ型ウエル８４の上部には平面形状
がコ字状のゲート酸化膜９２が形成され、このゲート酸
化膜９２の上部にゲート電極９４が設けられており、ま
た、Ｎ型領域８６及びＰ型領域９０の上部にソース及び
バックゲート電極９６が設けられ、Ｎ型領域８８の上部
にドレイン電極９８が設けられている。
【００２１】なお、ゲート電極７４，９４，ソース及び
バックゲート電極７６，９６，ドレイン電極７８，９８
それぞれには図３に正方形または長方形で示す複数のコ
ンタクトが設けられている。各電極７４，７６，７８，
９４，９６，９８それぞれの上に設けられたコンタクト
は、電極毎に配線等に従いどのコンタクトを選択しても
良い。
バックゲート電極７６，９６，ドレイン電極７８，９８
それぞれには図３に正方形または長方形で示す複数のコ
ンタクトが設けられている。各電極７４，７６，７８，
９４，９６，９８それぞれの上に設けられたコンタクト
は、電極毎に配線等に従いどのコンタクトを選択しても
良い。
【００２２】上記のＭＯＳトランジスタ５４，５５それ
ぞれは、Ｐ型ウエル６４，８４とＮ型領域６６，８８と
の間にＮ型領域を持たない通常タイプ（高耐圧ではな
い）のものであり、ＭＯＳトランジスタ５４のドレイン
電極７８を配線１００により外部端子５２に接続し、Ｍ
ＯＳトランジスタ５４のゲート電極７４とソース及びバ
ックゲート電極７６とを配線１０２で共通に接続し、か
つ配線１０４でＭＯＳトランジスタ５５のドレイン電極
９８に接続し、ＭＯＳトランジスタ５５のゲート電極９
４とソース及びバックゲート電極９６とを配線１０６で
共通に接地レベルの電源端子５６に接続している。
ぞれは、Ｐ型ウエル６４，８４とＮ型領域６６，８８と
の間にＮ型領域を持たない通常タイプ（高耐圧ではな
い）のものであり、ＭＯＳトランジスタ５４のドレイン
電極７８を配線１００により外部端子５２に接続し、Ｍ
ＯＳトランジスタ５４のゲート電極７４とソース及びバ
ックゲート電極７６とを配線１０２で共通に接続し、か
つ配線１０４でＭＯＳトランジスタ５５のドレイン電極
９８に接続し、ＭＯＳトランジスタ５５のゲート電極９
４とソース及びバックゲート電極９６とを配線１０６で
共通に接地レベルの電源端子５６に接続している。
【００２３】ここで、Ｐ型ウエル６４内にはＮ型領域６
８をコレクタとし、Ｐ型ウエル６４をベースとしＰ型ウ
エル６４の拡散抵抗をベース抵抗としてバックゲートの
Ｐ型領域７０に接続され、Ｎ型領域６６をエミッタとす
る寄生ｎｐｎトランジスタが形成され、同様にＰ型ウエ
ル８４内にはＮ型領域８８をコレクタとし、Ｐ型ウエル
８４をベースとしＰ型ウエル８４の拡散抵抗をベース抵
抗としてバックゲートのＰ型領域９０に接続され、Ｎ型
領域８６をエミッタとする寄生ｎｐｎトランジスタが形
成されることになる。
８をコレクタとし、Ｐ型ウエル６４をベースとしＰ型ウ
エル６４の拡散抵抗をベース抵抗としてバックゲートの
Ｐ型領域７０に接続され、Ｎ型領域６６をエミッタとす
る寄生ｎｐｎトランジスタが形成され、同様にＰ型ウエ
ル８４内にはＮ型領域８８をコレクタとし、Ｐ型ウエル
８４をベースとしＰ型ウエル８４の拡散抵抗をベース抵
抗としてバックゲートのＰ型領域９０に接続され、Ｎ型
領域８６をエミッタとする寄生ｎｐｎトランジスタが形
成されることになる。
【００２４】外部端子５２に正極性の静電気が印加され
ると、この静電気の電圧はＭＯＳトランジスタ５４，５
５で分圧され、ＭＯＳトランジスタ５４，５５それぞれ
の寄生ｎｐｎトランジスタがオンして外部端子５２から
寄生ｎｐｎトランジスタのコレクタ、エミッタを通して
接地レベルの電源端子５６にサージ電流が流れ、半導体
装置に形成されている内部回路５８を静電気から保護す
る。
ると、この静電気の電圧はＭＯＳトランジスタ５４，５
５で分圧され、ＭＯＳトランジスタ５４，５５それぞれ
の寄生ｎｐｎトランジスタがオンして外部端子５２から
寄生ｎｐｎトランジスタのコレクタ、エミッタを通して
接地レベルの電源端子５６にサージ電流が流れ、半導体
装置に形成されている内部回路５８を静電気から保護す
る。
【００２５】ここで、静電気の電圧はＭＯＳトランジス
タ５４，５５で分圧されるため、ＭＯＳトランジスタ５
４のＰ型ウエル６４とＮ型領域６６，６８との間のＰＮ
接合の逆方向の耐圧、及びＭＯＳトランジスタ５５のＰ
型ウエル８４とＮ型領域８６，８８との間のＰＮ接合の
逆方向の耐圧は従来の１／２で済む。このため、図７に
示す従来回路を構成する面積に対してＭＯＳトランジス
タ５４，５５の１つ当たり面積は１／２以下にでき、全
体として静電保護回路の面積を従来より小さくすること
ができる。
タ５４，５５で分圧されるため、ＭＯＳトランジスタ５
４のＰ型ウエル６４とＮ型領域６６，６８との間のＰＮ
接合の逆方向の耐圧、及びＭＯＳトランジスタ５５のＰ
型ウエル８４とＮ型領域８６，８８との間のＰＮ接合の
逆方向の耐圧は従来の１／２で済む。このため、図７に
示す従来回路を構成する面積に対してＭＯＳトランジス
タ５４，５５の１つ当たり面積は１／２以下にでき、全
体として静電保護回路の面積を従来より小さくすること
ができる。
【００２６】図４は、本発明の半導体装置の静電保護回
路の第２実施例の等価回路図を示す。図４において、半
導体装置５０の外部端子５２には、静電保護回路として
ＮチャネルＭＯＳトランジスタ５４，５５，５７が設け
られている。ＭＯＳトランジスタ５４のドレインは、半
導体装置５０の高耐圧を必要とする外部端子５２に接続
され、ＭＯＳトランジスタ５４のゲートとソース及びバ
ックゲートは共通にＭＯＳトランジスタ５５のドレイン
に接続され、ＭＯＳトランジスタ５５のゲートとソース
及びバックゲートは共通にＭＯＳトランジスタ５７のド
レインに接続され、ＭＯＳトランジスタ５７のゲートと
ソース及びバックゲートは共通に半導体装置５０の接地
レベルの電源端子５６に接続され、ＭＯＳトランジスタ
５４，５５，５７は互いのドレインとソースを接続して
立て積み接続されている。また、外部端子５２は電流制
限用の抵抗Ｒ５を介して内部回路５８に接続され、半導
体装置５０の接地レベルの電源端子５６及び電源端子６
０それぞれは内部回路５８に接続されている。
路の第２実施例の等価回路図を示す。図４において、半
導体装置５０の外部端子５２には、静電保護回路として
ＮチャネルＭＯＳトランジスタ５４，５５，５７が設け
られている。ＭＯＳトランジスタ５４のドレインは、半
導体装置５０の高耐圧を必要とする外部端子５２に接続
され、ＭＯＳトランジスタ５４のゲートとソース及びバ
ックゲートは共通にＭＯＳトランジスタ５５のドレイン
に接続され、ＭＯＳトランジスタ５５のゲートとソース
及びバックゲートは共通にＭＯＳトランジスタ５７のド
レインに接続され、ＭＯＳトランジスタ５７のゲートと
ソース及びバックゲートは共通に半導体装置５０の接地
レベルの電源端子５６に接続され、ＭＯＳトランジスタ
５４，５５，５７は互いのドレインとソースを接続して
立て積み接続されている。また、外部端子５２は電流制
限用の抵抗Ｒ５を介して内部回路５８に接続され、半導
体装置５０の接地レベルの電源端子５６及び電源端子６
０それぞれは内部回路５８に接続されている。
【００２７】この実施例では、静電気の電圧はＭＯＳト
ランジスタ５４，５５，５７で分圧されるため、外部端
子５２の耐圧を図１の実施例の１．５倍にすることがで
きる。このように、外部端子と接地レベルの電源端子と
の間に直列接続するＭＯＳトランジスタの段数を増加さ
せることにより、この外部端子に必要とされる耐圧を自
由に選定することができる。
ランジスタ５４，５５，５７で分圧されるため、外部端
子５２の耐圧を図１の実施例の１．５倍にすることがで
きる。このように、外部端子と接地レベルの電源端子と
の間に直列接続するＭＯＳトランジスタの段数を増加さ
せることにより、この外部端子に必要とされる耐圧を自
由に選定することができる。
【００２８】
【発明の効果】上述の如く、外部端子と電源端子との間
に互いのドレインとソースを接続して立て積み接続され
た複数のＭＯＳトランジスタで構成したため、外部端子
に印加される静電気の電圧は複数のＭＯＳトランジスタ
で分圧され、各ＭＯＳトランジスタのＰＮ接合の逆方向
の耐圧を従来より低くでき、１つ当たりのＭＯＳトラン
ジスタの構成面積を小さくでき、全体として静電保護回
路の面積を従来より小さくすることができる。
に互いのドレインとソースを接続して立て積み接続され
た複数のＭＯＳトランジスタで構成したため、外部端子
に印加される静電気の電圧は複数のＭＯＳトランジスタ
で分圧され、各ＭＯＳトランジスタのＰＮ接合の逆方向
の耐圧を従来より低くでき、１つ当たりのＭＯＳトラン
ジスタの構成面積を小さくでき、全体として静電保護回
路の面積を従来より小さくすることができる。
【００２９】請求項２に記載の発明は、静電保護回路
は、第１のＮチャネルＭＯＳトランジスタと、第２のＮ
チャネルＭＯＳトランジスタとよりなるため、外部端子
に印加される静電気の電圧は各ＭＯＳトランジスタで分
圧され、各ＭＯＳトランジスタのＰＮ接合の逆方向の耐
圧を従来より低くでき、１つ当たりのＭＯＳトランジス
タの構成面積を小さくでき、全体として静電保護回路の
面積を従来より小さくすることができる。
は、第１のＮチャネルＭＯＳトランジスタと、第２のＮ
チャネルＭＯＳトランジスタとよりなるため、外部端子
に印加される静電気の電圧は各ＭＯＳトランジスタで分
圧され、各ＭＯＳトランジスタのＰＮ接合の逆方向の耐
圧を従来より低くでき、１つ当たりのＭＯＳトランジス
タの構成面積を小さくでき、全体として静電保護回路の
面積を従来より小さくすることができる。
【００３０】請求項３に記載の発明は、静電保護回路
は、第１のＮチャネルＭＯＳトランジスタと、第２のＮ
チャネルＭＯＳトランジスタと、第３のＮチャネルＭＯ
Ｓトランジスタとよりなるため、静電保護回路の耐圧を
更に高くすることができる。
は、第１のＮチャネルＭＯＳトランジスタと、第２のＮ
チャネルＭＯＳトランジスタと、第３のＮチャネルＭＯ
Ｓトランジスタとよりなるため、静電保護回路の耐圧を
更に高くすることができる。
【図１】本発明の半導体装置の静電保護回路の第１実施
例の等価回路図である。
例の等価回路図である。
【図２】本発明の半導体装置の静電保護回路の第１実施
例の断面構成図である。
例の断面構成図である。
【図３】本発明の半導体装置の静電保護回路の第１実施
例の平面構成図である。
例の平面構成図である。
【図４】本発明の半導体装置の静電保護回路の第２実施
例の等価回路図である。
例の等価回路図である。
【図５】従来の半導体装置の静電保護回路の一例の等価
回路図である。
回路図である。
【図６】従来の半導体装置の静電保護回路の一例の断面
構造図である。
構造図である。
【図７】従来の半導体装置の静電保護回路の一例の平面
構成図である。
構成図である。
【図８】従来の半導体装置の静電保護回路の他の一例の
等価回路図である。
等価回路図である。
【図９】従来の半導体装置の静電保護回路の他の一例の
断面構造図である。
断面構造図である。
【図１０】従来の半導体装置の静電保護回路の他の一例
の平面構成図である。
の平面構成図である。
５０ 半導体装置 ５２ 外部端子 ５４，５５ ＮチャネルＭＯＳトランジスタ ５８ 内部回路 ６４，８４ Ｐ型ウエル ６６，６８，８６，８８ Ｎ型領域 ７０，９０ Ｐ型領域 ７２，９２ ゲート酸化膜 ７４，９４ ゲート電極 ７６，９６ ソース及びバックゲート電極 ７８，９８ ドレイン電極
Claims (3)
- 【請求項１】 半導体装置の外部端子と電源端子との間
に設けられ前記外部端子に入来する静電気により前記半
導体装置の内部回路が破壊されないよう保護する半導体
装置の静電保護回路において、 前記静電保護回路を、前記外部端子と電源端子との間に
互いのドレインとソースを接続して立て積み接続された
複数のＭＯＳトランジスタで構成することを特徴とする
半導体装置の静電保護回路。 - 【請求項２】 請求項１記載の半導体装置の静電保護回
路において、 前記静電保護回路は、ドレインを外部端子に接続されゲ
ートとソースを共通接続された第１のＮチャネルＭＯＳ
トランジスタと、 ドレインを前記第１のＮチャネルＭＯＳトランジスタの
ゲートとソースに共通接続され、ゲートとソースを前記
電源端子に共通接続された第２のＮチャネルＭＯＳトラ
ンジスタとよりなることを特徴とする半導体装置の静電
保護回路。 - 【請求項３】 請求項１記載の半導体装置の静電保護回
路において、 前記静電保護回路は、ドレインを外部端子に接続されゲ
ートとソースを共通接続された第１のＮチャネルＭＯＳ
トランジスタと、 ドレインを前記第１のＮチャネルＭＯＳトランジスタの
ゲートとソースに共通接続され、ゲートとソースを共通
接続された第２のＮチャネルＭＯＳトランジスタと、 ドレインを前記第２のＮチャネルＭＯＳトランジスタの
ゲートとソースに共通接続され、ゲートとソースを前記
電源端子に共通接続された第３のＮチャネルＭＯＳトラ
ンジスタとよりなることを特徴とする半導体装置の静電
保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156467A JP2001339044A (ja) | 2000-05-26 | 2000-05-26 | 半導体装置の静電保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156467A JP2001339044A (ja) | 2000-05-26 | 2000-05-26 | 半導体装置の静電保護回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010283355A Division JP2011103474A (ja) | 2010-12-20 | 2010-12-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001339044A true JP2001339044A (ja) | 2001-12-07 |
Family
ID=18661258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000156467A Pending JP2001339044A (ja) | 2000-05-26 | 2000-05-26 | 半導体装置の静電保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001339044A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008010667A (ja) * | 2006-06-29 | 2008-01-17 | Mitsumi Electric Co Ltd | 半導体装置 |
| JP2009543324A (ja) * | 2006-07-03 | 2009-12-03 | フリースケール セミコンダクター インコーポレイテッド | 静電気放電保護装置及びそのための方法 |
| JP2010525575A (ja) * | 2007-04-19 | 2010-07-22 | クゥアルコム・インコーポレイテッド | 低下したトリガ電圧を有するｅｓｄ保護回路 |
| JP2011519488A (ja) * | 2008-04-30 | 2011-07-07 | フリースケール セミコンダクター インコーポレイテッド | マルチ電圧静電気放電保護 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950559A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 半導体装置保護回路 |
| JPH1032260A (ja) * | 1996-07-12 | 1998-02-03 | Yamaha Corp | 入力保護回路 |
-
2000
- 2000-05-26 JP JP2000156467A patent/JP2001339044A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5950559A (ja) * | 1982-09-16 | 1984-03-23 | Hitachi Ltd | 半導体装置保護回路 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2008010667A (ja) * | 2006-06-29 | 2008-01-17 | Mitsumi Electric Co Ltd | 半導体装置 |
| KR100857835B1 (ko) * | 2006-06-29 | 2008-09-10 | 미쓰미덴기가부시기가이샤 | 반도체 장치 |
| US7800180B2 (en) | 2006-06-29 | 2010-09-21 | Mitsumi Electric Co., Ltd. | Semiconductor electrostatic protection device |
| JP2009543324A (ja) * | 2006-07-03 | 2009-12-03 | フリースケール セミコンダクター インコーポレイテッド | 静電気放電保護装置及びそのための方法 |
| US9536869B2 (en) | 2006-07-03 | 2017-01-03 | Nxp Usa, Inc. | Electrostatic discharge protection apparatus and method therefor |
| JP2010525575A (ja) * | 2007-04-19 | 2010-07-22 | クゥアルコム・インコーポレイテッド | 低下したトリガ電圧を有するｅｓｄ保護回路 |
| KR101197509B1 (ko) | 2007-04-19 | 2012-11-09 | 퀄컴 인코포레이티드 | 감소된 트리거 전압을 갖는 적층형 ｅｓｄ 보호 회로 |
| JP2011519488A (ja) * | 2008-04-30 | 2011-07-07 | フリースケール セミコンダクター インコーポレイテッド | マルチ電圧静電気放電保護 |
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