JP4020221B2 - プッシュプル増幅回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、プッシュプル回路を用いて増幅動作を行うプッシュプル回路に係わり、特に、過電流が流れるのを防止する機能を有するプッシュプル増幅回路に関する。
【0002】
【従来の技術】
プッシュプル増幅回路の出力端子と電源とが短絡した場合に発生する過電流を防止する回路の実現が望まれていた。過電流防止回路自体は様々なものが提案されていて、例えば、特開平8−154022号、特開平7−336158号、特開昭58−58619号等の公報に開示されている。
【0003】
特開平8−154022号公報に記載のものは、演算増幅器の出力端子に接続したパワートランジスタに流れる電流を検出するための電流検出用トランジスタ(あるいは電流検出用抵抗)を設け、この電流検出用トランジスタ(電流検出用抵抗)を流れる電流がしきい値よりも大きなものであることをコンパレータが検出した場合には、パワートランジスタを流れる電流を防止する。また、特開平7−336158号公報に記載のものは、プリアンプ、プリドライバ、パワーアンプからなる増幅部に負帰還回路を接続してなる増幅回路において、プリドライバを構成するトランジスタと並列に電位制限ダイオードを設けて信号振幅を制限する。
【0004】
さらに、特開昭58−58619号等の公報に記載のものは、プッシュプル増幅回路の出力増幅段を構成する出力トランジスタと直列に電流検出用抵抗を設け、これにより検出された電流値に対応する電圧で、出力増幅段の制御端子に印可される制御電圧を振幅制限する。
【0005】
【発明が解決しようとする課題】
しかしながら、従来提案されてきたいずれの過大電流防止回路も、構成が複雑で、しかも、過電流検出用抵抗に大電流が流れるので、その電圧降下も無視できず、出力振幅に影響を与えるという問題があった。
【0006】
本発明は、このような従来の課題を解決するために創作されたもので、その目的は、出力振幅に影響を与えないでしかも構成を簡単にして、プッシュプル増幅回路に過電流防止機能を備えるようにすることにある。
【0007】
【課題を解決するための手段】
上記課題を解決し本発明の目的を達成するために、請求項1に係る発明は、与えられる入力信号を相補的に増幅可能な回路であって、
前記入力信号を増幅する増幅部と、
相補的に動作を行うように出力トランジスタ対を接続したプッシュプル回路を含む出力部と、
前記増幅部の出力振幅を制限する過電流防止回路とを備え
前記過電流防止回路は、
一方の出力トランジスタが接続される第1の電源とこの出力トランジスタを制御する信号線との間に接続された、この出力トランジタの導電型と異なる導電型の第1のトランジスタと、他方の出力トランジスタが接続される第2の電源とこの出力トランジスタを制御する信号線との間に接続された、この出力トランジタの導電型と異なる導電型の第2のトランジスタとを含み、前記第1、第2のトランジスタは所定電圧で制御されるように構成されていることを特徴とするプッシュプル増幅回路である。
【0008】
この発明によれば、第1、2のトランジスタのしきい値電圧以上になるとそれぞれのトランジスタが導通状態となるので、制御電圧の変化幅が第1または第2のトランジスタのしきい値電圧以内に増幅部の出力振幅変化幅を制限することが可能になる。
【0009】
また、請求項2に係る発明は、請求項1において、
前記過電流防止回路は、
自身を構成する前記第1、第2のトランジスタを制御するための前記所定電圧が、前記第1の電源の電圧と前記第2の電源の電圧の略中間電圧となるように構成されていることを特徴とする。
【0010】
この発明によれば、第1、第2のトランジスタの制御電圧を第1および第2の電源の電圧の略中間値とすることができ、簡易な回路構成で制御電圧を供給することが可能になる。
【0011】
さらに、請求項3に係る発明は、与えられる入力信号を相補的に増幅可能な回路であって、前記入力信号を増幅する増幅回路と、相補的に動作を行うようにトランジスタ対を接続したプッシュプル回路と、前記トランジスタ対のうちの一方のトランジスタを駆動制御し、前記増幅回路の出力が所定電圧値以下の場合には略一定のゲインとなると共に、前記増幅回路の出力が前記所定電圧値以上の場合にはゲインが大となる駆動回路と、を含み、前記トランジスタ対のうちの他方のトランジスタを前記増幅回路の出力で駆動制御するように構成され、さらに、前記増幅回路の出力振幅を制限する過電流防止回路を備えたプッシュプル増幅回路であって、前記過電流防止回路は、一方のトランジスタが接続される第1の電源とこのトランジスタを制御する信号線との間に接続された、このトランジタの導電型と異なる導電型の第1のトランジスタと、他方のトランジスタが接続される第2の電源とこのトランジスタを制御する信号線との間に接続された、このトランジタの導電型と異なる導電型の第2のトランジスタとを含み、前記第1、第2のトランジスタは所定電圧で制御されるように構成されていることを特徴とするプッシュプル増幅回路である。
【0012】
この発明によっても、過電流防止回路が増幅回路の出力振幅を制限し、出力段に電流検出用の素子が含まれていないので、出力振幅に影響を与えない。
【0013】
また、第1、2のトランジスタのしきい値電圧以上になるとそれぞれのトランジスタが導通状態となるので、制御電圧の変化幅が第1または第2のトランジスタのしきい値電圧以内に増幅回路の出力振幅変化幅を制限することが可能になる。
【0014】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図1は、本発明に係るプッシュプル増幅回路の実施形態の回路構成図である。
【0015】
図1に示すようにこのプッシュプル増幅回路は、電源電圧VDDが供給される電源ライン1と電源電圧VCC(例えば接地電圧)が供給される電源ライン2との間に、差動増幅部10と駆動部20と過電流防止部40と出力部30とが設けられていて、さらに、駆動部20は反転部21と演算部22とを有している。
【0016】
差動増幅部10は、ソース端子が電源ライン1に接続されると共に、互いのゲート電位が共通となるようにカレントミラー接続されるP型MOSFETQ8およびQ9と、このP型MOSFETQ8およびQ9の夫々のドレイン端子に、ドレイン端子が接続されると共に、夫々のゲート端子が入力端子3a,3bに接続されているN型MOSFETQ10、11と、このN型MOSFETQ10およびQ11の両ソース端子と電源ライン2との間に接続される電流源5とを有していて、入力端子3a,3b間に与えられる入力信号を差動増幅したものを出力する。
【0017】
出力部30は、電源ライン1にソース端子が接続されるP型MOSFETQ7と電源ライン2にソース端子が接続されるP型MOSFETQ6とが直列接続されて構成されていて、P型MOSFETQ7のゲート端子がP型MOSFETQ9のドレイン端子に接続されて差動増幅部10の出力電圧でP型MOSFETQ7が駆動制御されるようになっていると共に、P型MOSFETQ6のゲート端子がN型MOSFETQ4のゲート端子に接続されて演算部22の出力電圧でP型MOSFETQ6が駆動制御されるようになっている
反転部21は、電源ライン1にドレイン端子が接続されるP型MOSFETQ1と、ダイオード接続されたN型MOSFETQ2と、電源ライン2にソース端子が接続されるN型MOSFETQ3とが直列接続されていて、さらに、P型MOSFETQ1のゲート端子がP型MOSFETQ9のドレイン端子に接続されると共に、N型MOSFETQ2およびQ3のゲート端子が同電位となるように接続されている。
【0018】
演算部22は、一端が電源ライン1に接続された電流源6と、N型MOSFETQ5と、電源ライン2にソース端子が接続されるN型MOSFETQ4とが直列接続されていて、さらに、N型MOSFETQ4のゲート端子とN型MOSFETQ5のドレイン端子とが同電位となるように接続されている。
【0019】
また、反転部21のN型MOSFETQ2およびN型MOSFETQ3のゲート端子と、演算部22のN型MOSFETQ5のゲート端子とが同電位となるように接続されていて、さらに、N型MOSFETQ4のゲート端子が出力部30のN型MOSFETQ6のゲート端子に接続されている。
【0020】
過電流防止部40は、ドレイン端子が電源ライン1に接続されると共にソース端子が、P型MOSFETQ1およびQ7の夫々のゲート端子に接続されるN型MOSFETQ12と、ドレイン端子が電源ライン2に接続されると共にソース端子が、N型MOSFETQ4およびQ6の夫々のゲート端子に接続されるP型MOSFETQ13とが互いのゲート端子を接続されて直列接続されている。
【0021】
また、制御端子7に供給する電圧VCMで、N型MOSFETQ12およびP型MOSFETQ13のゲート電圧を制御可能に構成されている。より具体的には、図3に示すように、電源ライン1、2の間に抵抗R1と抵抗R2とを直列接続したものを設けて、両抵抗の接続点での電圧が電圧VCMとなるように、即ち、両電源電圧の抵抗R1、R2による分圧電圧が電圧VCMとなるように抵抗R1、R2の値を適切に設定しておけば良い。
【0022】
次に動作について説明するが、まず、過電流防止部40が動作しない通常動作について説明する。
入力端子3a、3bに入力信号が与えられると差動増幅部10によって入力信号の差動増幅電圧が出力される。この出力電圧をV1とするとこの電圧V1は、P型MOSFETQ1の動作によって電圧電流変換されて、さらに、N型MOSFETQ2、3によって電圧電流変換された電圧がN型MOSFETQ5のゲート端子に出力される。
【0023】
そして、N型MOSFETQ5のゲート端子に印可される電圧が下降すると、N型MOSFETQ5のオン抵抗が大きくなり、演算部22の出力電圧は上昇する。このように、演算部22は、反転部21から出力される電圧値と反比例関係にある大きさの電圧を生成する。
【0024】
今、電圧V1が上昇すると、P型MOSFETQ1を流れる電流が減少し、N型MOSFETQ2、Q3のゲート端子電圧が下降する。この結果、N型MOSFETQ5のオン抵抗が大きくなり、電流源6から流れる電流との電圧降下により、演算部22の出力電圧が上昇し、P型MOSFETQ7に流れる電流(出力端子から流れだす電流(2))が減少するものの、N型MOSFETQ6に流れる電流(出力端子4に流れ込む電流(3))が増加する。
【0025】
一方、電圧V1が下降すると、P型MOSFETQ1を流れる電流は増加し、N型MOSFETQ2、Q3のゲート端子電圧が上昇することになり、N型MOSFETQ5のオン抵抗が下がり、電流源6から流れる電流との電圧降下は小さくなる。よって、演算部22の出力電圧は電流源6とダイオード接続されたN型MOSFETQ4で決まり、ほとんど変化しない。この結果、N型MOSFETQ6に流れる電流(出力端子4に流れ込む電流(3))は変化せず、P型MOSFETQ7に流れる電流(出力端子から流れだす電流(2))が増加する。
【0026】
このように、駆動部20全体の動作は、入力電圧V1がある電圧値(Vth)になるまではゲインが略一定であると共に、入力電圧V1がある電圧値になるとゲインが大きくなるように動作する(図2)ので、出力部30には図中(1)で示すような貫通電流やバイアス電流が流れにくくなり、効率の良いプッシュプル動作が行われ、消費電力が大きくならずに高いドライブ能力を有し高効率のプッシュプル増幅回路が実現できる。
【0027】
なお、この回路は、大きな出力電圧振幅を得られること、電源電圧変動が生じても出力電圧が変化しないこと、プロセス変動があっても出力部30のトランジスタの電流値が変化しないこと、等の利点を有する。
【0028】
さて、過電流防止部40の動作について説明する。今、電源ライン1、電源ライン2の電源を夫々5(V)、0(V)、抵抗R1およびR2の抵抗値を等しくすると、VCMの値は2.5(V)となる。
【0029】
すると、N型MOSFETQ12のゲート電圧は2.5(V)であり、N型MOSFETQ12が導通するドレイン電圧は「2.5−VDSTH(VDSTHはトランジスタのドレイン・ソース間のしきい値電圧)」であるので、電圧V1が「2.5−VDSTH」より小さくなればN型MOSFETQ12が導通状態となるので、出力トランジスタであるP型MOSFETQ7の制御電圧、即ち、差動増幅部10の出力電圧V1の電圧が「2.5−VDSTH」より下がらなくなり、その結果、出力電圧V1の振幅が制限されて過電流が流れるのが阻止される。
【0030】
また、P型MOSFETQ13のゲート電圧も2.5(V)であり、P型MOSFETQ13が導通するドレイン電圧は「2.5+VDSTH(VDSTHはトランジスタのドレイン・ソース間のしきい値電圧)」であるので、電圧V2が「2.5+VDSTH」より大きくなればP型MOSFETQ13が導通状態となるので、出力トランジスタであるN型MOSFETQ6の制御電圧、即ち、演算部22の出力電圧V2の電圧が「2.5+VDSTH」より上がらなくなり、その結果、出力電圧電圧V2の振幅が制限されて過電流が流れるのが阻止されることにもなる。
【0031】
さらに、出力端子4と入力端子3aとが接続され全体として負帰還回路を構成している場合等において、何らかの原因で出力端子4の電圧が接地電圧になり短絡されてしまうような時、通常ではN型MOSFETQ12のドレイン電圧が低下してP型MOSFETQ7に過大電流が流れてしまうが、この実施の形態によれば、前述したようなN型MOSFETQ12の導通動作によって、過電流が流れるのを防止することが可能となる。
【0032】
以上説明してきたように、この発明に係るプッシュプル増幅回路の実施の形態によれば、このプッシュプル増幅回路に過電流が流れるのを防止する機能を備えるようにすることが可能となる。しかも、過電流が流れるのを防止するための回路は、トランジスタや抵抗等を組み合わせた簡易な回路構成で実現可能であるため、製造コストを大幅に増加させずに過電流防止部40を実現することが可能になる。また、出力段に過電流検出用の素子を用いないで、出力振幅に影響を与えないようにすることができる。なお、本実施形態では、N型MOSFETQ12とP型MOSFETQ13のゲート電圧を共通電圧VCMとしたが、それぞれに別個の電圧を入力することにより、振幅を制限する範囲を調整することができる。
【0033】
【発明の効果】
以上説明したように、請求項1に係る発明によれば、第1、2のトランジスタのしきい値電圧以上になるとそれぞれのトランジスタが導通状態となるので、制御電圧の変化幅が第1または第2のトランジスタのしきい値電圧以内に増幅回路の出力振幅変化幅を制限することが可能になる。
【0034】
さらに、請求項2に係る発明によれば、第1、第2のトランジスタの制御電圧を第1および第2の電源の電圧の略中間値にすることができ、簡易な回路構成で制御電圧を供給することが可能になる。
【0035】
さらに、請求項3に係る発明によれば、過電流防止回路が増幅回路の出力振幅を制限するので、消費電流が大きくならないようにしたプッシュプル増幅回路に過電流防止機能を備えることが可能になる。
【0036】
また、請求項4によっても、第1、2のトランジスタのしきい値電圧以上になるとそれぞれのトランジスタが導通状態となるので、制御電圧の変化幅が第1または第2のトランジスタのしきい値電圧以内に増幅回路の出力振幅変化幅を制限することが可能になる。
【図面の簡単な説明】
【図1】本発明に係るプッシュプル増幅回路の実施形態の回路構成図である。
【図2】回路動作の説明図である。
【図3】過電流防止部40、出力部30の回路構成図である。
【符号の説明】
1 電源ライン
2 電源ライン
3a 入力端子
3b 入力端子
4 出力端子
5 電流源
6 電流源
7 制御端子
10 差動増幅部
20 駆動部
21 反転部
22 演算部
30 出力部
40 過電流防止部
Q1、Q7、Q8、Q9、Q12 P型MOSFET
Q2、Q3、Q4、Q5、Q6、Q10、Q11、Q13 N型MOSFET
Claims (3)
- 与えられる入力信号を相補的に増幅可能な回路であって、
前記入力信号を増幅する増幅部と、
相補的に動作を行うように出力トランジスタ対を接続したプッシュプル回路を含む出力部と、
前記増幅部の出力振幅を制限する過電流防止回路とを備え前記過電流防止回路は、一方の出力トランジスタが接続される第1の電源とこの出力トランジスタを制御する信号線との間に接続された、この出力トランジタの導電型と異なる導電型の第1のトランジスタと、他方の出力トランジスタが接続される第2の電源とこの出力トランジスタを制御する信号線との間に接続された、この出力トランジタの導電型と異なる導電型の第2のトランジスタとを含み、前記第1、第2のトランジスタは所定電圧で制御されるように構成されていることを特徴とするプッシュプル増幅回路。 - 請求項1において、前記過電流防止回路は、自身を構成する前記第1、第2のトランジスタを制御するための前記所定電圧が、前記第1の電源の電圧と前記第2の電源の電圧の略中間電圧となるように構成されていることを特徴とするプッシュプル増幅回路。
- 与えられる入力信号を相補的に増幅可能な回路であって、前記入力信号を増幅する増幅回路と、相補的に動作を行うようにトランジスタ対を接続したプッシュプル回路と、前記トランジスタ対のうちの一方のトランジスタを駆動制御し、前記増幅回路の出力が所定電圧値以下の場合には略一定のゲインとなると共に、前記増幅回路の出力が前記所定電圧値以上の場合にはゲインが大となる駆動回路と、を含み、前記トランジスタ対のうちの他方のトランジスタを前記増幅回路の出力で駆動制御するように構成され、さらに、前記増幅回路の出力振幅を制限する過電流防止回路を備えたプッシュプル増幅回路であって、
前記過電流防止回路は、一方のトランジスタが接続される第1の電源とこのトランジスタを制御する信号線との間に接続された、このトランジタの導電型と異なる導電型の第1のトランジスタと、他方のトランジスタが接続される第2の電源とこのトランジスタを制御する信号線との間に接続された、このトランジタの導電型と異なる導電型の第2のトランジスタとを含み、前記第1、第2のトランジスタは所定電圧で制御されるように構成されていることを特徴とするプッシュプル増幅回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10743498A JP4020221B2 (ja) | 1998-04-17 | 1998-04-17 | プッシュプル増幅回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10743498A JP4020221B2 (ja) | 1998-04-17 | 1998-04-17 | プッシュプル増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11308055A JPH11308055A (ja) | 1999-11-05 |
JP4020221B2 true JP4020221B2 (ja) | 2007-12-12 |
Family
ID=14459053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10743498A Expired - Lifetime JP4020221B2 (ja) | 1998-04-17 | 1998-04-17 | プッシュプル増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4020221B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003060452A (ja) | 2001-08-20 | 2003-02-28 | Denso Corp | オペアンプ回路 |
JP5183051B2 (ja) * | 2006-09-25 | 2013-04-17 | 東芝テリー株式会社 | 高周波電力増幅回路 |
JP5412968B2 (ja) * | 2009-06-09 | 2014-02-12 | 富士通セミコンダクター株式会社 | オペアンプ |
CN111030671B (zh) * | 2019-12-02 | 2023-08-29 | 珠海妙存科技有限公司 | 输出电路模块及防漏电推挽电路 |
-
1998
- 1998-04-17 JP JP10743498A patent/JP4020221B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH11308055A (ja) | 1999-11-05 |
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Legal Events
Date | Code | Title | Description |
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A521 | Written amendment |
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|
A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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|
A02 | Decision of refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R350 | Written notification of registration of transfer |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121005 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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