JP4020221B2 - プッシュプル増幅回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、プッシュプル回路を用いて増幅動作を行うプッシュプル回路に係わり、特に、過電流が流れるのを防止する機能を有するプッシュプル増幅回路に関する。
【０００２】
【従来の技術】
プッシュプル増幅回路の出力端子と電源とが短絡した場合に発生する過電流を防止する回路の実現が望まれていた。過電流防止回路自体は様々なものが提案されていて、例えば、特開平８−１５４０２２号、特開平７−３３６１５８号、特開昭５８−５８６１９号等の公報に開示されている。
【０００３】
特開平８−１５４０２２号公報に記載のものは、演算増幅器の出力端子に接続したパワートランジスタに流れる電流を検出するための電流検出用トランジスタ（あるいは電流検出用抵抗）を設け、この電流検出用トランジスタ（電流検出用抵抗）を流れる電流がしきい値よりも大きなものであることをコンパレータが検出した場合には、パワートランジスタを流れる電流を防止する。また、特開平７−３３６１５８号公報に記載のものは、プリアンプ、プリドライバ、パワーアンプからなる増幅部に負帰還回路を接続してなる増幅回路において、プリドライバを構成するトランジスタと並列に電位制限ダイオードを設けて信号振幅を制限する。
【０００４】
さらに、特開昭５８−５８６１９号等の公報に記載のものは、プッシュプル増幅回路の出力増幅段を構成する出力トランジスタと直列に電流検出用抵抗を設け、これにより検出された電流値に対応する電圧で、出力増幅段の制御端子に印可される制御電圧を振幅制限する。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来提案されてきたいずれの過大電流防止回路も、構成が複雑で、しかも、過電流検出用抵抗に大電流が流れるので、その電圧降下も無視できず、出力振幅に影響を与えるという問題があった。
【０００６】
本発明は、このような従来の課題を解決するために創作されたもので、その目的は、出力振幅に影響を与えないでしかも構成を簡単にして、プッシュプル増幅回路に過電流防止機能を備えるようにすることにある。
【０００７】
【課題を解決するための手段】
上記課題を解決し本発明の目的を達成するために、請求項１に係る発明は、与えられる入力信号を相補的に増幅可能な回路であって、
前記入力信号を増幅する増幅部と、
相補的に動作を行うように出力トランジスタ対を接続したプッシュプル回路を含む出力部と、
前記増幅部の出力振幅を制限する過電流防止回路とを備え
前記過電流防止回路は、
一方の出力トランジスタが接続される第１の電源とこの出力トランジスタを制御する信号線との間に接続された、この出力トランジタの導電型と異なる導電型の第１のトランジスタと、他方の出力トランジスタが接続される第２の電源とこの出力トランジスタを制御する信号線との間に接続された、この出力トランジタの導電型と異なる導電型の第２のトランジスタとを含み、前記第１、第２のトランジスタは所定電圧で制御されるように構成されていることを特徴とするプッシュプル増幅回路である。
【０００８】
この発明によれば、第１、２のトランジスタのしきい値電圧以上になるとそれぞれのトランジスタが導通状態となるので、制御電圧の変化幅が第１または第２のトランジスタのしきい値電圧以内に増幅部の出力振幅変化幅を制限することが可能になる。
【０００９】
また、請求項２に係る発明は、請求項１において、
前記過電流防止回路は、
自身を構成する前記第１、第２のトランジスタを制御するための前記所定電圧が、前記第１の電源の電圧と前記第２の電源の電圧の略中間電圧となるように構成されていることを特徴とする。
【００１０】
この発明によれば、第１、第２のトランジスタの制御電圧を第１および第２の電源の電圧の略中間値とすることができ、簡易な回路構成で制御電圧を供給することが可能になる。
【００１１】
さらに、請求項３に係る発明は、与えられる入力信号を相補的に増幅可能な回路であって、前記入力信号を増幅する増幅回路と、相補的に動作を行うようにトランジスタ対を接続したプッシュプル回路と、前記トランジスタ対のうちの一方のトランジスタを駆動制御し、前記増幅回路の出力が所定電圧値以下の場合には略一定のゲインとなると共に、前記増幅回路の出力が前記所定電圧値以上の場合にはゲインが大となる駆動回路と、を含み、前記トランジスタ対のうちの他方のトランジスタを前記増幅回路の出力で駆動制御するように構成され、さらに、前記増幅回路の出力振幅を制限する過電流防止回路を備えたプッシュプル増幅回路であって、前記過電流防止回路は、一方のトランジスタが接続される第１の電源とこのトランジスタを制御する信号線との間に接続された、このトランジタの導電型と異なる導電型の第１のトランジスタと、他方のトランジスタが接続される第２の電源とこのトランジスタを制御する信号線との間に接続された、このトランジタの導電型と異なる導電型の第２のトランジスタとを含み、前記第１、第２のトランジスタは所定電圧で制御されるように構成されていることを特徴とするプッシュプル増幅回路である。
【００１２】
この発明によっても、過電流防止回路が増幅回路の出力振幅を制限し、出力段に電流検出用の素子が含まれていないので、出力振幅に影響を与えない。
【００１３】
また、第１、２のトランジスタのしきい値電圧以上になるとそれぞれのトランジスタが導通状態となるので、制御電圧の変化幅が第１または第２のトランジスタのしきい値電圧以内に増幅回路の出力振幅変化幅を制限することが可能になる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しつつ説明する。
図１は、本発明に係るプッシュプル増幅回路の実施形態の回路構成図である。
【００１５】
図１に示すようにこのプッシュプル増幅回路は、電源電圧ＶＤＤが供給される電源ライン１と電源電圧ＶＣＣ（例えば接地電圧）が供給される電源ライン２との間に、差動増幅部１０と駆動部２０と過電流防止部４０と出力部３０とが設けられていて、さらに、駆動部２０は反転部２１と演算部２２とを有している。
【００１６】
差動増幅部１０は、ソース端子が電源ライン１に接続されると共に、互いのゲート電位が共通となるようにカレントミラー接続されるＰ型ＭＯＳＦＥＴＱ８およびＱ９と、このＰ型ＭＯＳＦＥＴＱ８およびＱ９の夫々のドレイン端子に、ドレイン端子が接続されると共に、夫々のゲート端子が入力端子３ａ，３ｂに接続されているＮ型ＭＯＳＦＥＴＱ１０、１１と、このＮ型ＭＯＳＦＥＴＱ１０およびＱ１１の両ソース端子と電源ライン２との間に接続される電流源５とを有していて、入力端子３ａ，３ｂ間に与えられる入力信号を差動増幅したものを出力する。
【００１７】
出力部３０は、電源ライン１にソース端子が接続されるＰ型ＭＯＳＦＥＴＱ７と電源ライン２にソース端子が接続されるＰ型ＭＯＳＦＥＴＱ６とが直列接続されて構成されていて、Ｐ型ＭＯＳＦＥＴＱ７のゲート端子がＰ型ＭＯＳＦＥＴＱ９のドレイン端子に接続されて差動増幅部１０の出力電圧でＰ型ＭＯＳＦＥＴＱ７が駆動制御されるようになっていると共に、Ｐ型ＭＯＳＦＥＴＱ６のゲート端子がＮ型ＭＯＳＦＥＴＱ４のゲート端子に接続されて演算部２２の出力電圧でＰ型ＭＯＳＦＥＴＱ６が駆動制御されるようになっている
反転部２１は、電源ライン１にドレイン端子が接続されるＰ型ＭＯＳＦＥＴＱ１と、ダイオード接続されたＮ型ＭＯＳＦＥＴＱ２と、電源ライン２にソース端子が接続されるＮ型ＭＯＳＦＥＴＱ３とが直列接続されていて、さらに、Ｐ型ＭＯＳＦＥＴＱ１のゲート端子がＰ型ＭＯＳＦＥＴＱ９のドレイン端子に接続されると共に、Ｎ型ＭＯＳＦＥＴＱ２およびＱ３のゲート端子が同電位となるように接続されている。
【００１８】
演算部２２は、一端が電源ライン１に接続された電流源６と、Ｎ型ＭＯＳＦＥＴＱ５と、電源ライン２にソース端子が接続されるＮ型ＭＯＳＦＥＴＱ４とが直列接続されていて、さらに、Ｎ型ＭＯＳＦＥＴＱ４のゲート端子とＮ型ＭＯＳＦＥＴＱ５のドレイン端子とが同電位となるように接続されている。
【００１９】
また、反転部２１のＮ型ＭＯＳＦＥＴＱ２およびＮ型ＭＯＳＦＥＴＱ３のゲート端子と、演算部２２のＮ型ＭＯＳＦＥＴＱ５のゲート端子とが同電位となるように接続されていて、さらに、Ｎ型ＭＯＳＦＥＴＱ４のゲート端子が出力部３０のＮ型ＭＯＳＦＥＴＱ６のゲート端子に接続されている。
【００２０】
過電流防止部４０は、ドレイン端子が電源ライン１に接続されると共にソース端子が、Ｐ型ＭＯＳＦＥＴＱ１およびＱ７の夫々のゲート端子に接続されるＮ型ＭＯＳＦＥＴＱ１２と、ドレイン端子が電源ライン２に接続されると共にソース端子が、Ｎ型ＭＯＳＦＥＴＱ４およびＱ６の夫々のゲート端子に接続されるＰ型ＭＯＳＦＥＴＱ１３とが互いのゲート端子を接続されて直列接続されている。
【００２１】
また、制御端子７に供給する電圧Ｖ_CMで、Ｎ型ＭＯＳＦＥＴＱ１２およびＰ型ＭＯＳＦＥＴＱ１３のゲート電圧を制御可能に構成されている。より具体的には、図３に示すように、電源ライン１、２の間に抵抗Ｒ１と抵抗Ｒ２とを直列接続したものを設けて、両抵抗の接続点での電圧が電圧Ｖ_CMとなるように、即ち、両電源電圧の抵抗Ｒ１、Ｒ２による分圧電圧が電圧Ｖ_CMとなるように抵抗Ｒ１、Ｒ２の値を適切に設定しておけば良い。
【００２２】
次に動作について説明するが、まず、過電流防止部４０が動作しない通常動作について説明する。
入力端子３ａ、３ｂに入力信号が与えられると差動増幅部１０によって入力信号の差動増幅電圧が出力される。この出力電圧をＶ１とするとこの電圧Ｖ１は、Ｐ型ＭＯＳＦＥＴＱ１の動作によって電圧電流変換されて、さらに、Ｎ型ＭＯＳＦＥＴＱ２、３によって電圧電流変換された電圧がＮ型ＭＯＳＦＥＴＱ５のゲート端子に出力される。
【００２３】
そして、Ｎ型ＭＯＳＦＥＴＱ５のゲート端子に印可される電圧が下降すると、Ｎ型ＭＯＳＦＥＴＱ５のオン抵抗が大きくなり、演算部２２の出力電圧は上昇する。このように、演算部２２は、反転部２１から出力される電圧値と反比例関係にある大きさの電圧を生成する。
【００２４】
今、電圧Ｖ１が上昇すると、Ｐ型ＭＯＳＦＥＴＱ１を流れる電流が減少し、Ｎ型ＭＯＳＦＥＴＱ２、Ｑ３のゲート端子電圧が下降する。この結果、Ｎ型ＭＯＳＦＥＴＱ５のオン抵抗が大きくなり、電流源６から流れる電流との電圧降下により、演算部２２の出力電圧が上昇し、Ｐ型ＭＯＳＦＥＴＱ７に流れる電流（出力端子から流れだす電流（２））が減少するものの、Ｎ型ＭＯＳＦＥＴＱ６に流れる電流（出力端子４に流れ込む電流（３））が増加する。
【００２５】
一方、電圧Ｖ１が下降すると、Ｐ型ＭＯＳＦＥＴＱ１を流れる電流は増加し、Ｎ型ＭＯＳＦＥＴＱ２、Ｑ３のゲート端子電圧が上昇することになり、Ｎ型ＭＯＳＦＥＴＱ５のオン抵抗が下がり、電流源６から流れる電流との電圧降下は小さくなる。よって、演算部２２の出力電圧は電流源６とダイオード接続されたＮ型ＭＯＳＦＥＴＱ４で決まり、ほとんど変化しない。この結果、Ｎ型ＭＯＳＦＥＴＱ６に流れる電流（出力端子４に流れ込む電流（３））は変化せず、Ｐ型ＭＯＳＦＥＴＱ７に流れる電流（出力端子から流れだす電流（２））が増加する。
【００２６】
このように、駆動部２０全体の動作は、入力電圧Ｖ１がある電圧値（Ｖｔｈ）になるまではゲインが略一定であると共に、入力電圧Ｖ１がある電圧値になるとゲインが大きくなるように動作する（図２）ので、出力部３０には図中（１）で示すような貫通電流やバイアス電流が流れにくくなり、効率の良いプッシュプル動作が行われ、消費電力が大きくならずに高いドライブ能力を有し高効率のプッシュプル増幅回路が実現できる。
【００２７】
なお、この回路は、大きな出力電圧振幅を得られること、電源電圧変動が生じても出力電圧が変化しないこと、プロセス変動があっても出力部３０のトランジスタの電流値が変化しないこと、等の利点を有する。
【００２８】
さて、過電流防止部４０の動作について説明する。今、電源ライン１、電源ライン２の電源を夫々５（Ｖ）、０（Ｖ）、抵抗Ｒ１およびＲ２の抵抗値を等しくすると、Ｖ_CMの値は２．５（Ｖ）となる。
【００２９】
すると、Ｎ型ＭＯＳＦＥＴＱ１２のゲート電圧は２．５（Ｖ）であり、Ｎ型ＭＯＳＦＥＴＱ１２が導通するドレイン電圧は「２．５−Ｖ_DSTH（Ｖ_DSTHはトランジスタのドレイン・ソース間のしきい値電圧）」であるので、電圧Ｖ１が「２．５−Ｖ_DSTH」より小さくなればＮ型ＭＯＳＦＥＴＱ１２が導通状態となるので、出力トランジスタであるＰ型ＭＯＳＦＥＴＱ７の制御電圧、即ち、差動増幅部１０の出力電圧Ｖ１の電圧が「２．５−Ｖ_DSTH」より下がらなくなり、その結果、出力電圧Ｖ１の振幅が制限されて過電流が流れるのが阻止される。
【００３０】
また、Ｐ型ＭＯＳＦＥＴＱ１３のゲート電圧も２．５（Ｖ）であり、Ｐ型ＭＯＳＦＥＴＱ１３が導通するドレイン電圧は「２．５＋Ｖ_DSTH（Ｖ_DSTHはトランジスタのドレイン・ソース間のしきい値電圧）」であるので、電圧Ｖ２が「２．５＋Ｖ_DSTH」より大きくなればＰ型ＭＯＳＦＥＴＱ１３が導通状態となるので、出力トランジスタであるＮ型ＭＯＳＦＥＴＱ６の制御電圧、即ち、演算部２２の出力電圧Ｖ２の電圧が「２．５＋Ｖ_DSTH」より上がらなくなり、その結果、出力電圧電圧Ｖ２の振幅が制限されて過電流が流れるのが阻止されることにもなる。
【００３１】
さらに、出力端子４と入力端子３ａとが接続され全体として負帰還回路を構成している場合等において、何らかの原因で出力端子４の電圧が接地電圧になり短絡されてしまうような時、通常ではＮ型ＭＯＳＦＥＴＱ１２のドレイン電圧が低下してＰ型ＭＯＳＦＥＴＱ７に過大電流が流れてしまうが、この実施の形態によれば、前述したようなＮ型ＭＯＳＦＥＴＱ１２の導通動作によって、過電流が流れるのを防止することが可能となる。
【００３２】
以上説明してきたように、この発明に係るプッシュプル増幅回路の実施の形態によれば、このプッシュプル増幅回路に過電流が流れるのを防止する機能を備えるようにすることが可能となる。しかも、過電流が流れるのを防止するための回路は、トランジスタや抵抗等を組み合わせた簡易な回路構成で実現可能であるため、製造コストを大幅に増加させずに過電流防止部４０を実現することが可能になる。また、出力段に過電流検出用の素子を用いないで、出力振幅に影響を与えないようにすることができる。なお、本実施形態では、Ｎ型ＭＯＳＦＥＴＱ１２とＰ型ＭＯＳＦＥＴＱ１３のゲート電圧を共通電圧Ｖ_CMとしたが、それぞれに別個の電圧を入力することにより、振幅を制限する範囲を調整することができる。
【００３３】
【発明の効果】
以上説明したように、請求項１に係る発明によれば、第１、２のトランジスタのしきい値電圧以上になるとそれぞれのトランジスタが導通状態となるので、制御電圧の変化幅が第１または第２のトランジスタのしきい値電圧以内に増幅回路の出力振幅変化幅を制限することが可能になる。
【００３４】
さらに、請求項２に係る発明によれば、第１、第２のトランジスタの制御電圧を第１および第２の電源の電圧の略中間値にすることができ、簡易な回路構成で制御電圧を供給することが可能になる。
【００３５】
さらに、請求項３に係る発明によれば、過電流防止回路が増幅回路の出力振幅を制限するので、消費電流が大きくならないようにしたプッシュプル増幅回路に過電流防止機能を備えることが可能になる。
【００３６】
また、請求項４によっても、第１、２のトランジスタのしきい値電圧以上になるとそれぞれのトランジスタが導通状態となるので、制御電圧の変化幅が第１または第２のトランジスタのしきい値電圧以内に増幅回路の出力振幅変化幅を制限することが可能になる。
【図面の簡単な説明】
【図１】本発明に係るプッシュプル増幅回路の実施形態の回路構成図である。
【図２】回路動作の説明図である。
【図３】過電流防止部４０、出力部３０の回路構成図である。
【符号の説明】
１ 電源ライン
２ 電源ライン
３ａ 入力端子
３ｂ 入力端子
４ 出力端子
５ 電流源
６ 電流源
７ 制御端子
１０ 差動増幅部
２０ 駆動部
２１ 反転部
２２ 演算部
３０ 出力部
４０ 過電流防止部
Ｑ１、Ｑ７、Ｑ８、Ｑ９、Ｑ１２ Ｐ型ＭＯＳＦＥＴ
Ｑ２、Ｑ３、Ｑ４、Ｑ５、Ｑ６、Ｑ１０、Ｑ１１、Ｑ１３ Ｎ型ＭＯＳＦＥＴ

Claims (3)

1. 与えられる入力信号を相補的に増幅可能な回路であって、
   前記入力信号を増幅する増幅部と、
   相補的に動作を行うように出力トランジスタ対を接続したプッシュプル回路を含む出力部と、
   前記増幅部の出力振幅を制限する過電流防止回路とを備え前記過電流防止回路は、一方の出力トランジスタが接続される第１の電源とこの出力トランジスタを制御する信号線との間に接続された、この出力トランジタの導電型と異なる導電型の第１のトランジスタと、他方の出力トランジスタが接続される第２の電源とこの出力トランジスタを制御する信号線との間に接続された、この出力トランジタの導電型と異なる導電型の第２のトランジスタとを含み、前記第１、第２のトランジスタは所定電圧で制御されるように構成されていることを特徴とするプッシュプル増幅回路。
2. 請求項１において、前記過電流防止回路は、自身を構成する前記第１、第２のトランジスタを制御するための前記所定電圧が、前記第１の電源の電圧と前記第２の電源の電圧の略中間電圧となるように構成されていることを特徴とするプッシュプル増幅回路。
3. 与えられる入力信号を相補的に増幅可能な回路であって、前記入力信号を増幅する増幅回路と、相補的に動作を行うようにトランジスタ対を接続したプッシュプル回路と、前記トランジスタ対のうちの一方のトランジスタを駆動制御し、前記増幅回路の出力が所定電圧値以下の場合には略一定のゲインとなると共に、前記増幅回路の出力が前記所定電圧値以上の場合にはゲインが大となる駆動回路と、を含み、前記トランジスタ対のうちの他方のトランジスタを前記増幅回路の出力で駆動制御するように構成され、さらに、前記増幅回路の出力振幅を制限する過電流防止回路を備えたプッシュプル増幅回路であって、
   前記過電流防止回路は、一方のトランジスタが接続される第１の電源とこのトランジスタを制御する信号線との間に接続された、このトランジタの導電型と異なる導電型の第１のトランジスタと、他方のトランジスタが接続される第２の電源とこのトランジスタを制御する信号線との間に接続された、このトランジタの導電型と異なる導電型の第２のトランジスタとを含み、前記第１、第２のトランジスタは所定電圧で制御されるように構成されていることを特徴とするプッシュプル増幅回路。

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