JP4011344B2 - 半導体装置の作製方法 - Google Patents

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Description

【0001】
【発明の属する技術分野】
本発明は、半導体装置の作製方法および、当該作製方法によって作製された半導体装置に関する。なお、ここでいう半導体装置とは、液晶表示装置、発光装置等の電気光学装置および、これらを表示部として用いた電子機器も含まれるものとする。
【0002】
【従来の技術】
近年、絶縁体上、特にガラス基板上に形成された非晶質半導体層を結晶化させ、結晶質半導体層を得、当該結晶質半導体層を活性層とした薄膜トランジスタ(以下、TFTと表記)を形成する技術が広く用いられており、その電気的特性も著しく向上してきている。
【0003】
よって、当初はIC等を用いて、外付けで実装されていた様々な信号処理回路を、TFTを用いて形成することが可能となり、基板上に画素部と駆動回路とを一体形成した表示装置が実現した。これらは部品点数の減少により、小型・軽量であり、さらに製造コストの大幅な削減を可能とし、最近では広く研究、開発が進んでいる。
【0004】
非晶質半導体層を良好に結晶化する方法の1つとして、CW(Continuous Wave:連続発振)レーザを一方向に操作させながら半導体層に照射することで、操作方向に繋がって結晶を成長させ、その方向に長く伸びた単結晶を形成する技術がある。この方法を用いれば、少なくともTFTのチャネル方向には結晶粒界のほとんどないものが得られると考えられている。さらに各結晶粒は、単結晶に近い組成となるため、電気的特性、均一性に優れている。
【0005】
この方法においては、レーザのエネルギー密度が連続して十分な大きさを保ったまま半導体層に照射されるようにするため、レーザ光を線状に集光し、照射している。このため、基板上の半導体層全面を結晶化しようとすると、レーザ光を、基板に対して相対的に移動することによって基板上を走査し、レーザ照射を行うことになることから、処理に時間がかかる点が問題となっている。なお、レーザ光の形状は、正確には楕円形状もしくは矩形状としているが、そのアスペクト比は大きいので、ここでは線状と定義する。
【0006】
また、半導体層の結晶性を向上させるための手段としては、グラフォエピタキシーの基本原理を応用したものがある。これは、育成する結晶が有する表面エネルギーの異方性、つまり、結晶成長の際に、あらゆる配向面がランダムに出現するのではなく、特定の条件下での配向に偏りが生ずる性質を利用したものである。
【0007】
Siが平滑な非晶質石英基板またはSiO2膜201上に成長する際には、図2(A)に示すように、基板と接触した面では(100)配向面が現れやすい。しかし、面内の方位に対しては規制要素がないため、配向は任意となる。そこで、図2(B)に示すように、平滑面上に下地絶縁膜202でなるスリット状の凹凸部を設け、その上で結晶成長させると、Siは、スリットの底面、上面、および側面と接するため、それぞれの面に接する(100)配向面およびそれと等価の(010)配向面および(001)配向面が接するように成長する。このため、基板と垂直な方向および平行な面内方位とが揃った単結晶が成長することになる。同様に、図2(C)に示すように、斜めのスリット状の凹凸部を形成し、その上で結晶成長を行えば、(110)配向面を有する単結晶を得ることも可能である。この原理による結晶成長の詳細については、『CRYSTALLINE SILICON ON INSULATORS BY GRAPHOEPITAXY』(1979 IEEE 210-213)等に記載されている。
【0008】
【発明が解決しようとする課題】
図11(A)において、基板1101上に下地層1102を形成し、続いて半導体層1103を形成、結晶化を行って結晶質半導体層を得る工程を考える。基板上に形成された半導体層が結晶化する際、層内では結晶化に伴う応力が発生する。面内の結晶化には時間差があるため、応力の分布は均一とはならず、応力が集中するある点が現れる。例えば、結晶粒1105同士の粒界近傍においては、図11(A)に示すような応力分布が現れ、本来1104で示す平滑面となるべき表面は、結晶粒中央近傍が盛り上がる形状となる。また、1106で示すように、亀裂が生ずる場合もある。
【0009】
ところで、半導体装置の例として、表示装置の駆動回路を例に挙げる。図5(A)は、一般的な表示装置の例を示したものである。基板501上には、画素部503、ソース信号線駆動回路504、ゲート信号線駆動回路505等を有し、対向基板502と貼りあわされている。外部からの信号は、フレキシブルプリント基板(Flexible Print Circuit:FPC)506を介して入力される。
【0010】
図5(B)は、表示装置のソース信号線駆動回路の構成を簡単に示したものであり、D−フリップフロップ512を複数段用いてなるシフトレジスタ511、NAND513、バッファ514、サンプリングスイッチ(アナログスイッチ)515等を有する。
【0011】
クロック信号(CLK、CLKb)、スタートパルス(SP)にしたがって、シフトレジスタ511より、順次サンプリングパルスが出力される。続いて、NAND513によって、隣接間で重複しないパルスに整形され、バッファ514を通った後、サンプリングスイッチ(アナログスイッチ)515へと入力される。サンプリングスイッチ(アナログスイッチ)515は、サンプリングパルスが入力されたタイミングでONし、そのときの映像信号をソース信号線(S1、S2、・・・Sn)へと取り込む。
【0012】
ここで、サンプリングスイッチ(アナログスイッチ)515は、それぞれに大きな負荷(ここでは、ソース信号線における配線抵抗、もしくは容量等)がついているため、十分な駆動能力を与えるべく、チャネル幅(W)を大きくしている。さらに、バッファ514においても、Wの大きいサンプリングスイッチ515を駆動するため、後段でのWを大きくしている。負荷の大小によって異なるが、そのサイズは数100μmとなる。
【0013】
絶縁基板上に形成された半導体層を活性層として用いたTFTにおいては、半導体結晶の面内の不均一さによる電気的特性のばらつきが問題となる。特に、サイズの大きいTFTの場合、そのばらつきの大きさも無視できないものとなる。さらに、サンプリングスイッチ等がばらつくと、映像信号の取り込み動作に影響するため、表示画質の低下につながることから、深刻視されている。
【0014】
本発明は、前述の問題を鑑みて、CWレーザ照射によって良好に結晶化された半導体層を活性層として作製されるTFTを用いて、電気的特性のばらつきの少ない回路を効率良く形成するための方法を提供することを課題とする。
【0015】
【課題を解決するための手段】
本発明においては、図13(A)に示すように、基板上に絶縁材料でなる下地層を形成し、当該下地層をスリット状にパターニングすることによって凹凸を有する表面を形成する。その後半導体層を形成して結晶化を行い、当該結晶化された半導体層を所望の形状にパターニングして島状の半導体層を得る。当該島状の半導体層が、後にTFTの活性層となる。
【0016】
凹凸を有する基板上に形成された半導体層の結晶化に伴う応力が生じ、半導体層内に分布が生ずる。このとき、応力が集中する箇所は、基板上に設けた凹凸のエッジ近傍、すなわち凹部と凸部との境界近傍となる。つまり、スリット状の下地層の形状によって、応力集中が生ずる箇所を特定、制御することが出来る。
【0017】
TFTの活性層となる島状の半導体層1305は、図13(B)に示すように、凹凸を有する基板上の、凹部もしくは凸部に形成される。このとき、少なくともTFTのチャネル形成領域となる部分は、凹部と凸部の境界をまたぐことなく形成されるようにする。凹部と凸部の境界においては、半導体層に応力集中が生じており、結晶性が芳しくないためである。なお、島状の半導体層1305を用いたTFTを並列接続してWの大きいTFTを形成する場合、そのソース領域もしくはドレイン領域となる部分においては、互いの島状半導体層が、基板上の凹部と凸部との境界近傍で繋がった形状となっていても良い。
【0018】
さらに、島状の半導体層1305は、チャネル形成領域における電荷の移動方向が、結晶化の際、基板上に照射されるレーザ光の走査方向と平行もしくはそれに準ずる方向に揃うようにあらかじめ配置を決定しておく。これによって、結晶粒の長軸方向と、チャネル形成領域における電荷の移動方向が平行もしくはそれに準ずる方向となるため、良好な電界効果移動度が得られる。
【0019】
さらに、このように複数のTFTを並列接続して形成されるTFTが、図13(C)のように複数並んでいる場合、それぞれのTFT1306〜1309間での特性ばらつきが平均化されるため、素子としての電気的特性を均一化することが可能となる。
【0020】
本発明の構成を以下に記す。
【0021】
本発明の半導体装置の作製方法は、
基板上に下地層を形成し、前記下地層をパターニングしてスリット形状とし、基板上に凹凸を有する表面を形成する工程と、
前記凹凸を有する表面上に非晶質半導体層を形成する工程と、
前記非晶質半導体層に、線状に集光されたレーザ光を、前記基板に対して相対的に走査しつつ照射し、前記半導体層を結晶化し、結晶質半導体層を得る工程と、
前記結晶質半導体層を所望の形状にパターニングし、島状半導体層を形成する工程とを有し、
前記島状半導体層を活性層としたトランジスタを形成することを特徴とする半導体装置の作製方法であって、
前記トランジスタは、前記島状半導体層を複数個並列に接続して形成されたものを含むことを特徴としている。
【0022】
本発明の半導体装置の作製方法は、
基板上に下地層を形成し、前記下地層をパターニングしてスリット形状とし、基板上に凹凸を有する表面を形成する工程と、
前記凹凸を有する表面上に非晶質半導体層を形成する工程と、
前記非晶質半導体層上に金属含有層を形成し、熱処理を行って第1の結晶質半導体層を得る工程と、
前記第1の結晶質半導体層に、線状に集光されたレーザ光を、前記基板に対して相対的に走査しつつ照射し、第2の結晶質半導体層を得る工程と、
前記第2の結晶質半導体層を所望の形状にパターニングし、島状半導体層を形成する工程とを有し、
前記島状半導体層を活性層としたトランジスタを形成することを特徴とする半導体装置の作製方法であって、
前記トランジスタは、前記島状半導体層を複数個並列に接続して形成されたものを含むことを特徴としている。
【0023】
本発明の半導体装置の作製方法は、
前記島状半導体層は、前記トランジスタのチャネル形成領域が、前記凹凸を有する表面のうち、凹部と凸部との境界をまたぐことのない形状にパターニングされることを特徴としている。
【0024】
本発明の半導体装置の作製方法は、
前記レーザ光は、連続発振の固体レーザ、気体レーザ、あるいは金属レーザから発振されたものであることを特徴としている。
【0025】
本発明の半導体装置の作製方法は、前記レーザ光は、連続発振のYAGレーザ、YVO 4 レーザ、YLFレーザ、YAlO 3 レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ti:サファイアレーザから選ばれた1種から発振されたものであることを特徴としている。
【0026】
本発明の半導体装置の作製方法は、前記レーザ光は、連続発振のエキシマレーザ、Arレーザ、Krレーザ、CO 2 レーザから選ばれた1種から発振されたものであることを特徴としている。
【0027】
本発明の半導体装置の作製方法は、
前記レーザ光は、連続発振のヘリウムカドミウムレーザ、銅蒸気レーザ、金蒸気レーザから選ばれた1種から発振されたものであることを特徴としている。
【0028】
本発明の半導体装置の作製方法は、
前記下地層は、膜厚が30nm以上300nm以下、幅1μm以上10μm以下のスリット形状にパターニングされることを特徴としている。
【0029】
本発明の半導体装置は、
複数のトランジスタを用いて回路が構成された半導体装置において、
前記トランジスタの活性層として用いる島状半導体層は、基板上に形成された下地層をスリット形状にパターニングして形成された凹凸を有する表面上に形成され、
前記トランジスタは、前記島状半導体層を複数個並列に接続して形成されたものを含むことを特徴としている。
【0030】
本発明の半導体装置は、
複数のトランジスタを用いて回路が構成された半導体装置において、
前記トランジスタの活性層として用いる島状半導体層は、
基板上に下地層を形成し、前記下地層をパターニングしてスリット形状とし、基板上に凹凸を有する表面を形成し、
前記凹凸を有する表面上に半導体層を形成し、
前記半導体層に、線状に集光されたレーザ光を、前記基板に対して相対的に走査しつつ照射し、前記半導体層を結晶化し、前記半導体層を所望の形状にパターニングして形成され、
前記トランジスタは、前記島状半導体層を複数個並列に接続して形成されたものを含むことを特徴としている。
【0031】
本発明の半導体装置は、
複数のトランジスタを用いて回路が構成された半導体装置において、
前記トランジスタの活性層として用いる島状半導体層は、
基板上に下地層を形成し、前記下地層をパターニングしてスリット形状とし、基板上に凹凸を有する表面を形成し、
前記凹凸を有する表面上に半導体層を形成し、
前記半導体層上に金属含有層を形成し、熱処理を行って第1の結晶質半導体層を得、
前記第1の結晶質半導体層に、線状に集光されたレーザ光を、前記基板に対して相対的に走査しつつ照射し、第2の結晶質半導体層を得、
前記第2の結晶質半導体層を所望の形状にパターニングして形成され、
前記トランジスタは、前記島状半導体層を複数個並列に接続して形成されたものを含むことを特徴としている。
【0032】
本発明の半導体装置は、
前記トランジスタは、バッファ回路、増幅回路、サンプリングスイッチから選ばれたいずれか1種の回路を構成するトランジスタであることを特徴としている。
【0033】
本発明の半導体装置は、
前記トランジスタは、そのチャネル形成領域における電荷の移動方向が全て平行もしくはそれに準ずる方向に揃うように配置されていることを特徴としている。
【0034】
本発明の半導体装置は、
前記トランジスタは、そのチャネル形成領域における電荷の移動方向が、前記レーザ光の照射方向と平行もしくはそれに準ずる方向に揃うように配置されていることを特徴としている。
【0035】
本発明によって、
ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置等の電子機器が提供される。
【0036】
【発明の実施の形態】
本発明の一実施形態を、図1に沿って説明する。
【0037】
基板101上に、酸化珪素膜、窒化珪素膜、もしくは酸化窒化珪素膜等の絶縁膜でなる下地層102を形成する。なお、基板101としては、半導体装置の作製を通じての処理温度に耐えうる材質のものであれば良く、例えば石英基板、シリコン基板、バリウムホウケイ酸ガラスあるいはアルミノホウケイ酸ガラス等の無アルカリガラス基板、金属基板の表面に絶縁膜を形成した基板等を用いることが出来る。また、処理温度に耐えうる程度の耐熱性を有するプラスチック基板であっても良い。基板全面に下地層102を製膜した後、スリット状にパターニングし、溝状の凹凸を設けた基板表面を得る。なお、ここでは特に図示していないが、基板101と下地層102との間に、下地膜を、絶縁膜等によって形成しても良い。
【0038】
続いて、半導体層103を形成する(図1(B))。半導体層103は、公知の技術(スパッタ法、LPCVD法、プラズマCVD法等)を用いて成膜すれば良い。また、半導体層103は、非晶質半導体層であっても良いし、微結晶半導体層、多結晶半導体層であっても良い。
【0039】
続いて、半導体層103の表面にレーザ光104を照射することによって、半導体層103を結晶化する。ここで、半導体層103があらかじめある程度結晶化が進んでいる(前工程において、何らかの結晶化処理を行っている場合を含む)場合、このレーザ照射工程により、その結晶性がより高められる。ここでは、レーザ光はスリット(図示せず)によってエネルギー密度が低い領域を遮蔽し、半導体層に当たらないようにしている。エネルギー密度の低いレーザ光が半導体層に照射されて結晶化すると、溶融が不十分なために再配列〜結晶化が十分に行われず、その結晶粒は0.1μm程度もしくはそれ以下の微結晶粒となってしまい、そのような結晶性半導体層では優れた電気的特性が得られないためである。
【0040】
エネルギー密度が十分か否かは、半導体層において、所望の結晶粒が得られるか否かで判断され、設計者が適宜判断すれば良い。よって、設計者にとって結晶性が十分でないと判断される場合、そのときのエネルギー密度は低いと判断される。
【0041】
レーザ光のエネルギー密度は、スリットを介して得られたレーザ光の端部近傍において低くなっているため、照射端部近傍においては結晶粒が小さく、結晶の粒界に沿って突起した部分(リッジ)が出現する。そのため、レーザ光の軌跡(図1(C)に点線で表記)と、後工程にて島状半導体層を形成する領域とが重ならないようにすると良い。レーザ光照射位置と基板との位置合わせは、下地層102のパターニング時にマーカーを形成しておいても良いし、コンピュータ等にマスク情報およびレーザ照射ピッチ等のパラメータを入力して制御を行っても良い。
【0042】
本発明では、半導体層に照射するレーザとして、公知のレーザを用いることが出来る。レーザは、パルス発振または連続発振の気体レーザもしくは固体レーザを用いることが出来る。気体レーザとして、エキシマレーザ、Arレーザ、Krレーザ等があり、固体レーザとして、YAGレーザ、YVO4レーザ、YLFレーザ、YALO3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ti:サファイアレーザ等が挙げられる。また、固体レーザとしては、Cr、Nd、Er、Ho、Ce、Co、NiまたはTmがドーピングされたYAG、YVO4、YLF、YALO3等の結晶を用いたレーザが適用される。当該レーザの基本波はドーピングする材料によって異なり、1μm前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得られる。
【0043】
さらに、固体レーザより発せられた赤外レーザ光を非線形光学素子でグリーンレーザ光に変換後、さらに別の非線形光学素子によって得られる紫外レーザ光を用いることが出来る。
【0044】
このように、結晶化に際し、レーザ照射法を用いることによって、基板全面を加熱することなく、レーザの照射されている面にのみ十分なエネルギーを与えて半導体層を溶融し、結晶化を行うことが出来るため、特に耐熱性の高くない材質の基板を用いる場合にも有効な手段である。
【0045】
結晶化に伴い半導体層105内部に生ずる応力は、基板101上に設けた凹凸のエッジ部分に集中することにより、基板全面での応力が分散される。
【0046】
続いて、図1()に示すように、結晶性半導体層105をパターニングすることによって、所望の形状の島状半導体層106を形成する。凹凸のエッジ部分には、半導体層の結晶化に伴う応力が集中し、結晶性が良好でないため、島状半導体層106は、凹凸のエッジ部分を避けた平坦な領域に形成するのが望ましい。
【0047】
なお、ビームの幅は、基板表面に形成したスリット状の凹凸の幅によって適宜変えることができる。図19に、2通りの幅を有するスリット状の凹凸を有する基板上の半導体層に、スリットの幅を変えてレーザ光を走査する場合について示す。図19(A)に、走査方向と垂直な方向における凹凸の幅が小さい場合を、図19(B)に走査方向と垂直な方向における凹凸の幅が大きい場合の、レーザ光の走査する部分と、第1の島状半導体層との関係を示す。
【0048】
図19(A)におけるレーザ光1901の幅をW1、図19(B)におけるレーザ光1902の幅をW2とすると、W1<W2となる。もちろん、レーザ光の幅はこれに限られず、自由にその幅を設定することができる。
【0049】
なお本発明では、図19(A)(B)に示すように、レーザ光を基板全面に照射するのではなく、後に島状半導体層となる部分を最低限結晶化できるようにレーザ光を走査する。基板全面を照射するのではなく、島状半導体層となる領域が良好に結晶化できるように、必要最低限の部分にレーザ光が照射されるので、1枚の基板にかかる処理時間を抑えることができ、基板処理の効率を高めることができる。
【0050】
その後、ゲート絶縁膜107、層間絶縁膜109、およびゲート電極108、配線111を形成し、TFTが形成される。図1(D)において、配線110はTFTのソース領域もしくはドレイン領域と電気的に接続された電極となる。
【0051】
ここまでの工程を簡単に図示したものを図3(A)〜(E)に、それぞれ上面図と断面図として示す。図3において、点線枠300で囲まれた部分が、図1(A)〜(D)に示した部分に該当する。なおここでは、島状半導体層306を複数用い、マルチチャネル型TFTを形成しているが、それぞれの島状半導体層を単独で活性層として用いるTFTを複数作製することも出来る。
【0052】
特に、大負荷を駆動する能力が求められる、アナログスイッチ、バッファ等のような回路を形成するTFTは、チャネル幅Wを大きくする必要がある(図12(A))が、図12(B)に示すように、Wの小さい複数の活性層を並列に用いることによって、個々のばらつきが平均化され、TFTとしてはばらつきの少ないものを形成することが出来る。
【0053】
また、レーザ結晶化に伴う半導体層内の応力が、基板上の凹凸のエッジ部分に集中するため、下地層102のパターニングによって、応力を集中させる部位を人為的に特定することが出来る。よって、後に活性層として用いる部分に応力が集中してしまうのを防ぐことが可能となる。
【0054】
さらに、島状半導体層306は、チャネル形成領域における電荷の移動方向と、レーザ光の走査方向、すなわち結晶粒の長軸方向とが平行となるように素子を配置しているため、TFTとしてさらに良好な電気的特性が得られる。
【0055】
【実施例】
以下に、本発明の実施例について記載する。
【0056】
[実施例1]
本実施例においては、CWレーザを用いたレーザ結晶化工程の一例について述べる。
【0057】
本方法に適当なCWレーザとしては、波長が550nm以下で出力安定性の著しく高いものが望ましい。例えば、YVO4レーザの第2高調波や、YAGレーザの第2高調波、YLFレーザの第2高調波、ガラスレーザの第2高調波、YAlO3レーザの第2高調波、Arレーザ等が該当する。あるいは、前記レーザのさらなる高次高調波を用いても良い。あるいは、ルビーレーザ、アレキサンドライドレーザ、Ti:サファイアレーザ、連続発振のエキシマレーザ、Krレーザ、CO2レーザ、連続発振のヘリウムカドミウムレーザ、銅蒸気レーザ、金蒸気レーザ等のレーザを使用しても良い。さらに、これらのレーザを複数、あるいは複数種用いることも可能である。
【0058】
図7は、CWレーザ結晶化を行うための装置を模式的に表したものであり、レーザ発振器701、ミラー702、凸レンズ703、X−Yステージ704等からなる。ここで用いるレーザは、出力10Wで連続発振のYVO4レーザである。レーザ発振器701には、非線形光学素子が内蔵されており、射出口より第2高調波が射出される。
【0059】
レーザ発振器701から射出されたレーザビームは、図7中、Aで示すように円形状をしている。前記レーザビームは水平方向に射出され、ミラー702によって鉛直方向から20°前後の方向に偏向される。その後、水平方向に配置された凸レンズ703により集光される。X−Yステージ704に基板705を固定し、基板上に形成された半導体層上の照射面を、凸レンズ703の焦点に合わせる。このとき、照射面が凸レンズ703と平行になるように配置する。すなわち基板705は水平配置される。凸レンズ703には、20°前後の角度でレーザビームが入射するため、凸レンズの非点収差によって、照射面でのレーザビーム光の形状は楕円形状となる。照射面におけるビーム形状は、凸レンズ703への入射角度によって決定するため、凸レンズに対し、鉛直方向により大きな角度を持ってレーザビームを入射させることによって、さらにアスペクト比の大きい楕円とすることが出来るが、反面、焦点深度が浅くなるために均一な照射が困難となることから、偏向角度は20°前後が妥当であるとしている。
【0060】
基板全面の半導体層を結晶化するためには、適当な照射ピッチで楕円ビームをその長径方向にずらしながら基板上を走査させることを繰り返す必要がある。この動作は、レーザ発振器701、ミラー702、凸レンズ703からなるレーザ出力部分を固定し、X−Yステージ704を用いて、基板上を楕円ビームが走査するように基板を移動させて行う。照射対象である基板のサイズが、図7においてX方向600mm、Y方向720mmであるとし、楕円ビームの長軸長さが200μmであるとき、図7に示す方向で走査すると、3000回(1500往復)の走査によって、基板全面にレーザ照射を行うことが出来る。
【0061】
基板上を走査するレーザ光は、等速で走査されるようにする必要があるため、図7に示すとおり、基板上にレーザが照射されない範囲で、加速・減速の区間を設ける。この区間においては、レーザ発振器701の出力を停止していても良い。
【0062】
また、後の実施例で詳しく説明するが、レーザ発振器を複数台用い、楕円ビームを長軸方向に複数並べて平行に走査することにより、走査回数を減らし、処理時間を短縮することも可能である。こうすることにより、単体レーザ光の両端部における、エネルギー密度の低い部分が隣接間で互いに重なり合い、エネルギー密度を高くすることが出来る。よって、有効照射領域を広く、かつ1回の照射領域における有効照射領域の割合を大きくすることが出来、回路レイアウトの際の制約をより小さくすることも出来る。
【0063】
なお、本実施例は他の実施例と組み合わせて実施することが可能である。
【0064】
[実施例2]
本実施例においては、実施例1とは異なる光学系を用いてレーザビームの偏光を行う例について、図8に沿って説明する。
【0065】
レーザ発振器801から射出されたレーザビームは、図8中、Aで示すように円形状をしている。前記レーザビームは水平方向に射出され、ミラー802によって鉛直方向に偏向される。その後、第1のシリンドリカルレンズ803によってX方向に集光される。このときのビーム形状は、図8中、Bで示すように、円形状がX方向に集光されて、Y方向を長軸とする楕円形状となる。続いて、第2のシリンドリカルレンズ804によってY方向に集光される。このときのビーム形状は、図8中、Cで示すように、さらにY方向に集光されて、X方向を長軸とする楕円形状となる。このような光学系を用いると、実施例2で示したよりもさらにアスペクト比の大きい楕円形状のビームを得ることが出来る。その後、X−Yステージ805に固定された基板806に照射される。基板上のレーザビームの走査については、実施例3と同様にして行えばよい。
【0066】
また、レーザ発振器を複数台用い、楕円ビームを長軸方向に複数並べて平行に走査することにより、走査回数を減らし、処理時間を短縮することも可能である。こうすることにより、単体レーザ光の両端部における、エネルギー密度の低い部分が隣接間で互いに重なり合い、エネルギー密度を高めることが出来る。よって、有効照射領域を広くすることが出来、より回路レイアウトに制約を与えないようにすることも出来る。
【0067】
なお、本実施例は他の実施例と組み合わせて実施することが可能である。
【0068】
[実施例3]
CWレーザによって、実施形態に示した工程に従って半導体層を結晶化する場合、単体のレーザ発振器より発振されるレーザ光の、被照射面における形状は、楕円形状もしくは矩形状である。また、照射面でのエネルギー密度を高めるためにレーザ光を絞り込んでいるため、その照射範囲は図6(A)に示すようになる。
【0069】
照射範囲を絞り込んだレーザ光の中では、さらにエネルギー密度に分布がある。図6(A)において、長軸方向、X断面すなわち楕円の長軸方向におけるエネルギー分布を図6(B)に示す。
【0070】
図6(B)に示すように、レーザ光の中では、中心部から端部に向かって徐々にエネルギー密度が減少する分布を有する。ここで、Eと示しているのは、半導体層を良好に結晶化させるために最低限必要なエネルギー密度とする。すると、図6(C)において、Dで示した範囲のレーザ光が照射された半導体層は良好に結晶化し、優れた電気的特性を有する。反面、dで示した範囲のレーザ光が照射された半導体層は、レーザ光のエネルギー密度が十分でないために溶融が十分でなく、微結晶化する。このような領域においては十分な電気的特性が得られないため、活性層として用いるには適さない。
【0071】
本発明のように、複数のTFTを1つの第1の島状半導体層をパターニングして得られる半導体層を用いて作製するには、Dで示した範囲がより広いことが望ましい。しかしレーザ光径を大きくするには限度があるため、その限られた幅で回路を構成しようとすると、素子のレイアウトが困難になる。結果として配線等の引き回しが長くなり、非効率な回路レイアウトとなってしまう。
【0072】
そこで本実施例においては、複数のレーザ発振器から出力されるレーザ光を用いて、効率的なレーザ照射を行う方法の一例について説明する。
【0073】
図4(A)を参照する。401〜403は、それぞれ異なる3台のレーザ発振器より出力されたレーザ光を、光学系を用いて集光したものである。各レーザ光401〜403は、各楕円の長軸が直線上に並び、かつ互いのレーザ光の一部が重なることによって合成され、1つのレーザ光となっている。
【0074】
図4(B)に、各レーザ光401〜403の、長軸方向のエネルギー密度分布を404〜406で示す。各レーザ光のエネルギー密度は等しく、そのピーク値はE0で表される。合成されたレーザ光においては、重なり合う領域のエネルギー密度は加算され、図4(B)に407で示したようなエネルギー密度分布となる。
【0075】
このとき、隣接したレーザ光404、405が重なり合う領域と、405、406が重なり合う領域においては、2つのレーザ光のエネルギー密度が加算され、半導体層を良好に結晶化させるのに十分なエネルギー密度を有する。よって、合成後の形状は、図4(C)に408で示す形状となり、この中で半導体層を良好に結晶化させることの出来る範囲はD0となる。
【0076】
なお、隣接したレーザ光の重なり合う領域におけるエネルギー密度の和は、単体レーザ光のピーク値E0に等しくなる(図4(B)中、太点線にて表記)のが理想であるが、D0の範囲で半導体層を良好に、かつ均一に結晶化できる範囲の値となるように、適宜レーザ光の重なり幅を設定すれば良い。なお、具体的には、図4(B)にD0で示す範囲内のエネルギー密度の分布が、±5%以下となるようにするのが良い。さらに好ましくは、±1%以下となるようにするのが望ましい。
【0077】
図4(A)(C)からわかるように、複数のレーザ光を重ね合わせてエネルギー密度の低い部分を互いに補うようにすることで、より広い幅でのレーザ照射が可能となる。
【0078】
図4に戻る。合成レーザ光の使用は、単に広い領域の走査を可能とするだけでなく、効率面でも有利である。単独のレーザ光を用いた場合の照射領域の幅は(D+2d)であり、図4(C)に示したような合成レーザ光を用いた場合の照射領域の幅は(D0+2d)である。レーザ光1走査幅あたり、良好な結晶化が行える幅の比は、前者は(D/(D+2d))であり、後者は(D0/(D0+2d))となる。D<D0であるから、より効率良く、良好な結晶化を行うことが出来るといえる。
【0079】
また、合成レーザ光において、長軸方向の両端に位置する、エネルギー密度の低い領域を、図4(D)に示すように、スリット409を用いて遮蔽し、半導体層に当たらないようにするとより望ましい。このとき、半導体層表面でのレーザ光の形状は、図4(E)に示すようになり、長軸方向にD1(<D0)の幅を有する、矩形に近い形状となる。
【0080】
このような形状で半導体層に照射されるレーザ光においては、エネルギー密度の低い領域が存在しない。もしくは存在しても、スリットを用いていない場合と比較してはるかに幅が小さいので、レーザ光の照射端部が第1の島状半導体層上を走査しないように位置を制御するのがより容易になる。よって、レーザ光の走査経路および、第1の島状半導体層または第2の島状半導体層のレイアウト時の制約を小さくすることが出来る。
【0081】
さらに、スリットを用いることで、レーザ発振器の出力を止めることなく、エネルギー密度を一定に保ったままでレーザ光の幅を変更することが出来るため、レーザ光の照射端部が第2の島状半導体層もしくはそのチャネル形成領域を走査するのを防ぐことが出来る。また、基板上の不必要な領域にもレーザ光を照射して、基板にダメージが与えられるのを防ぐ効果も期待できる。
【0082】
[実施例4]
本発明において用いられるレーザ照射装置の制御系を含めた構成について、図9(A)を用いて説明する。901はレーザ発振器である。図9(A)では3つのレーザ発振器を用いているが、レーザ照射装置が有するレーザ発振器はこの数に限定されない。
【0083】
図9(A)のレーザ照射装置は、中央演算処理装置及びメモリ等の記憶手段を兼ね備えたコンピュータ908を有している。コンピュータ908は、レーザ発振器901の発振を制御し、なおかつレーザ光スポットがマスクのパターン情報に従って定められる領域を覆うように、基板06へのレーザ光スポットの照射位置を制御すべく、基板を所定の位置に移動させることができる。
【0084】
なお、レーザ発振器901は、チラー902を用いてその温度を一定に保つようにしても良い。チラー902は必ずしも設ける必要はないが、レーザ発振器901の温度を一定に保つことで、出力されるレーザ光のエネルギーが温度によってばらつくのを抑えることができる。
【0085】
また904は光学系であり、レーザ発振器901から出力された光路を変更したり、そのレーザ光の形状を加工したりして、レーザ光を集光することができる。さらに、図9(A)のレーザ照射装置では、光学系904によって、複数のレーザ発振器901から出力されたレーザ光を互いに一部を重ね合わせることで、合成することができる。
【0086】
なお、レーザ光を一次的に完全に遮蔽することができるAO変調器903を、被処理物である基板906とレーザ発振器901との間の光路に設けても良い。また、AO変調器903の代わりに、テニュエイター(光量調整フィルタ)を設けて、レーザ光のエネルギー密度を調整するようにしても良い。
【0087】
また、被処理物である基板906とレーザ発振器901との間の光路に、レーザ発振器901から出力されたレーザ光のエネルギー密度を測定する手段(エネルギー密度測定手段)910を設け、測定したエネルギー密度の経時変化をコンピュータ908において監視するようにしても良い。この場合、レーザ光のエネルギー密度の減衰を補うように、レーザ発振器901からの出力を高めるようにしても良い。
【0088】
合成されたレーザ光は、スリット905を介して被処理物である基板906に照射される。スリット905は、レーザ光を遮ることが可能であり、なおかつレーザ光によって変形または損傷しないような材質で形成するのが望ましい。そして、スリット905はスリットの幅が可変であり、当該スリットの幅によってレーザ光の幅を変更することができる。
【0089】
なお、スリット905を介さない場合の、レーザ発振器901から発振されるレーザ光の基板906におけるレーザ光の形状は、レーザの種類によって異なり、また光学系により成形することもできる。
【0090】
基板906はX−Yステージ907上に載置されている。図9(A)では、X−Yステージ907は、コンピュータによって制御され、被処理物すなわち基板906を移動することによってレーザ光の照射位置を制御している。
【0091】
さらに本発明では、コンピュータ908によって、スリット905の幅を制御し、マスクのパターン情報に従ってレーザ光の幅を変更することができる。
【0092】
さらに図9(A)のレーザ照射装置は、被処理物の温度を調節する手段を備えていても良い。また、レーザ光は指向性およびエネルギー密度の高い光であるため、ダンパーを設けて、反射光が不適切な箇所に照射されるのを防ぐようにしても良い。ダンパーは、反射光を吸収させる性質を有していることが望ましく、ダンパー内に冷却水を循環させておき、反射光の吸収により隔壁の温度が上昇するのを防ぐようにしても良い。また、X−Yステージ907に基板906を加熱するための手段(基板加熱手段)を設けるようにしても良い。
【0093】
なお、アライメントマーカーをレーザで形成する場合、マーカー用のレーザ発振器を設けるようにしても良い。この場合、マーカー用のレーザ発振器の発振を、コンピュータ908において制御するようにしても良い。さらにマーカー用のレーザ発振器を設ける場合、マーカー用のレーザ発振器から出力されたレーザ光を集光するための光学系を別途設ける。なおマーカーを形成する際に用いるレーザは、代表的にはYAGレーザ、CO2レーザ等が挙げられるが、もちろんこの他のレーザを用いて形成することは可能である。
【0094】
またマーカーを用いた位置合わせのために、CCDカメラ909を1台、場合によっては数台設けるようにしても良い。
【0095】
なお、マーカーを設けずに、CCDカメラ909によって位置合わせを行うようにしても良い。この場合、コンピュータ908に入力されたマスクによる島状半導体層のパターン情報と、CCDカメラ909において収集された情報とを照らし合わせて、基板の位置情報を把握することができる。この場合マーカーを別途設ける必要がない。
【0096】
なお、図9(A)では、レーザ発振器を複数台設けたレーザ照射装置の構成について示したが、レーザ発振器は1台であってもよい。図9(B)に、レーザ発振器を1台用いたレーザ照射装置の構成を示す。図9(B)において、901はレーザ発振器、902はチラーである。また910はエネルギー密度測定装置、903はAO変調器、904は光学系、905はスリット、909はCCDカメラである。基板906はX−Yステージ907上に設置され、レーザ光の基板906への照射位置が制御されている。そして図9(A)に示したものと同様に、コンピュータ908によって、レーザ照射装置が有する各手段の動作が制御されている。図9(A)と異なるのはレーザ発振器が1つであることである。したがって、光学系904もまた図9(A)の場合と異なり、1つのレーザ光を集光する機能を有していれば良い。
【0097】
[実施例5]
本実施例においては、基板上の回路配置とCWレーザ照射方向等について数例を挙げて説明する。
【0098】
表示装置の構成例としては、図14(A)に示すように、基板1400の中央部に画素部1401を有し、画素部1401の上側もしくは下側に、ソース信号線駆動回路1402を有し、画素部1401の左右いずれかもしくは両側に、ゲート信号線駆動回路1403を有する構成が一般的といえる。各駆動回路を動作させるための信号および電源は、基板外部よりフレキシブルプリント基板(Flexible Print Circuit:FPC)1404を介して入力される。
【0099】
図14(A)に示すように、ソース信号線駆動回路1402は、画素の列方向に延びて配置されており、ゲート信号線駆動回路1403は、画素の行方向に延びて配置されているため、実施形態に示したようにCWレーザ照射を行うと、図14(B)に示すように、ソース信号線駆動回路の配置方向に方向を合わせた場合、ゲート信号線駆動回路の配置方向に、CWレーザの照射方向が合致しないことになる。しかし、一般的に高速駆動が要求されるソース信号線駆動回路に対し、ゲート信号線駆動回路は、その駆動周波数はおよそ数百分の1で良く、仮にゲート信号線駆動回路を構成するTFTの活性層に微結晶半導体層でなる部分が含まれていたとしても、回路の動作に関しては問題ないといえる。
【0100】
ここで、図14(C)に示すように、走査方向を途中で切り替える方法を用いても良い。つまり、第1に、ソース信号線駆動回路に合わせて、第1のレーザ走査を行い、続いて、基板を固定しているステージを90°回転させる等によって、レーザの走査方向を変更し、今度はゲート信号線駆動回路と画素部とに合わせて、第2のCWレーザ照射を行っても良い。
【0101】
また、図14(D)に示すように、特願2001−241463号に記載の技術によって、ソース信号線駆動回路1402と、ゲート信号線駆動回路1403とを、画素部の1辺側、もしくは対向する2辺の側に平行配置することにより、図14(E)に示すように、1度のCWレーザ照射によって結晶化し、かつ画素部、駆動回路における半導体層を、1方向のみのレーザ光照射によって構成することが可能となる。
【0102】
本実施例にて示した方法はあくまでも一例であり、例えば高速駆動が要求される駆動回路部のみをレーザ照射によって結晶化し、画素部等、比較的高速駆動が必要でない部分においては、従来の結晶化方法を用いて作製しても良い。なお、本実施例は他の実施例と組み合わせて実施することが可能である。
【0103】
[実施例6]
本実施例では、アクティブマトリクス基板の作製方法について図15、16を用いて説明する。本明細書ではCMOS回路を有する駆動回路と、画素部とを同一基板上に形成された基板を、便宜上アクティブマトリクス基板と呼ぶ。
【0104】
まず、本実施例ではバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板5000を用いる。なお、基板5000としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【0105】
次いで、基板5000上に酸化珪素膜、窒化珪素膜、もしくは酸化窒化珪素膜などの絶縁膜から成る下地絶縁膜5001を公知の手段(スパッタ法、LPCVD法、プラズマCVD法等)により形成する。本実施例では下地絶縁膜5001として5001a、5001bの2層の膜を用いているが、前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。
【0106】
続いて、下地絶縁膜5001上に、酸化珪素膜、窒化珪素膜、もしくは酸化窒化珪素膜などの絶縁膜から成る下地層5002を公知の手段(スパッタ法、LPCVD法、プラズマCVD法)により30〜300nmの厚さで形成し、幅1〜10μmのスリット状にパターニングする。
【0107】
ここで、下地絶縁膜5001と、下地層5002については、下地層5002のエッチング処理によって、下地絶縁膜5001が侵食されない材料の組み合わせとする。例えば、下地絶縁膜5001を窒化珪素膜、下地層5002を酸化窒化珪素膜などとすれば良い。
【0108】
次いで、下地絶縁膜5001および下地層5002を覆うように、絶縁層5002bを形成し、その後連続成膜によって、公知の手段(スパッタ法、LPCVD法、プラズマCVD法等)により30〜200nm(好ましくは30〜60nm)の厚さで半導体層5003を形成する。なお、この半導体層は、非晶質半導体層であっても良いし、微結晶半導体層、あるいは結晶性半導体層であっても良い。また、非晶質珪素ゲルマニウム膜などの非晶質構造を有する化合物半導体層を用いても良い(図15(A))。
【0109】
次に、半導体層5003をレーザ結晶化法により結晶化させる。半導体層が微結晶半導体層、あるいは結晶性半導体層の場合、この工程によってその結晶性がさらに高められる。レーザ結晶化法は、本発明の実施形態や実施例1〜5に記載されたレーザ照射方法を用いて行う。具体的には、レーザ照射装置のコンピュータに入力されたマスクの情報に従って、溝状の凹凸と平行な方向にレーザ光5004を走査しつつ、半導体層5003の全面もしくは後に島状の半導体層を形成する場所に照射する。もちろん、レーザ結晶化法だけでなく、他の公知の結晶化法(RTAやファーネスアニール炉を用いた熱結晶化法、結晶化を助長する金属元素を用いた熱結晶化法等)と組み合わせて行ってもよい。
【0110】
半導体層の結晶化に際しては、連続発振が可能な固体レーザを用い、基本波の第2高調波〜第4高調波を用いることで、大粒径の結晶を得ることができる。代表的には、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いるのが望ましい。具体的には、出力10Wの連続発振のYVO4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は0.01〜100MW/cm2程度(好ましくは0.1〜10MW/cm2)が必要である。そして、10〜2000cm/s程度の速度でレーザ光に対して相対的に半導体層が形成された基板5001を移動させて照射する。
【0111】
なおレーザ照射は、パルス発振または連続発振の気体レーザもしくは固体レーザを用いることができる。気体レーザとして、エキシマレーザ、Arレーザー、Krレーザーなどがあり、固体レーザとして、YAGレーザ、YVO4レーザー、YLFレーザ、YAlO3レーザー、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ti:サファイアレーザなどが挙げられる。固体レーザとしては、Cr、Nd、Er、Ho、Ce、Co、Ti又はTmがドーピングされたYAG、YVO4、YLF、YAlO3などの結晶を使ったレーザ等も使用可能である。当該レーザの基本波はドーピングする材料によって異なり、1μm前後の基本波を有するレーザ光が得られる。基本波に対する高調波は、非線形光学素子を用いることで得ることができる。
【0112】
上述したレーザ結晶化によって、半導体層5003にレーザ光が照射されて結晶性が高められ、結晶化した半導体層5005を得る(図15(B))。
【0113】
次に、半導体層5005を所望の形状にパターニングして、島状半導体層5006〜5009を形成する(図15(C))。
【0114】
また、島状半導体層5006〜5009を形成した後、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【0115】
次いで、島状半導体層5006〜5009を覆うゲート絶縁膜5010を形成する。ゲート絶縁膜5010はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により110nmの厚さで酸化窒化珪素膜(組成比Si=32%、O=59%、N=7%、H=2%)で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【0116】
また、酸化珪素膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【0117】
次いで、ゲート絶縁膜5010上に膜厚20〜100nmの第1の導電層5011と、膜厚100〜400nmの第2の導電層5012とを積層形成する。本実施例では、膜厚30nmのTaN膜からなる第1の導電層5011と、膜厚370nmのW膜からなる第2の導電層5012を積層形成した。TaN膜はスパッタ法で形成し、Taのターゲットを用い、窒素を含む雰囲気内でスパッタする。また、W膜は、Wのターゲットを用いたスパッタ法で形成した。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のW(純度99.9999%)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができる。
【0118】
なお、本実施例では、第1の導電層5011をTaN、第2の導電層5012をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶珪素膜に代表される半導体層を用いてもよい。また、AgPdCu合金を用いてもよい。また、第1の導電層をタンタル(Ta)膜で形成し、第2の導電層をW膜とする組み合わせ、第1の導電層を窒化チタン(TiN)膜で形成し、第2の導電層をW膜とする組み合わせ、第1の導電層を窒化タンタル(TaN)で形成し、第2の導電層をWとする組み合わせ、第1の導電層を窒化タンタル(TaN)膜で形成し、第2の導電層をAl膜とする組み合わせ、第1の導電層を窒化タンタル(TaN)膜で形成し、第2の導電層をCu膜とする組み合わせとしてもよい。
【0119】
また、2層構造に限定されず、例えば、タングステン膜、アルミニウムとシリコンの合金(Al−Si)膜、窒化チタン膜を順次積層した3層構造としてもよい。また、3層構造とする場合、タングステンに代えて窒化タングステンを用いてもよいし、アルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、窒化チタン膜に代えてチタン膜を用いてもよい。
【0120】
なお、導電層の材料によって、適宜最適なエッチングの方法や、エッチャントの種類を選択することが重要である(図15(D))。
【0121】
次に、フォトリソグラフィ法を用いてレジストからなるマスク5013を形成し、電極及び配線を形成するための第1のエッチング処理を行う。第1のエッチング処理では第1及び第2のエッチング条件で行う。本実施例では第1のエッチング条件として、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25:25:10sccmとし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行う。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。
【0122】
この後、レジストからなるマスク5013を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30:30sccmとし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0123】
上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15〜45°となる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層5014〜5018(第1の導電層5014a〜5018aと第2の導電層5014b〜5018b)を形成する。ゲート絶縁膜5010においては、第1の形状の導電層5014〜5018で覆われない領域は20〜50nm程度エッチングされ、薄くなった領域が形成される(図15(E))。
【0124】
次いで、レジストからなるマスク5013を除去せずに第2のエッチング処理を行う。ここでは、エッチングガスにCF4とCl2とO2とを用い、W膜を選択的にエッチングする。この時、第4のエッチング処理により第2の導電層5019b〜5023bを形成する。一方、第1の導電層5014a〜5018aはほとんどエッチングされず、第1の導電層5019a〜5023aを形成し、第2の形状の導電層5019〜5023を形成する(図16(A))。
【0125】
そして、レジストからなるマスク5013を除去せずに第1のドーピング処理を行い、島状半導体層にn型を付与する不純物元素を低濃度に添加する。ドーピング処理はイオンドープ法、若しくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を1×1013〜5×1014/cm2とし、加速電圧を40〜80keVとして行う。本実施例ではドーズ量を1.5×1013/cm2とし、加速電圧を60keVとして行う。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いるが、ここではリン(P)を用いる。この場合、導電層5019〜5023がn型を付与する不純物元素に対するマスクとなり、自己整合的に不純物領域5024〜5027が形成される。不純物領域5024〜5027には1×1018〜1×1020/cm3の濃度範囲でn型を付与する不純物元素を添加する。
【0126】
次に、レジストからなるマスク5013を除去した後、新たにレジストからなるマスク5028を形成して第1のドーピング処理よりも高い加速電圧で第2のドーピング処理を行う。イオンドープ法の条件はドーズ量を1×1013〜1×1015/cm2とし、加速電圧を60〜120keVとして行う。ドーピング処理は第2の導電層5019b〜5023bを不純物元素に対するマスクとして用い、第1の導電層のテーパー部の下方の島状半導体層に不純物元素が添加されるようにドーピングする。続いて、第2のドーピング処理より加速電圧を下げて第3のドーピング処理を行って図16(B)の状態を得る。イオンドープ法の条件はドーズ量を1×1015〜1×1017/cm2とし、加速電圧を50〜100keVとして行う。第2のドーピング処理および第3のドーピング処理により、第1の導電層と重なる低濃度不純物領域5029、5030には1×1018〜5×1019/cm3の濃度範囲でn型を付与する不純物元素を添加され、高濃度不純物領域5032〜5034には1×1019〜5×1021/cm3の濃度範囲でn型を付与する不純物元素が添加される。
【0127】
もちろん、適当な加速電圧にすることで、第2のドーピング処理および第3のドーピング処理は1回のドーピング処理で、低濃度不純物領域および高濃度不純物領域を形成することも可能である。
【0128】
次いで、レジストからなるマスク5028を除去した後、新たにレジストからなるマスク5035を形成して第4のドーピング処理を行う。この第4のドーピング処理により、pチャネル型TFTの活性層となる島状半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された不純物領域5036、5037を形成する。第2の導電層5019a〜5023aを不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。本実施例では、不純物領域5036、5037はジボラン(B26)を用いたイオンドープ法で形成する(図16(C))。この第4のドーピング処理の際には、nチャネル型TFTを形成する島状半導体層はレジストからなるマスク5035で覆われている。第1乃至3のドーピング処理によって、不純物領域5036、5037にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもp型を付与する不純物元素の濃度を1×1019〜5×1021/cm3となるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として十分に機能することが出来る。
【0129】
以上までの工程で、それぞれの島状半導体層に不純物領域が形成される。
【0130】
次いで、レジストからなるマスク5035を除去して第1の層間絶縁膜5038を形成する。この第1の層間絶縁膜5038としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとして珪素を含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚150nmの酸化窒化珪素膜を形成した。勿論、第1の層間絶縁膜5038は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【0131】
次いで、第2の島状半導体層に添加された不純物を活性化する処理を行う。活性化処理としては、レーザアニール法を用いる。レーザアニール法を用いる場合、結晶化の際に用いたレーザを使用することが可能である。活性化の場合は、移動速度は結晶化と同じにし、0.01〜100MW/cm2程度(好ましくは0.01〜10MW/cm2)のエネルギー密度が必要となる。また結晶化の際には連続発振のレーザを用い、活性化の際にはパルス発振のレーザを用いるようにしても良い(図16(D))。
【0132】
また、第1の層間絶縁膜を形成する前に活性化処理を行っても良い。
【0133】
そして、加熱処理(300〜550℃で1〜12時間の熱処理)を行うと水素化を行うことができる。この工程は第1の層間絶縁膜5038に含まれる水素により第2の島状半導体層のダングリングボンドを終端する工程である。第1の層間絶縁膜の存在に関係なく第2の島状半導体層を水素化することができる。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)や、3〜100%の水素を含む雰囲気中で、300〜650℃で1〜12時間の加熱処理を行っても良い。
【0134】
次いで、第1の層間絶縁膜5038上に無機絶縁膜材料または有機絶縁物材料から成る第2の層間絶縁膜5039を形成する。本実施例では、膜厚1.6μmのアクリル樹脂膜を形成した。次に、第2の層間絶縁膜5039を形成した後、第2の層間絶縁膜5039に接するように、第3の層間絶縁膜5040を形成する。
【0135】
そして、配線5041〜5045を形成する。なお、これらの配線は、膜厚50nmのTi膜と、膜厚500nmの合金膜(AlとTiとの合金膜)との積層膜をパターニングして形成する。もちろん、二層構造に限らず、単層構造でもよいし、三層以上の積層構造にしてもよい。また、配線の材料としては、AlとTiに限らない。例えば、TaN膜上にAlやCuを形成し、さらにTi膜を形成した積層膜をパターニングして配線を形成してもよい。(図16(E))
【0136】
以上の様にして、nチャネル型TFTとpチャネル型TFTからなるCMOS回路を有する駆動回路と、画素TFTと保持容量とを有する画素部を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【0137】
なお、本実施例は他の実施例と組み合わせて実施することが可能である。
【0138】
[実施例7]
本実施例では、実施例で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図16、17を用いる。
【0139】
まず、実施例に従い、図16(E)の状態のアクティブマトリクス基板を得た後、当該アクティブマトリクス基板上、少なくとも配線(画素電極)5045上に配向膜5053を形成しラビング処理を行う。なお、本実施例では配向膜5053を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ5052を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【0140】
次いで、対向基板5046を用意する。対向基板5046上に着色層(カラーフィルタ)5047、5048(ここでは2色のカラーフィルタのみを図示しているが、実際にはR、G、Bの3色を用いて良い。)および平坦化膜5049を形成する。ここでは、赤色のカラーフィルタ5047と青色のカラーフィルタ5048とを重ねて、遮光部を形成する。また、赤色の着色層と緑色の着色層とを一部重ねて、遮光部を形成してもよい。同様に、隣接した画素間の隙間をカラーフィルタの積層によって遮光する。このようにして、遮光膜の形成工程を省略した。
【0141】
次いで、平坦化膜5049を形成し、当該平坦化膜5049上に透明導電膜からなる対向電極5050を少なくとも画素部に形成し、対向基板の全面に配向膜5051を形成し、ラビング処理を施した。
【0142】
そして、アクティブマトリクス基板と対向基板とをシール材(図示せず)で貼り合わせる。シール材にはフィラーが混入されており、このフィラーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料5054を注入し、封止剤(図示せず)によって完全に封止する。液晶材料5054には公知の液晶材料を用いれば良い。このようにして図17に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板(図示せず)を貼りつけた。そして、公知の技術を用いてフレキシブルプリント基板(Flexible Print Circuit:FPC)を貼りつけた。
【0143】
以上のようにして作製される液晶表示装置はエネルギー分布が周期的または一様なレーザ光が照射され、大粒径の結晶粒が形成された半導体膜を用いて作製されたTFTを有しており、前記液晶表示装置の動作特性や信頼性を十分なものとなり得る。そして、このような液晶表示装置は各種電子機器の表示部として用いることが出来る。
【0144】
なお、本実施例は他の実施例と組み合わせて実施することが可能である。
【0145】
[実施例8]
本実施例では、実施例に示したアクティブマトリクス基板の作製方法を用いて作製されたアクティブマトリクス基板を用いて、発光装置を作製する例を以下に説明する。発光装置とは、基板上に形成された発光素子を、当該基板とカバー材の間に封入した表示用パネルおよび該表示用パネルにTFT等を実装した表示用モジュールを総称したものである。なお、発光素子は、電場を加えることで発生するルミネッセンス(Electro Luminescence)が得られる有機化合物を含む層(発光層)と陽極層と、陰極層とを有する。また、有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と三重項励起状態から基底状態に戻る際の発光(リン光)があり、これらのうちどちらか、あるいは両方の発光を含む。
【0146】
なお、本明細書中では、発光素子において陽極と陰極の間に形成された全ての層をEL層と定義する。EL層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的に発光素子は、陽極層、発光層、陰極層が順に積層された構造を有しており、この構造に加えて、陽極層、正孔注入層、発光層、陰極層や、陽極層、正孔注入層、発光層、電子輸送層、陰極層等の順に積層した構造を有していることもある。
【0147】
実施例7に従って第3の層間絶縁膜5102まで形成した後、発光素子の陽極となる画素電極を、透明導電膜からなる材料にて形成する。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【0148】
第3の層間絶縁膜5102は、発光装置の場合、第2の層間絶縁膜5101に含まれる水分が有機発光層に入るのを防ぐのに効果的である。第2の層間絶縁膜5101が有機樹脂材料を有している場合、有機樹脂材料は水分を多く含むため、第3の層間絶縁膜5102を設けることは特に有効である。また、本実施例においては、樹脂からなる第2の層間絶縁膜5101を用いてTFTによる段差を平坦化することは非常に重要である。後に形成される発光層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、発光層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【0149】
駆動回路が有するnチャネル型TFT、pチャネル型TFTは実施例5の作製方法を用いて形成される。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【0150】
次に、図18(B)に示すように、第3の層間絶縁膜5102を覆うように黒色染料、カーボンまたは黒色の顔料などを分散した樹脂膜を成膜し、発光素子となる部分に開口部を形成することで、遮蔽膜(図示せず)を成膜する。なお樹脂として、代表的にはポリイミド、ポリアミド、アクリル、BCB(ベンゾシクロブテン)等が挙げられるが、上記材料に限定されない。また有機樹脂の他に、遮蔽膜の材料として例えば、珪素、酸化珪素、酸化窒化珪素などに黒色染料、カーボンまたは黒色の顔料を混入したものを用いることも可能である。遮蔽膜は、配線5104〜5110において反射した外光が、観察者の目に入るのを防ぐ効果がある。その後、各不純物領域に達するコンタクトホールを開口し、配線5104〜5110を形成する。
【0151】
続いて、樹脂材料でなる土手5111を形成する。土手5111は1〜2μm厚のアクリル膜またはポリイミド膜をパターニングして画素電極5103の一部を露出させるように形成する。
【0152】
画素電極5103の上にはEL層5112が形成される。なお、図18(B)では一画素しか図示していないが、本実施例ではR(赤)、G(緑)、B(青)の各色に対応したEL層を作り分けている。また、本実施例では蒸着法により低分子系有機発光材料を形成している。具体的には、正孔注入層として20nm厚の銅フタロシアニン(CuPc)膜を設け、その上に発光層として70nm厚のトリス−8−キノリノラトアルミニウム錯体(Alq3)膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1といった蛍光色素を添加することで発光色を制御することができる。
【0153】
但し、以上の例は発光層として用いることのできる有機発光材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせて発光層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。例えば、本実施例では低分子系有機発光材料を発光層として用いる例を示したが、中分子系有機発光材料や高分子系有機発光材料を用いても良い。なお、ここでいう中分子系有機発光材料とは、昇華性を有さず、かつ、分子数が20以下または連鎖する分子の長さが10μm以下の有機発光材料を指す。また、高分子系有機発光材料を用いる例として、正孔注入層として20nmのポリチオフェン(PEDOT)膜をスピン塗布法により設け、その上に発光層として100nm程度のパラフェニレンビニレン(PPV)膜を設けた積層構造としても良い。なお、PPVのπ共役系高分子を用いると、赤色から青色まで発光波長を選択できる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機発光材料や無機材料は公知の材料を用いることができる。
【0154】
次に、EL層5112の上には、陰極として画素電極5113が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のMgAg膜(マグネシウムと銀との合金膜)を用いても良い。陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【0155】
この画素電極5113まで形成された時点で発光素子が完成する。なお、ここでいう発光素子とは、画素電極(陽極)5103、EL層5112、および陰極5113で形成された素子を指す。
【0156】
また、発光素子を完全に覆うようにして保護膜5114を設けても良い。保護膜5114としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、当該絶縁膜を単層もしくは組み合わせた積層で用いる。
【0157】
この際、カバレッジの良い膜を保護膜5114として用いることが好ましく、炭素膜、特にDLC(ダイヤモンドライクカーボン)膜を用いることは有効である。DLC膜は室温から100℃以下の温度範囲で成膜可能であるため、耐熱性の低い発光層5112の上方にも容易に成膜することができる。また、DLC膜は酸素に対するブロッキング効果が高く、発光層5112の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に発光層5112が酸化するといった問題を防止できる。
【0158】
本実施例では、発光層5112は全てバリア性の高い炭素膜、窒化珪素、窒化酸化珪素、窒化アルミニウムもしくは窒化酸化アルミニウム等の無機絶縁膜で覆われているため、水分や酸素等が発光層に入って発光層が劣化するのをより効果的に防ぐことができる。
【0159】
また、第3の層間絶縁膜5102、保護膜5114を、シリコンをターゲットとしたスパッタリング法により作製される窒化珪素膜を用いることで、より発光層への不純物の侵入を防ぐことができる。成膜条件は適宜選択すれば良いが、特に好ましくはスパッタガスには窒素(N2)又は窒素とアルゴンの混合ガスを用い、高周波電力を印加してスパッタリングを行う。基板温度は室温の状態とし、加熱手段を用いなくても良い。既に有機絶縁膜や有機化合物層を形成した後は、基板を加熱せずに成膜することが望ましい。但し、吸着又は吸蔵している水分を十分除去するために、真空中で数分〜数時間、50〜100℃程度で加熱して脱水処理することは好ましい。
【0160】
室温でシリコンをターゲットとし、13.56MHzの高周波電力を印加し、窒素ガスのみ用いたスパッタリング法で形成された窒化珪素膜は、その赤外吸収スペクトルにおいてN−H結合とSi−H結合の吸収ピークが観測されず、またSi−Oの吸収ピークも観測されていないことが特徴的であり、膜中に酸素濃度及び水素濃度は1原子%以下であることがわかっている。このことからも、より効果的に酸素や水分などの不純物の侵入を防ぐことができるのがわかる。
【0161】
こうして図18(B)に示すような構造の発光装置が完成する。なお、土手5111を形成した後、保護膜5114を形成するまでの工程を、大気解放せずに連続的に処理することは有効である。
【0162】
なお本実施例では遮蔽膜を第3の層間絶縁膜5102と土手5111との間に形成したが、本発明はこの構成に限定されない。配線5104〜5110において反射した外光が、観察者の目に入るのを防ぐことができる位置に設けることが肝要である。例えば、本実施例のように発光素子から発せられる光が基板側に向かう構成である場合、第1の層間絶縁膜と第2の層間絶縁膜5101との間に遮蔽膜を設けるようにしても良い。そしてこの場合においても、遮蔽膜は発光素子からの光が通過できるように開口部を有する。
【0163】
さらに、実施例7において説明したように、ゲート電極に絶縁膜を介して重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いnチャネル型TFTを形成することができる。そのため、信頼性の高い発光装置を実現できる。
【0164】
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、D/Aコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
【0165】
以上のようにして作製される発光装置はエネルギー分布が周期的または一様なレーザ光が照射され、大粒径の結晶粒が形成された半導体膜を用いて作製されたTFTを有しており、前記発光装置の動作特性や信頼性を十分なものとなり得る。そして、このような発光装置は各種電子機器の表示部として用いることができる。
【0166】
なお、本実施例では、発光素子から発せられる光がTFT側に向かっているが、発光素子がTFTとは反対側に向かっていても良い。この場合、土手5111に黒色染料、カーボンまたは黒色の顔料を混入した樹脂を用いることができる。この場合、画素電極5103には反射性に優れた材料を用い、画素電極5113には透明導電膜を用いる。
【0167】
なお、本実施例は他の実施例と組み合わせて実施することが可能である。
【0168】
[実施例9]
本発明が課題を解決する手段の項でも説明したが、基板上にスリット状の凹凸を形成し、その凹凸のエッジ近傍に、半導体層の結晶化に伴う応力集中を生じさせるため、TFTの配置例としては、図10に示すように、そのチャネル形成領域が、凹凸のエッジをまたぐことのない形状とするのが望ましい。
【0169】
TFTの活性層となる島状半導体層は、図10(A)に示すように、下地層1002の上のみ、すなわち凹凸表面の凸部のみに形成されても良いし、図10(B)に示すように、基板1001の上のみ、すなわち凹凸表面の凹部のみに形成されても良い。さらに、図10(C)に示すように、その両方に形成されても良い。これらの図を見て明らかなように、いずれの島状半導体層も、凹凸のエッジ部分をまたぐことなく形成されているのがわかる。
【0170】
ただし、図10(D)に示すように、マルチチャネル型TFTのソース領域もしくはドレイン領域となる部分は、凹凸のエッジ部分をまたいでも構わない。この場合も、チャネル形成領域は、凹凸のエッジ部分を回避するように分離して形成されているのがわかる。
【0171】
[実施例10]
本発明を適用して作製される電子機器の一例として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、オーディオコンポ等)、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図20に示す。
【0172】
図20(A)は発光素子表示装置であり、筐体3001、支持台3002、表示部3003、スピーカー部3004、ビデオ入力端子3005等を含む。本発明は表示部3003の作製に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光素子表示装置は、パソコン用、TV放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【0173】
図20(B)はデジタルスチルカメラであり、本体3101、表示部3102、受像部3103、操作キー3104、外部接続ポート3105、シャッター3106等を含む。本発明は表示部3102の作製に用いることができる。
【0174】
図20(C)はノート型パーソナルコンピュータであり、本体3201、筐体3202、表示部3203、キーボード3204、外部接続ポート3205、ポインティングマウス3206等を含む。本発明は表示部3203の作製に用いることができる。
【0175】
図20(D)はモバイルコンピュータであり、本体3301、表示部3302、スイッチ3303、操作キー3304、赤外線ポート3305等を含む。本発明は表示部2302の作製に用いることができる。
【0176】
図20(E)は記録媒体を備えた携帯型の画像再生装置(具体的にはDVD再生装置)であり、本体3401、筐体3402、表示部A3403、表示部B3404、記録媒体(DVD等)読込部3405、操作キー3406、スピーカー部3407等を含む。表示部A3403は主として画像情報を表示し、表示部B3404は主として文字情報を表示するが、本発明はこれら表示部A、B3403、3404の作製に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【0177】
図20(F)はゴーグル型ディスプレイ(ヘッドマウントディスプレイ)であり、本体3501、表示部3502、アーム部3503を含む。本発明は表示部3502の作製に用いることができる。
【0178】
図20(G)はビデオカメラであり、本体3601、表示部3602、筐体3603、外部接続ポート3604、リモコン受信部3605、受像部3606、バッテリー3607、音声入力部3608、操作キー3609等を含む。本発明は表示部3602の作製に用いることができる。
【0179】
図20(H)は携帯電話であり、本体3701、筐体3702、表示部3703、音声入力部3704、音声出力部3705、操作キー3706、外部接続ポート3707、アンテナ3708等を含む。本発明は表示部3703の作製に用いることができる。なお、表示部3703は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【0180】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【0181】
また、上記電子機器はインターネットやCATV(ケーブルテレビ)などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【0182】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【発明の効果】
本発明によると、基板上にスリット状の凹凸部を設けることによって、半導体層を結晶化する際の応力が凹凸部のエッジ近傍に集中する。すなわち設計者が、応力集中箇所を制御することが可能となり、良好な結晶性の得られた半導体層を効率良く用いて回路を作製することが出来る。
【0183】
また、バッファやサンプリングスイッチ等において、Wの大きいTFTを作製する場合、基板上のスリット状の凹凸部とチャネル形成領域が平行もしくはそれに準ずる方向に揃うように形成された活性層を用いた、Wの小さいTFTを並列接続した構造とすることにより、個々のTFTの特性がばらついた場合にも、そのばらつきを平均化することが出来る。よって、Wの大きい1つの活性層でなるTFTと比較して、ばらつきの小さなものを作製することが出来る。
【図面の簡単な説明】
【図1】 本発明の一実施形態を説明する図。
【図2】 グラフォエピタキシーの基本原理を説明する図。
【図3】 本発明の一実施形態を説明する図。
【図4】 複数のレーザ光から、合成レーザ光を生成する図。
【図5】 表示装置の概略図および、ソース信号線駆動回路の代表的な回路構成例を示す図。
【図6】 レーザ光とそのエネルギー密度分布を説明する図。
【図7】 レーザ光照射工程の概略図。
【図8】 レーザ光照射工程の概略図。
【図9】 制御系を含むレーザ照射装置の概略図。
【図10】 凹凸部を有する基板表面への島状半導体層の配置例を示す図。
【図11】 半導体層の結晶化に伴う応力分布を模式的に示す図。
【図12】 Wの大きいTFTを、1つの活性層を用いて構成する場合と、Wの小さい活性層を複数並列に用いて構成する場合について示す図。
【図13】 Wの小さい活性層を複数並列に用いて、それぞれのTFTを構成した場合の素子ばらつきについて説明する図。
【図14】 基板上でのレーザ光走査方向の例を説明する図。
【図15】 半導体装置の作製工程を説明する図。
【図16】 半導体装置の作製工程を説明する図。
【図17】 液晶表示装置の作製工程を説明する図。
【図18】 発光装置の作製工程を説明する図。
【図19】 基板照射中のレーザ光の照射幅の変更について説明する図。
【図20】 本発明が適用可能な電子機器の例を示す図。

Claims (5)

  1. スリット状の凹凸を有する表面上に形成された半導体層に対して、連続発振されたレーザ光を前記スリットと平行な方向に走査することにより、前記半導体層を結晶化し、
    前記半導体層をパターニングにより、チャネル形成領域となる部分が前記表面上の凹部と凸部との境界をまたぐことがないように、前記凹部上及び前記凸部上に複数の島状半導体層を形成し、
    且つ前記パターニングにより、前記複数の島状半導体層は、前記チャネル形成領域となる部分における電荷の移動方向が全て前記レーザ光の走査方向と平行方向若しくはそれに準ずる方向に揃うように形成し、
    前記複数の島状半導体層を用いて複数のトランジスタを形成し、
    前記複数のトランジスタを形成する際に、前記凹部上に形成された前記複数の島状半導体層の一部と、前記凸部上に形成された前記複数の島状半導体層の一部と、を複数個並列に接続したトランジスタを形成することを特徴とする半導体装置の作製方法。
  2. 請求項1において、
    前記レーザ光は、固体レーザ、気体レーザ、あるいは金属レーザから発振されたものであることを特徴とする半導体装置の作製方法。
  3. 請求項1において、
    前記レーザ光は、YAGレーザ、YVOレーザ、YLFレーザ、YAlOレーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、又はTi:サファイアレーザから発振されたものであることを特徴とする半導体装置の作製方法。
  4. 請求項1において、
    前記レーザ光は、エキシマレーザ、Arレーザ、Krレーザ、又はCOレーザから発振されたものであることを特徴とする半導体装置の作製方法。
  5. 請求項1において、
    前記レーザ光は、ヘリウムカドミウムレーザ、銅蒸気レーザ、又は金蒸気レーザから発振されたものであることを特徴とする半導体装置の作製方法。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4030758B2 (ja) * 2001-12-28 2008-01-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2003204067A (ja) * 2001-12-28 2003-07-18 Semiconductor Energy Lab Co Ltd 表示装置およびそれを用いた電子機器
EP1326273B1 (en) * 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6933527B2 (en) 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
JP4137460B2 (ja) * 2002-02-08 2008-08-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6884668B2 (en) * 2002-02-22 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
US6847050B2 (en) * 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
TWI303882B (en) * 2002-03-26 2008-12-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US6906343B2 (en) * 2002-03-26 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
US6930326B2 (en) * 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
JP2003332350A (ja) 2002-05-17 2003-11-21 Hitachi Ltd 薄膜半導体装置
JP4813743B2 (ja) * 2002-07-24 2011-11-09 株式会社 日立ディスプレイズ 画像表示装置の製造方法
JP4593073B2 (ja) * 2002-12-26 2010-12-08 株式会社半導体エネルギー研究所 レーザ照射装置
JP2005144487A (ja) * 2003-11-13 2005-06-09 Seiko Epson Corp レーザ加工装置及びレーザ加工方法
KR101022559B1 (ko) * 2003-12-30 2011-03-16 엘지디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
TWI406688B (zh) * 2004-02-26 2013-09-01 Semiconductor Energy Lab 運動器具,娛樂工具,和訓練工具
KR100600874B1 (ko) * 2004-06-09 2006-07-14 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
JP4834853B2 (ja) 2004-06-10 2011-12-14 シャープ株式会社 薄膜トランジスタ回路、薄膜トランジスタ回路の設計方法、薄膜トランジスタ回路の設計プログラム、設計プログラム記録媒体、及び表示装置
US20060103299A1 (en) * 2004-11-15 2006-05-18 The Hong Kong University Of Science And Technology Polycrystalline silicon as an electrode for a light emitting diode & method of making the same
TWI268122B (en) * 2005-01-25 2006-12-01 Au Optronics Corp Semiconductor structure having multilayer of polysilicon and display panel applied with the same
US7710739B2 (en) 2005-04-28 2010-05-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
TW200703667A (en) * 2005-07-05 2007-01-16 Adv Lcd Tech Dev Ct Co Ltd Thin-film transistor, method for manufacturing thin-film transistor, and display using thin-film transistors
JP5371144B2 (ja) 2007-06-29 2013-12-18 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法、並びに電子機器
TW201001624A (en) * 2008-01-24 2010-01-01 Soligie Inc Silicon thin film transistors, systems, and methods of making same
KR101782557B1 (ko) * 2010-10-25 2017-09-28 삼성디스플레이 주식회사 유기 발광 디스플레이 장치 및 그 제조 방법
KR102103913B1 (ko) 2012-01-10 2020-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법

Family Cites Families (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4330363A (en) 1980-08-28 1982-05-18 Xerox Corporation Thermal gradient control for enhanced laser induced crystallization of predefined semiconductor areas
JPS57157519A (en) 1981-03-23 1982-09-29 Fujitsu Ltd Manufacture of semiconductor device
JPS58151042A (ja) 1982-03-03 1983-09-08 Fujitsu Ltd 半導体装置の製造方法
JPS5999713A (ja) 1982-11-30 1984-06-08 Agency Of Ind Science & Technol 薄膜トランジスタ用基板の製造方法
JPS59125663A (ja) 1983-01-05 1984-07-20 Seiko Instr & Electronics Ltd 薄膜半導体装置の製造方法
JPH0810668B2 (ja) 1985-10-31 1996-01-31 旭硝子株式会社 多結晶シリコン膜の製造方法
US4710604A (en) 1985-12-20 1987-12-01 Nippon Kogaku K. K. Machining apparatus with laser beam
JPS6331108A (ja) 1986-07-25 1988-02-09 Citizen Watch Co Ltd Soi素子の製造方法
KR970008455B1 (en) 1988-03-18 1997-05-24 Seiko Epson Corp Thin film transistor
US5470265A (en) * 1993-01-28 1995-11-28 Canon Kabushiki Kaisha Multi-electron source, image-forming device using multi-electron source, and methods for preparing them
JP2973492B2 (ja) * 1990-08-22 1999-11-08 ソニー株式会社 半導体薄膜の結晶化方法
US5163220A (en) 1991-10-09 1992-11-17 The Unites States Of America As Represented By The Secretary Of The Army Method of enhancing the electrical conductivity of indium-tin-oxide electrode stripes
NL194848C (nl) 1992-06-01 2003-04-03 Samsung Electronics Co Ltd Vloeibaar-kristalindicatorinrichting.
JP3431647B2 (ja) 1992-10-30 2003-07-28 株式会社半導体エネルギー研究所 半導体装置とその作製方法およびメモリ装置の作製方法およびレーザードーピング処理方法
CA2112431C (en) * 1992-12-29 2000-05-09 Masato Yamanobe Electron source, and image-forming apparatus and method of driving the same
JPH06349735A (ja) 1993-06-12 1994-12-22 Semiconductor Energy Lab Co Ltd 半導体装置
US5589406A (en) * 1993-07-30 1996-12-31 Ag Technology Co., Ltd. Method of making TFT display
EP0640864B1 (en) 1993-08-25 2001-12-12 Kabushiki Kaisha Toshiba Liquid crystal display apparatus and fabrication method thereof
TW264575B (ja) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP3431033B2 (ja) 1993-10-29 2003-07-28 株式会社半導体エネルギー研究所 半導体作製方法
CA2137873C (en) * 1993-12-27 2000-01-25 Hideaki Mitsutake Electron source and electron beam apparatus
US6700133B1 (en) 1994-03-11 2004-03-02 Semiconductor Energy Laboratory Co., Ltd. Method for producing semiconductor device
JP3150840B2 (ja) 1994-03-11 2001-03-26 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6162667A (en) * 1994-03-28 2000-12-19 Sharp Kabushiki Kaisha Method for fabricating thin film transistors
US5831387A (en) * 1994-05-20 1998-11-03 Canon Kabushiki Kaisha Image forming apparatus and a method for manufacturing the same
JP3897826B2 (ja) * 1994-08-19 2007-03-28 株式会社半導体エネルギー研究所 アクティブマトリクス型の表示装置
JP3326020B2 (ja) 1994-08-29 2002-09-17 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
TW395008B (en) 1994-08-29 2000-06-21 Semiconductor Energy Lab Semiconductor circuit for electro-optical device and method of manufacturing the same
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5854803A (en) 1995-01-12 1998-12-29 Semiconductor Energy Laboratory Co., Ltd. Laser illumination system
JP3727034B2 (ja) 1995-01-13 2005-12-14 株式会社半導体エネルギー研究所 レーザー照射装置
JP3778456B2 (ja) 1995-02-21 2006-05-24 株式会社半導体エネルギー研究所 絶縁ゲイト型薄膜半導体装置の作製方法
JP3216861B2 (ja) 1995-04-10 2001-10-09 シャープ株式会社 多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法
US6066516A (en) * 1995-06-26 2000-05-23 Seiko Epson Corporation Method for forming crystalline semiconductor layers, a method for fabricating thin film transistors, and method for fabricating solar cells and active matrix liquid crystal devices
GB9521855D0 (en) * 1995-10-25 1996-01-03 Philips Electronics Nv Manufacture of electronic devices comprising thin-film circuitry
JP3453972B2 (ja) 1995-12-27 2003-10-06 トヨタ自動車株式会社 レーザ溶接方法および装置
JPH09234579A (ja) 1996-02-28 1997-09-09 Semiconductor Energy Lab Co Ltd レーザー照射装置
JPH09321310A (ja) 1996-05-31 1997-12-12 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3580033B2 (ja) 1996-06-20 2004-10-20 ソニー株式会社 薄膜半導体装置及びその製造方法とレーザアニール装置
US6759628B1 (en) 1996-06-20 2004-07-06 Sony Corporation Laser annealing apparatus
US5970368A (en) * 1996-09-30 1999-10-19 Kabushiki Kaisha Toshiba Method for manufacturing polycrystal semiconductor film
US5981974A (en) 1996-09-30 1999-11-09 Sharp Kabushiki Kaisha Semiconductor device and method for fabricating the same
JP3597331B2 (ja) 1996-10-24 2004-12-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3645377B2 (ja) 1996-10-24 2005-05-11 株式会社半導体エネルギー研究所 集積回路の作製方法
TW451284B (en) 1996-10-15 2001-08-21 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JPH10154816A (ja) 1996-11-21 1998-06-09 Semiconductor Energy Lab Co Ltd 半導体装置
KR100307385B1 (ko) 1997-03-05 2001-12-15 구본준, 론 위라하디락사 액정표시장치의구조및그제조방법
JP4566294B2 (ja) 1997-06-06 2010-10-20 株式会社半導体エネルギー研究所 連続粒界結晶シリコン膜、半導体装置
US6307214B1 (en) 1997-06-06 2001-10-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor thin film and semiconductor device
JPH1184418A (ja) 1997-09-08 1999-03-26 Sanyo Electric Co Ltd 表示装置
US5994174A (en) * 1997-09-29 1999-11-30 The Regents Of The University Of California Method of fabrication of display pixels driven by silicon thin film transistors
JPH11177102A (ja) * 1997-12-08 1999-07-02 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR20010033202A (ko) 1997-12-17 2001-04-25 모리시타 요이찌 반도체박막의 제조방법과 그 제조장치 및 반도체소자와 그제조방법
JP2000068520A (ja) 1997-12-17 2000-03-03 Matsushita Electric Ind Co Ltd 半導体薄膜、その製造方法、および製造装置、ならびに半導体素子、およびその製造方法
CN1120463C (zh) 1998-10-16 2003-09-03 精工爱普生株式会社 电光装置的驱动电路及其驱动方法和电子装置
TW457553B (en) 1999-01-08 2001-10-01 Sony Corp Process for producing thin film semiconductor device and laser irradiation apparatus
JP2000243967A (ja) * 1999-02-22 2000-09-08 Sony Corp 半導体装置の製造方法
KR100524622B1 (ko) * 1999-04-03 2005-11-01 엘지.필립스 엘시디 주식회사 폴리실리콘 반도체층을 포함한 박막트랜지스터 제조방법
KR100317623B1 (ko) * 1999-04-16 2001-12-22 구본준, 론 위라하디락사 실리콘 박막을 결정화하는 방법과 이를 이용하여 제조되는 박막트랜지스터 및 그 제조방법
JP4403599B2 (ja) 1999-04-19 2010-01-27 ソニー株式会社 半導体薄膜の結晶化方法、レーザ照射装置、薄膜トランジスタの製造方法及び表示装置の製造方法
WO2000063956A1 (fr) 1999-04-20 2000-10-26 Sony Corporation Procede et dispositif pour realiser un depot de couches minces, et procede pour la production d'un dispositif a semiconducteur a couches minces
TW517260B (en) * 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
JP3425392B2 (ja) * 1999-05-27 2003-07-14 シャープ株式会社 半導体装置の製造方法
JP2000349296A (ja) 1999-06-08 2000-12-15 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP4053691B2 (ja) 1999-06-29 2008-02-27 三井化学株式会社 ホスフィンオキシド化合物およびその製造方法
JP2001023918A (ja) 1999-07-08 2001-01-26 Nec Corp 半導体薄膜形成装置
TW473783B (en) 1999-08-13 2002-01-21 Semiconductor Energy Lab Laser apparatus, laser annealing method, and manufacturing method of a semiconductor device
US6410368B1 (en) 1999-10-26 2002-06-25 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device with TFT
JP5408829B2 (ja) 1999-12-28 2014-02-05 ゲットナー・ファンデーション・エルエルシー アクティブマトリックス基板の製造方法
GB0006958D0 (en) * 2000-03-23 2000-05-10 Koninkl Philips Electronics Nv Method of manufacturing a transistor
US6747289B2 (en) 2000-04-27 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
JP2002100689A (ja) * 2000-09-22 2002-04-05 Toshiba Corp 不揮発性半導体記憶装置
US7015882B2 (en) 2000-11-07 2006-03-21 Sony Corporation Active matrix display and active matrix organic electroluminescence display
US6583440B2 (en) 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
KR100865542B1 (ko) 2000-12-06 2008-10-27 소니 가부시끼 가이샤 표시장치용 타이밍 발생회로 및 이것을 탑재한 표시장치
JP3950988B2 (ja) 2000-12-15 2007-08-01 エルジー フィリップス エルシーディー カンパニー リミテッド アクティブマトリックス電界発光素子の駆動回路
TWI221645B (en) 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7115453B2 (en) 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP4744700B2 (ja) * 2001-01-29 2011-08-10 株式会社日立製作所 薄膜半導体装置及び薄膜半導体装置を含む画像表示装置
US6602758B2 (en) * 2001-06-15 2003-08-05 Agere Systems, Inc. Formation of silicon on insulator (SOI) devices as add-on modules for system on a chip processing
JP4789369B2 (ja) 2001-08-08 2011-10-12 株式会社半導体エネルギー研究所 表示装置及び電子機器
US6933527B2 (en) 2001-12-28 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and semiconductor device production system
JP2003204067A (ja) 2001-12-28 2003-07-18 Semiconductor Energy Lab Co Ltd 表示装置およびそれを用いた電子機器
EP1326273B1 (en) 2001-12-28 2012-01-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US6841433B2 (en) * 2001-12-29 2005-01-11 Lg.Philips Lcd Co., Ltd. Method of fabricating polysilicon thin film transistor
US6841797B2 (en) 2002-01-17 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device formed over a surface with a drepession portion and a projection portion
TWI261358B (en) 2002-01-28 2006-09-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
TWI272666B (en) 2002-01-28 2007-02-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
US7749818B2 (en) 2002-01-28 2010-07-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP4137460B2 (ja) 2002-02-08 2008-08-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6884668B2 (en) 2002-02-22 2005-04-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
KR100979926B1 (ko) 2002-03-05 2010-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체소자 및 그것을 사용한 반도체장치
US6847050B2 (en) 2002-03-15 2005-01-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element and semiconductor device comprising the same
US6812491B2 (en) 2002-03-22 2004-11-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory cell and semiconductor memory device
US6841434B2 (en) 2002-03-26 2005-01-11 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating semiconductor device
US6930326B2 (en) 2002-03-26 2005-08-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit and method of fabricating the same
US6906343B2 (en) 2002-03-26 2005-06-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor display device
TWI303882B (en) 2002-03-26 2008-12-01 Semiconductor Energy Lab Semiconductor device and method of manufacturing the same
JP2003332578A (ja) * 2002-05-09 2003-11-21 Sharp Corp 薄膜トランジスタ及びその製造方法並びにこれを用いた液晶表示装置

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