JP4834853B2 - 薄膜トランジスタ回路、薄膜トランジスタ回路の設計方法、薄膜トランジスタ回路の設計プログラム、設計プログラム記録媒体、及び表示装置 - Google Patents
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Description
接続電極22はコンタクトスルーホールCONT2を介してAlからなる接続配線24に接続される。
Claims (24)
- 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計方法であって、前記結晶化半導体薄膜を2次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域を表すの配置結晶化アレイパターンをコンピュータにおいて定義し、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび前記複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて前記コンピュータに作成させる設計方法。
- 前記結晶化アレイパターンは、前記複数の結晶粒規定領域がそれぞれ略矩形状の結晶粒を収容してマトリクス状に並ぶように構成される請求項1に記載の設計方法。
- 各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される2個以上の薄膜トランジスタおよび前記2個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセルを登録したライブラリデータベースを前記コンピュータに設定し、前記素子パターンおよび前記配線パターンの作成において外部から入力される回路情報に基づいて前記ライブラリデータベースを前記コンピュータに参照させる請求項2に記載の設計方法。
- 前記ライブラリデータベースはさらに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルを含む請求項3に記載の設計方法。
- 前記複数の薄膜トランジスタは前記素子パターンにおいて各結晶粒規定領域の1辺の長さを越えないチャネル長およびチャネル幅に設定される請求項2に記載の設計方法。
- 前記複数の薄膜トランジスタは前記素子パターンにおいて各結晶粒規定領域の1辺の長さを整数倍した間隔に設定される請求項2に記載の設計方法。
- 各結晶粒規定領域の1辺の長さLC、各薄膜トランジスタのチャネル長およびチャネル幅のうちの大きい方の寸法LG、前記結晶化アレイパターンと前記素子パターンとのアライメント精度LAはLC≧(LG+2×LA)という関係を満足する請求項2に記載の設計方法。
- 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラムであって、前記結晶化半導体薄膜を2次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域の配置を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび前記複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理とをコンピュータに実行させる設計プログラム。
- 前記結晶化アレイパターンは、前記複数の結晶粒規定領域がそれぞれ矩形状の結晶粒を収容してマトリクス状に並ぶように構成される請求項8に記載の設計プログラム。
- 各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される2個以上の薄膜トランジスタおよび前記2個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセルを登録したライブラリデータベースを設定する処理、および前記素子パターンおよび前記配線パターンの作成において外部から入力される回路情報に基づいて前記ライブラリデータベースを参照する処理をさらにコンピュータに実行させる請求項8に記載の設計プログラム。
- 前記ライブラリデータベースはさらに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルを含む請求項10に記載の設計プログラム。
- 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラム記録媒体であって、前記結晶化半導体薄膜を2次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび前記複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理とをコンピュータに実行させる設計プログラムを記録した設計プログラム記録媒体。
- 前記結晶化アレイパターンは、前記複数の結晶粒規定領域がそれぞれ略矩形状の結晶粒を収容してマトリクス状に並ぶように構成される請求項12に記載の設計プログラム記録媒体。
- 各々のチャネル領域が単一の結晶粒規定領域内の固定位置に配置される2個以上の薄膜トランジスタおよび前記2個以上の薄膜トランジスタを相互接続する配線を含む様々な論理ゲート回路をそれぞれ表す複数のスタンダードセルを登録したライブラリデータベースを設定する処理、および前記素子パターンおよび前記配線パターンの作成において外部から入力される回路情報に基づいて前記ライブラリデータベースを参照する処理をさらにコンピュータに実行させる設計プログラムを記録した請求項13に記載の設計プログラム記録媒体。
- 前記ライブラリデータベースはさらに前記様々な論理ゲート回路の様々な組み合わせをそれぞれ表す複数のマクロセルを含む請求項14に記載の設計プログラム記録媒体。
- 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラムであって、前記結晶化半導体薄膜を2次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域の配置を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理と、前記複数の薄膜トランジスタの素子パターンに適合しレーザ結晶化法により半導体薄膜上に実現される結晶粒規定領域を定義するように前記結晶化アレイパターンに対応して位相シフトマスクパターンを決定する処理とをコンピュータに実行させる設計プログラム。
- 前記位相シフトマスクパターンは特定形状のアライメントマークとして半導体薄膜の一部を結晶化する部分を含む請求項16に記載の設計プログラム。
- 結晶化半導体薄膜を用いる薄膜トランジスタ回路の設計プログラム記録媒体であって、前記結晶化半導体薄膜を2次元的に区画し各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域を表す結晶化アレイパターンを定義する処理と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタの素子パターンおよび複数の薄膜トランジスタを相互接続する配線部の配線パターンを前記結晶化アレイパターンに基づいて作成する処理と、前記複数の薄膜トランジスタの素子パターンに適合しレーザ結晶化法により半導体薄膜上に実現される結晶粒規定領域を定義するように前記結晶化アレイパターンに対応して位相シフトマスクパターンを決定する処理とをコンピュータに実行させる設計プログラムを記録した設計プログラム記録媒体。
- 前記位相シフトマスクパターンは特定形状のアライメントマークとして半導体薄膜の一部を結晶化する部分を含む請求項18に記載の設計プログラム記録媒体。
- 各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に2次元的に区画される結晶化半導体薄膜と、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタと、前記複数の薄膜トランジスタを相互接続する配線部とを備える薄膜トランジスタ回路。
- 前記複数の薄膜トランジスタおよび配線部は、各々所定数の結晶粒規定領域を占有する共通な構造の複数の論理ゲート回路を構成する請求項20に記載の薄膜トランジスタ回路。
- 前記複数の結晶粒規定領域は前記結晶化半導体薄膜においてそれぞれ略矩形状の結晶粒を収容してマトリクス状に並ぶ請求項20に記載の薄膜トランジスタ回路。
- 前記複数の薄膜トランジスタの少なくとも1つは、同一の結晶面指数を有する結晶粒の表面内にそれぞれ形成されるチャネル領域を有し互いに同じである主電流方向を持つように接続される1対の副トランジスタを含む請求項20に記載の薄膜トランジスタ回路。
- 略マトリクス状に配置される複数の表示画素を有するアクティブマトリクス回路と、前記アクティブマトリクス回路に接続される駆動制御回路と、前記アクティブマトリクス回路および駆動制御回路を支持する薄膜半導体基板とを備え、前記駆動制御回路は前記薄膜半導体基板上で各々所定サイズを越える結晶粒を収容する複数の結晶粒規定領域に2次元的に区画される結晶化半導体薄膜、各々のチャネル領域が対応結晶粒規定領域内の固定位置に配置される複数の薄膜トランジスタ、および前記複数の薄膜トランジスタを相互接続する配線部からなる薄膜トランジスタ回路を含む表示装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005138732A JP4834853B2 (ja) | 2004-06-10 | 2005-05-11 | 薄膜トランジスタ回路、薄膜トランジスタ回路の設計方法、薄膜トランジスタ回路の設計プログラム、設計プログラム記録媒体、及び表示装置 |
TW094116008A TW200603070A (en) | 2004-06-10 | 2005-05-17 | Thin-film transistor circuit, design method for thin-film transistor, design program for thin-film transistor circuit, design program recording medium, design library database, and display device |
US11/133,321 US7464364B2 (en) | 2004-06-10 | 2005-05-20 | Thin-film transistor circuit, design method for thin-film transistor, design program for thin-film transistor circuit, design program recording medium, design library database, and display device |
KR1020050047917A KR20060048194A (ko) | 2004-06-10 | 2005-06-03 | 박막 트랜지스터회로, 박막 트랜지스터회로의 설계방법,박막 트랜지스터회로의 설계 프로그램, 설계 프로그램기록매체, 설계 라이브러리 데이터베이스 및 표시장치 |
DE102005026320A DE102005026320A1 (de) | 2004-06-10 | 2005-06-07 | Dünnfilm-Transistorschaltung, Verfahren zur Entwicklung von Dünnfilmtransistoren, Entwicklungsprogramm für Dünnfilm- Transistorschaltungen, Aufzeichnungsmedium für das Entwicklungsprogramm, Datenbank für die Entwicklungsbibliothek und Bildschirmgerät |
US12/246,831 US8255842B2 (en) | 2004-06-10 | 2008-10-07 | Thin-film transistor circuit, design method for thin-film transistor, design program for thin-film transistor circuit, design program recording medium, design library database, and display device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004172647 | 2004-06-10 | ||
JP2004172647 | 2004-06-10 | ||
JP2005138732A JP4834853B2 (ja) | 2004-06-10 | 2005-05-11 | 薄膜トランジスタ回路、薄膜トランジスタ回路の設計方法、薄膜トランジスタ回路の設計プログラム、設計プログラム記録媒体、及び表示装置 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011158403A Division JP2012004574A (ja) | 2004-06-10 | 2011-07-19 | 設計ライブラリデータベース |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006024893A JP2006024893A (ja) | 2006-01-26 |
JP4834853B2 true JP4834853B2 (ja) | 2011-12-14 |
Family
ID=35461986
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005138732A Expired - Fee Related JP4834853B2 (ja) | 2004-06-10 | 2005-05-11 | 薄膜トランジスタ回路、薄膜トランジスタ回路の設計方法、薄膜トランジスタ回路の設計プログラム、設計プログラム記録媒体、及び表示装置 |
Country Status (5)
Country | Link |
---|---|
US (2) | US7464364B2 (ja) |
JP (1) | JP4834853B2 (ja) |
KR (1) | KR20060048194A (ja) |
DE (1) | DE102005026320A1 (ja) |
TW (1) | TW200603070A (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006330970A (ja) * | 2005-05-25 | 2006-12-07 | Oki Electric Ind Co Ltd | レイアウトパターン生成方法、レイアウトパターン生成装置、レイアウトパターン生成プログラム、これを記録した記録媒体、及び半導体集積回路装置の製造方法 |
US7956421B2 (en) | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
US7763534B2 (en) | 2007-10-26 | 2010-07-27 | Tela Innovations, Inc. | Methods, structures and designs for self-aligning local interconnects used in integrated circuits |
US9035359B2 (en) | 2006-03-09 | 2015-05-19 | Tela Innovations, Inc. | Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods |
US8839175B2 (en) * | 2006-03-09 | 2014-09-16 | Tela Innovations, Inc. | Scalable meta-data objects |
US7446352B2 (en) | 2006-03-09 | 2008-11-04 | Tela Innovations, Inc. | Dynamic array architecture |
US7908578B2 (en) | 2007-08-02 | 2011-03-15 | Tela Innovations, Inc. | Methods for designing semiconductor device with dynamic array section |
US9230910B2 (en) | 2006-03-09 | 2016-01-05 | Tela Innovations, Inc. | Oversized contacts and vias in layout defined by linearly constrained topology |
US8653857B2 (en) | 2006-03-09 | 2014-02-18 | Tela Innovations, Inc. | Circuitry and layouts for XOR and XNOR logic |
US8658542B2 (en) | 2006-03-09 | 2014-02-25 | Tela Innovations, Inc. | Coarse grid design methods and structures |
US8541879B2 (en) | 2007-12-13 | 2013-09-24 | Tela Innovations, Inc. | Super-self-aligned contacts and method for making the same |
US9563733B2 (en) | 2009-05-06 | 2017-02-07 | Tela Innovations, Inc. | Cell circuit and layout with linear finfet structures |
US8448102B2 (en) | 2006-03-09 | 2013-05-21 | Tela Innovations, Inc. | Optimizing layout of irregular structures in regular layout context |
US8667443B2 (en) | 2007-03-05 | 2014-03-04 | Tela Innovations, Inc. | Integrated circuit cell library for multiple patterning |
US8453094B2 (en) | 2008-01-31 | 2013-05-28 | Tela Innovations, Inc. | Enforcement of semiconductor structure regularity for localized transistors and interconnect |
US8037575B2 (en) * | 2008-02-28 | 2011-10-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for shape and timing equivalent dimension extraction |
US7939443B2 (en) | 2008-03-27 | 2011-05-10 | Tela Innovations, Inc. | Methods for multi-wire routing and apparatus implementing same |
KR101749351B1 (ko) | 2008-07-16 | 2017-06-20 | 텔라 이노베이션스, 인코포레이티드 | 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현 |
US9122832B2 (en) | 2008-08-01 | 2015-09-01 | Tela Innovations, Inc. | Methods for controlling microloading variation in semiconductor wafer layout and fabrication |
US8219947B2 (en) * | 2008-09-15 | 2012-07-10 | Synopsys, Inc. | Method and apparatus for merging EDA coverage logs of coverage data |
US8661392B2 (en) | 2009-10-13 | 2014-02-25 | Tela Innovations, Inc. | Methods for cell boundary encroachment and layouts implementing the Same |
US9159627B2 (en) | 2010-11-12 | 2015-10-13 | Tela Innovations, Inc. | Methods for linewidth modification and apparatus implementing the same |
CN102902856B (zh) * | 2012-09-27 | 2015-03-04 | 中国科学院苏州纳米技术与纳米仿生研究所 | 金属网导电薄膜的随机网格设计方法、导电膜及其制作方法 |
KR20180093001A (ko) | 2015-12-11 | 2018-08-20 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 표시 장치 |
US10360962B1 (en) | 2017-12-28 | 2019-07-23 | Spin Memory, Inc. | Memory array with individually trimmable sense amplifiers |
CN111444668B (zh) * | 2018-12-29 | 2023-05-16 | 杭州广立微电子股份有限公司 | 一种对待测阵列中的晶体管逐个进行版图布线的方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR940009734A (ko) * | 1992-10-29 | 1994-05-24 | 카나이 쯔또무 | 매트릭스형 표시장치 및 그 구동방법 |
JPH11338439A (ja) * | 1998-03-27 | 1999-12-10 | Semiconductor Energy Lab Co Ltd | 半導体表示装置の駆動回路および半導体表示装置 |
KR100400510B1 (ko) | 2000-12-28 | 2003-10-08 | 엘지.필립스 엘시디 주식회사 | 실리콘 결정화 장치와 실리콘 결정화 방법 |
KR100379361B1 (ko) | 2001-05-30 | 2003-04-07 | 엘지.필립스 엘시디 주식회사 | 실리콘막의 결정화 방법 |
JP4784955B2 (ja) | 2001-07-18 | 2011-10-05 | 株式会社 液晶先端技術開発センター | 薄膜半導体装置の製造方法 |
JP2003086604A (ja) | 2001-09-10 | 2003-03-20 | Advanced Lcd Technologies Development Center Co Ltd | 薄膜半導体装置及びその基板ならびにその製造方法 |
JP2003124230A (ja) | 2001-10-12 | 2003-04-25 | Hitachi Ltd | 薄膜トランジスタ装置、その製造方法及びこの装置を用いた画像表示装置 |
CN100508140C (zh) | 2001-11-30 | 2009-07-01 | 株式会社半导体能源研究所 | 用于半导体器件的制造方法 |
JP3992976B2 (ja) | 2001-12-21 | 2007-10-17 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP4011344B2 (ja) | 2001-12-28 | 2007-11-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JP3754378B2 (ja) * | 2002-02-14 | 2006-03-08 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
TWI276179B (en) | 2002-04-15 | 2007-03-11 | Adv Lcd Tech Dev Ct Co Ltd | Semiconductor device having semiconductor films of different crystallinity, substrate unit, and liquid crystal display, and their manufacturing method |
SG160189A1 (en) | 2002-04-23 | 2010-04-29 | Adv Lcd Tech Dev Ct Co Ltd | Crystallization apparatus, crystallization method, and phase shift mask |
JP2003318127A (ja) | 2002-04-23 | 2003-11-07 | Advanced Lcd Technologies Development Center Co Ltd | 結晶化半導体膜の製造装置および製造方法ならびに位相シフトマスク |
JP4239873B2 (ja) * | 2003-05-19 | 2009-03-18 | セイコーエプソン株式会社 | 電気光学装置および電子機器 |
TW200503061A (en) * | 2003-06-30 | 2005-01-16 | Adv Lcd Tech Dev Ct Co Ltd | Crystallization method, crystallization apparatus, processed substrate, thin film transistor and display apparatus |
-
2005
- 2005-05-11 JP JP2005138732A patent/JP4834853B2/ja not_active Expired - Fee Related
- 2005-05-17 TW TW094116008A patent/TW200603070A/zh unknown
- 2005-05-20 US US11/133,321 patent/US7464364B2/en not_active Expired - Fee Related
- 2005-06-03 KR KR1020050047917A patent/KR20060048194A/ko not_active Application Discontinuation
- 2005-06-07 DE DE102005026320A patent/DE102005026320A1/de not_active Withdrawn
-
2008
- 2008-10-07 US US12/246,831 patent/US8255842B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20090044161A1 (en) | 2009-02-12 |
DE102005026320A1 (de) | 2006-01-12 |
JP2006024893A (ja) | 2006-01-26 |
US20050278673A1 (en) | 2005-12-15 |
TW200603070A (en) | 2006-01-16 |
KR20060048194A (ko) | 2006-05-18 |
US8255842B2 (en) | 2012-08-28 |
US7464364B2 (en) | 2008-12-09 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A711 | Notification of change in applicant |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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R150 | Certificate of patent or registration of utility model |
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LAPS | Cancellation because of no payment of annual fees |