CN113438799B - 老化电路板，老化测试结构及方法 - Google Patents

Abstract

本申请提供一种老化电路板，老化测试结构及老化测试方法，该老化电路板具有第一表面及第二表面，第一表面与第二表面相背设置；第一表面设置有第一连接区，第一连接区设置有第一连接垫，第一连接垫用于连接第一芯片；第二表面设置有第二连接区，第二连接区设置有第二连接垫，第二连接垫用于连接第二芯片；老化电路板内部具有信号连接结构，第一连接垫与第二连接垫通过信号连接结构实现信号连接。本申请通过老化电路板内部的信号连接结构实现第一连接垫与第二连接垫的信号连接，且第一连接垫及第二连接垫分别用于连接第一芯片及第二芯片，由此有助于对第一芯片与第二芯片之间的互联功能进行验证。

Description

老化电路板，老化测试结构及方法

技术领域

本申请涉及芯片测试领域，具体而言，涉及一种老化电路板，老化测试结构及老化测试方法。

背景技术

Chiplet架构是指对传统SOC(system-on-a-chip，片上***)芯片所具备的多个功能进行拆解，开发出多种对应不同功能且可互相进行模块化组装的小芯片，例如，将SOC芯片拆分为负责逻辑运算的内核电路芯片(Core die)及负责接口电路的接口电路芯片(IOdie)等。不同种类的小芯片可以采用不同的工艺制程进行制造。

目前，对于chiplet架构的芯片的测试，通常分为三个阶段：第一阶段，对chiplet架构的集成芯片所涉及的小芯片进行晶圆级测试；第二阶段，分别对chiplet架构的集成芯片所涉及的小芯片进行封装及测试；以及第三阶段，将前两个阶段测试通过的小芯片进行封装集成，并对chiplet架构的集成芯片进行测试。在第三阶段中，需要完成一项重要的可靠性测试，即高温可操作寿命测试(HTOL，High-Temperature-Operating-Lifetime)，简称老化测试。然而，若在第三阶段才开始进行老化测试将导致整个产品的测试周期过长。若要缩短测试周期，可以将老化测试前置，放在第二阶段中进行。然而，现有技术中，在第二阶段中仅能对chiplet架构的集成芯片所涉及的小芯片各自的老化特性进行测试，无法对小芯片间的互联功能的老化特性进行测试。

发明内容

本申请实施例的目的在于提供一种老化电路板，老化测试结构及老化测试方法，用以改善现有技术中无法对小芯片间的互联功能的老化特性进行测试的问题。

本申请提供一种老化电路板，所述老化电路板具有第一表面及第二表面，所述第一表面与所述第二表面相背设置；所述第一表面设置有第一连接区，所述第一连接区设置有第一连接垫，所述第一连接垫用于连接第一芯片；所述第二表面设置有第二连接区，所述第二连接区设置有第二连接垫，所述第二连接垫用于连接第二芯片；所述老化电路板内部具有信号连接结构，所述第一连接垫与所述第二连接垫通过所述信号连接结构实现信号连接。

本申请中，通过在老化电路板的第一表面设置第一连接垫用于连接第一芯片，在老化电路板的第二表面设置第二连接垫用于连接第二芯片，以及在老化电路板内设置用于连接第一连接垫及第二连接垫的信号连接结构，使得在进行老化测试时，不仅能够对第一芯片及第二芯片各自的老化特性进行测试，还可以对第一芯片与第二芯片之间的互联功能的老化特性进行测试。

一实施例中，所述第一连接区，所述第二连接区及所述信号连接结构的数量均为多个；所述第一连接区分别与所述第二连接区及所述信号连接结构一一对应，所述第一连接区内的第一连接垫通过对应的信号连接结构与相应的第二连接区内的第二连接垫信号连接。

本申请中，通过将第一连接区，第二连接区及信号连接结构的数量均设置为多个，第一连接区分别与第二连接区及信号连接结构一一对应，第一连接区内的第一连接垫通过对应的信号连接结构与相应的第二连接区内的第二连接垫信号连接，使得老化电路板能够同时对多个第一芯片及第二芯片以及第一芯片与第二芯片之间的互联功能进行老化测试。

一实施例中，所述第一连接区与所述第二连接区的尺寸不同，所述第一表面还设置有所述第二连接区，所述第一表面的所述第一连接区与所述第一表面的所述第二连接区交错设置；所述第二表面还设置有所述第一连接区，所述第二表面的所述第一连接区与所述第二表面的所述第二连接区交错设置；所述第一表面的所述第一连接区与所述第二表面的所述第二连接区对应；所述第一表面的所述第二连接区与所述第二表面的所述第一连接区对应。

本申请中，第一连接区与第二连接区的尺寸不同，通过在第一表面增设第二连接区，在第二表面增设第一连接区，第一表面的第一连接区与第一表面的第二连接区交错设置，第二表面的第一连接区及第二表面的第二连接区交错设置，使得针对尺寸一定的老化电路板，能够设置更多的连接区，进而实现同时对更多的芯片进行老化测试。

一实施例中，所述第一表面的所述第一连接区在所述第二表面上的垂直投影和与之对应的所述第二表面的所述第二连接区存在重叠；所述第一表面的所述第二连接区在所述第二表面上的垂直投影和与之对应的所述第二表面的所述第一连接区存在重叠。

本申请中，通过使第一表面的第一连接区在第二表面上的垂直投影和与之对应的第二表面的第二连接区存在重叠，第一表面的第二连接区在第二表面上的垂直投影和与之对应的第二表面的第一连接区存在重叠，使得在实现同时对更多的芯片进行老化测试的同时，尽可能地减小老化电路板的尺寸。

一实施例中，所述信号连接结构为过孔或引线。

本申请还提供一种老化测试结构，包括：前述老化电路板；第一芯片，设置在所述老化电路板的第一表面的第一连接区，并与所述第一连接区的第一连接垫信号连接；第二芯片，设置在所述老化电路板的第二表面的第二连接区，并与所述第二连接区的第二连接垫信号连接，所述第二芯片通过所述第一连接垫，所述第二连接垫及连接在所述第一连接垫及所述第二连接垫之间的所述信号连接结构与所述第一芯片信号连接。

一实施例中，所述第一芯片与所述第二芯片为同种类型的芯片。

一实施例中，所述第一芯片与所述第二芯片为不同类型的芯片。

一实施例中，所述第一芯片为内核电路芯片及接口电路芯片中的一者，所述第二芯片为内核电路芯片及接口电路芯片中的另一者。

一实施例中，所述第一芯片的第一高速互联电路接口与所述第一连接垫信号连接，所述第二芯片的第二高速互联电路接口与所述第二连接垫信号连接。

本申请还提供一种老化测试方法，包括：提供一前述老化测试结构；基于所述第一芯片内的第一老化测试向量程序及所述第二芯片内的第二老化测试向量程序对所述第一芯片、所述第二芯片、以及所述第一芯片与所述第二芯片之间的互联功能进行老化测试。

一实施例中，在所述基于所述第一芯片内的第一老化测试向量程序，及所述第二芯片内的第二老化测试向量程序对所述第一芯片、所述第二芯片、以及所述第一芯片与所述第二芯片之间的互联功能进行老化测试之前，所述方法还包括：将所述第一老化测试向量程序注入所述第一芯片内，以及将所述第二老化测试向量程序注入所述第二芯片内。

一实施例中，在所述基于所述第一芯片内的第一老化测试向量程序，及所述第二芯片内的第二老化测试向量程序对所述第一芯片、所述第二芯片、以及所述第一芯片与所述第二芯片之间的互联功能进行老化测试之前，所述方法还包括：将老化测试结构放入预设的老化测试环境中。

本申请的一个或多个实施例的细节在下面的附图和描述中提出。本申请的其它特征、目的和优点将从说明书、附图以及权利要求书变得明显。

附图说明

为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本申请一实施例提供的老化电路板的剖视示意图。

图2为图1所示的老化电路板的俯视示意图。

图3为本申请一实施例提供的老化测试结构的剖视示意图。

图4为本申请一实施例提供的老化测试方法的流程图。

附图标号：老化电路板-10；第一表面-11；第二表面-13；第一连接区-111；第一连接垫-113；第二连接区-131；第二连接垫-133；信号连接结构-12；老化测试结构-100；第一芯片-20；第二芯片-30；第一高速互联电路接口-21；第二高速互联电路接口-31。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

请一并参阅图1及图2，本申请一实施例提供一种老化电路板10，用于对涉及到互联的芯片各自的老化特性，以及芯片之间的互联功能的老化特性进行老化测试，例如，对chiplet架构的集成芯片所涉及的“小芯片”，以及“小芯片”之间的互联功能进行老化测试。

可以理解，由于chiplet架构的集成芯片所涉及的“小芯片”之间的互联的材料环境通常为印刷电路板(PCB，Printed-Circuit-Board)的材料环境，为更准确地对chiplet集成芯片所涉及的“小芯片”之间的互联功能的老化特性进行测试，老化电路板10可以是印刷电路板。

本实施例中，老化电路板10具有第一表面11及第二表面13。第一表面11与第二表面13相背设置。第一表面11与第二表面13还可以平行设置。

第一表面11设置有第一连接区111。第一连接区111设置有第一连接垫113。第一连接垫113用于连接第一芯片。

第二表面13设置有第二连接区131。第二连接区131设置有第二连接垫133。第二连接垫133用于连接第二芯片。

老化电路板10的内部具有信号连接结构12。第一连接垫113与第二连接垫133通过信号连接结构12实现信号连接。本实施例中，信号连接结构12可以是过孔或引线。

可以理解，当老化电路板10为多层电路板时，信号连接结构12可以是由多层电路板的层间过孔及各层线路组成的电导通结构，由此实现第一连接垫113与第二连接垫133之间的信号导通。

本申请实施例所提供的老化电路板，通过在老化电路板的第一表面设置第一连接垫用于连接第一芯片，在老化电路板的第二表面设置第二连接垫用于连接第二芯片，以及在老化电路板内设置用于连接第一连接垫及第二连接垫的信号连接结构，使得在进行老化测试时，不仅能够对第一芯片及第二芯片各自的老化特性进行测试，还可以对第一芯片与第二芯片之间的互联功能的老化特性进行测试。

一实施例中，第一连接区111的数量可以为多个。多个第一连接区111在第一表面11上可以呈阵列设置。每个第一连接区111内均设置有第一连接垫113。第二连接区131的数量也可以为多个。多个第二连接区131在第二表面13上可以呈阵列设置。每个第二连接区131内均设置有第二连接垫133。信号连接结构12的数量也可以为多个。第一连接区111分别与第二连接区131及信号连接结构12一一对应。每个第一连接区111内的第一连接垫113分别通过对应的信号连接结构12与相应的第二连接区131内的第二连接垫133信号连接。由此，可使得老化电路板10能够同时对多个第一芯片及第二芯片以及第一芯片与第二芯片之间的互联功能进行老化测试。

可以理解，每个第一连接区111在第二表面13的垂直投影可以和与之对应的第二连接区131存在重叠，由此使得老化电路板10的设计更紧凑，减小老化电路板10的尺寸。

可以理解，对于第一连接区111与第二连接区131一一对应的这种情况，为进一步减小老化电路板10的尺寸，每个第一连接区111在第二表面13的垂直投影可以全部落入与之对应的第二连接区131的范围内，或者，每个第一连接区111在第二表面13的垂直投影可以完全覆盖与之对应的第二连接区131。

一实施例中，第一连接区111与第二连接区131的尺寸不同。第一连接区111的尺寸可以理解为每个第一连接区111在第一表面11所占的面积。相应地，第二连接区131的尺寸可以理解为每个第二连接区131在第二表面13所占的面积。此时，第一表面11还可以设置有第二连接区131，且第一表面11的第一连接区111与第一表面11的第二连接区131交错设置。相应地，第二表面13还可以设置有第一连接区111，且第二表面13的第一连接区111与第二表面13的第二连接区131交错设置。第一表面11的第一连接区111与第二表面13的第二连接区131对应。第一表面11的第二连接区131与第二表面13的第一连接区111对应。由此，可使得尺寸一定的老化电路板10，能够设置更多的连接区，进而实现同时对更多的芯片进行老化测试。

可以理解，第一表面11的第一连接区111在第二表面13上的垂直投影可以和与之对应的第二表面13的第二连接区131存在重叠，且第一表面11的第二连接区131在第二表面13上的垂直投影可以和与之对应的第二表面13的第一连接区111存在重叠。由此，可以在实现同时对更多的芯片进行老化测试的同时，尽可能地减小老化电路板10的尺寸。

可以理解，对于第一表面11的第一连接区111与第二表面13的第二连接区131一一对应，且第一表面11的第二连接区131与第二表面13的第一连接区111一一对应的这种情况，为进一步减小老化电路板10的尺寸，第一表面11的每个第一连接区111在第二表面13的垂直投影可以全部落入与之对应的第二连接区131的范围内，或者，第一表面11的每个第一连接区111在第二表面13的垂直投影可以完全覆盖与之对应的第二连接区131；第一表面11的每个第二连接区131在第二表面13的垂直投影可以全部落入与之对应的第一连接区111内，或者第一表面11的每个第二连接区131在第二表面13的垂直投影可以完全覆盖与之对应的第一连接区111。

可以理解，第一表面11及第二表面13还可以设置除第一连接区111及第二连接区131之外的其他连接区，由此实现通过同一老化电路板10对更多种类的芯片各自的老化特性，以及芯片之间的互联功能的老化特性进行测试。

请参阅图3，基于同一发明构思，本申请一实施例还提供一种老化测试结构100，包括前述实施例的老化电路板10，第一芯片20及第二芯片30。

第一芯片20设置在老化电路板10的第一表面11的第一连接区111，并与第一连接区111的第一连接垫113信号连接。

第二芯片30设置在老化电路板10的第二表面13的第二连接区131，并与第二连接区131的第二连接垫133信号连接。

第二芯片30通过第一连接垫113，第二连接垫133及连接在第一连接垫113及第二连接垫133之间的信号连接结构12与第一芯片20信号连接。

本申请实施例提供的老化测试结构100在进行老化测试时，不仅能就老化测试结构100的第一芯片20及第二芯片30各自的老化特性进行测试，同时还可以对第一芯片20与第二芯片30之间的互联功能的老化特性进行测试。

一实施例中，第一芯片20具有第一高速互联电路接口21。第一高速互联电路接口21与第一连接垫113信号连接。第二芯片30的第二高速互联电路接口31。第二高速互联电路接口31与第二连接垫133信号连接。第一芯片20通过第一高速互联接口21，第一连接垫113，信号连接结构12，第二连接垫133及第二高速互联接口31与第二芯片30信号连接。由此，可在就老化测试结构100的第一芯片20及第二芯片30各自的老化特性进行测试的同时，对第一芯片20与第二芯片30之间的高速互联功能的老化特性进行测试。

可以理解，第一芯片20与第二芯片30可以是涉及信号互联的同种类型的芯片，例如，可以均为chiplet架构的集成芯片所涉及的“小芯片”中的内核电路芯片。

当然，第一芯片20与第二芯片30也可以是涉及信号互联的不同类型的芯片，例如，第一芯片20为chiplet架构的集成芯片所涉及的内核电路芯片及接口电路芯片中的一者，而第二芯片为chiplet架构的集成芯片所涉及的内核电路芯片接口电路芯片中的另一者。

可以理解，第一芯片20及第二芯片30也可以是涉及信号互联的其他类型的芯片，本申请并不以此为限。

请参阅图4，基于同一发明构思，本申请一实施例还提供一种老化测试方法。该方法可以包括以下步骤。

步骤S11，提供一老化测试结构。

本实施例中，所提供的老化测试结构可以是前述实施例中的老化测试结构100，且老化测试结构100可以是实时制造，或者预先制造。

步骤S12，基于第一芯片20内的第一老化测试向量程序及第二芯片30内的第二老化测试向量程序对第一芯片20、第二芯片30、以及第一芯片20与第二芯片30之间的互联功能进行老化测试。

需要说明的是，第一老化测试向量程序为与第一芯片20适配的老化测试向量程序，第二老化测试向量程序为与第二芯片30适配的老化测试向量程序。

可以理解，步骤S12之前，该方法还可以包括：将第一老化测试向量程序注入第一芯片内，以及将第二老化测试向量程序注入第二芯片内。

需要说明的是，第一老化测试向量程序可以在将第一芯片20安装至老化电路板10之前预先注入第一芯片20中；或者，在将第一芯片20安装至老化电路板10之后且在将第二芯片30安装至老化电路板10之前注入第一芯片20中；或者，在将第一芯片20及第二芯片30均安装至老化电路板10之后注入第一芯片20中。相应地，第二老化测试向量程序可以在将第二芯片30安装至老化电路板10之前预先注入第二芯片30中；或者，在将第二芯片30安装至老化电路板10之后且在将第一芯片20安装至老化电路板10之前注入第二芯片30中；或者，在将第一芯片20及第二芯片30均安装至老化电路板10之后注入第二芯片30中。

可以理解，步骤S12之前，该方法还可以包括：将老化测试结构放入预设的老化测试环境中。其中，预设的老化测试环境可以在老化炉内形成，预设的老化测试环境是指老化炉内的环境温度及电压条件满足对老化测试结构进行老化测试所需的条件。

在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (11)

1.一种老化电路板，其特征在于，所述老化电路板具有第一表面及第二表面，所述第一表面与所述第二表面相背设置；所述第一表面设置有第一连接区，所述第一连接区设置有第一连接垫，所述第一连接垫用于连接第一芯片的第一高速互联电路接口；所述第二表面设置有第二连接区，所述第二连接区设置有第二连接垫，所述第二连接垫用于连接第二芯片的第二高速互联电路接口；所述老化电路板内部具有信号连接结构，所述第一连接垫与所述第二连接垫通过所述信号连接结构实现信号连接；

所述第一连接区与所述第二连接区的尺寸不同，所述第一表面还设置有所述第二连接区，所述第一表面的所述第一连接区与所述第一表面的所述第二连接区交错设置；所述第二表面还设置有所述第一连接区，所述第二表面的所述第一连接区与所述第二表面的所述第二连接区交错设置；所述第一表面的所述第一连接区与所述第二表面的所述第二连接区对应；所述第一表面的所述第二连接区与所述第二表面的所述第一连接区对应。

2.如权利要求1所述的老化电路板，其特征在于，所述第一表面的所述第一连接区在所述第二表面上的垂直投影和与之对应的所述第二表面的所述第二连接区存在重叠；所述第一表面的所述第二连接区在所述第二表面上的垂直投影和与之对应的所述第二表面的所述第一连接区存在重叠。

3.如权利要求1或2所述的老化电路板，其特征在于，所述信号连接结构为过孔或引线。

4.一种老化测试结构，其特征在于，包括：

如权利要求1至3任一项所述的老化电路板；

第一芯片，设置在所述老化电路板的第一表面的第一连接区，并与所述第一连接区的第一连接垫信号连接；

第二芯片，设置在所述老化电路板的第二表面的第二连接区，并与所述第二连接区的第二连接垫信号连接，所述第二芯片通过所述第一连接垫，所述第二连接垫及连接在所述第一连接垫及所述第二连接垫之间的所述信号连接结构与所述第一芯片信号连接。

5.如权利要求4所述的老化测试结构，其特征在于，所述第一芯片与所述第二芯片为同种类型的芯片。

6.如权利要求4所述的老化测试结构，其特征在于，所述第一芯片与所述第二芯片为不同类型的芯片。

7.如权利要求6所述的老化测试结构，其特征在于，所述第一芯片为内核电路芯片及接口电路芯片中的一者，所述第二芯片为内核电路芯片及接口电路芯片中的另一者。

8.如权利要求4所述的老化测试结构，其特征在于，所述第一芯片的第一高速互联电路接口与所述第一连接垫信号连接，所述第二芯片的第二高速互联电路接口与所述第二连接垫信号连接。

9.一种老化测试方法，其特征在于，包括：

提供一如权利要求4至8任一项所述的老化测试结构；

基于所述第一芯片内的第一老化测试向量程序及所述第二芯片内的第二老化测试向量程序对所述第一芯片、所述第二芯片、以及所述第一芯片与所述第二芯片之间的互联功能进行老化测试。

10.根据权利要求9所述的老化测试方法，其特征在于，在所述基于所述第一芯片内的第一老化测试向量程序，及所述第二芯片内的第二老化测试向量程序对所述第一芯片、所述第二芯片、以及所述第一芯片与所述第二芯片之间的互联功能进行老化测试之前，所述方法还包括：

将所述第一老化测试向量程序注入所述第一芯片内，以及将所述第二老化测试向量程序注入所述第二芯片内。

11.根据权利要求9所述的老化测试方法，其特征在于，在所述基于所述第一芯片内的第一老化测试向量程序，及所述第二芯片内的第二老化测试向量程序对所述第一芯片、所述第二芯片、以及所述第一芯片与所述第二芯片之间的互联功能进行老化测试之前，所述方法还包括：

将老化测试结构放入预设的老化测试环境中。

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