JP3998465B2 - ボルテージホロワ及びそのオフセットキャンセル回路並びに液晶表示装置及びそのデータドライバ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、オペアンプを用いたボルテージホロワ及びそのオフセットキャンセル回路、特にオフセットキャンセルを頻繁に行う液晶表示装置のデータドライバの出力段などに適用して好適なボルテージホロワ及びそのオフセットキャンセル回路、並びにこのボルテージホロワを出力段に用いた液晶表示装置用データドライバ及び液晶表示装置に関する。
【０００２】
【従来の技術】
図８は、特開２００１−２９２０４１に開示されている従来のオフセットキャンセル付ボルテージホロワを示す。
【０００３】
オペアンプ１０は、差動増幅回路１１と、その後段に接続された出力バッファ回路１２とからなり、出力バッファ回路１２の出力電位ＶＯを、差動増幅回路１１の反転入力端であるＮＭＯＳトランジスタＭ１のゲートにフィードバックすることにより、増幅率１のボルテージホロワとして用いられる。このボルテージホロワの入力電位ＶＩは、非反転入力端であるＮＭＯＳトランジスタＭ２のゲートに供給される。理想的な場合には、フィードバック制御によりＶＯ＝ＶＩとなり、このとき、差動増幅回路１１の負荷としてのＰＭＯＳトランジスタＭ４及びＭ５のドレイン電位Ｖ１及びＶ２は、互いに等しくなる。
【０００４】
しかしながら、ＭＯＳトランジスタのゲート酸化膜厚のばらつきなどにより電位Ｖ１とＶ２とが互いに等しくならず、出力電位ＶＯが入力電位ＶＩからずれるというオフセットが生ずる。
【０００５】
このオフセットをキャンセルするために、オペアンプ１０にオフセットキャンセル回路１３が接続されている。
【０００６】
図９は、図８の動作を示すタイムチャートである。
【０００７】
時点ｔ１からｔ２までのオフセットキャンセル準備期間では、スイッチＳＷ１及びＳＷ３がオンにされ、スイッチＳＷ２がオフにされる。これにより、出力電位ＶＯがＮＭＯＳトランジスタＭ１のゲートにフィードバックされずにＮＭＯＳトランジスタＭ１とＭ２のゲート電位が入力電位ＶＩになるので、差動対入力回路１５はカレントミラー回路１４に対する電流源として動作する。
【０００８】
これに対し、ＮＭＯＳトランジスタＭ９のゲートに入力電位ＶＩが供給され、ＮＭＯＳトランジスタＭ８のゲートに出力電位ＶＯがフィードバックされるので、カレントミラー回路１４と差動対入力回路１６とからなる差動増幅回路と出力バッファ回路１２とによりボルテージホロワ回路が構成され、出力電位ＶＯが入力電位ＶＩに近づくようにフィードバック制御される。
【０００９】
この場合も、上記理由により例えばＶ１＞Ｖ２となると、ＰＭＯＳトランジスタＭ６の内部抵抗が理想的な場合よりも低くなって出力電位ＶＯが入力電位ＶＩよりも高くなる。このため、ＮＭＯＳトランジスタＭ８のドレイン電流がＮＭＯＳトランジスタＭ９のそれよりも大きくなる。この出力電位ＶＯによりキャパシタＣ１が充電又は放電されて、そのスイッチＳＷ３側電極の電位が出力電位ＶＯに等しくなる。
【００１０】
時点ｔ２でスイッチＳＷ１〜ＳＷ３のオンとオフを逆にすると、差動対入力回路１５と１６の動作が逆になり、差動増幅回路１１と出力バッファ回路１２とでボルテージホロワが構成されて、出力電位ＶＯが入力電位ＶＩに近づくようにフィードバック制御される。このとき、ＮＭＯＳトランジスタＭ８のゲート電位が時点ｔ２での出力電位ＶＯに等しいので、ＮＭＯＳトランジスタＭ１のゲート電位が入力電位ＶＩに一致するようにフィードバック制御される。すなわち、ＶＯ＝ＶＩとなってオフセット電圧がキャンセルされる。
【００１１】
図８の回路を液晶表示装置用データドライバに用いた場合、入力電位ＶＩが１水平走査期間、例えば２２μｓの周期で変化する。
【００１２】
【発明が解決しようとする課題】
入力電位ＶＩは表示データに依存し、最小値から最大値又は最大値から最小値に変化する場合もある。設計においては、このワーストケースにおいても出力電位ＶＯが安定するのに必要なフィードバック制御時間をオフセットキャンセル準備期間として確保しなければならない。このため、液晶表示装置の表示ライン数が多くなるほど、出力電位ＶＯで液晶画素の容量を充放電するための時間（駆動時間）が圧迫され、駆動できなくなるという問題が生ずる。
【００１３】
本発明の目的は、このような問題点に鑑み、オフセットキャンセル準備期間を短縮することが可能なボルテージホロワ及びそのオフセットキャンセル回路並びに液晶表示装置及びそのデータドライバを提供することにある。
【００１４】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、負荷としてカレントミラー回路を備えた差動増幅回路と該差動増幅回路に後続された出力バッファ回路とを有するボルテージホロワのオフセット電圧をキャンセルするボルテージホロワ用オフセットキャンセル回路において、
該カレントミラー回路の第１及び第２の電流端にそれぞれ第１及び第２のトランジスタの電流路一端が接続され、該第２のトランジスタのゲートに参照電位が印加される差動対入力回路と、
該差動増幅回路の反転入力端と非反転入力端との間に接続された第１スイッチと、
該出力バッファ回路の出力端と該反転入力端との間に接続され、該第１スイッチとオン／オフが逆に制御される第２スイッチと、
該出力バッファ回路の出力端と該第１のトランジスタのゲートとの間に接続され、該第１スイッチと連動してオン／オフ制御される第３スイッチと、
該該第１のトランジスタのゲートと所定電位との間に接続されたキャパシタとを有する。
【００１５】
上記構成において、オフセットキャンセル準備期間では、第１スイッチ及び第３スイッチがオンにされ、第２スイッチがオフにされる。これにより、該差動増幅回路の差動対入力回路は該カレントミラー回路に対する電流源として動作する。これに対し、該出力バッファ回路の出力電位が該反転入力端にフィードバックされずに該第１のトランジスタのゲートにフィードバックされるので、該カレントミラー回路と該オフセットキャンセル回路の差動対入力回路からなる差動増幅回路と該出力バッファ回路とによりボルテージホロワ回路が構成され、その出力電位が該参照電位に近づくようにフィードバック制御される。
【００１６】
このフィードバック制御が安定した後に、第１〜第３スイッチのオンとオフとが逆にされて、該２つの差動対入力回路の動作が互いに逆になり、該差動増幅回路と該出力バッファ回路とでボルテージホロワが構成されて、その出力電位が入力電位に近づくようにフィードバック制御される。このとき、該キャパシタにより該第１トランジスタのゲート電位は、スイッチ切換直前での該出力電位に等しい。
【００１７】
該２つの差動対入力回路の動作が逆になっても、これらが該カレントミラー回路に並列に接続されており、また、該第１及び第２のトランジスタのゲート電位及び該ボルテージホロワの非反転入力端電位がスイッチ切換直前における安定状態の電位に等しいので、該ボルテージホロワの反転入力端電位は該スイッチ切換直前の電位である該非反転入力端電位に一致した状態でフィードバック制御が安定する。すなわち、オフセット電圧がキャンセルされる。
【００１８】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２０】
［第１実施形態］
図１は、本発明の第１実施形態のオフセットキャンセル付ボルテージホロワを示す回路図である。
【００２１】
差動増幅回路１１は、負荷としてのカレントミラー回路１４と、その第１及び第２の電流出力端に接続された差動対入力回路１５とからなる。
【００２２】
カレントミラー回路１４では、ＰＭＯＳトランジスタＭ４とＭ５のソースが電源電位ＶＤＤに接続され、ＰＭＯＳトランジスタＭ４とＭ５のゲートがＰＭＯＳトランジスタＭ４のドレインに接続され、ＰＭＯＳトランジスタＭ４とＭ５のドレインがそれぞれ前記第１及び第２の電流出力端となっている。差動対入力回路１５では、ＮＭＯＳトランジスタＭ１とＭ２のソースがＮＭＯＳトランジスタＭ３のドレインに接続され、ＮＭＯＳトランジスタＭ３のソースがグランド電位ＧＮＤに接続されている。ＮＭＯＳトランジスタＭ３は、そのゲートにバイアス電位ＶＢＢが印加されて定電流源として機能する。
【００２３】
差動増幅回路１１の反転入力端及び非反転入力端はそれぞれＮＭＯＳトランジスタＭ１及びＭ２のゲートであり、差動増幅回路１１の出力端はＰＭＯＳトランジスタＭ５のドレインである。
【００２４】
出力バッファ回路１２は、電源電位ＶＤＤとグランド電位ＧＮＤとの間に直列接続されたＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ７とからなり、ＮＭＯＳトランジスタＭ７は、そのゲートにバイアス電位ＶＢＢが印加されて定電流源として機能する。出力バッファ回路１２の入力端及び出力端はそれぞれＰＭＯＳトランジスタＭ６のゲート及びドレインであり、この入力端が差動増幅回路１１の出力端に接続されている。
【００２５】
オフセットキャンセル回路１３Ａは、差動対入力回路１５と同一構成の差動対入力回路１６を備えており、そのＮＭＯＳトランジスタＭ８〜Ｍ１０はそれぞれ差動対入力回路１５のＮＭＯＳトランジスタＭ１〜Ｍ３に対応している。差動対入力回路１６は、カレントミラー回路１４に対し差動対入力回路１５と並列に接続されている。オフセットキャンセル回路１３Ａはさらに、ＮＭＯＳトランジスタＭ８のゲートとグランド電位ＧＮＤとの間に接続されたキャパシタＣ１と、スイッチＳＷ１〜ＳＷ３とを備えている。スイッチＳＷ１はＮＭＯＳトランジスタＭ１とＭ２のゲート間に接続され、スイッチＳＷ２はＮＭＯＳトランジスタＭ１のゲートと出力電位ＶＯとの間に接続され、スイッチＳＷ３はＮＭＯＳトランジスタＭ８のゲートと出力電位ＶＯとの間に接続されている。
【００２６】
図１の回路は、ＮＭＯＳトランジスタＭ９のゲートに、入力電位ＶＩの替わりに所定の参照電位Ｖｒｅｆが印加される点で図８の回路と異なっている。
【００２７】
オフセットキャンセルをより正確に行うためには、参照電位Ｖｒｅｆと入力電位ＶＩとの差を小さくした方が好ましく、参照電位Ｖｒｅｆは例えば、入力電位ＶＩの変動範囲の略中点に固定されている。例えば図１の回路を液晶表示装置用データドライバの出力段として用いる場合、参照電位Ｖｒｅｆは階調電圧範囲の略中心値に等しくされる。
【００２８】
次に、上記の如く構成された本第１実施形態の動作を説明する。
【００２９】
図２は、図１の動作を示すタイムチャートである。
【００３０】
時点ｔ１からｔ２までのオフセットキャンセル準備期間では、スイッチＳＷ１及びＳＷ３がオンにされ、スイッチＳＷ２がオフにされる。これにより、出力電位ＶＯがＮＭＯＳトランジスタＭ１のゲートにフィードバックされずにＮＭＯＳトランジスタＭ１とＭ２のゲート電位が入力電位ＶＩになるので、差動対入力回路１５はカレントミラー回路１４に対する電流源として動作する。
【００３１】
これに対し、ＮＭＯＳトランジスタＭ８のゲートに出力電位ＶＯがフィードバックされるので、カレントミラー回路１４と差動対入力回路１６からなる差動増幅回路と出力バッファ回路１２とによりボルテージホロワ回路が構成され、出力電位ＶＯが参照電位Ｖｒｅｆに近づくようにフィードバック制御される。このとき、ＭＯＳトランジスタのゲート酸化膜厚のばらつきなどにより電位Ｖ１とＶ２とが互いに等しくならず、出力電位ＶＯが入力電位Ｖrefからずれるというオフセットが生ずる。
【００３２】
例えばＶ１＞Ｖ２となると、ＰＭＯＳトランジスタＭ６の内部抵抗が理想的な場合よりも低くなって出力電位ＶＯが参照電位Ｖｒｅｆよりも高くなる。このため、ＮＭＯＳトランジスタＭ８のドレイン電流がＮＭＯＳトランジスタＭ９のそれよりも大きくなる。この出力電位ＶＯによりキャパシタＣ１が充電又は放電されて、そのスイッチＳＷ３側の電極の電位が出力電位ＶＯに等しくなる。
【００３３】
時点ｔ２でスイッチＳＷ１〜ＳＷ３のオンとオフを逆にすると、差動対入力回路１５と１６の動作が逆になり、差動増幅回路１１と出力バッファ回路１２とでボルテージホロワが構成されて、出力電位ＶＯが入力電位ＶＩに近づくようにフィードバック制御される。このとき、ＮＭＯＳトランジスタＭ８のゲート電位は時点ｔ２での出力電位ＶＯに等しい。差動対入力回路１５と１６の動作が逆になっても、差動対入力回路１５と１６とがカレントミラー回路１４に並列に接続されており、また、ＮＭＯＳトランジスタＭ２、Ｍ８及びＭ９のゲート電位が時点ｔ２のスイッチ切換直前における安定状態の電位に等しいので、ＮＭＯＳトランジスタＭ１のゲート電位は該スイッチ切換直前の電位である入力電位ＶＩに一致した状態でフィードバック制御が安定する。すなわち、ＶＯ＝ＶＩとなってオフセット電圧がキャンセルされる。
【００３４】
図８の回路では、ＮＭＯＳトランジスタＭ９のゲート電位が入力電位ＶＩに応じて変化するが、本第１実施形態によればＮＭＯＳトランジスタＭ９のゲート電位が参照電位Ｖｒｅｆに固定されているので、キャパシタＣ１のスイッチＳＷ３側電極電位は常に参照電位Ｖｒｅｆ付近の値であり、オフセットキャンセル準備期間において差動対入力回路１６を含むボルテージホロワ回路のフィードバック制御が安定するまでの時間が、図８の場合よりも短くなる。この時間は、図１の回路の消費電流、すなわちＮＭＯＳトランジスタＭ１０、Ｍ３及びＭ７に流れる電流の合計値に依存する。
【００３５】
実験の結果、キャパシタＣ１が１．２ｐＦで、ＮＭＯＳトランジスタＭ１０、Ｍ３及びＭ７に流れる電流値がそれぞれ５μＡ、５μＡ及び１０μＡである場合、図１の回路に必要なオフセットキャンセル準備期間は０．６μｓであった。これに対し、図８のそれは２．０μｓであった。また、６４階調の液晶表示装置用データドライバに、図１の回路を用いた場合と図８の回路を用いた場合とでは、いずれも、オフセット電圧の最大値が±１０ｍＶであったのに対し、オフセットキャンセル動作によりこれを±１ｍＶ以下にすることができた。
【００３６】
図３は、図１のオフセットキャンセル付ボルテージホロワの変形例を示す回路図である。
【００３７】
この回路では、キャパシタＣ１の固定側電極電位が参照電位Ｖｒｅｆにされている点で、図１と異なる。この回路によれば、参照電位Ｖｒｅｆの方がグランド電位ＧＮＤよりも安定している場合、図１の場合よりもオフセットキャンセルを正確に行うことができる。
【００３８】
図４は、図１のオフセットキャンセル付ボルテージホロワの他の変形例を示す回路図である。
【００３９】
この回路では、キャパシタＣ１の固定側電極電位が電源電位ＶＤＤにされている点で、図１と異なる。この回路によれば、電源電位ＶＤＤの方がグランド電位ＧＮＤよりも安定している場合、図１のときよりもオフセットキャンセルを正確に行うことができる。
【００４０】
図５は、図１のオフセットキャンセル付ボルテージホロワのさらに他の変形例を示す回路図である。
【００４１】
この回路では、図１の回路にさらに、電源電位ＶＤＤとＮＭＯＳトランジスタＭ８のゲートとの間にキャパシタＣ２が接続されている。この回路によれば、例えば電源電位ＶＤＤが一定の状態でグランド電位ＧＮＤが変動した場合、キャパシタＣ２によりその影響が低減される。
【００４２】
［第２実施形態］
図６は、本発明の第２実施形態のオフセットキャンセル付ボルテージホロワを示す回路図である。
【００４３】
この回路では、ＮＭＯＳトランジスタＭ８のソースとＮＭＯＳトランジスタＭ１０のドレインとの間及びＮＭＯＳトランジスタＭ９のソースとＮＭＯＳトランジスタＭ１０のドレインとの間にそれぞれ逆流防止用のダイオードＤ１及びＤ２が接続されている点で、図１の回路と異なる。ダイオードＤ１及びＤ２はいずれも、ダイオード接続されたＭＯＳトランジスタで構成することができる。
【００４４】
図７は、図１、３〜６のいずれかの回路をデータドライバに用いた液晶表示装置の概略構成を示す。
【００４５】
液晶表示パネル２０には、垂直方向に延びた複数のデータ線２１と水平方向に延びた複数の走査線２２とが互いにクロスオーバして形成され、各クロスオーバ点に対応して画素が形成されている。データ線２１及び走査線２２の一端はそれぞれデータドライバ３０及び走査ドライバ４０に接続されている。制御回路５０は、外部から供給されるビデオ信号、ピクセルクロック信号、水平同期信号及び垂直同期信号に基づいて、データドライバ３０に表示データ信号及びクロック信号を供給すると共に、走査ドライバデータドライバ３０に走査制御信号を供給する。データドライバ３０は、１水平走査期間毎（及び１ピクセル毎）に、表示データをグランド電位ＧＮＤに対し正極性及び負正極性の電位に変換して出力する。
【００４６】
データドライバ３０では、その出力段に正極性のオフセットキャンセル付ボルテージホロワ３１、負極性のオフセットキャンセル付ボルテージホロワ３２、・・・が形成され、これらの隣り合う一対の正及び負極性のオフセットキャンセル付ボルテージホロワ毎にその出力が切換回路で平行接続又はクロスオーバ接続されるように、液晶表示パネル２０のデータ線に接続されている。正極性のオフセットキャンセル付ボルテージホロワ３１は、図１、３〜６のいずれかと同一構成であり、負極性のオフセットキャンセル付ボルテージホロワ３２は、該いずれかにおいてＮＭＯＳトランジスタとＰＭＯＳトランジスタとを入れ替えた構成である。
【００４７】
切換回路６１の切り替え時点でオフセットキャンセル付ボルテージホロワ３１の出力電位が瞬間的に急低下し、図１の回路の場合にはこれによりＮＭＯＳトランジスタＭ８に流れる電流の一部がＮＭＯＳトランジスタＭ９側へ流れて、この動作が安定するまでの時間が余分に必要となる。しかし、図６の回路によればこの逆流が防止されるので、必要な液晶画素駆動時間を確保することができる。
【００４８】
なお、本発明には外にも種々の変形例が含まれる。
【００４９】
例えば、ダイオードＤ１及びＤ２の替わりに、それぞれＮＭＯＳトランジスタＭ８及びＭ９に直列接続されたスイッチを用い、出力電位ＶＯが急低下する時点の前後の期間でこれらスイッチをオフにすることにより、逆流を防止する構成であってもよい。また、電源電位ＶＤＤ又はグランド電位ＧＮＤの変動に対しバイアス電位ＶＢＢを調整して、定電流源としてのＮＭＯＳトランジスタＭ１０、Ｍ３及びＭ７に流れる電流を安定化させる構成であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のオフセットキャンセル付ボルテージホロワを示す回路図である。
【図２】図１の動作を示すタイムチャートである。
【図３】図１のオフセットキャンセル付ボルテージホロワの変形例を示す回路図である。
【図４】図１のオフセットキャンセル付ボルテージホロワの他の変形例を示す回路図である。
【図５】図１のオフセットキャンセル付ボルテージホロワのさらに他の変形例を示す回路図である。
【図６】本発明の第２実施形態のオフセットキャンセル付ボルテージホロワを示す回路図である。
【図７】図８の回路をデータドライバに用いた液晶表示装置の概略構成を示す図である。
【図８】従来のオフセットキャンセル付ボルテージホロワを示す回路図である。
【図９】図８の動作を示すタイムチャートである。
【符号の説明】
１０ オペアンプ
１１ 差動増幅回路
１２ 出力バッファ回路
１３、１３Ａ オフセットキャンセル回路
１４ カレントミラー回路
１５、１６ 差動対入力回路
２０ 液晶表示パネル
２１ データ線
２２ 走査線
３０ データドライバ
３１、３２ オフセットキャンセル付ボルテージホロワ
４０ 走査ドライバ
５０ 制御回路
６１ 切換回路
Ｍ１〜Ｍ３、Ｍ７〜Ｍ１０ ＮＭＯＳトランジスタ
Ｍ４〜Ｍ６ ＰＭＯＳトランジスタ
ＳＷ１〜ＳＷ３ スイッチ
Ｖ１、Ｖ２ 電位
ＶＩ 入力電位
ＶＯ 出力電位
ＶＤＤ 電源電位
ＧＮＤ グランド電位
Ｖｒｅｆ 参照電位
ＶＢＢ バイアス電位
Ｃ１、Ｃ２ キャパシタ
Ｄ１、Ｄ２ ダイオード
【発明の属する技術分野】
本発明は、オペアンプを用いたボルテージホロワ及びそのオフセットキャンセル回路、特にオフセットキャンセルを頻繁に行う液晶表示装置のデータドライバの出力段などに適用して好適なボルテージホロワ及びそのオフセットキャンセル回路、並びにこのボルテージホロワを出力段に用いた液晶表示装置用データドライバ及び液晶表示装置に関する。
【０００２】
【従来の技術】
図８は、特開２００１−２９２０４１に開示されている従来のオフセットキャンセル付ボルテージホロワを示す。
【０００３】
オペアンプ１０は、差動増幅回路１１と、その後段に接続された出力バッファ回路１２とからなり、出力バッファ回路１２の出力電位ＶＯを、差動増幅回路１１の反転入力端であるＮＭＯＳトランジスタＭ１のゲートにフィードバックすることにより、増幅率１のボルテージホロワとして用いられる。このボルテージホロワの入力電位ＶＩは、非反転入力端であるＮＭＯＳトランジスタＭ２のゲートに供給される。理想的な場合には、フィードバック制御によりＶＯ＝ＶＩとなり、このとき、差動増幅回路１１の負荷としてのＰＭＯＳトランジスタＭ４及びＭ５のドレイン電位Ｖ１及びＶ２は、互いに等しくなる。
【０００４】
しかしながら、ＭＯＳトランジスタのゲート酸化膜厚のばらつきなどにより電位Ｖ１とＶ２とが互いに等しくならず、出力電位ＶＯが入力電位ＶＩからずれるというオフセットが生ずる。
【０００５】
このオフセットをキャンセルするために、オペアンプ１０にオフセットキャンセル回路１３が接続されている。
【０００６】
図９は、図８の動作を示すタイムチャートである。
【０００７】
時点ｔ１からｔ２までのオフセットキャンセル準備期間では、スイッチＳＷ１及びＳＷ３がオンにされ、スイッチＳＷ２がオフにされる。これにより、出力電位ＶＯがＮＭＯＳトランジスタＭ１のゲートにフィードバックされずにＮＭＯＳトランジスタＭ１とＭ２のゲート電位が入力電位ＶＩになるので、差動対入力回路１５はカレントミラー回路１４に対する電流源として動作する。
【０００８】
これに対し、ＮＭＯＳトランジスタＭ９のゲートに入力電位ＶＩが供給され、ＮＭＯＳトランジスタＭ８のゲートに出力電位ＶＯがフィードバックされるので、カレントミラー回路１４と差動対入力回路１６とからなる差動増幅回路と出力バッファ回路１２とによりボルテージホロワ回路が構成され、出力電位ＶＯが入力電位ＶＩに近づくようにフィードバック制御される。
【０００９】
この場合も、上記理由により例えばＶ１＞Ｖ２となると、ＰＭＯＳトランジスタＭ６の内部抵抗が理想的な場合よりも低くなって出力電位ＶＯが入力電位ＶＩよりも高くなる。このため、ＮＭＯＳトランジスタＭ８のドレイン電流がＮＭＯＳトランジスタＭ９のそれよりも大きくなる。この出力電位ＶＯによりキャパシタＣ１が充電又は放電されて、そのスイッチＳＷ３側電極の電位が出力電位ＶＯに等しくなる。
【００１０】
時点ｔ２でスイッチＳＷ１〜ＳＷ３のオンとオフを逆にすると、差動対入力回路１５と１６の動作が逆になり、差動増幅回路１１と出力バッファ回路１２とでボルテージホロワが構成されて、出力電位ＶＯが入力電位ＶＩに近づくようにフィードバック制御される。このとき、ＮＭＯＳトランジスタＭ８のゲート電位が時点ｔ２での出力電位ＶＯに等しいので、ＮＭＯＳトランジスタＭ１のゲート電位が入力電位ＶＩに一致するようにフィードバック制御される。すなわち、ＶＯ＝ＶＩとなってオフセット電圧がキャンセルされる。
【００１１】
図８の回路を液晶表示装置用データドライバに用いた場合、入力電位ＶＩが１水平走査期間、例えば２２μｓの周期で変化する。
【００１２】
【発明が解決しようとする課題】
入力電位ＶＩは表示データに依存し、最小値から最大値又は最大値から最小値に変化する場合もある。設計においては、このワーストケースにおいても出力電位ＶＯが安定するのに必要なフィードバック制御時間をオフセットキャンセル準備期間として確保しなければならない。このため、液晶表示装置の表示ライン数が多くなるほど、出力電位ＶＯで液晶画素の容量を充放電するための時間（駆動時間）が圧迫され、駆動できなくなるという問題が生ずる。
【００１３】
本発明の目的は、このような問題点に鑑み、オフセットキャンセル準備期間を短縮することが可能なボルテージホロワ及びそのオフセットキャンセル回路並びに液晶表示装置及びそのデータドライバを提供することにある。
【００１４】
【課題を解決するための手段及びその作用効果】
本発明の一態様では、負荷としてカレントミラー回路を備えた差動増幅回路と該差動増幅回路に後続された出力バッファ回路とを有するボルテージホロワのオフセット電圧をキャンセルするボルテージホロワ用オフセットキャンセル回路において、
該カレントミラー回路の第１及び第２の電流端にそれぞれ第１及び第２のトランジスタの電流路一端が接続され、該第２のトランジスタのゲートに参照電位が印加される差動対入力回路と、
該差動増幅回路の反転入力端と非反転入力端との間に接続された第１スイッチと、
該出力バッファ回路の出力端と該反転入力端との間に接続され、該第１スイッチとオン／オフが逆に制御される第２スイッチと、
該出力バッファ回路の出力端と該第１のトランジスタのゲートとの間に接続され、該第１スイッチと連動してオン／オフ制御される第３スイッチと、
該該第１のトランジスタのゲートと所定電位との間に接続されたキャパシタとを有する。
【００１５】
上記構成において、オフセットキャンセル準備期間では、第１スイッチ及び第３スイッチがオンにされ、第２スイッチがオフにされる。これにより、該差動増幅回路の差動対入力回路は該カレントミラー回路に対する電流源として動作する。これに対し、該出力バッファ回路の出力電位が該反転入力端にフィードバックされずに該第１のトランジスタのゲートにフィードバックされるので、該カレントミラー回路と該オフセットキャンセル回路の差動対入力回路からなる差動増幅回路と該出力バッファ回路とによりボルテージホロワ回路が構成され、その出力電位が該参照電位に近づくようにフィードバック制御される。
【００１６】
このフィードバック制御が安定した後に、第１〜第３スイッチのオンとオフとが逆にされて、該２つの差動対入力回路の動作が互いに逆になり、該差動増幅回路と該出力バッファ回路とでボルテージホロワが構成されて、その出力電位が入力電位に近づくようにフィードバック制御される。このとき、該キャパシタにより該第１トランジスタのゲート電位は、スイッチ切換直前での該出力電位に等しい。
【００１７】
該２つの差動対入力回路の動作が逆になっても、これらが該カレントミラー回路に並列に接続されており、また、該第１及び第２のトランジスタのゲート電位及び該ボルテージホロワの非反転入力端電位がスイッチ切換直前における安定状態の電位に等しいので、該ボルテージホロワの反転入力端電位は該スイッチ切換直前の電位である該非反転入力端電位に一致した状態でフィードバック制御が安定する。すなわち、オフセット電圧がキャンセルされる。
【００１８】
本発明の他の目的、構成及び効果は以下の説明から明らかになる。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態を説明する。
【００２０】
［第１実施形態］
図１は、本発明の第１実施形態のオフセットキャンセル付ボルテージホロワを示す回路図である。
【００２１】
差動増幅回路１１は、負荷としてのカレントミラー回路１４と、その第１及び第２の電流出力端に接続された差動対入力回路１５とからなる。
【００２２】
カレントミラー回路１４では、ＰＭＯＳトランジスタＭ４とＭ５のソースが電源電位ＶＤＤに接続され、ＰＭＯＳトランジスタＭ４とＭ５のゲートがＰＭＯＳトランジスタＭ４のドレインに接続され、ＰＭＯＳトランジスタＭ４とＭ５のドレインがそれぞれ前記第１及び第２の電流出力端となっている。差動対入力回路１５では、ＮＭＯＳトランジスタＭ１とＭ２のソースがＮＭＯＳトランジスタＭ３のドレインに接続され、ＮＭＯＳトランジスタＭ３のソースがグランド電位ＧＮＤに接続されている。ＮＭＯＳトランジスタＭ３は、そのゲートにバイアス電位ＶＢＢが印加されて定電流源として機能する。
【００２３】
差動増幅回路１１の反転入力端及び非反転入力端はそれぞれＮＭＯＳトランジスタＭ１及びＭ２のゲートであり、差動増幅回路１１の出力端はＰＭＯＳトランジスタＭ５のドレインである。
【００２４】
出力バッファ回路１２は、電源電位ＶＤＤとグランド電位ＧＮＤとの間に直列接続されたＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ７とからなり、ＮＭＯＳトランジスタＭ７は、そのゲートにバイアス電位ＶＢＢが印加されて定電流源として機能する。出力バッファ回路１２の入力端及び出力端はそれぞれＰＭＯＳトランジスタＭ６のゲート及びドレインであり、この入力端が差動増幅回路１１の出力端に接続されている。
【００２５】
オフセットキャンセル回路１３Ａは、差動対入力回路１５と同一構成の差動対入力回路１６を備えており、そのＮＭＯＳトランジスタＭ８〜Ｍ１０はそれぞれ差動対入力回路１５のＮＭＯＳトランジスタＭ１〜Ｍ３に対応している。差動対入力回路１６は、カレントミラー回路１４に対し差動対入力回路１５と並列に接続されている。オフセットキャンセル回路１３Ａはさらに、ＮＭＯＳトランジスタＭ８のゲートとグランド電位ＧＮＤとの間に接続されたキャパシタＣ１と、スイッチＳＷ１〜ＳＷ３とを備えている。スイッチＳＷ１はＮＭＯＳトランジスタＭ１とＭ２のゲート間に接続され、スイッチＳＷ２はＮＭＯＳトランジスタＭ１のゲートと出力電位ＶＯとの間に接続され、スイッチＳＷ３はＮＭＯＳトランジスタＭ８のゲートと出力電位ＶＯとの間に接続されている。
【００２６】
図１の回路は、ＮＭＯＳトランジスタＭ９のゲートに、入力電位ＶＩの替わりに所定の参照電位Ｖｒｅｆが印加される点で図８の回路と異なっている。
【００２７】
オフセットキャンセルをより正確に行うためには、参照電位Ｖｒｅｆと入力電位ＶＩとの差を小さくした方が好ましく、参照電位Ｖｒｅｆは例えば、入力電位ＶＩの変動範囲の略中点に固定されている。例えば図１の回路を液晶表示装置用データドライバの出力段として用いる場合、参照電位Ｖｒｅｆは階調電圧範囲の略中心値に等しくされる。
【００２８】
次に、上記の如く構成された本第１実施形態の動作を説明する。
【００２９】
図２は、図１の動作を示すタイムチャートである。
【００３０】
時点ｔ１からｔ２までのオフセットキャンセル準備期間では、スイッチＳＷ１及びＳＷ３がオンにされ、スイッチＳＷ２がオフにされる。これにより、出力電位ＶＯがＮＭＯＳトランジスタＭ１のゲートにフィードバックされずにＮＭＯＳトランジスタＭ１とＭ２のゲート電位が入力電位ＶＩになるので、差動対入力回路１５はカレントミラー回路１４に対する電流源として動作する。
【００３１】
これに対し、ＮＭＯＳトランジスタＭ８のゲートに出力電位ＶＯがフィードバックされるので、カレントミラー回路１４と差動対入力回路１６からなる差動増幅回路と出力バッファ回路１２とによりボルテージホロワ回路が構成され、出力電位ＶＯが参照電位Ｖｒｅｆに近づくようにフィードバック制御される。このとき、ＭＯＳトランジスタのゲート酸化膜厚のばらつきなどにより電位Ｖ１とＶ２とが互いに等しくならず、出力電位ＶＯが入力電位Ｖrefからずれるというオフセットが生ずる。
【００３２】
例えばＶ１＞Ｖ２となると、ＰＭＯＳトランジスタＭ６の内部抵抗が理想的な場合よりも低くなって出力電位ＶＯが参照電位Ｖｒｅｆよりも高くなる。このため、ＮＭＯＳトランジスタＭ８のドレイン電流がＮＭＯＳトランジスタＭ９のそれよりも大きくなる。この出力電位ＶＯによりキャパシタＣ１が充電又は放電されて、そのスイッチＳＷ３側の電極の電位が出力電位ＶＯに等しくなる。
【００３３】
時点ｔ２でスイッチＳＷ１〜ＳＷ３のオンとオフを逆にすると、差動対入力回路１５と１６の動作が逆になり、差動増幅回路１１と出力バッファ回路１２とでボルテージホロワが構成されて、出力電位ＶＯが入力電位ＶＩに近づくようにフィードバック制御される。このとき、ＮＭＯＳトランジスタＭ８のゲート電位は時点ｔ２での出力電位ＶＯに等しい。差動対入力回路１５と１６の動作が逆になっても、差動対入力回路１５と１６とがカレントミラー回路１４に並列に接続されており、また、ＮＭＯＳトランジスタＭ２、Ｍ８及びＭ９のゲート電位が時点ｔ２のスイッチ切換直前における安定状態の電位に等しいので、ＮＭＯＳトランジスタＭ１のゲート電位は該スイッチ切換直前の電位である入力電位ＶＩに一致した状態でフィードバック制御が安定する。すなわち、ＶＯ＝ＶＩとなってオフセット電圧がキャンセルされる。
【００３４】
図８の回路では、ＮＭＯＳトランジスタＭ９のゲート電位が入力電位ＶＩに応じて変化するが、本第１実施形態によればＮＭＯＳトランジスタＭ９のゲート電位が参照電位Ｖｒｅｆに固定されているので、キャパシタＣ１のスイッチＳＷ３側電極電位は常に参照電位Ｖｒｅｆ付近の値であり、オフセットキャンセル準備期間において差動対入力回路１６を含むボルテージホロワ回路のフィードバック制御が安定するまでの時間が、図８の場合よりも短くなる。この時間は、図１の回路の消費電流、すなわちＮＭＯＳトランジスタＭ１０、Ｍ３及びＭ７に流れる電流の合計値に依存する。
【００３５】
実験の結果、キャパシタＣ１が１．２ｐＦで、ＮＭＯＳトランジスタＭ１０、Ｍ３及びＭ７に流れる電流値がそれぞれ５μＡ、５μＡ及び１０μＡである場合、図１の回路に必要なオフセットキャンセル準備期間は０．６μｓであった。これに対し、図８のそれは２．０μｓであった。また、６４階調の液晶表示装置用データドライバに、図１の回路を用いた場合と図８の回路を用いた場合とでは、いずれも、オフセット電圧の最大値が±１０ｍＶであったのに対し、オフセットキャンセル動作によりこれを±１ｍＶ以下にすることができた。
【００３６】
図３は、図１のオフセットキャンセル付ボルテージホロワの変形例を示す回路図である。
【００３７】
この回路では、キャパシタＣ１の固定側電極電位が参照電位Ｖｒｅｆにされている点で、図１と異なる。この回路によれば、参照電位Ｖｒｅｆの方がグランド電位ＧＮＤよりも安定している場合、図１の場合よりもオフセットキャンセルを正確に行うことができる。
【００３８】
図４は、図１のオフセットキャンセル付ボルテージホロワの他の変形例を示す回路図である。
【００３９】
この回路では、キャパシタＣ１の固定側電極電位が電源電位ＶＤＤにされている点で、図１と異なる。この回路によれば、電源電位ＶＤＤの方がグランド電位ＧＮＤよりも安定している場合、図１のときよりもオフセットキャンセルを正確に行うことができる。
【００４０】
図５は、図１のオフセットキャンセル付ボルテージホロワのさらに他の変形例を示す回路図である。
【００４１】
この回路では、図１の回路にさらに、電源電位ＶＤＤとＮＭＯＳトランジスタＭ８のゲートとの間にキャパシタＣ２が接続されている。この回路によれば、例えば電源電位ＶＤＤが一定の状態でグランド電位ＧＮＤが変動した場合、キャパシタＣ２によりその影響が低減される。
【００４２】
［第２実施形態］
図６は、本発明の第２実施形態のオフセットキャンセル付ボルテージホロワを示す回路図である。
【００４３】
この回路では、ＮＭＯＳトランジスタＭ８のソースとＮＭＯＳトランジスタＭ１０のドレインとの間及びＮＭＯＳトランジスタＭ９のソースとＮＭＯＳトランジスタＭ１０のドレインとの間にそれぞれ逆流防止用のダイオードＤ１及びＤ２が接続されている点で、図１の回路と異なる。ダイオードＤ１及びＤ２はいずれも、ダイオード接続されたＭＯＳトランジスタで構成することができる。
【００４４】
図７は、図１、３〜６のいずれかの回路をデータドライバに用いた液晶表示装置の概略構成を示す。
【００４５】
液晶表示パネル２０には、垂直方向に延びた複数のデータ線２１と水平方向に延びた複数の走査線２２とが互いにクロスオーバして形成され、各クロスオーバ点に対応して画素が形成されている。データ線２１及び走査線２２の一端はそれぞれデータドライバ３０及び走査ドライバ４０に接続されている。制御回路５０は、外部から供給されるビデオ信号、ピクセルクロック信号、水平同期信号及び垂直同期信号に基づいて、データドライバ３０に表示データ信号及びクロック信号を供給すると共に、走査ドライバデータドライバ３０に走査制御信号を供給する。データドライバ３０は、１水平走査期間毎（及び１ピクセル毎）に、表示データをグランド電位ＧＮＤに対し正極性及び負正極性の電位に変換して出力する。
【００４６】
データドライバ３０では、その出力段に正極性のオフセットキャンセル付ボルテージホロワ３１、負極性のオフセットキャンセル付ボルテージホロワ３２、・・・が形成され、これらの隣り合う一対の正及び負極性のオフセットキャンセル付ボルテージホロワ毎にその出力が切換回路で平行接続又はクロスオーバ接続されるように、液晶表示パネル２０のデータ線に接続されている。正極性のオフセットキャンセル付ボルテージホロワ３１は、図１、３〜６のいずれかと同一構成であり、負極性のオフセットキャンセル付ボルテージホロワ３２は、該いずれかにおいてＮＭＯＳトランジスタとＰＭＯＳトランジスタとを入れ替えた構成である。
【００４７】
切換回路６１の切り替え時点でオフセットキャンセル付ボルテージホロワ３１の出力電位が瞬間的に急低下し、図１の回路の場合にはこれによりＮＭＯＳトランジスタＭ８に流れる電流の一部がＮＭＯＳトランジスタＭ９側へ流れて、この動作が安定するまでの時間が余分に必要となる。しかし、図６の回路によればこの逆流が防止されるので、必要な液晶画素駆動時間を確保することができる。
【００４８】
なお、本発明には外にも種々の変形例が含まれる。
【００４９】
例えば、ダイオードＤ１及びＤ２の替わりに、それぞれＮＭＯＳトランジスタＭ８及びＭ９に直列接続されたスイッチを用い、出力電位ＶＯが急低下する時点の前後の期間でこれらスイッチをオフにすることにより、逆流を防止する構成であってもよい。また、電源電位ＶＤＤ又はグランド電位ＧＮＤの変動に対しバイアス電位ＶＢＢを調整して、定電流源としてのＮＭＯＳトランジスタＭ１０、Ｍ３及びＭ７に流れる電流を安定化させる構成であってもよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態のオフセットキャンセル付ボルテージホロワを示す回路図である。
【図２】図１の動作を示すタイムチャートである。
【図３】図１のオフセットキャンセル付ボルテージホロワの変形例を示す回路図である。
【図４】図１のオフセットキャンセル付ボルテージホロワの他の変形例を示す回路図である。
【図５】図１のオフセットキャンセル付ボルテージホロワのさらに他の変形例を示す回路図である。
【図６】本発明の第２実施形態のオフセットキャンセル付ボルテージホロワを示す回路図である。
【図７】図８の回路をデータドライバに用いた液晶表示装置の概略構成を示す図である。
【図８】従来のオフセットキャンセル付ボルテージホロワを示す回路図である。
【図９】図８の動作を示すタイムチャートである。
【符号の説明】
１０ オペアンプ
１１ 差動増幅回路
１２ 出力バッファ回路
１３、１３Ａ オフセットキャンセル回路
１４ カレントミラー回路
１５、１６ 差動対入力回路
２０ 液晶表示パネル
２１ データ線
２２ 走査線
３０ データドライバ
３１、３２ オフセットキャンセル付ボルテージホロワ
４０ 走査ドライバ
５０ 制御回路
６１ 切換回路
Ｍ１〜Ｍ３、Ｍ７〜Ｍ１０ ＮＭＯＳトランジスタ
Ｍ４〜Ｍ６ ＰＭＯＳトランジスタ
ＳＷ１〜ＳＷ３ スイッチ
Ｖ１、Ｖ２ 電位
ＶＩ 入力電位
ＶＯ 出力電位
ＶＤＤ 電源電位
ＧＮＤ グランド電位
Ｖｒｅｆ 参照電位
ＶＢＢ バイアス電位
Ｃ１、Ｃ２ キャパシタ
Ｄ１、Ｄ２ ダイオード
Claims (8)
- 負荷としてカレントミラー回路を備えた差動増幅回路と該差動増幅回路に後続された出力バッファ回路とを有するボルテージホロワのオフセット電圧をキャンセルするオフセットキャンセル回路において、
該カレントミラー回路の第１及び第２の電流端にそれぞれ第１及び第２のトランジスタの電流路一端が接続され、該第２のトランジスタのゲートに参照電位が印加される差動対入力回路と、
該差動増幅回路の反転入力端と非反転入力端との間に接続された第１スイッチと、
該出力バッファ回路の出力端と該反転入力端との間に接続され、該第１スイッチとオン／オフが逆に制御される第２スイッチと、
該出力バッファ回路の出力端と該第１のトランジスタのゲートとの間に接続され、該第１スイッチと連動してオン／オフ制御される第３スイッチと、
該第１のトランジスタのゲートと所定電位との間に接続されたキャパシタと、
を有することを特徴とするボルテージホロワ用オフセットキャンセル回路。 - 上記所定電位は、上記参照電位に等しいことを特徴とする請求項１記載のボルテージホロワ用オフセットキャンセル回路。
- 上記参照電位は、上記入力信号の動作範囲の略中心電位に等しいことを特徴とする請求項１又は２記載のボルテージホロワ用オフセットキャンセル回路。
- 上記参照電位は、液晶ディスプレイパネルの階調電位の最大値と最小値の略平均値に等しいことを特徴とする請求項１又は２記載のボルテージホロワ用オフセットキャンセル回路。
- 差動対電位出力端である第１及び第２の電流端を有するカレントミラー回路と、
該第１及び第２の電流端にそれぞれ第１及び第２のトランジスタの電流路一端が接続され、該第２のトランジスタのゲートに入力信号が供給される第１差動対入力回路と、
該第２の電流端の電位に応じた信号を出力端から取り出す出力バッファ回路と、
該第１及び第２の電流端にそれぞれ第３及び第４のトランジスタの電流路一端が接続され、該第４のトランジスタのゲートに参照電位が印加される第２差動対入力回路と、
該第１のトランジスタのゲートと該第２のトランジスタのゲートとの間に接続された第１スイッチと、
該出力端と該第１のトランジスタのゲートとの間に接続され、該第１スイッチとオン／オフが逆に制御される第２スイッチと、
該出力端と該第３のトランジスタのゲートとの間に接続され、該第１スイッチと連動してオン／オフ制御される第３スイッチと、
該第３のトランジスタのゲートと所定電位との間に接続されたキャパシタと、
を有することを特徴とするオフセットキャンセル付ボルテージホロワ。 - 上記第２差動対入力回路は、
定電流源と、
該定電流源と上記第３のトランジスタの電流路他端との間に接続された逆流防止用第１ダイオードと、
該定電流源と上記第４のトランジスタの電流路他端との間に接続された逆流防止用第２ダイオードと、
を有することを特徴とする請求項５記載のオフセットキャンセル付ボルテージホロワ。 - 液晶表示装置のデータ線に結合される請求項６記載のオフセットキャンセル付ボルテージホロワが複数並設されていることを特徴とする液晶表示装置用データドライバ。
- 複数のデータ線が形成された液晶表示パネルと、
該複数のデータ線に接続された請求項７記載の液晶表示装置用データドライバと、
を有することを特徴とする液晶表示装置。
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