JP3038708B1 - チャージポンプ型昇圧回路 - Google Patents
チャージポンプ型昇圧回路Info
- Publication number
- JP3038708B1 JP3038708B1 JP10343654A JP34365498A JP3038708B1 JP 3038708 B1 JP3038708 B1 JP 3038708B1 JP 10343654 A JP10343654 A JP 10343654A JP 34365498 A JP34365498 A JP 34365498A JP 3038708 B1 JP3038708 B1 JP 3038708B1
- Authority
- JP
- Japan
- Prior art keywords
- output terminal
- voltage
- booster circuit
- charge pump
- pump type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Abstract
【要約】
【課題】 駆動パルスに同期した出力電圧の変動を解消
する。 【解決手段】 第１の昇圧回路４の出力端Ｎ１１、Ｎ２
１にはそれぞれ駆動パルスφ１、φ２がコンデンサＣ１
１、Ｃ２１を介して供給され、一方、第２の昇圧回路５
の出力端Ｎ１２、Ｎ２２にはそれぞれ駆動パルスφ１、
φ２を入れ替えてコンデンサＣ１２、Ｃ２２を介し供給
されている。したがって、ゲート−ソース間のオーバー
ラップ容量Ｃｏ２、Ｃｏ３を通じて駆動パルスφ１、φ
２の電圧変化の影響が回路出力端子３に現れたとして
も、それらの電圧変動は逆相であるため、相互に打ち消
し合って、駆動パルスに同期した出力電圧の変動が解消
する。
する。 【解決手段】 第１の昇圧回路４の出力端Ｎ１１、Ｎ２
１にはそれぞれ駆動パルスφ１、φ２がコンデンサＣ１
１、Ｃ２１を介して供給され、一方、第２の昇圧回路５
の出力端Ｎ１２、Ｎ２２にはそれぞれ駆動パルスφ１、
φ２を入れ替えてコンデンサＣ１２、Ｃ２２を介し供給
されている。したがって、ゲート−ソース間のオーバー
ラップ容量Ｃｏ２、Ｃｏ３を通じて駆動パルスφ１、φ
２の電圧変化の影響が回路出力端子３に現れたとして
も、それらの電圧変動は逆相であるため、相互に打ち消
し合って、駆動パルスに同期した出力電圧の変動が解消
する。
Description
【０００１】
【発明の属する技術分野】本発明はチャージポンプ型昇
圧回路に関するものである。
圧回路に関するものである。
【０００２】
【従来の技術】電池を電源とする固体撮像装置などで
は、必要な高さの電圧を得るためにチャージポンプ型昇
圧回路を用いている。しかし、従来のチャージポンプ型
昇圧回路により昇圧生成した電圧には駆動パルスに同期
した電圧変動が存在し、この電圧変動は、昇圧電圧を電
源として用いる回路に電圧変動ノイズとして悪影響を及
ぼす場合があった。
は、必要な高さの電圧を得るためにチャージポンプ型昇
圧回路を用いている。しかし、従来のチャージポンプ型
昇圧回路により昇圧生成した電圧には駆動パルスに同期
した電圧変動が存在し、この電圧変動は、昇圧電圧を電
源として用いる回路に電圧変動ノイズとして悪影響を及
ぼす場合があった。
【０００３】まず、従来のチャージポンプ型昇圧回路に
ついて図面を参照して説明する。図３は従来のチャージ
ポンプ型昇圧回路の一例を示す回路図である。このチャ
ージポンプ型昇圧回路１０２は、電源１の電圧（ＶＤ
Ｄ）を３倍近くに昇圧するものであり、電源１と回路出
力端子３との間にゲートとドレインを共通に接続したＮ
（Ｎ型）ＭＯＳトランジスタ３個を、それぞれ順方向が
出力端子３に向かう方向と一致するようにして直列に接
続した構成となっている。１段目のＮＭＯＳトランジス
タＭ１はゲートとドレインが電源１に接続され、２段目
のＮＭＯＳトランジスタＭ２はゲートとドレインがＮＭ
ＯＳトランジスタＭ１の出力端Ｎ１に、３段目のＮＭＯ
ＳトランジスタＭ３はゲートとドレインがＮＭＯＳトラ
ンジスタＭ２の出力端Ｎ２にそれぞれ接続され、ＮＭＯ
ＳトランジスタＭ３のソースは回路出力端子３に接続さ
れている。そして、回路出力端子３とグランド（基準電
位点）との間には負荷容量ＣＬが存在する。
ついて図面を参照して説明する。図３は従来のチャージ
ポンプ型昇圧回路の一例を示す回路図である。このチャ
ージポンプ型昇圧回路１０２は、電源１の電圧（ＶＤ
Ｄ）を３倍近くに昇圧するものであり、電源１と回路出
力端子３との間にゲートとドレインを共通に接続したＮ
（Ｎ型）ＭＯＳトランジスタ３個を、それぞれ順方向が
出力端子３に向かう方向と一致するようにして直列に接
続した構成となっている。１段目のＮＭＯＳトランジス
タＭ１はゲートとドレインが電源１に接続され、２段目
のＮＭＯＳトランジスタＭ２はゲートとドレインがＮＭ
ＯＳトランジスタＭ１の出力端Ｎ１に、３段目のＮＭＯ
ＳトランジスタＭ３はゲートとドレインがＮＭＯＳトラ
ンジスタＭ２の出力端Ｎ２にそれぞれ接続され、ＮＭＯ
ＳトランジスタＭ３のソースは回路出力端子３に接続さ
れている。そして、回路出力端子３とグランド（基準電
位点）との間には負荷容量ＣＬが存在する。
【０００４】また、最終段のＮＭＯＳトランジスタＭ３
のゲートと回路出力端子３との間にはトランジスタＭ３
のゲート−ソース間のオーバーラップ容量Ｃｏ１（図３
において点線の枠Ａで囲まれている）が存在する。そし
て、１段目、２段目のＮＭＯＳトランジスタＭ１、Ｍ２
の出力端Ｎ１、Ｎ２にはコンデンサＣ１、Ｃ２を介して
互いに逆相の駆動パルスφ１、φ２がそれぞれ印加され
ている。駆動パルスφ１、φ２の電圧の変化幅は電源電
圧にほぼ等しいものとなっている。
のゲートと回路出力端子３との間にはトランジスタＭ３
のゲート−ソース間のオーバーラップ容量Ｃｏ１（図３
において点線の枠Ａで囲まれている）が存在する。そし
て、１段目、２段目のＮＭＯＳトランジスタＭ１、Ｍ２
の出力端Ｎ１、Ｎ２にはコンデンサＣ１、Ｃ２を介して
互いに逆相の駆動パルスφ１、φ２がそれぞれ印加され
ている。駆動パルスφ１、φ２の電圧の変化幅は電源電
圧にほぼ等しいものとなっている。
【０００５】次に、このように構成された従来のチャー
ジポンプ型昇圧回路１０２の動作について説明する。図
４の（Ａ）ないし（Ｃ）は図３のチャージポンプ型昇圧
回路１０２の動作を示すタイミング波形図であり、
（Ａ）および（Ｂ）はそれぞれ駆動パルスφ１、φ２を
示し、（Ｃ）は各段階の昇圧電圧を示している。図４の
（Ｃ）において実線は電源電圧、点線は出力端Ｎ１にお
ける昇圧電圧Ｖ１、一点鎖線は出力端Ｎ２における昇圧
電圧Ｖ２、二点鎖線は回路出力端子３における最終的な
昇圧電圧ＶＯＵＴをそれぞれ表している。
ジポンプ型昇圧回路１０２の動作について説明する。図
４の（Ａ）ないし（Ｃ）は図３のチャージポンプ型昇圧
回路１０２の動作を示すタイミング波形図であり、
（Ａ）および（Ｂ）はそれぞれ駆動パルスφ１、φ２を
示し、（Ｃ）は各段階の昇圧電圧を示している。図４の
（Ｃ）において実線は電源電圧、点線は出力端Ｎ１にお
ける昇圧電圧Ｖ１、一点鎖線は出力端Ｎ２における昇圧
電圧Ｖ２、二点鎖線は回路出力端子３における最終的な
昇圧電圧ＶＯＵＴをそれぞれ表している。
【０００６】まず、電源１がオンした直後はＮＭＯＳト
ランジスタＭ１、Ｍ２、Ｍ３はすべて導通状態となって
いる。この状態で駆動パルスφ１がコンデンサＣ１を介
して入力されると、まず駆動パルスφ１がＬ（ロー）レ
ベルの時、ＮＭＯＳトランジスタＭ１のドレイン、ゲー
トは電源電圧ＶＤＤと同電位になるため、出力端Ｎ１は
電源電圧ＶＤＤよりＮＭＯＳトランジスタＭ１の閾値電
圧ＶＴ１だけ低くなった電位（ＶＤＤ−ＶＴ１）とな
る。
ランジスタＭ１、Ｍ２、Ｍ３はすべて導通状態となって
いる。この状態で駆動パルスφ１がコンデンサＣ１を介
して入力されると、まず駆動パルスφ１がＬ（ロー）レ
ベルの時、ＮＭＯＳトランジスタＭ１のドレイン、ゲー
トは電源電圧ＶＤＤと同電位になるため、出力端Ｎ１は
電源電圧ＶＤＤよりＮＭＯＳトランジスタＭ１の閾値電
圧ＶＴ１だけ低くなった電位（ＶＤＤ−ＶＴ１）とな
る。
【０００７】次に、駆動パルスφ１がＨ（ハイ）レベル
になるとその振幅分だけ出力端Ｎ１の電圧Ｖ１が昇圧さ
れる（但し出力端Ｎ１に存在する負荷容量はコンデンサ
Ｃ１より十分小さいものとする。）。このとき出力端Ｎ
１の昇圧された電圧Ｖ１より電源電圧ＶＤＤの方が低く
なり、ＮＭＯＳトランジスタＭ１は非導通状態となり出
力端Ｎ１の電圧は昇圧された状態に保持される。またＮ
ＭＯＳトランジスタＭ２のゲートとドレインは昇圧され
た電圧Ｖ１と同電位であり、このときコンデンサＣ２を
介して印可される駆動パルスφ２は、駆動パルスφ１と
逆相であるため、Ｌレベルである。したがってＮＭＯＳ
トランジスタＭ２の出力端Ｎ２は出力端Ｎ１の昇圧され
た電圧Ｖ１よりＮＭＯＳトランジスタＭ２の閾値電圧Ｖ
Ｔ２だけ低い電位となる。
になるとその振幅分だけ出力端Ｎ１の電圧Ｖ１が昇圧さ
れる（但し出力端Ｎ１に存在する負荷容量はコンデンサ
Ｃ１より十分小さいものとする。）。このとき出力端Ｎ
１の昇圧された電圧Ｖ１より電源電圧ＶＤＤの方が低く
なり、ＮＭＯＳトランジスタＭ１は非導通状態となり出
力端Ｎ１の電圧は昇圧された状態に保持される。またＮ
ＭＯＳトランジスタＭ２のゲートとドレインは昇圧され
た電圧Ｖ１と同電位であり、このときコンデンサＣ２を
介して印可される駆動パルスφ２は、駆動パルスφ１と
逆相であるため、Ｌレベルである。したがってＮＭＯＳ
トランジスタＭ２の出力端Ｎ２は出力端Ｎ１の昇圧され
た電圧Ｖ１よりＮＭＯＳトランジスタＭ２の閾値電圧Ｖ
Ｔ２だけ低い電位となる。
【０００８】次に、駆動パルスφ２がＨレベルになる
と、ＮＭＯＳトランジスタＭ２の出力端Ｎ２の電圧Ｖ２
はその振幅分昇圧される（但し出力端Ｎ２に存在する負
荷容量はコンデンサＣ２より十分小さいものとす
る。）。またこのとき出力端Ｎ１の電圧は、駆動パルス
φ１がＬレベルになることから（ＶＤＤ−ＶＴ１）のレ
ベルとなり、ＮＭＯＳトランジスタＭ２は逆バイアスさ
れるために非導通状態となって出力端Ｎ２の電圧Ｖ２は
昇圧された状態で保持される。
と、ＮＭＯＳトランジスタＭ２の出力端Ｎ２の電圧Ｖ２
はその振幅分昇圧される（但し出力端Ｎ２に存在する負
荷容量はコンデンサＣ２より十分小さいものとす
る。）。またこのとき出力端Ｎ１の電圧は、駆動パルス
φ１がＬレベルになることから（ＶＤＤ−ＶＴ１）のレ
ベルとなり、ＮＭＯＳトランジスタＭ２は逆バイアスさ
れるために非導通状態となって出力端Ｎ２の電圧Ｖ２は
昇圧された状態で保持される。
【０００９】そして、この昇圧された電圧Ｖ２によりＮ
ＭＯＳトランジスタＭ３は導通状態になり、電圧Ｖ２は
ＮＭＯＳトランジスタＭ３を通じ、出力電圧ＶＯＵＴと
して回路出力端子３より出力されることになる。ただ
し、ＮＭＯＳトランジスタＭ３において、その閾値電圧
だけ電圧が低下するため、出力電圧ＶＯＵＴは昇圧され
た電圧Ｖ２より閾値電圧ＶＴ３だけ低い電圧となる。そ
の後、駆動パルスφ２がＬレベルになるとＮＭＯＳトラ
ンジスタＭ３は非導通状態になり、出力電圧ＶＯＵＴが
保持される。その結果、回路出力端子３からは電源１の
電圧を３倍近くに昇圧した電圧が出力されることにな
る。
ＭＯＳトランジスタＭ３は導通状態になり、電圧Ｖ２は
ＮＭＯＳトランジスタＭ３を通じ、出力電圧ＶＯＵＴと
して回路出力端子３より出力されることになる。ただ
し、ＮＭＯＳトランジスタＭ３において、その閾値電圧
だけ電圧が低下するため、出力電圧ＶＯＵＴは昇圧され
た電圧Ｖ２より閾値電圧ＶＴ３だけ低い電圧となる。そ
の後、駆動パルスφ２がＬレベルになるとＮＭＯＳトラ
ンジスタＭ３は非導通状態になり、出力電圧ＶＯＵＴが
保持される。その結果、回路出力端子３からは電源１の
電圧を３倍近くに昇圧した電圧が出力されることにな
る。
【００１０】
【発明が解決しようとする課題】しかし、このような従
来のチャージポンプ型昇圧回路１０２では、回路出力端
子３は容量Ｃｏ１を介して出力端Ｎ２に接続されている
ため、トランジスタＭ３が非導通状態となっていても、
駆動パルスφ２がＨからＬレベルに変化して出力端Ｎ２
の電圧が下がると、回路出力端子３の電圧、すなわち出
力電圧ＶＯＵＴは若干ではあるが低下してしまう。この
電圧低下の大きさΔＶＯＵＴは、
来のチャージポンプ型昇圧回路１０２では、回路出力端
子３は容量Ｃｏ１を介して出力端Ｎ２に接続されている
ため、トランジスタＭ３が非導通状態となっていても、
駆動パルスφ２がＨからＬレベルに変化して出力端Ｎ２
の電圧が下がると、回路出力端子３の電圧、すなわち出
力電圧ＶＯＵＴは若干ではあるが低下してしまう。この
電圧低下の大きさΔＶＯＵＴは、
【００１１】
【数１】 ΔＶＯＵＴ＝（Ｃｏ１・ＶＣＬ２）／（Ｃｏ１＋ＣＬ） となる。ここでＶＣＬ２は出力端Ｎ２において駆動パル
スφ２がＨからＬへ変化するときの電圧変化幅、ＣＬは
回路出力端子３とグランドの間に接続された負荷容量で
ある。すなわち、出力電圧ＶＯＵＴは、駆動パルスφ２
がＨからＬレベルに変化するとき、これに同期してΔＶ
ＯＵＴの幅で電圧の低下を起こすことになる。
スφ２がＨからＬへ変化するときの電圧変化幅、ＣＬは
回路出力端子３とグランドの間に接続された負荷容量で
ある。すなわち、出力電圧ＶＯＵＴは、駆動パルスφ２
がＨからＬレベルに変化するとき、これに同期してΔＶ
ＯＵＴの幅で電圧の低下を起こすことになる。
【００１２】したがって、例えば固体撮像装置でこのチ
ャージポンプ型昇圧回路１０２の出力電圧を電源として
用い、例えば電荷検出部のリセットドレイン電圧として
使用した場合には、リセットドレイン電圧が上記駆動パ
ルスφ２に同期して変動するため、電荷検出電圧のオフ
セットレベルも同様に変動することになり、このオフセ
ットレベルの変動によるノイズが固体撮像装置から出力
される映像信号に混入してしまう。特に映像信号を増幅
して出力する固体撮像装置の場合にはこのノイズはいっ
そう大きいものとなる。
ャージポンプ型昇圧回路１０２の出力電圧を電源として
用い、例えば電荷検出部のリセットドレイン電圧として
使用した場合には、リセットドレイン電圧が上記駆動パ
ルスφ２に同期して変動するため、電荷検出電圧のオフ
セットレベルも同様に変動することになり、このオフセ
ットレベルの変動によるノイズが固体撮像装置から出力
される映像信号に混入してしまう。特に映像信号を増幅
して出力する固体撮像装置の場合にはこのノイズはいっ
そう大きいものとなる。
【００１３】チャージポンプ型昇圧回路１０２の出力電
圧のこのような変動を緩和すべく負荷容量ＣＬを大きく
して電圧の平滑化能力を高めることも可能であるが、そ
れには実装面積の大幅な拡大を伴い、しかも、負荷容量
ＣＬを大きくするだけでは出力変動を十分に抑えること
は困難である。
圧のこのような変動を緩和すべく負荷容量ＣＬを大きく
して電圧の平滑化能力を高めることも可能であるが、そ
れには実装面積の大幅な拡大を伴い、しかも、負荷容量
ＣＬを大きくするだけでは出力変動を十分に抑えること
は困難である。
【００１４】本発明はこのような問題を解決するために
なされたもので、その目的は、駆動パルスに同期した出
力電圧の変動を解消したチャージポンプ型昇圧回路を提
供することにある。
なされたもので、その目的は、駆動パルスに同期した出
力電圧の変動を解消したチャージポンプ型昇圧回路を提
供することにある。
【００１５】
【課題を解決するための手段】本発明のチャージポンプ
型昇圧回路は、上記目的を達成するため、ゲートとドレ
インとを接続した複数の第１のトランジスタを、ドレイ
ンが電源側となるようにして電源と出力端子との間に直
列に接続し、隣接する前記第１のトランジスタどうしの
各共通接続点に交互に逆相の駆動パルスを印加する構成
のチャージポンプ型昇圧回路において、ゲートとドレイ
ンとを接続した第２のトランジスタをさらに含み、前記
第２のトランジスタのドレインは、前記出力端子から２
番目と３番目の前記第１のトランジスタの共通接続点に
接続され、前記第２のトランジスタのソースは前記出力
端子に接続され、前記駆動パルスは、前記隣接する前記
第１のトランジスタどうしの各共通接続点にコンデンサ
を介して印加されることを特徴とする。
型昇圧回路は、上記目的を達成するため、ゲートとドレ
インとを接続した複数の第１のトランジスタを、ドレイ
ンが電源側となるようにして電源と出力端子との間に直
列に接続し、隣接する前記第１のトランジスタどうしの
各共通接続点に交互に逆相の駆動パルスを印加する構成
のチャージポンプ型昇圧回路において、ゲートとドレイ
ンとを接続した第２のトランジスタをさらに含み、前記
第２のトランジスタのドレインは、前記出力端子から２
番目と３番目の前記第１のトランジスタの共通接続点に
接続され、前記第２のトランジスタのソースは前記出力
端子に接続され、前記駆動パルスは、前記隣接する前記
第１のトランジスタどうしの各共通接続点にコンデンサ
を介して印加されることを特徴とする。
【００１６】したがって、第１のトランジスタのドレイ
ンに供給される駆動パルスの電圧変化の影響が、出力端
子に接続された第１のトランジスタのゲート−ソース間
のオーバーラップ容量を通じて出力端子の電圧に現れた
としても、この影響は、第２のトランジスタのゲート−
ソース間のオーバーラップ容量を通じて現れる、第２の
トランジスタのドレインに供給される逆相の駆動パルス
の電圧変化の影響により打ち消され、その結果、出力端
子において電圧変動は発生しない。
ンに供給される駆動パルスの電圧変化の影響が、出力端
子に接続された第１のトランジスタのゲート−ソース間
のオーバーラップ容量を通じて出力端子の電圧に現れた
としても、この影響は、第２のトランジスタのゲート−
ソース間のオーバーラップ容量を通じて現れる、第２の
トランジスタのドレインに供給される逆相の駆動パルス
の電圧変化の影響により打ち消され、その結果、出力端
子において電圧変動は発生しない。
【００１７】
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明によるチャー
ジポンプ型昇圧回路の一例を示す回路図である。図１に
示したチャージポンプ型昇圧回路１６は、ＮＭＯＳトラ
ンジスタＭ４を追加した点で図３に示した従来のチャー
ジポンプ型昇圧回路１０２と異なっている。トランジス
タＭ４は、図１に示したように、ゲートとドレインが出
力端Ｎ１に、ソースが回路出力端子３に接続されてい
る。そして、最終段のＮＭＯＳトランジスタＭ３のゲー
トと回路出力端子３との間にはゲート−ソース間のオー
バーラップ容量Ｃｏ１が存在するのと同様に、ＮＭＯＳ
トランジスタＭ４のゲートと回路出力端子２との間にも
ゲート−ソース間オーバーラップ容量Ｃｏ４（図中、点
線の枠Ｄにより囲まれている）が存在する。
て図面を参照して説明する。図１は本発明によるチャー
ジポンプ型昇圧回路の一例を示す回路図である。図１に
示したチャージポンプ型昇圧回路１６は、ＮＭＯＳトラ
ンジスタＭ４を追加した点で図３に示した従来のチャー
ジポンプ型昇圧回路１０２と異なっている。トランジス
タＭ４は、図１に示したように、ゲートとドレインが出
力端Ｎ１に、ソースが回路出力端子３に接続されてい
る。そして、最終段のＮＭＯＳトランジスタＭ３のゲー
トと回路出力端子３との間にはゲート−ソース間のオー
バーラップ容量Ｃｏ１が存在するのと同様に、ＮＭＯＳ
トランジスタＭ４のゲートと回路出力端子２との間にも
ゲート−ソース間オーバーラップ容量Ｃｏ４（図中、点
線の枠Ｄにより囲まれている）が存在する。
【００１８】次に、このように構成されたチャージポン
プ型昇圧回路１６の動作について説明する。図２の
（Ａ）ないし（Ｃ）は本実施の形態例の動作を示すタイ
ミング波形図である。（Ａ）および（Ｂ）はそれぞれ駆
動パルスφ１、φ２を示し、（Ｃ）は各昇圧段階の昇圧
電圧を示している。図２の（Ｃ）において実線は電源電
圧、点線１８は出力端Ｎ１における昇圧電圧Ｖ１、一点
鎖線２０は出力端Ｎ２における昇圧電圧Ｖ２をそれぞれ
表している。また、二点鎖線２４は出力端子３から出力
される出力電圧ＶＯＵＴを表している。
プ型昇圧回路１６の動作について説明する。図２の
（Ａ）ないし（Ｃ）は本実施の形態例の動作を示すタイ
ミング波形図である。（Ａ）および（Ｂ）はそれぞれ駆
動パルスφ１、φ２を示し、（Ｃ）は各昇圧段階の昇圧
電圧を示している。図２の（Ｃ）において実線は電源電
圧、点線１８は出力端Ｎ１における昇圧電圧Ｖ１、一点
鎖線２０は出力端Ｎ２における昇圧電圧Ｖ２をそれぞれ
表している。また、二点鎖線２４は出力端子３から出力
される出力電圧ＶＯＵＴを表している。
【００１９】なお、トランジスタＭ４以外の箇所の動作
は従来と同じであるため、ここではその説明は省略す
る。図１に示したように、ＮＭＯＳトランジスタＭ４の
ゲートとドレインは出力端Ｎ１に接続されているので、
その電圧は電圧Ｖ１となり、一方、トランジスタＭ４の
ソースは出力端子３に接続されているので、その電圧は
出力電圧ＶＯＵＴとなる。そのため、図２の（Ｃ）の波
形図から分かるように、電圧Ｖ１は常に出力電圧ＶＯＵ
Ｔより低い電圧であり、ＮＭＯＳトランジスタＭ４は常
に非導通状態となる。
は従来と同じであるため、ここではその説明は省略す
る。図１に示したように、ＮＭＯＳトランジスタＭ４の
ゲートとドレインは出力端Ｎ１に接続されているので、
その電圧は電圧Ｖ１となり、一方、トランジスタＭ４の
ソースは出力端子３に接続されているので、その電圧は
出力電圧ＶＯＵＴとなる。そのため、図２の（Ｃ）の波
形図から分かるように、電圧Ｖ１は常に出力電圧ＶＯＵ
Ｔより低い電圧であり、ＮＭＯＳトランジスタＭ４は常
に非導通状態となる。
【００２０】そして、ＮＭＯＳトランジスタＭ３のゲー
トと回路出力端子３との間のオーバーラップ容量Ｃｏ１
は出力端Ｎ２と回路出力端子３との間に接続されている
のに対して、ＮＭＯＳトランジスタＭ４のゲートと回路
出力端子３との間のオーバーラップ容量Ｃｏ４は出力端
Ｎ１と回路出力端子３との間に接続されている。したが
って、従来の回路の容量Ｃｏ１を介することによって生
じる、電圧Ｖ２の電圧変化に同期した（駆動パルスφ２
に同期した）出力電圧の変動は、同時に容量Ｃｏ４を介
することによって生じる、電圧Ｖ２の逆相の電圧変化
（電圧Ｖ１の変化）に同期した出力電圧の変動によりキ
ャンセルされ、出力電圧ＶＯＵＴは常に一定となる。た
だし、出力端Ｎ１および出力端２に存在する負荷容量
は、コンデンサＣ１およびＣ２より充分小さいものとす
る。
トと回路出力端子３との間のオーバーラップ容量Ｃｏ１
は出力端Ｎ２と回路出力端子３との間に接続されている
のに対して、ＮＭＯＳトランジスタＭ４のゲートと回路
出力端子３との間のオーバーラップ容量Ｃｏ４は出力端
Ｎ１と回路出力端子３との間に接続されている。したが
って、従来の回路の容量Ｃｏ１を介することによって生
じる、電圧Ｖ２の電圧変化に同期した（駆動パルスφ２
に同期した）出力電圧の変動は、同時に容量Ｃｏ４を介
することによって生じる、電圧Ｖ２の逆相の電圧変化
（電圧Ｖ１の変化）に同期した出力電圧の変動によりキ
ャンセルされ、出力電圧ＶＯＵＴは常に一定となる。た
だし、出力端Ｎ１および出力端２に存在する負荷容量
は、コンデンサＣ１およびＣ２より充分小さいものとす
る。
【００２１】そして、この場合にも、ＮＭＯＳトランジ
スタＭ３とＮＭＯＳトランジスタＭ４の大きさをできる
だけ同じにすることによりオーバーラップ容量Ｃｏ１、
Ｃｏ４が互いに等しくなり、上記キャンセル効果がいっ
そう向上する。
スタＭ３とＮＭＯＳトランジスタＭ４の大きさをできる
だけ同じにすることによりオーバーラップ容量Ｃｏ１、
Ｃｏ４が互いに等しくなり、上記キャンセル効果がいっ
そう向上する。
【００２２】
【発明の効果】以上説明したように本発明は、ゲートと
ドレインとを接続した複数の第１のトランジスタを、ド
レインが電源側となるようにして電源と出力端子との間
に直列に接続し、隣接する前記第１のトランジスタどう
しの各共通接続点に交互に逆相の駆動パルスを印加する
構成のチャージポンプ型昇圧回路において、ゲートとド
レインとを接続した第２のトランジスタをさらに含み、
前記第２のトランジスタのドレインは、前記出力端子か
ら２番目と３番目の前記第１のトランジスタの共通接続
点に接続され、前記第２のトランジスタのソースは前記
出力端子に接続され、前記駆動パルスは、前記隣接する
前記第１のトランジスタどうしの各共通接続点にコンデ
ンサを介して印加されることを特徴とする。
ドレインとを接続した複数の第１のトランジスタを、ド
レインが電源側となるようにして電源と出力端子との間
に直列に接続し、隣接する前記第１のトランジスタどう
しの各共通接続点に交互に逆相の駆動パルスを印加する
構成のチャージポンプ型昇圧回路において、ゲートとド
レインとを接続した第２のトランジスタをさらに含み、
前記第２のトランジスタのドレインは、前記出力端子か
ら２番目と３番目の前記第１のトランジスタの共通接続
点に接続され、前記第２のトランジスタのソースは前記
出力端子に接続され、前記駆動パルスは、前記隣接する
前記第１のトランジスタどうしの各共通接続点にコンデ
ンサを介して印加されることを特徴とする。
【００２３】したがって、第１のトランジスタのドレイ
ンに供給される駆動パルスの電圧変化の影響が、出力端
子に接続された第１のトランジスタのゲート−ソース間
のオーバーラップ容量を通じて出力端子の電圧に現れた
としても、この影響は、第２のトランジスタのゲート−
ソース間のオーバーラップ容量を通じて現れる、第２の
トランジスタのドレインに供給される逆相の駆動パルス
の電圧変化の影響により打ち消され、その結果、出力端
子において電圧変動は発生しない。
ンに供給される駆動パルスの電圧変化の影響が、出力端
子に接続された第１のトランジスタのゲート−ソース間
のオーバーラップ容量を通じて出力端子の電圧に現れた
としても、この影響は、第２のトランジスタのゲート−
ソース間のオーバーラップ容量を通じて現れる、第２の
トランジスタのドレインに供給される逆相の駆動パルス
の電圧変化の影響により打ち消され、その結果、出力端
子において電圧変動は発生しない。
【図１】本発明によるチャージポンプ型昇圧回路の一例
を示す回路図である。
を示す回路図である。
【図２】（Ａ）ないし（Ｃ）は実施の形態例の動作を示
すタイミング波形図である。
すタイミング波形図である。
【図３】従来のチャージポンプ型昇圧回路の一例を示す
回路図である。
回路図である。
【図４】（Ａ）ないし（Ｃ）は図３のチャージポンプ型
昇圧回路の動作を示すタイミング波形図である。
昇圧回路の動作を示すタイミング波形図である。
１、２……電源、３……回路出力端子、１６……チャー
ジポンプ型昇圧回路、Ｃ１、Ｃ２……コンデンサ、ＣＬ
……負荷容量、Ｃｏ１、Ｃｏ４……ゲート−ソース間オ
ーバーラップ容量、Ｍ１、Ｍ２、Ｍ３、Ｍ４…ＮＭＯＳ
トランジスタ、１０２……チャージポンプ型昇圧回路。
ジポンプ型昇圧回路、Ｃ１、Ｃ２……コンデンサ、ＣＬ
……負荷容量、Ｃｏ１、Ｃｏ４……ゲート−ソース間オ
ーバーラップ容量、Ｍ１、Ｍ２、Ｍ３、Ｍ４…ＮＭＯＳ
トランジスタ、１０２……チャージポンプ型昇圧回路。
Claims (5)
- 【請求項１】 ゲートとドレインとを接続した複数の第
１のトランジスタを、ドレインが電源側となるようにし
て電源と出力端子との間に直列に接続し、隣接する前記
第１のトランジスタどうしの各共通接続点に交互に逆相
の駆動パルスを印加する構成のチャージポンプ型昇圧回
路において、 ゲートとドレインとを接続した第２のトランジスタをさ
らに含み、 前記第２のトランジスタのドレインは、前記出力端子か
ら２番目と３番目の前記第１のトランジスタの共通接続
点に接続され、 前記第２のトランジスタのソースは前記出力端子に接続
され、 前記駆動パルスは、前記隣接する前記第１のトランジス
タどうしの各共通接続点にコンデンサを介して印加され
ることを特徴とするチャージポンプ型昇圧回路。 - 【請求項２】 前記出力端子に接続された前記第１およ
び第２のトランジスタはほぼ同じ大きさに形成されてい
ることを特徴とする請求項１記載のチャージポンプ型昇
圧回路。 - 【請求項３】 前記第１および第２のトランジスタはＮ
型のＭＯＳトランジスタであり、各トランジスタのドレ
インは電源側に接続されていることを特徴とする請求項
１または２記載のチャージポンプ型昇圧回路。 - 【請求項４】 固体撮像装置に電源として組み込まれて
いることを特徴とする請求項１乃至３に何れか１項記載
のチャージポンプ型昇圧回路。 - 【請求項５】 前記電源と前記出力端子との間に３つの
前記第１のトランジスタが直列に接続され、前記駆動パ
ルスは第１の駆動パルスと前記第１の駆動パルスと逆相
の第２の駆動パルスとから成り、前記出力端子から１番
目と２番目の前記第１のトランジスタの共通接続点に前
記第２の駆動パルスが印加され、前記出力端子から２番
目と３番目の前記第１のトランジスタの共通接続点に、
前記第１の駆動パルスが印加されることを特徴とする請
求項１記載のチャージポンプ型昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10343654A JP3038708B1 (ja) | 1998-12-03 | 1998-12-03 | チャージポンプ型昇圧回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10343654A JP3038708B1 (ja) | 1998-12-03 | 1998-12-03 | チャージポンプ型昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP3038708B1 true JP3038708B1 (ja) | 2000-05-08 |
| JP2000175440A JP2000175440A (ja) | 2000-06-23 |
Family
ID=18363213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10343654A Expired - Fee Related JP3038708B1 (ja) | 1998-12-03 | 1998-12-03 | チャージポンプ型昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3038708B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100938049B1 (ko) | 2003-01-13 | 2010-01-21 | 주식회사 하이닉스반도체 | 차지 펌프 회로 |
| US7709777B2 (en) * | 2003-06-16 | 2010-05-04 | Micron Technology, Inc. | Pumps for CMOS imagers |
-
1998
- 1998-12-03 JP JP10343654A patent/JP3038708B1/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000175440A (ja) | 2000-06-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4935644A (en) | Charge pump circuit having a boosted output signal | |
| US7358946B2 (en) | Offset cancel circuit of voltage follower equipped with operational amplifier | |
| JP2897795B2 (ja) | サンプルホールド型位相比較回路 | |
| JP2004241491A (ja) | 固体撮像装置 | |
| JPH0927883A (ja) | 画像読取信号処理装置 | |
| JP2015097304A (ja) | 比較回路およびそれを用いた撮像素子並びに比較回路の制御方法 | |
| JPS6245638B2 (ja) | ||
| KR20060048602A (ko) | 승강압 회로 | |
| US20050012542A1 (en) | Power supply | |
| EP1613056A2 (en) | Cmos image sensor, reset transistor control circuit and voltage switch circuit | |
| JP3801112B2 (ja) | 画像読取信号処理装置 | |
| JP5211355B2 (ja) | 電源回路及び携帯機器 | |
| JP3038708B1 (ja) | チャージポンプ型昇圧回路 | |
| JPH07322606A (ja) | 昇圧回路及びこれを用いた固体撮像装置 | |
| US6862041B2 (en) | Circuit for processing charge detecting signal having FETS with commonly connected gates | |
| JPH09307817A (ja) | ドライバ回路 | |
| JPH10136266A (ja) | 固体撮像装置 | |
| US20110018629A1 (en) | Reference voltage supply circuit | |
| JP2000287137A (ja) | 固体撮像素子 | |
| JPH07114080B2 (ja) | サンプルホ−ルド回路 | |
| JPH07115334A (ja) | ボルテージフォロア回路 | |
| JP2002176342A (ja) | 半導体集積回路装置 | |
| JPH08181918A (ja) | 昇圧回路及びこれを用いた固体撮像装置 | |
| JP3409526B2 (ja) | アナログスイッチ回路 | |
| JP2633774B2 (ja) | アナログ・デジタル回路混在型半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080303 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090303 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100303 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110303 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120303 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130303 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140303 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |