KR0149307B1 - 정착시간이 빠른 연산증폭기 - Google Patents

정착시간이 빠른 연산증폭기 Download PDF

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KR0149307B1
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Abstract

이 발명은 정착시간이 빠른 연산증폭기에 관한 것으로, 기준 바이어스를 이용하여 회로 내에 전원을 공급하는 전원공급수단(100)과, 상기 전원공급수단(100)으로부터 출력되는 전원을 입력되는 신호에 따라 해당되는 값으로 출력하는 신호입력수단(200)과, 상기 신호입력수단(200)으로부터 출력되는 신호의 초기에서의 과도한 전이를 상쇄하는 에러방지수단(800)과, 공통 전위를 일정하게 유지하여 주는 공통전위 공급수단(300)과, 상기 신호입력수단(200)으로부터의 출력신호의 전류값을 보상하여 출력하는 신호보상수단(400)과, 상기 전원공급수단(100)으로부터 공급되는 전원을 상기 신호입력수단(200)으로부터 출력되는 신호에 해당하는 값으로 출력하는 신호출력수단(500)으로 이루어져 있으며, 과다한 입력 전압에 의해 연산증폭기 내부 전위들이 전이됨에 따라 출력전압이 원하는 형태로 전환되는 데에 걸리는 슬루잉 시간이 길어지는 현상을 줄여서 전체적으로 빠른 시간 내에안정된 신호를 출력하는 정착시간이 빠른 연산증폭기에 관한 것이다.

Description

정착시간이 빠른 연산증폭기
제1도는 종래 기술의 연산증폭기를 적용한 회로도.
제2도는 제1도의 연산증폭기의 위상에 따른 출력을 나타내 그래프.
제3도는 제1도의 연산증폭기의 스위치드 커패시터 적분기에 적용한 회로도.
제4도의 (a), (b)는 제3도를 설명하기 위한 간략도.
제5도의 (a), (b)는 제3도의 타이밍도.
제6도는 이 발명의 실시예에 다른 정착시간이 빠른 연산증폭기를 적용한 회로도이다.
이 발명은 정착시간이 빠른 연산증폭기에 관한 것으로서, 더 상세히 말하자면, 과다한 입력 전압에 의해 연산증폭기 내부 전위들이 전이됨에 따라 출력전압이 원하는 형태로 전환되는 데에 걸리는 슬루잉(slewing) 시간이 길어지는 현상을 줄여서 전체적으로 빠른 시간 내에 안정된 신호를 출력하는 정착시간이 빠른 증폭기에 관한 것이다.
보통의 연산증폭기에서 정착시간(Settling Time)은 연산증폭기의 출력이 허용하는 오차 범위 내의 최종값에 도달되는 데에 필요한 시간을 말하며, 표본화된 데이터(data)를 다루는 시스템(system)에서는 매우 중요한 항목이고, 정착시간에는 슬루잉 시간과 소신호 정착시간이 포함되어 있다.
슬루잉 시간은 통상 슬루 레이트(slew rate, SR)로 표기되고, 이것은 커패시턴스(capacitance)를 충전 또는 방전할 수 있는 최대 전류에 의해 결정되며, 보통 연산증폭기의 규격을 나타내는 기준이 된다.
이하, 첨부된 도면을 참고로 하여 종래 기술에 의한 연산증폭기를 설명하기로 한다.
제1도는 종래 기술의 연산증폭기를 적용한 회로도이고, 제2도는 제1도의 연산증폭기의 위상에 따른 출력을 나타낸 그래프이다.
제1도에 도시되어 있듯이, 종래 기술에 의한 연산증폭기의 구성은, 기준 바이어스(bias)를 이용하여 회로 내에 전원을 공급하는 전원공급부(10)와; 상기 전원공급부(10)로부터 출력되는 전원을 입력되는 신호에 따라 해당하는 값으로 출력하는 신호입력부(20)와, 공통 전위를 일정하게 유지하여 주는 공통전위 공급부(30)와, 상기 신호입력부(20)로부터의 출력신호의 전류값을 보상하여 출력하는 신호보상부(40)와, 상기 전원공급부(10)로부터 공급되는 전원을 상기 신호입력부(20)로부터 출력되는 신호에 해당하는 값으로 출력하는 신호출력부(50)로 이루어져 있다.
상기 전원 공급부(10)의 구성은, 구동전원(Vdd)이 소스(source)에 연결되고 기준 바이어스(BIAS)가 게이트(gate)에 연결되어 있는 피모스 트랜지스터(PM11)와, 구동전원(Vdd)이 소스에 연결되고 기준 바이어스(BIAS)가 게이트로 입력되는 피모스 트랜지스터(PM12)와, 구동전원(Vdd)이 소스에 연결되고 기준 바이어스(BIAS)가 게이트에 연결되어 있는 피모스 트랜지스터(PM13)로 이루어져 있다.
상기 신호입력부(20)의 구성은, 상기 피모스 트랜지스터(PM11)의 드레인(drain)이 소스에 연결되고 비반전 입력신호(VINM)가 게이트로 입력되는 피모스 트랜지스터(PM21)와, 상기 피모스 트랜지스터(PM11)의 드레인이 소스에 연결되고 반전 입력신호(VINP)가 게이트로 입력되는 피모스 트랜지스터(PM22)와, 상기 피모스 트랜지스터(PM21)의 드레인이 드레인에 연결되고 상기 공통전원공급부(30)의 출력단자가 게이트에 연결되고 공통접지(Vss)가 소스에 연결되어 있는 엔모스 트랜지스터(NM21)와, 상기 피모스 트랜지스터(PM22)의 드레인이 드레인에 연결되고 상기 공통전원공급부(30)의 출력단자가 게이트에 연결되고 공통접지(Vss)가 소스에 연결되어 있는 엔모스 트랜지스터(NM22)로 이루어져 있다.
상기 신호보상부(40)의 구성은, 상기 전원공급부(10)의 피모스 트랜지스터(PM12)의 드레인이 일측단자에 연결되어 있는 커패시터(C41)와, 상기 커패시터(C41)의 타측단자가 일측단자에 연결되고 상기 신호입력부(20)의 피모스 트랜지스터(PM21)의 드레인이 타측단자에 연결되어 있는 저항(R41)과, 상기 전원공급부(10)의 피모스 트랜지스터(PM13)의 드레인이 일측단자에 연결되어 있는 커패시터(C42)와, 상기 커패시터(C42)의 타측단자가 일측단자에 연결되고 상기 신호입력부(20)의 피모스 트랜지스터(PM22)의 드레인이 타측단자에 연결되어 있는 저항(R42)으로 이루어져 있다.
상기 신호출력부(50)의 구성은, 상기 전원공급부(10)의 피모스 트랜지스터(PM12)의 드레인이 드레인으로 연결되고 상기 신호입력부(20)의 피모스 트랜지스터(PM21)의 드레인이 게이트로 연결되고 공통접지(Vss)가 소스로 연결되어 있는 엔모스 트랜지스터(NM51)와, 상기 전원공급부(10)의 피모스 트랜지스터(PM13)의 드레인이 드레인으로 연결되고 상기 신호입력부(20)의 피모스 트랜지스터(PM22)의 드레인이 게이트로 연결되고 공통접지(Vss)가 소스로 연결되어 있는 엔모스 트랜지스터(NM52)로 이루어져 있다.
상기와 같이 이루어져 있는 종래 기술의 연산증폭기의 동작은 다음과 같다.
비반전 입력신호가(VINM)가 피모스 트랜지스터(PM21)로 입력되고 반전 입력신호(VINP)가 피모스 트랜지스터(PM22)로 입력되면, 입력되는 신호의 크기에 따라 각 피모스 트랜지스터(PM21, PM22)가 도통되어 제1도의 (나)지점과 (다)지점으로 해당하는 만큼의 전류가 흐르게 된다.
그리고, 그 전류는 각각 엔모스 트랜지스터(NM51) 및 엔모스 트랜지스터(NM52)를 도통시켜 증폭된 출력신호(VOUTM, VOUTP)를 발생시킨다.
또, 신호보상부(40)는 상기 신호입력부(20)로부터 입력되어 흐르는 전류를 보상하여 안정된 증폭효과를 낸다. 그런데, 상기와 같이 동작하는 연산증폭기의 슬루 레이트의 값은 아래의 식 (1)과 같이 피모스 트랜지스터(PM11)에 흐르는 전류의 크기에 비례하고 커패시터(C41, C42)의 크기에 반비례한다.
여기서, I0는 피모스 트래지스터(PM11)에 흐르는 전류의 크기이고, C는 커패시터(C41, C42)의 크기이다.
그리고, 상기에서 정착시간을 결정하는 소신호 정착시간은 소신호 등가회로에서 폴(Pole)과 제로(Zero)의 위치에 따라 결정되며, 상기와 같은 연산증폭기의 위상이득(Phase Margin)에 따른 출력의 모양은 제2도에 도시된 그래프와 같이 위상이득의 크기에 따르 조금씩 다르게 나타난다.
한편, 일반적으로 상기와 같은 연산증폭기를 응용회로에 적용하여 사용하는데, 그 한 예가 제3도에 나타나 있다.
이하, 첨부된 도면을 참조로 하여 연산증폭기를 이용한 스위치드 커패시터(switched capacitor) 적분기를 설명하기로 한다.
제3도는 제1도의 연산증폭기를 스위치드 커패시터 적분기에 적용한 회로도이고, 제4도의 (a), (b)는 제3도를 설명하기 위한 간략도이고, 제5도의 (a), (b)는 제3도의 타이밍(timming)도이다.
제3도에 도시되어 있듯이, 연산증폭기를 이용한 스위치드 커패시터 적분기의 구성은, 반전 입력신호와 기준신호를 이용하여 반전 신호 처리부(60)와; 비반전신호처리부(70)와; 두개의 입력단자와 두개의 출력단자를 가지고 있는 연산증폭기(90)로 이루어져 있다.
상기 반전신호처리부(60)의 구성은, 비교기준전압(-Vref)이 일측단자로 인가되는 스위치(S61)와, 상기 스위치(S61)의 타측단자가 일측단자로 연결되고 타측단자가 공통단자로 연결되어 있는 스위치(S62)와, 상기 스위치(S62)의 타측단자가 일측단자로 연결되어 있는 커패시터(C62)와, 반전 입력신호(Vinp)가 일측단자로 인가되는 스위치(S63)와, 상기 스위치(S63)의 타측단자가 일측단자로 연결되고 타측단자가 공통단자로 연결되어 있는 스위치(S64)와, 상기 스위치(S63)의 타측단자가 일측단자로 연결되고 타측단자가 상기 커패시터(C62)의 타측단자로 연결되어 있는 커패시터(C61)와, 상기 커패시터(C61)의 타측단자가 일측단자로 연결되고 타측단자가 공통단자로 연결되어 있는 스위치(S65)와, 상기 커패시터(C61)의 타측단자가 일측단자로 연결되고 타측단자가 상기 연산증폭기(90)의 반전입력단자(-)로 연결되어 있는 스위치(S66)와, 상기 스위치(S66)의 타측단자가 일측단자로 연결되고 타측단자가 상기 연산증폭기(90)의 비반전출력단자로 연결되어 있는 커패시터(C63)로 이루어져 있다.
상기 비반전신호처리부(70)의 구성은, 비교기준전압(-Vref)이 일측단자로 인가되는 스위치(S71)와, 상기 스위치(S71)의 타측단자가 일측단자로 연결되고 타측단자가 공통단자로 연결되어 있는 스위치(S72)와, 상기 스위치(S71)의 타측단자가 일측단자로 연결되어 있는 커패시터(C72)와, 반전 입력신호(Vinp)가 일측단자로 인가되는 스위치(S73)와, 상기 스위치(S73)의 타측단자가 일측단자로 연결되고 타측단자가 공통단자로 연결되어 있는 스위치(S74)와, 상기 스위치(S73)의 타측단자가 일측단자로 연결되고 타측단자가 상기 커패시터(C72)의 타측단자로 연결되어 있는 커패시터(C71)와, 상기 커패시터(C71)의 타측단자가 일측단자로 연결되고 타측단자가 공통단자로 연결되어 있는 스위치(S75)와, 상기 커패시터(C71)의 타측단자가 일측단자로 연결되고 타측단자가 상기 연산증폭기(90)의 비반전입력단자(+)로 연결되어 있는 스위치(S76)와, 스위치(S76)의 타측단자가 일측단자로 연결되고 타측단자가 상기 연산증폭기(90)의 반전출력단자로 연결되어 있는 커패시터(C73)로 이루어져 있다.
상기 반전신호처리부(60)의 스위치(S61), 스위치(S64), 스위치(S66), 그리고 비반전신호처리부(70)의 스위치(S72), 스위치(S74), 스위치(S76)는 같은 위상의 스위치 제어 클록(clock)신호에 따라 온된다.
상기 반전신호처리부(60)의 스위치(S62), 스위치(S63), 스위치(S65), 그리고 비반전신호처리부(70)의 스위치(S71), 스위치(S73), 스위치(S75)는 같은 위상의 스위치 제어 클록신호에 따라 온된다.
상기와 같이 이루어져 있는, 연산증폭기를 이용한 스위치드 커패시터 적분기의 동작은 다음과 같다.
연산증폭기의 반전부분과, 비반전부분은 동작이 같이 이루어지는데, 기본적인 설명을 간명하게 하기 위하여 제3도의 (A)부분을 설명하기로 한다.
제3도에서, 입력되는 스위치 제어 클록신호(2)에 따라 상기 반전신호처리부(60)의 스위치(S62), 스위치(S63), 스위치(S65)가 온되면, 제4도의 (a)와 같이 간단하게 된다.
제4도의 (a)에서 보면, 커패시터(C61)에는 반전 입력신호(Vinp)의 값이 충전되고, 반면 커패시터(C62)는 양단에 같은 전위가 인가되므로 완전 반전되며, 그 전하량이 아래의 식 (2)와 같이 계산된다.
또, 제3도에서, 입력되는 스위치 제어 클록신호(1)에 따라 상기 반전신호처리부(60)의 스위치(S61), 스위치(S64), 스위치(S66)가 온되면, 제4도의 (b)와 같이 간단하게 된다.
제4도의 (b)에서 보면, 연산증폭기의 두 입력단자의 전압차는 이상적으로 '0'이어야 하므로, 커패시터(C61)에 충전되어 있던 전압이 커패시터(C63)를 충전시키게 된다.
또한, 비교기준전압(-Vref) 입력에 의해 커패시터(C62)를 통해 커패시터(C63)를 충전시킨다.
그리고, 그에 따라 커패시터(C63)에 걸리는 전압의 값은 아래의 식 (3)에 따라 계산하여, 상기 식 (2)를 대입하여 아래의 식 (4)와 같이 된다.
상기와 같은 방법으로 연산증폭기를 이용한 스위치드 커패시터 적분기의 전체적인 동작을 살펴보면 다음과 같다.
모든 동작은 공통전위(VCOM=0)를 기준으로 설명한다.
제3도에서 반전 입력신호(Vinp)와 비반전 입력신호(Vinm)를 각각 공통전위(VCOM)에서 '+1' 볼트(volt), '-1'볼트로 최대 입력 전압을 입력하고, 반전출력신호(VOUTP) 및 비반전출력신호(VOUTM)가 최대한의 출력레벨에 있을 때, 스위치 제어 클록신호에 의해 반전신호처리부(60)의 커패시터(C61)와 비반전신호처리부(70)의 커패시터(C71)에는 각각 '±1'볼트의 전압이 충전되고, 반전신호처리부(60)의 커패시터(C62)에는 '0'볼트의 전압이 비반전신호처리부(70)의 커패시터(C72)에는 비교기준전압(-Vref)이 각각 충전된다.
보통 비교기준전압(-Vref)은 직류전압이고 입력신호보다 약간 큰 값인 약 '-1.2'볼트이다.
다시, 스위치 제어 클록신호가 위상이 반전되면, 상기한 각각의 커패시터(C61, C62, C71, C72)에 충전되었던 전하량이 각각의 커패시터(C63, C73)에 적분된다.
여기서, 스위치 제어 클록신호가 '1'상태로 인가되는 초기에는 반전신호처리부(60)의 커패시터(C62)에는 '2'상태일 때 충전된 전하가 없으므로 제3도의 (라)지점에서의 전위가. 커패시터(C61)와 커패시터(C62)에 의해 '(-1-Vref)/2'만큼 공통전위(VCOM)보다 떨어진 다음 커패시터(C63)에 적분된다.
또한, 반대편에서도 똑같은 작용에 의해 제3도의 (마)지점에서의 전위가, '(1+Vref)/2' 만큼 공통전위(VCOM)보다 높아진 다음 커패시터(C73)에 적분되고, 슬루잉과 정착 작용 후에 연산증폭기의 출력이 안정된다.
즉, 제5도의 (a)와 같이 스위치 제어 클록신호를 번갈아 가며 입력하면, 제5도의 (b)와 같이 적분된 반전출력신호(VOUTP) 및 비반전출력신호(VOUTM)가 출력된다.
이때, 연산증폭기의 내부를 살펴보면, 즉 제1도에서 보면, 반전 입력신호(VINP)와 비반전 입력신호(VINM)는 각각 '±(1+Vref)/2' 만큼 공통전위(VCOM)보다 낮아지거나 높아지게 된다.
여기서, 신호입력부(20)의 피모스 트랜지스터(PM21) 쪽으로 피모스 트랜지스터(PM11)의 전류가 전부 흐르게 되고, 피모스 트랜지스터(PM22)는 오프(off)되며, 이에 따라 (나)지점에서의 전위가 높아지고, (다)지점에서의 전위는 낮아지게 되어서 신호출력부(50)의 엔모스 트랜지스터(NM52)가 오프된다.
상기와 같이 스위치 제어 클록신호의 위상이 바뀌는 초기에는 대부분의 모스 소자들이 비정상적으로 동작하게 된다.
즉, 신호입력부(20)의 피모스 트랜지스터(PM21)와, 엔모스 트랜지스터(NM22)와, 신호출력부(50)의 엔모스 트랜지스터(NM51)는 선형영역에서 동작하고, 신호입력부(20)의 피모스 트랜지스터(PM22)와, 신호출력부(50)의 엔모스 트랜지스터(NM52)는 오프되며, 신호입력부(20)의 엔모스 트랜지스터(NM21)만이 포화영역에서 동작하게 된다.
따라서, 스위치 제어 클록신호의 위상이 바뀌는 순간에 발생하는 오버슈트(overshoot)가 연산증폭기 내부에 그대로 전달되어 대부분의 모스 트랜지스터가 순간적으로 정상적인 동작을 하지 못하는 문제점이 있다.
한편, 제3도에서처럼, 연산증폭기가 부궤환되어서 정상적인 상태로 도달되는 대신호 슬루잉이 일어나고, 그후에 소신호 정착 동작에 의해 정착하게 된다.
그런데, 여기서 비교기준전압(Vref)의 크기가 크면 클수록 제1도의 (다)지점에서의 전위가 공통접지(Vss)의 값에 가까워져서, 신호출력부(50)의 엔모스 트랜지스터(NM52)가 포화영역에서 동작하기 위한 슬루잉 시간이 길어지는 단점이 있다.
따라서 이 발명의 목적은 상기와 같은 종래의 문제점 및 단점을 해결하기 위한 것으로서, 과다한 입력 전압에 의해 연산증폭기 내부 전위들이 전이됨에 따라 출력전압이 원하는 형태로 전환되는 데에 걸리는 슬루잉 시간이 길어지는 현상을 줄여서 전체적으로 빠른 시간 내에 안정된 신호를 출력하는 정착시간이 빠른 연산증폭기를 제공하는 데에 있다.
상기의 목적을 달성하기 위한 이 발명의 구성은, 기준 바이어스를 이용하여 회로 내에 전원을 공급하는 전원공급수단과; 상기 전원공급수단으로부터 출력되는 전원을 입력되는 신호에 따라 해당하는 값으로 출력하는 신호입력수단과; 상기 신호입력수단으로부터 출력되는 신호의 초기에서의 과도한 전이를 상쇄하는 에러방지수단과; 공통 전위를 일정하게 유지하여 주는 공통전위 공급수단과; 상기 신호입력수단으로부터의 출력신호의 전류값을 보상하여 출력하는 신호보상수단과; 상기 전원공급수단으로부터 공급되는 전원을 상기 신호입력수단으로부터 출력되는 신호에 해당하는 값으로 출력하는 신호출력수단으로 이루어져 있다.
이하, 첨부된 도면을 참고로 하여 이 발명을 용이하게 실시할 수 있는 가장 바람직한 실시예를 설명한다.
제6도는 이 발명의 실시예에 따른 정착시간이 빠른 연산증폭기를 적용한 회로도이다.
제6도에 도시되어 있듯이 이 발명의 실시예에 따른 정착시간이 빠른 연산증폭기의 구성은, 기준 바이어스를 이용하여 회로내에 전원을 공급하는 전원공급부(100)와; 상기 전원공급부(100)로부터 출력되는 전원을 입력되는 신호에 따라 해당하는 값으로 출력하는 신호입력부(200)와; 상기 신호입력부(200)로부터 출력되는 신호의 초기에서의 과도한 전이를 상쇄하는 에러방지부(800)와; 공통전위를 일정하게 유지하여 주는 공통전위 공급부(300)와; 상기 신호입력부(200)로부터의 출력신호의 전류값을 보상하여 출력하는 신호보상부(400)와; 상기 전원공급부(100)로부터 공급되는 전원을 상기 신호입력부(200)로부터 출력되는 신호에 해당하는 값으로 출력하는 신호출력부(500)로 이루어져 있다.
상기 전원 공급부(100)의 구성은, 구동전원(Vdd)이 소스에 연결되고 기준 바이어스(BIAS)가 게이트에 연결되어 있는 피모스 트랜지스터(PM11)와, 구동전원(Vdd)이 소스에 연결되고 기준 바이어스(BIAS)가 게이트로 입력되는 피모스 트랜지스터(PM11)와, 구동전원(Vdd)이 소스에 연결되고 기준 바이어스(BIAS)가 게이트에 연결되어 있는 피모스 트랜지스터(PM11)로 이루어져 있다.
상기 신호입력부(200)의 구성은, 상기 피모스 트랜지스터(PM11)의 드레인이 소스에 연결되고 비반전 입력신호(VINM)가 게이트로 입력되는 피모스 트랜지스터(PM21)와, 상기 피모스 트랜지스터(PM11)의 드레인이 소스에 연결되고 반전 입력신호(VINP)가 게이트로 입력되는 피모스 트랜지스터(PM22)와, 상기 피모스 트랜지스터(PM21)의 드레인이 드레인에 연결되고 상기 공통전원공급부(300)의 출력단자가 게이트에 연결되고 공통접지(Vss)가 소스에 연결되어 있는 엔모스 트랜지스터(NM21)와, 상기 피모스 트랜지스터(PM22)의 드레인이 드레인에 연결되고 상기 공통전원공급부(300)의 출력단자가 게이트에 연결되고 공통접지(Vss)가 소스에 연결되어 있는 엔모스 트랜지스터(NM22)로 이루어져 있다.
상기 에러방지부(800)의 구성은, 상기 전원공급부(100)의 피모스 트랜지스터(PM11)의 드레인이 소스로 연결되고 상기 신호입력부(200)의 피모스 트랜지스터(PM21)의 게이트가 게이트로 연결되고 상기 피모스 트랜지스터(PM22)의 드레인이 드레인으로 연결되어 있는 피모스 트랜지스터(PM81)와, 상기 전원공급부(100)의 피모스 트랜지스터(PM11)의 드레인이 소스로 연결되고 상기 신호입력부(200)의 피모스 트랜지스터(PM22)의 게이트가 게이트로 연결되고 상기 피모스 트랜지스터(PM21)의 드레인이 드레인으로 연결되어 있는 피모스 트랜지스터(PM82)로 이루어져 있다.
상기 신호보상부(400)의 구성은, 상기 전원공급부(100)의 피모스 트랜지스터(PM12)의 드레인이 일측단자에 연결되어 있는 커패시터(C41)와, 상기 커패시터(C41)의 타측단자가 일측단자에 연결되고 상기 신호입력부(200)의 피모스 트랜지스터(PM21)의 드레인이 타측단자에 연결되어 있는 저항(R41)과, 상기 전원공급부(100)의 피모스 트랜지스터(PM13)의 드레인이 일측단자에 연결되어 있는 커패시터(C42)와, 상기 커패시터(C42)의 타측단자가 일측단자에 연결되고 상기 신호입력부(200)의 피모스 트랜지스터(PM22)의 드레인이 타측단자에 연결되어 있는 저항(R42)으로 이루어져 있다.
상기 신호출력부(500)의 구성은, 상기 전원공급부(100)의 피모스 트랜지스터(PM12)의 드레인이 드레인으로 연결되고 상기 신호입력부(200)의 피모스 트랜지스터(PM21)의 드레인이 게이트로 연결되고 공통접지(Vss)가 소스로 연결되어 있는 엔모스 트랜지스터(NM51)와, 상기 전원공급부(100)의 피모스 트랜지스터(PM13)의 드레인이 드레인으로 연결되고 상기 신호입력부(200)의 피모스 트랜지스터(PM22)의 드레인이 게이트로 연결되고 공통접지(Vss)가 소스로 연결되어 있는 엔모스 트랜지스터(NM52)로 이루어져 있다.
상기와 같이 이루어져 있는 이 발명의 동작은 다음과 같다.
비반전 입력신호(VINM)가 신호입력부(200)의 피모스 트랜지스터(PM21)를 통해 입력되고 반전 입력신호(VINP)가 피모스 트랜지스터(PM22)를 통해 입력되면, 입력되는 신호의 크기에 따라 상기 피모스 트랜지스터(PM21) 및 피모스 트랜지스터(PM22)가 도통되어, 상기 전원공급부(100)의 피모스 트랜지스터(PM11)를 통해 흐르는 전류(I0)를 해당하는 만큼씩 나누어서 흐르게 된다.
따라서, 피모스 트랜지스터(PM21)에서 (바)지점으로, 그리고 피모스 트랜지스터(PM22)에서 (사)지점으로 해당하는 만큼의 전류가 흐르게 된다.
그리고, 그 전류는 각각 공통전위 공급부(300)에서 공급하는 전위를 배제한 만큼 엔모스 트랜지스터(NM51) 및 엔모스 트랜지스터(NM52)를 통해 빠져나가고, 그 나머지는 신호출력부(500)로 흐르게 된다.
신호출력부(500)의 엔모스 트랜지스터(NM51) 및 엔모스 트랜지스터(NM52)는 상기 신호입력부(200)로부터 입력받은 신호의 크기에 따라, 상기 전원공급부(100)의 피모스 트랜지스터(PM12) 및 피모스 트랜지스터(PM13)를 통해 입력되는 공급전원을 이용하여 증폭하여 출력한다.
또, 신호보상부(400)는 상기 신호입력부(200)로부터 입력되어 흐르는 전류를 보상하여 안정된 증폭효과를 내도록 도와준다.
한편, 에러방지부(800)의 피모스 트랜지스터(PM81)는 상기 전원공급부(100)의 피모스 트랜지스터(PM11)로부터 상기 신호입력부(200)의 피모스 트랜지스터(PM22)로 흐르는 전류를 억제하는 역할을 하여, 과도한 전류량의 변화를 방지한다.
그리고, 에러방지부(800)의 피모스 트랜지스터(PM82)는 상기 전원공급부(100)의 피모스 트랜지스터(PM11)로부터 상기 신호입력부(200)의 피모스 트랜지스터(PM21)로 흐르는 전류를 억제하는 역할을 하여, 과도한 전류량의 변화를 방지한다.
따라서, 상기와 같은 연산증폭기를 제3도에서와 같이 스위치드 커패시터 적분기에 적용하는 경우, 스위치 제어 클록신호의 위상이 바뀌는 순간의 초기에서의 과도한 전이에 의한 제6도의 (사)지점에서의 과도한 오버슈트를 막아서 신호출력부(500)의 엔모스 트랜지스터(NM52)가 순간적으로 오프되는 현상을 방지할 수 있다.
또, 외부의 응용회로에서 스위치 제어 클록신호가 바뀌는 순간에 커패시턴스에 의해 발생되는 순간적인 오버슈트가 연산증폭기의 내부 소자로 그대로 전달되어 대부분의 모스트랜지스터가 순간적으로 오프영역이나 선형영역에서 동작하는 것을, 에러방지부(800)의 두 모스트랜지스터(PM81, PM82)를 사용함으로써 방지할 수 있다.
그에 따라, 슬루잉 시간을 줄여 빠른 시간 내에 정착시킴으로써, 모스트랜지스터가 정상적으로 동작할 수 있게 된다.
따라서, 상기와 같이 동작하는 이 발명의 효과는, 과다한 입력 전압에 의해 연산증폭기 내부 전위들이 전이됨에 따라 출력전압이 원하는 형태로 전환되는 데에 걸리는 슬루잉 시간이 길어지는 현상을 줄여서 전체적으로 빠른 시간 내에 안정된 신호를 출력하는 정착시간이 빠른 연산증폭기를 제공하도록 한 것이다.

Claims (4)

  1. 기준 바이어스를 이용하여 회로 내에 전원을 공급하는 전원공급수단(100)과, 상기 전원공급수단(100)으로부터 출력되는 전원을 입력되는 신호에 따라 해당되는 값으로 출력하는 신호입력수단(200)과, 상기 신호입력수단(200)으로부터 출력되는 신호의 초기에서의 과도한 전이를 상쇄하는 에러방지수단(800)과, 공통 전위를 일정하게 유지하여 주는 공통전위 공급수단(300)과, 상기 신호입력수단(200)으로부터의 출력신호의 전류값을 보상하여 출력하는 신호보상수단(400)과, 상기 전원공급수단(100)으로부터 공급되는 전원을 상기 신호입력수단(200)으로부터 출력되는 신호에 해당하는 값으로 출력하는 신호출력수단(500)으로 이루어지며, 상기 신호입력수단(200)은, 상기 전원공급수단에 소스가 연결되고, 게이트가 비반전 입력신호(VINM)가 입력되는 제1피모스 트랜지스터(PM21)와; 상기 전원공급수단에 소스가 연결되고, 게이트에 반전 입력신호(VINP)가 입력되는 제2피모스 트랜지스터(PM22)와; 상기 제1피모스 트랜지스터(PM21)의 드레인에 드레인이 연결되고, 공통접지(Vss)에 소스가 연결되는 제1엔모스 트랜지스터(NM21)와; 상기 제2피모스 트랜지스터(PM22)의 드레인에 드레인이 연결되고, 공통접지(Vss)에 소스가 연결되는 제2엔모스 트랜지스터(NM22)로 이루어지며, 상기 에러방지수단(800)은, 상기 제1피모스 트랜지스터(PM21)의 소스와 게이트에 각각 소스와 게이트가 연결되고, 제2피모스 트랜지스터(PM22)의 드레인에 드레인이 연결되는 제3피모스 트랜지스터(PM81)와; 상기 제2피모스 트랜지스터(PM22)의 소스와 게이트에 각가 소스와 게이트가 연결되고, 제1피모스 트랜지스터(PM22)의 드레인에 드레인이 연결되는 제4피모스 트랜지스터(PM82)로 이루어져 있는 것을 특징으로 하는 정착시간이 빠른 연산증폭기.
  2. 제1항에 있어서, 상기 전원공급수단(100)은, 각각 구동전원(Vdd)이 소스에 연결되고 기준 바이어스(BIAS)가 게이트에 연결되어 있는 제6, 제7, 제8 피모스 트랜지스터(PM11, PM12, PM13)로 이루어져 있는 것을 특징으로 하는 정착시간이 빠른 연산증폭기.
  3. 제2항에 있어서, 상기 신호보상수단(400)은, 상기 전원공급수단(100)의 제6피모스 트랜지스터(PM12)의 드레인이 일측단자에 연결되어 있는 제1커패시터(C41)와; 상기 제1커패시터(C41)의 타측단자가 일측단자에 연결되고 상기 신호입력수단(200)의 제1피모스 트랜지스터(PM21)의 드레인이 타측단자에 연결되어 있는 제1저항(R41)과; 상기 전원공급수단(100)의 제7피모스 트랜지스터(PM13)의 드레인이 일측단자에 연결되어 있는 제2커패시터(C42)와; 상기 제2커패시터(C42)의 타측단자가 일측단자에 연결되고 상기 신호입력수단(200)의 제2피모스 트랜지스터(PM22)의 드레인이 타측단자에 연결되어 있는 제2저항(R42)으로 이루어져 있는 것을 특징으로 하는 정착시간이 빠른 연산증폭기.
  4. 제2항에 있어서, 상기 신호출력수단(500), 상기 전원공급수단(100)의 제6피모스 트랜지스터(PM12)의 드레인이 드레인으로 연결되고 상기 신호입력수단(200)의 제1피모스 트랜지스터(PM21)의 드레인이 게이트로 연결되고 공통접지(Vss)가 소스로 연결되어 있는 제3엔모스 트랜지스터(NM51)와; 상기 전원공급수단(100)의 제7피모스 트랜지스터(PM13)의 드레인이 드레인으로 연결되고 상기 신호입력수단(200)의 제2피모스 트랜지스터(PM22)의 드레인이 게이트로 연결되고 공통접지(Vss)가 소스로 연결되어 있는 제4엔모스 트랜지스터(NM52)로 이루어져 있는 것을 특징으로 하는 정착시간이 빠른 연산증폭기.
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