JP3988342B2 - 半導体素子のゲート電極形成方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体素子のゲート電極形成方法に関し、特にポリシリコン膜とチタンシリサイド膜の積層構造からなるゲート電極の形成方法に関する。
【0002】
【従来の技術】
一般に、ゲート電極はMOSトランジスタを選択する電極であって、主に不純物のドープしたポリシリコン膜で形成されたり、不純物のドープしたポリシリコン膜とタングステンシリサイド膜(WSi2)の積層膜で形成されたりする。
【0003】
しかし、前記不純物のドープしたポリシリコン膜及び不純物のドープしたポリシリコン膜/タングステンシリサイド膜は、集積度の低い半導体素子には使用しやすいが、現在の低い抵抗値特性の要求される高集積半導体素子の微細ゲート電極には使用し難い。
【0004】
よって、従来はタングステンシリサイド膜よりも電導特性に優れたチタンシリサイド膜(TiSi2)をポリシリコン膜上に積層してゲート電極を形成する方法が提案された。TiSi2膜を形成するために、従来は、ポリシリコン膜上にTi膜を蒸着し、前記Ti膜とポリシリコン膜を熱的に反応させてTiSi2膜を形成する方法や、TiSixターゲットを用いた物理的気相蒸着法(PhysicalVapor Deposition :以下、PVD)によりポリシリコン膜上にTiSix膜を蒸着した後、熱処理することにより、前記TiSix膜をTiSi2膜に相変化させる方法が行われている。
【0005】
図1乃至図5はTiSixターゲットを用いたPVD法により、TiSi2膜/ポリシリコン膜の積層構造でゲート電極を形成する従来技術による半導体素子のゲート電極形成方法を説明するための工程断面図である。
【0006】
図1を参照すれば、半導体基板1上にゲート酸化膜2を熱成長または蒸着方式によって形成した後、ゲート酸化膜2上に不純物をドープしたポリシリコン膜3を所定厚で蒸着する。
【0007】
その後、図2に示すように、ポリシリコン膜3上にPVD法により、チタンシリサイド膜4を蒸着する。このとき、蒸着時チタンシリサイド膜4は非晶質状態である。
【0008】
続いて、図3に示すように、結果として得られた基板を所定温度で、数秒間、急速熱処理工程(rapid thermal process)を行い、非晶質状態のチタンシリサイド膜4を結晶質状態のチタンシリサイド膜5に相変化させる。
【0009】
続いて、図4に示すように、チタンシリサイド膜5上に犠牲膜6として酸化膜または窒化膜を蒸着する。次に、公知のフォトリソグラフィー方式によって、犠牲膜6、チタンシリサイド膜5、ドープしたポリシリコン膜3及びゲート絶縁膜2をエッチングしてゲート電極を形成する。
【0010】
続いて、図5に示すように、ゲート電極形成のためのエッチング工程における膜表面に発生した欠陥(damage)及びエッチング残留物を除去する、ゲート酸化膜2の信頼性を回復するために、ゲート電極が形成された基板1の結果物を再酸化(re−oxidation)する。この様な再酸化工程は所定温度、例えば800℃以上で熱酸化するもので、この再酸化工程によって露出した基板1表面、ゲート酸化膜2、ポリシリコン膜3及びチタンシリサイド膜5の側壁部分に酸化膜7が形成される。次に、図は示さないが、再酸化によって形成された酸化膜7を選択的に除去することで、欠陥及びエッチング残留物を除去し、ゲート酸化膜の信頼性を回復する。
【0011】
【発明が解決しようとする課題】
しかしながら、前記再酸化工程時に、ポリシリコン膜の酸化速度と、チタンシリサイド膜の酸化速度とが互いに著しく異なる。このため、ポリシリコン膜3側壁に形成された酸化膜7の厚さと、チタンシリサイド膜5側壁に形成された酸化膜7の厚さとが互いに異なる。
【0012】
特に、ゲート電極の電導性を決定するチタンシリサイド膜5は、ポリシリコン膜3よりも酸化速度が非常に速く、図5に示すように、ポリシリコン膜が所定厚さだけ反応に参加する時、チタンシリサイド膜5の殆どが酸化反応に参加することになる。
【0013】
これにより、ゲート電極を構成するチタンシリサイド膜の線幅が極端に減少して、ゲート電極の電導特性を確保し難いという問題点がある。
【0014】
一方、上記のように、TiSi2膜/ポリシリコン膜の積層構造のゲート電極形成時において、下記の事項を考慮すべきである。
【0015】
図6はTiSixターゲットのSi:Tiのモル比によってPVDスパッタリング蒸着時に発生するパーティクルの発生頻度を示すグラフである。
【0016】
なお、横軸はSi:Tiのモル比、縦軸はパーティクル数を示す。また、直線AはSi:Tiのモル比の大きい場合で余分のSiによるパーティクルの発生頻度、直線BはSi:Tiのモル比の小さい場合でSiの不足による気孔のため発生するパーティクルの発生頻度、線CはSi:Tiのモル比による実際パーティクルの発生頻度を示す。
【0017】
TiSixターゲットはSi:Tiのモル比(x)が種々の造成を持つように製作され、一般的にはSi:Tiのモル比(x)が1.8乃至2.5程度の造成を持つように製作される。ところが、図6に示すように、Si:Tiのモル比がほぼ2.05乃至2.10のTiSixターゲットを用いる場合が最少のパーティクルを発生させることがわかる。
【0018】
よって、余分のSiの多いTiSixターゲットを用いる場合が、ゲート再酸化により形成された酸化膜7の厚さがポリシリコン膜3及びチタンシリサイド膜5の側壁でともに一定することがわかる。
【0019】
従って、本発明の目的は、ドープしたポリシリコン膜及びチタンシリサイド膜からなるゲート電極表面が再酸化するとき、チタンシリサイド膜の非正常的な酸化を防止できる半導体素子のゲート電極形成方法を提供することにある。
【0020】
【課題を解決するための手段】
前記目的を達成するために本発明は、ゲート再酸化時、チタンシリサイド層の側壁で前記チタンシリサイドが酸化する代わりに、前記チタンシリサイド層内部または側壁に形成されたシリコンが酸化するようにすることにより、上記の問題点を克服できる半導体素子のゲート電極形成方法とする。
【0021】
本発明の半導体素子のゲート電極形成方法は、半導体基板上にゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜を順次積層する段階と、前記マスク膜、チタンシリサイド膜、ポリシリコン膜及びゲート酸化膜を所定部分エッチングしてゲート電極を形成する段階と、前記チタンシリサイド膜の側壁を20乃至100Åの幅だけ除去する段階と、前記半導体基板表面と、ゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜からなる積層の表面にシリコン膜を被覆する段階と、前記ゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜からなる積層の側壁にのみ前記シリコン膜が存在するように、シリコン膜を非等方性エッチングする段階と、上記結果として得られた半導体基板の表面を再酸化する段階とを含む。
【0022】
前記チタンシリサイド膜の側壁を所定幅だけ除去する工程は、チタンシリサイド膜をHF希釈液またはBOE希釈液に浸漬させて除去するのが望ましい。
【0023】
また、前記チタンシリサイド膜はチタンシリサイドターゲットを用いてPVD法で形成し、チタンシリサイドターゲットはシリコンとチタンのモル比が2.0乃至2.5である。
【0024】
また、前記チタンシリサイド膜の蒸着段階の後に、前記チタンシリサイド膜を結晶化するための熱処理工程をさらに行うのが望ましく、前記熱処理工程は700乃至900℃で、10乃至60秒間行うのが望ましい。
【0025】
また、前記ゲート酸化膜は30Å以上で蒸着されるのが望ましい。
【0026】
本発明によれば、ポリシリコン膜とチタンシリサイド膜の積層膜を用いてゲート電極を形成した後、再酸化工程の前に、ゲート電極の側壁にシリコン膜を形成し、再酸化工程時に、ゲート電極の側壁ではシリコン膜のみが酸化するようにする。これにより、再酸化工程時にチタンシリサイド膜の急激な酸化が防止でき、チタンシリサイドの線幅が保持できるのでゲート電極の電導特性が保持される。
【0028】
【発明の実施の形態】
以下、添付図面に基づき、本発明の好適実施例を詳細に説明する。図7乃至図13は本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【0029】
まず、図7を参照すれば、半導体基板11上にゲート酸化膜12を公知の熱成長または蒸着方式によって形成した後、ゲート酸化膜12上に比抵抗の低いポリシリコン膜、すなわち不純物のドープしたポリシリコン膜13を所定厚さで蒸着する。このとき、ゲート酸化膜12は次工程のために、約30Å以上で蒸着し、望ましくは30乃至100Å厚さで蒸着する。また、ポリシリコン膜13はLPCVD(low pressure chemical vapor deposition)方式で形成される。
【0030】
その後、図8に示すように、ポリシリコン膜13上にチタンシリサイドターゲット(target)を用いたPVD法でチタンシリサイド膜(TiSix)を蒸着する。このとき、蒸着時にチタンシリサイド膜は非晶質状態である。その後、所定温度例えば700乃至900
℃で、10乃至60秒間熱処理して、非晶質状態のチタンシリサイド膜を結晶質状態のチタンシリサイド膜(TiSi2)15に相変化させる。ここで、PVD蒸着時にシリコンとチタンのモル比(Si/Ti)が2.0乃至2.5の造成のスパッタターゲットを使用し、チタンシリサイド膜は500乃至1000Å厚さで蒸着する。
【0031】
続いて、図9に示すように、チタンシリサイド膜15上にマスク膜16を所定厚さで蒸着する。マスク膜16は酸化膜あるいは窒化膜である。その後、公知のフォトリソグラフィー方式によって、マスク膜16上にゲート電極形態のレジストパターン(図示せず)を形成した後、このレジストパターンをマスクとして、前記マスク膜16をパターニングする。次に、パターニングしたマスク膜16をさらにマスクとして、チタンシリサイド膜15、ポリシリコン膜13及びゲート酸化膜12をパターニングしてゲート電極を形成する。
【0032】
続いて、図10に示すように、ゲート電極の形成された半導体基板をHF希釈液またはBOE(buffered oxide etchant)希釈液に所定時間浸漬させ、チタンシリサイド膜15の側壁を所定部分エッチングする。このとき、HF希釈液またはBOE希釈液への浸漬時間はチタンシリサイド膜15が約20乃至100Å程度エッチングされるだけである。ここで、前記チタンシリサイド膜15のエッチング速度がゲート酸化膜12に比べて極に速いため、前記HF希釈液またはBOE希釈液への浸漬の間にゲート酸化膜12の縁部は殆どエッチングされない。かつ、エッチングされる恐れの発生を防止する為に、ゲート酸化膜12は膜厚30以上、望ましくは膜厚30乃至100Åで形成される。
【0033】
このように、チタンシリサイド膜15をHF希釈液またはBOE希釈液でエッチングすることは、次工程におけるゲート再酸化工程時にチタンシリサイド膜15の酸化を一層効果的に防止するためであり、図10の工程は省略可能である。
【0034】
続いて、図11に示すように、結果物表面すなわち半導体基板11上及びゲート電極表面にシリコン膜17が形成される。シリコン膜17は100Å以下、例えば10乃至100Å程度で形成され、一部エッチングされたチタンシリサイド膜15側壁にシリコン膜17が十分に埋め込まれるように形成される。また、このシリコン膜17はドープしたシリコン膜よりも相対的に酸化速度の遅いドープしないシリコン膜を用いるのが望ましく、シリコン膜の結晶状態は薄膜で形成できる非晶質シリコン膜を用いるのが望ましい。
【0035】
続いて、図12に示すように、シリコン膜17を非等方性エッチングしてゲート電極側壁にのみ残るようにする。未説明符号17Aは側壁に残っている酸化膜である。
【0036】
続いて、図13に示すように、エッチング欠陥を除去し、微細に残ったポリシリコン残留物を除去し、ゲート酸化膜バーズビークを通したゲート酸化膜の信頼性向上のために半導体基板表面を再酸化させる。ここで、前記再酸化工程は700乃至850℃で、ドライ雰囲気下で行われ、約20乃至200Å程度の酸化膜が発生するまで再酸化するのが望ましい。このとき、相対的に酸化の速いチタンシリサイド膜15の側壁にはシリコン膜17がキャッピング(capping)されているので、チタンシリサイド膜15の側壁部分は酸化しなくなる。また、本実施例のように、再酸化工程を行うと、ゲート電極の側壁に形成されているシリコン膜17Aのみが酸化するので、酸化膜が均等に形成される。これにより、非正常に酸化しない。
【0037】
以下、本発明の他の実施例を説明する。図14乃至図17は本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための工程断面図である。
【0038】
図14に示すように、半導体基板31上に熱酸化工程によってゲート酸化膜32を成長させ、前記ゲート酸化膜32上にLPCVD法によって比抵抗の低いポリシリコン膜33を蒸着させる。
【0039】
続いて、図15に示すように、TiSixターゲットを用いたPVD法により前記ポリシリコン膜33上に300乃至800Å厚さで第1TiSix膜34を形成する。ここで、TiSixターゲットはPVD蒸着時にパーティクルの発生が最小化するように、Si:Tiのモル比(x)が2.0乃至2.2のものを用いる。次に、第1TiSix膜34上に50乃至300Å厚さでシリコン膜35を形成し、前記シリコン膜35上に、さらにSi:Tiのモル比(x)が2.0乃至2.2のTiSixターゲットを用いたPVD法によって、300乃至800Å厚さで第2TiSix膜36を形成する。
【0040】
上述したように、第1及び第2TiSix膜34、36は非晶質状態である。シリコン膜35は非晶質シリコン膜、結晶質シリコン膜、ドープしないシリコン膜、ドープしたシリコン膜等、種類によらず使用できる。
【0041】
続いて、図16に示すように、熱処理工程によって非晶質状態の第1及び第2TiSix膜を結晶質のTiSi2膜37に相変化させる。ここで、熱処理工程の間に、第1及び第2TiSix膜とシリコン膜の間の固相反応が起こり、これにより、TiSi2膜37内には余分のシリコンが残っていることで、シリコン過剰状態のTiSi2膜37が形成される。
【0042】
一方、熱処理工程は炉熱処理または急速熱処理工程で行う。なお、炉熱処理の場合は700乃至900℃で5乃至30分間、急速熱処理の場合は700乃至1,000℃で10乃至60秒間行う。また、炉熱処理と急速熱処理を組み合わせて使用する事も出来る。
【0043】
続いて、図17に示すように、TiSi2膜37上に酸化膜または窒化膜からなる絶縁膜38を蒸着し、公知の写真エッチング工程によってTiSi2膜/ポリシリコン膜の積層構造のゲート電極を形成する。
【0044】
続いて、図18に示すように、エッチング工程による欠陥除去、残留しているポリシリコン膜の残留物除去、及びゲート酸化膜の信頼性向上のためにゲート再酸化工程を行う。その結果、半導体基板31表面上及びTiSi2膜/ポリシリコン膜構造のゲート電極の側壁に酸化膜39が形成される。このとき、酸化膜39はTiSi2膜37及びポリシリコン膜33の側壁で同じ厚さで形成される。これはTiSi2膜37内に過剰で存在するシリコンが酸化するため、TiSi2膜37の酸化速度とポリシリコン膜33の酸化速度とが類似していることに起因する。
【0045】
上述したように、ゲート再酸化工程は、700乃至850℃で、ドライ雰囲気下で酸化膜39が20乃至200Å厚さで成長するように行われる。
【0046】
本発明の実施例では、Si:Tiのモル比が2.0乃至2.2のTiSixターゲットを用いるため、パーティクルの発生頻度を最小化することができ、しかも、TiSix膜間にシリコン膜を挟むことにより、TiSi2膜内に過剰のシリコンが残存することになるため、ゲート再酸化工程により形成される酸化膜の厚さがTiSi2膜とポリシリコン膜の側部で均一となる。
【0047】
尚、本発明は、本実施例に限られるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更実施することが可能である。
【0048】
【発明の効果】
以上説明のように本発明によれば、ポリシリコン膜とチタンシリサイド膜の積層膜でゲート電極を形成した後、再酸化工程の前にゲート電極の側壁にシリコン膜を形成し、再酸化工程時にゲート電極の側壁ではシリコン膜のみを酸化させるようにする。これにより、再酸化工程時にチタンシリサイド膜の急激な酸化を防止でき、チタンシリサイドの線幅を保持できるので、ゲート電極の電導特性が保持される。
【0049】
また、本発明は、Si:Tiのモル比が2.0乃至2.2のTiSixターゲットを用いると同時に、TiSix膜間にシリコン膜を挟むことにより、パーティクルの発生頻度を最小化できる。しかも、ゲート再酸化工程時にTiSi2膜の側壁で酸化膜が非正常に成長することを防止できる。
【図面の簡単な説明】
【図1】従来の半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図2】従来の半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図3】従来の半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図4】従来の半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図5】従来の半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図6】Si:Tiのモル比によるパーティクルの発生頻度を示すグラフである。
【図7】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図8】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図9】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図10】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図11】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図12】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図13】本発明の一実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図14】本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図15】本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図16】本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図17】本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【図18】本発明の他の実施例による半導体素子のゲート電極形成方法を説明するための各工程別断面図である。
【符号の説明】
11,31 半導体基板
12,32 ゲート酸化膜
13,33 ポリシリコン膜
15 チタンシリサイド膜p
16 マスク膜p
17 シリコン膜p
18,39 酸化膜p
30 酸化膜スペーサp
34 第1TiSix膜p
35 シリコン膜p
36 第2TiSix膜p
37 TiSi2膜
38 絶縁膜p
Claims (2)
- 半導体基板上にゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜を順次積層する段階と、
前記マスク膜、チタンシリサイド膜、ポリシリコン膜及びゲート酸化膜を所定部分エッチングしてゲート電極を形成する段階と、
前記チタンシリサイド膜の側壁を20乃至100Åの幅だけ除去する段階と、
前記半導体基板表面と、ゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜からなる積層の表面にシリコン膜を被覆する段階と、
前記ゲート酸化膜、ポリシリコン膜、チタンシリサイド膜及びマスク膜からなる積層の側壁にのみ前記シリコン膜が存在するように、シリコン膜を非等方性エッチングする段階と、
上記結果として得られた半導体基板の表面を再酸化する段階とを含むことを特徴とする半導体素子のゲート電極形成方法。 - 前記チタンシリサイド膜はHF希釈液またはBOE希釈液に浸漬させて側壁部分を除去することを特徴とする請求項1記載の半導体素子のゲート電極形成方法。
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