KR100291513B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트의 토폴로지를 증가시키는 것 없이 재생산화 공정을 용이하게 진행할 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막, 배리어 금속막, 및 게이트용 금속막을 순차적으로 형성하는 단계; 게이트용 금속막, 배리어 금속막, 도핑된 폴리실리콘막 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계; 게이트가 형성된 기판 전면에 산화방지막을 형성하는 단계; 산화방지막을 게이트의 표면이 노출될 때까지 식각하여, 게이트의 양 측벽에 산화방지용 스페이서를 형성하는 단계; 및, 결과물 구조의 기판을 재생산화하는 단계를 포함한다. 또한, 게이트용 금속막은 텅스텐막으로 형성하고, 산화방지막은 SiO2막이나 SiON막 또는 Si4N3막으로 50 내지 300Å의 두께로 형성한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 재생산화공정이 용이한 반도체 소자의 게이트 형성방법에 관한 것이다.
일반적으로, 게이트는 모스 트랜지스터를 셀렉팅하는 전극으로서, 낮은 면저항 값을 갖는 것이 중요하다. 이에 대하여, 고집적 반도체 소자에서는 게이트 물질로서 도핑된 실리콘막 상부에 텅스텐막과 같은 금속막을 적층하여 형성하였다.
한편, 게이트의 형성 후 게이트 식각에 의해 발생된 막들 표면의 데미지(demage) 및 식각 잔재물을 제거하고, 게이트 산화막의 신뢰성을 확보하기 위하여, 일반적으로 재생산화(re-oxidation) 공정을 진행한다. 그러나, 재생산화 공정시 텅스텐막과 같은 금속막은 빠른 산화속도에 의해 저저항 게이트 전극으로서의 사용이 불가능하게 된다. 이를 해결하기 위하여 종래에는 실리콘만을 고온에서 선택적으로 산화시키는 선택산화공정이 제시되었으나, 고온 공정으로 인한 열적 묶음(thermal budget) 현상이 야기되어, 결국 소자의 신뢰성이 저하된다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 게이트 전극부의 산화없이 재생산화 공정을 용이하게 진행할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따라 재생산화후의 게이트의 TEM 사진을 나타낸 도면.
(도면의 주요 부분에 대한 부호의 설명)
11 : 반도체 기판 12 : 게이트 산화막
13 : 도핑된 폴리실리콘막 14 : 배리어 금속막
15 : 게이트용 금속막 16 : 마스크 패턴
17 : 산화방지용 스페이서 18 : 재생산화막
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막, 배리어 금속막, 및 게이트용 금속막을 순차적으로 형성하는 단계; 게이트용 금속막, 배리어 금속막, 도핑된 폴리실리콘막 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계; 게이트가 형성된 기판 전면에 산화방지막을 형성하는 단계; 산화방지막을 게이트의 표면이 노출될 때까지 식각하여, 게이트의 양 측벽에 산화방지용 스페이서를 형성하는 단계; 및, 결과물 구조의 기판을 재생산화하는 단계를 포함한다.
또한, 게이트용 금속막은 텅스텐막으로 형성하고, 산화방지막은 SiO2막이나 SiON막 또는 Si4N3막으로 50 내지 300Å의 두께로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이고, 도 2는 본 발명의 실시예에 따라 재생 산화후의 게이트의 TEM 사진을 나타낸 도면이다.
도 1a를 참조하면, 반도체 기판(11) 상에 열성장 또는 증착방식으로 게이트 산화막(12)을 형성하고 그 상부에 도핑된 폴리실리콘막(13), 배리어 금속막(14) 및, 게이트용 금속막(15)을 순차적으로 형성한다. 여기서, 폴리실리콘막(13)은 500 내지 1,500Å의 두께로 형성한다. 배리어 금속막(14)은 게이트용 금속막(15)의 금속과 실리콘의 결합을 방지하는 막으로서, 텅스텐 질화막(WN) 또는 티타늄 질화막(TiN)과 같은 금속 질화막으로 50 내지 200Å의 두께로 형성한다. 또한, 게이트용 금속막(15)은 텅스텐막으로 500 내지 1,000Å의 두께로 형성한다. 그런 다음, 포토리소그라피로 게이트용 금속막(15) 상에 게이트용 마스크 패턴(16)을 형성하고, 마스크 패턴(16)을 식각 마스크로하여 게이트용 금속막(15), 배리어 금속막(14), 폴리실리콘막(13) 및, 게이트 산화막(12)을 식각하여 게이트를 형성한다.
도 1b를 참조하면, 공지된 방법으로 마스크 패턴(16)을 제거하고, 소정의 세정공정을 진행한 후, 기판 전면에 이후 재산화시 게이트용 금속막(15)의 산화를 방지하기 위한 산화방지막을 얇게 형성한다. 바람직하게, 산화방지막(17)은 SiO2막이나 SiON막 또는 Si4N3막으로 50 내지 300Å의 두께로 형성한다. 그런 다음, 게이트의 표면이 노출될 때까지 산화방지막을 식각하여 게이트의 양 측벽에 산화방지용 스페이서(17)를 형성한다.
그리고 나서, 상기한 게이트 형성을 위한 식각시 막들 표면에 발생된 데미지 및 식각 잔재물을 제거하고, 게이트 산화막(12)의 신뢰성을 회복하기 위하여, 도 1b의 구조를 재생산화시킨다. 이에 따라, 도 1c에 도시된 바와 같이, 게이트 측벽에서는 산화방지용 스페이서(17)에 의해 산화가 방지되고, 게이트 양 측의 기판에 버즈비크(bird beak) 형상으로 재생산화막(18)이 형성된다.
즉, 도 2에 도시된 바와 같이, 재생산화후 게이트 금속부분이 산화방지막에 의해 보호됨을 알 수 있다.
상기한 본 발명에 의하면, 재생산화공정전에 게이트의 양 측벽에 산화방지용 스페이서를 형성함으로써, 게이트 전극부의 산화없이 재생산화를 용이하게 진행할 수 있게 된다. 이에 따라, 게이트 산화막의 특성이 향상되고, 재생산화에 의해 식각후의 데미지 및 식각 잔재물 제거됨으로써, 결국 소자의 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (4)
- 반도체 기판 상에 게이트 산화막, 도핑된 폴리실리콘막, 배리어 금속막, 및 게이트용 금속막을 순차적으로 형성하는 단계;상기 게이트용 금속막, 배리어 금속막, 도핑된 폴리실리콘막 및 게이트 산화막을 패터닝하여 게이트를 형성하는 단계;상기 게이트가 형성된 기판 전면에 산화방지막을 형성하는 단계;상기 산화방지막을 상기 게이트의 표면이 노출될 때까지 식각하여, 상기 게이트의 양 측벽에 산화방지용 스페이서를 형성하는 단계; 및,상기 결과물 구조의 기판을 재생산화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 게이트용 금속막은 텅스텐막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 산화방지막은 SiO2막이나 SiON막 또는 Si4N3막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 3 항에 있어서, 상기 산화방지막은 50 내지 300Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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